KR102573760B1 - Semiconductor package - Google Patents

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Abstract

반도체 패키지는 제1 기판 상의 제2 기판, 상기 제1 기판과 상기 제2 기판 사이의 제1 반도체 칩, 상기 제1 기판과 상기 제2 기판 사이에 배치되고 상기 제1 반도체 칩으로부터 수평적으로 이격되는 솔더 구조체들, 및 상기 제1 반도체 칩과 상기 제2 기판 사이에 배치되는 복수의 범프들을 포함한다. 상기 제2 기판은 상기 솔더 구조체들을 통해 상기 제1 기판에 전기적으로 연결된다.A semiconductor package is disposed between a second substrate on a first substrate, a first semiconductor chip between the first substrate and the second substrate, and between the first substrate and the second substrate and horizontally spaced apart from the first semiconductor chip. and a plurality of bumps disposed between the first semiconductor chip and the second substrate. The second substrate is electrically connected to the first substrate through the solder structures.

Description

반도체 패키지{Semiconductor package}Semiconductor package {Semiconductor package}

본 발명은 반도체 패키지에 대한 것으로, 보다 상세하게는 적층된 반도체 패키지에 대한 것이다.The present invention relates to a semiconductor package, and more particularly to a stacked semiconductor package.

반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.A semiconductor package is an integrated circuit chip implemented in a form suitable for use in electronic products. In general, semiconductor packages generally mount semiconductor chips on a printed circuit board (PCB) and electrically connect them using bonding wires or bumps. With the development of the electronic industry, various studies are being conducted to improve the reliability of semiconductor packages.

본 발명이 이루고자 하는 일 기술적 과제는 결함이 최소화되고 신뢰성이 향상된 반도체 패키지 및 그 제조방법을 제공하는 것에 있다.One technical problem to be achieved by the present invention is to provide a semiconductor package with minimized defects and improved reliability and a manufacturing method thereof.

본 발명에 따른 반도체 패키지는 제1 기판 상의 제2 기판; 상기 제1 기판과 상기 제2 기판 사이의 제1 반도체 칩; 상기 제1 기판과 상기 제2 기판 사이에 배치되고, 상기 제1 반도체 칩으로부터 수평적으로 이격되는 솔더 구조체들, 상기 제2 기판은 상기 솔더 구조체들을 통해 상기 제1 기판에 전기적으로 연결되는 것; 및 상기 제1 반도체 칩과 상기 제2 기판 사이에 배치되는 복수의 범프들을 포함할 수 있다.A semiconductor package according to the present invention includes a second substrate on a first substrate; a first semiconductor chip between the first substrate and the second substrate; solder structures disposed between the first substrate and the second substrate and horizontally spaced apart from the first semiconductor chip, the second substrate being electrically connected to the first substrate through the solder structures; and a plurality of bumps disposed between the first semiconductor chip and the second substrate.

본 발명의 개념에 따르면, 결함이 최소화되고 신뢰성이 향상된 반도체 패키지 및 그 제조방법이 제공될 수 있다.According to the concept of the present invention, a semiconductor package with minimized defects and improved reliability and a manufacturing method thereof can be provided.

도 1은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지의 평면도이고, 도 2는 도 1의 I-I'에 따른 단면도이다.
도 3a 내지 도 3d는 도 1의 가이드 패턴의 다양한 변형예들을 나타내는 평면도들이다.
도 4 및 도 5는 본 발명의 일부 실시예들에 따른 제1 반도체 패키지의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다.
도 6은 도 4의 A부분의 확대도이다.
도 7 및 도 8은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다.
도 9는 본 발명의 일부 실시예들에 따른 적층 반도체 패키지를 나타내는 단면도이다.
도 10은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 11은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다.
도 12는 본 발명의 일부 실시예들에 따른 제1 반도체 패키지의 평면도이고, 도 13은 도 12의 I-I'에 따른 단면도이다.
도 14는 본 발명의 일부 실시예들에 따른 적층 반도체 패키지를 나타내는 단면도이다.
도 15는 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 평면도이고, 도 16은 도 15의 I-I'에 따른 단면도이다.
도 17은 도 16의 AA부분의 확대도이다.
도 18은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 일 변형예를 나타내는 도면으로, 도 15의 I-I'에 따른 단면도이다.
도 19는 도 18의 BB부분의 확대도이다.
도 20은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 제조방법을 설명하기 위한 평면도이다.
도 21 내지 도 24는 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 제조방법을 나타내는 도면들로, 도 20의 I-I'에 대응하는 단면도들이다.
도 25는 도 21의 CC부분의 확대도이고, 도 26은 도 23의 DD부분의 확대도이고, 도 27은 도 24의 EE부분의 확대도이다.
도 28은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 제조방법의 일 변형예를 나타내는 도면으로, 도 20의 I-I'에 대응하는 단면도이다.
도 29는 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 제조방법을 설명하기 위한 평면도이다.
도 30 내지 도 33은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 제조방법을 나타내는 도면들로, 도 29의 I-I'에 대응하는 단면도들이다.
도 34는 본 발명의 일부 실시예들에 따른 적층 반도체 패키지를 나타내는 단면도이다. FIG. 1 is a plan view of a first semiconductor package according to some embodiments of the present invention, and FIG. 2 is a cross-sectional view taken along line II′ of FIG. 1 .
3A to 3D are plan views illustrating various modifications of the guide pattern of FIG. 1 .
4 and 5 are views illustrating a method of manufacturing a first semiconductor package according to some embodiments of the present invention, and are cross-sectional views corresponding to line II′ of FIG. 1 .
6 is an enlarged view of part A of FIG. 4 .
7 and 8 are views illustrating a method of manufacturing a first semiconductor package according to some embodiments of the present invention, and are cross-sectional views corresponding to line II′ of FIG. 1 .
9 is a cross-sectional view illustrating a multilayer semiconductor package according to some embodiments of the present invention.
FIG. 10 is a cross-sectional view corresponding to line II′ of FIG. 1 of a first semiconductor package according to some embodiments of the present disclosure.
FIG. 11 is a cross-sectional view corresponding to line II′ of FIG. 1 of a first semiconductor package according to some embodiments of the present disclosure.
FIG. 12 is a plan view of a first semiconductor package according to some embodiments of the present invention, and FIG. 13 is a cross-sectional view taken along line II′ of FIG. 12 .
14 is a cross-sectional view illustrating a multilayer semiconductor package according to some example embodiments.
FIG. 15 is a plan view of a first semiconductor package P1 according to some embodiments of the present invention, and FIG. 16 is a cross-sectional view taken along line II′ of FIG. 15 .
FIG. 17 is an enlarged view of portion AA of FIG. 16 .
FIG. 18 is a cross-sectional view taken along II' of FIG. 15 of a modified example of the first semiconductor package P1 according to some embodiments of the present invention.
19 is an enlarged view of a portion BB of FIG. 18;
20 is a plan view illustrating a method of manufacturing a first semiconductor package P1 according to some embodiments of the present disclosure.
21 to 24 are views illustrating a manufacturing method of the first semiconductor package P1 according to some embodiments of the present invention, and are cross-sectional views corresponding to line II′ of FIG. 20 .
FIG. 25 is an enlarged view of part CC of FIG. 21 , FIG. 26 is an enlarged view of part DD of FIG. 23 , and FIG. 27 is an enlarged view of part EE of FIG. 24 .
FIG. 28 is a cross-sectional view corresponding to line II′ of FIG. 20 illustrating a modified example of a method of manufacturing the first semiconductor package P1 according to some embodiments of the present disclosure.
29 is a plan view illustrating a method of manufacturing a first semiconductor package P1 according to some embodiments of the present disclosure.
30 to 33 are views illustrating a manufacturing method of the first semiconductor package P1 according to some embodiments of the present invention, and are cross-sectional views corresponding to line II′ of FIG. 29 .
34 is a cross-sectional view illustrating a multilayer semiconductor package according to some example embodiments.

이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail by describing embodiments of the present invention with reference to the accompanying drawings.

도 1은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 평면도이다. 도 2는 도 1의 I-I'에 따른 단면도이다. 1 is a plan view of a first semiconductor package P1 according to some embodiments of the present invention. FIG. 2 is a cross-sectional view taken along line II′ of FIG. 1 .

도 1 및 도 2를 참조하면, 제1 기판(100) 상에 제1 반도체 칩(200) 및 제1 몰딩막(300)이 배치될 수 있다. 상기 제1 기판(100)은 회로 패턴을 갖는 인쇄회로기판이거나, 재배선층일 수 있다. 상기 제1 기판(100)은 제1 기판 패드들(110) 및 제2 기판 패드들(120)를 포함할 수 있다. 상기 제1 기판 패드들(110) 및 상기 제2 기판 패드들(120)는 상기 제1 기판(100)의 상면(100U) 및 하면(100L) 상에 각각 배치될 수 있다. 상기 제2 기판 패드들(120)는 내부 배선을 통해 상기 제1 기판 패드들(110) 중 대응하는 제1 기판 패드들(110)에 연결될 수 있다. 이하의 도면들에서 상기 제1 기판(100) 내의 점선은 상기 제1 기판(100) 내의 내부 배선을 모식적으로 나타낸 것이다. 상기 제1 기판 패드들(110) 및 상기 제2 기판 패드들(120)는 도전성 물질을 포함할 수 있다. 외부 단자들(130)이 상기 제1 기판(100)의 상기 하면(100L) 상에 배치될 수 있고, 상기 제2 기판 패드들(120)에 연결될 수 있다. 상기 외부 단자(130)는 도전성 물질을 포함하고, 솔더볼의 형상을 가질 수 있다.Referring to FIGS. 1 and 2 , a first semiconductor chip 200 and a first molding layer 300 may be disposed on a first substrate 100 . The first substrate 100 may be a printed circuit board having a circuit pattern or a redistribution layer. The first substrate 100 may include first substrate pads 110 and second substrate pads 120 . The first substrate pads 110 and the second substrate pads 120 may be respectively disposed on the upper surface 100U and the lower surface 100L of the first substrate 100 . The second substrate pads 120 may be connected to corresponding first substrate pads 110 among the first substrate pads 110 through internal wires. In the following drawings, dotted lines in the first substrate 100 schematically indicate internal wiring in the first substrate 100 . The first substrate pads 110 and the second substrate pads 120 may include a conductive material. External terminals 130 may be disposed on the lower surface 100L of the first substrate 100 and may be connected to the second substrate pads 120 . The external terminal 130 may include a conductive material and may have a shape of a solder ball.

상기 제1 반도체 칩(200)은 그 하면에 배치되는 칩 패드들(210)을 포함할 수 있다. 연결부들(220)이 상기 제1 기판(100)과 상기 제1 반도체 칩(200) 사이에 배치될 수 있고, 상기 칩 패드들(210)에 각각 연결될 수 있다. 상기 연결부들(220)은 상기 제1 기판 패드들(110) 중 대응하는 제1 기판 패드들(110)에 연결될 수 있다. 상기 제1 반도체 칩(200)은 상기 연결부들(220)을 통해 상기 제1 기판(100)에 전기적으로 연결될 수 있다. 상기 칩 패드들(210) 및 상기 연결부들(220)은 도전성 물질을 포함할 수 있다. 상기 연결부들(220)은 솔더볼, 범프, 및 필라 중에서 적어도 하나의 형상을 가질 수 있다. 상기 제1 반도체 칩(200)은 집적 회로들(미도시)을 포함할 수 있고, 상기 집적 회로들은 제1 반도체 칩(200)의 상기 하면에 인접할 수 있다. 상기 제1 반도체 칩(200)은 로직 칩일 수 있다. 일 예로, 상기 제1 반도체 칩(200)은 어플리케이션 프로세서(application processor)와 같은 비메모리칩일 수 있다. The first semiconductor chip 200 may include chip pads 210 disposed on a lower surface thereof. Connection parts 220 may be disposed between the first substrate 100 and the first semiconductor chip 200 and may be connected to the chip pads 210 , respectively. The connection parts 220 may be connected to corresponding first substrate pads 110 among the first substrate pads 110 . The first semiconductor chip 200 may be electrically connected to the first substrate 100 through the connection parts 220 . The chip pads 210 and the connection parts 220 may include a conductive material. The connection parts 220 may have a shape of at least one of a solder ball, a bump, and a pillar. The first semiconductor chip 200 may include integrated circuits (not shown), and the integrated circuits may be adjacent to the lower surface of the first semiconductor chip 200 . The first semiconductor chip 200 may be a logic chip. For example, the first semiconductor chip 200 may be a non-memory chip such as an application processor.

상기 제1 몰딩막(300)은 상기 제1 기판(100)의 상기 상면(100U), 및 상기 제1 반도체 칩(200)의 측면(200S)을 덮을 수 있다. 상기 제1 몰딩막(300)은 상기 제1 기판(100)과 상기 제1 반도체 칩(200) 사이의 공간을 채울 수 있고 상기 연결부들(220)을 밀봉할 수 있다. 상기 제1 몰딩막(300)은 상기 제1 반도체 칩(200)의 상면(200U)을 노출할 수 있다. 상기 제1 몰딩막(300)의 상면(300U)은 상기 제1 반도체 칩(200)의 상기 상면(200U)과 실질적으로 동일한 높이에 위치할 수 있다. 본 명세서에서, 높이는 상기 제1 기판(100)의 상기 상면(100U)으로부터 측정된 거리일 수 있다. 상기 제1 몰딩막(300)은 에폭시계 몰딩 컴파운드를 포함할 수 있다.The first molding layer 300 may cover the top surface 100U of the first substrate 100 and the side surface 200S of the first semiconductor chip 200 . The first molding layer 300 may fill a space between the first substrate 100 and the first semiconductor chip 200 and seal the connection parts 220 . The first molding layer 300 may expose an upper surface 200U of the first semiconductor chip 200 . The upper surface 300U of the first molding layer 300 may be positioned at substantially the same height as the upper surface 200U of the first semiconductor chip 200 . In this specification, the height may be a distance measured from the top surface 100U of the first substrate 100 . The first molding layer 300 may include an epoxy-based molding compound.

상기 제1 몰딩막(300)은 개구부들(310)을 포함할 수 있다. 상기 개구부들(310)의 각각은 상기 제1 몰딩막(300)을 관통하여 상기 제1 기판 패드들(110) 중 대응하는 하나를 노출할 수 있다. 상기 개구부들(310)은 상기 제1 반도체 칩(200)으로부터 수평적으로 이격될 수 있다. 즉, 상기 개구부들(310)은 상기 제1 기판(100)의 상기 상면(100U)에 평행한 방향을 따라 상기 제1 반도체 칩(200)으로부터 이격될 수 있다. 솔더 구조체들(500)이 상기 개구부들(310) 내에 각각 배치될 수 있다. 상기 솔더 구조체들(500)은 상기 제1 기판 패드들(110) 중 대응하는 제1 기판 패드들(110)에 연결될 수 있다. 상기 솔더 구조체들(500)의 각각은 상기 외부 단자(130) 또는 상기 제1 반도체 칩(200)에 전기적으로 연결될 수 있다. 상기 솔더 구조체들(500)은 주석, 납, 은, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. The first molding layer 300 may include openings 310 . Each of the openings 310 may pass through the first molding layer 300 and expose a corresponding one of the first substrate pads 110 . The openings 310 may be horizontally spaced apart from the first semiconductor chip 200 . That is, the openings 310 may be spaced apart from the first semiconductor chip 200 along a direction parallel to the upper surface 100U of the first substrate 100 . Solder structures 500 may be respectively disposed in the openings 310 . The solder structures 500 may be connected to corresponding first substrate pads 110 among the first substrate pads 110 . Each of the solder structures 500 may be electrically connected to the external terminal 130 or the first semiconductor chip 200 . The solder structures 500 may include a conductive material such as tin, lead, silver, or an alloy thereof.

복수의 범프들(420)이 상기 제1 반도체 칩(200)의 상기 상면(200U) 상에 배치될 수 있다. 상기 복수의 범프들(420)은 수평적으로 서로 이격되도록 배열될 수 있다. 즉, 상기 복수의 범프들(420)은 상기 제1 기판(100)의 상기 상면(100U)에 평행한 방향을 따라 서로 이격될 수 있다. 상기 복수의 범프들(420)은 상기 제1 기판(100)의 상기 상면(100U)에 평행하고 서로 교차하는 방향들을 따라 이차원적으로 배열될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 복수의 범프들(420)의 각각은 상기 제1 반도체 칩(200)의 상기 상면(200U)으로부터 돌출된 필라 형태를 가질 수 있다. 상기 복수의 범프들(420)의 각각은 상기 제1 기판(100)의 상기 상면(100U)에 수직한 방향에 따른 길이(420H)를 가질 수 있다. 일부 실시예들에 따르면, 상기 복수의 범프들(420)은 상기 제1 몰딩막(300)과 다른 물질을 포함할 수 있다. 일 예로, 상기 복수의 범프들(420)은 절연성 고분자 물질, 전도성 고분자 물질, 또는 솔더 레지스트 물질을 포함할 수 있다. 다른 실시예들에 따르면, 상기 복수의 범프들(420)은 상기 제1 몰딩막(300)과 동일한 물질을 포함할 수도 있다. A plurality of bumps 420 may be disposed on the upper surface 200U of the first semiconductor chip 200 . The plurality of bumps 420 may be horizontally arranged to be spaced apart from each other. That is, the plurality of bumps 420 may be spaced apart from each other along a direction parallel to the upper surface 100U of the first substrate 100 . The plurality of bumps 420 may be two-dimensionally arranged along directions that are parallel to the upper surface 100U of the first substrate 100 and cross each other, but the concept of the present invention is not limited thereto. Each of the plurality of bumps 420 may have a pillar shape protruding from the upper surface 200U of the first semiconductor chip 200 . Each of the plurality of bumps 420 may have a length 420H along a direction perpendicular to the upper surface 100U of the first substrate 100 . According to some embodiments, the plurality of bumps 420 may include a material different from that of the first molding layer 300 . For example, the plurality of bumps 420 may include an insulating polymer material, a conductive polymer material, or a solder resist material. According to other embodiments, the plurality of bumps 420 may include the same material as the first molding layer 300 .

가이드 패턴(410)이 상기 제1 기판(100) 상에 배치될 수 있고, 상기 제1 반도체 칩(200)으로부터 수평적으로 이격될 수 있다. 즉, 상기 가이드 패턴(410)은 상기 제1 기판(100)의 상기 상면(100U)에 평행한 방향을 따라 상기 제1 반도체 칩(200)으로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 가이드 패턴(410)은 상기 제1 몰딩막(300)의 상기 상면(300U) 상에 배치될 수 있다. 상기 가이드 패턴(410)은 평면적 관점에서 상기 제1 반도체 칩(200)의 상기 측면(200S)을 둘러싸도록 배치될 수 있고, 상기 솔더 구조체들(500)은 상기 제1 반도체 칩(200)과 상기 가이드 패턴(410) 사이에 배치될 수 있다. 일 예로, 상기 가이드 패턴(410)은 상기 제1 반도체 칩(200)의 상기 측면(200S)을 따라 연장될 수 있고, 평면적 관점에서 다각형의 형태를 가질 수 있다. 상기 가이드 패턴(410)의 평면적 형태에 대한 다양한 변형예들은 도 3a 내지 도 3d를 참조하여 후술한다.A guide pattern 410 may be disposed on the first substrate 100 and may be horizontally spaced apart from the first semiconductor chip 200 . That is, the guide pattern 410 may be spaced apart from the first semiconductor chip 200 along a direction parallel to the top surface 100U of the first substrate 100 . According to some embodiments, the guide pattern 410 may be disposed on the upper surface 300U of the first molding layer 300 . The guide pattern 410 may be disposed to surround the side surface 200S of the first semiconductor chip 200 when viewed in plan view, and the solder structures 500 may be connected to the first semiconductor chip 200 and the side surface 200S. It may be disposed between the guide patterns 410 . For example, the guide pattern 410 may extend along the side surface 200S of the first semiconductor chip 200 and may have a polygonal shape when viewed from a plan view. Various modifications of the planar shape of the guide pattern 410 will be described later with reference to FIGS. 3A to 3D.

상기 가이드 패턴(410)은 상기 제1 몰딩막(300)의 상기 상면(300U)으로부터 돌출될 수 있다. 상기 가이드 패턴(410)은 상기 제1 기판(100)의 상기 상면(100U)에 수직한 상기 방향에 따른 길이(410H)를 가질 수 있다. 상기 가이드 패턴(410)의 상기 길이(410H)는 상기 복수의 범프들(420)의 각각의 상기 길이(420H)보다 클 수 있다. 상기 가이드 패턴(410)의 상면(410U)은 상기 복수의 범프들(420)의 상면들(420U)보다 높은 높이에 위치할 수 있다. 일부 실시예들에 따르면, 상기 가이드 패턴(410)은 상기 제1 몰딩막(300)과 다른 물질을 포함할 수 있다. 일 예로, 상기 가이드 패턴(410)은 절연성 고분자 물질, 전도성 고분자 물질, 또는 솔더 레지스트 물질을 포함할 수 있다. 다른 실시예들에 따르면, 상기 가이드 패턴(410)은 상기 제1 몰딩막(300)과 동일한 물질을 포함할 수도 있다. 상기 가이드 패턴(410)은 상기 복수의 범프들(420)과 동일한 물질을 포함할 수 있다.The guide pattern 410 may protrude from the upper surface 300U of the first molding layer 300 . The guide pattern 410 may have a length 410H along the direction perpendicular to the upper surface 100U of the first substrate 100 . The length 410H of the guide pattern 410 may be greater than the length 420H of each of the plurality of bumps 420 . An upper surface 410U of the guide pattern 410 may be positioned at a higher level than upper surfaces 420U of the plurality of bumps 420 . According to some embodiments, the guide pattern 410 may include a material different from that of the first molding layer 300 . For example, the guide pattern 410 may include an insulating polymer material, a conductive polymer material, or a solder resist material. According to other embodiments, the guide pattern 410 may include the same material as the first molding layer 300 . The guide pattern 410 may include the same material as the plurality of bumps 420 .

제2 기판(600)이 상기 제1 반도체 칩(200) 및 상기 제1 몰딩막(300) 상에 배치될 수 있다. 일부 실시예들에 따르면, 상기 제2 기판(600)은 인터포저 기판일 수 있다. 이 경우, 상기 제2 기판(600)은 절연 수지를 포함할 수 있다. 일 예로, 절연 수지는 감광성 폴리이미드와 같은 솔더 레지스트 물질을 포함할 수 있으나, 이에 제한되지 않는다. 제1 패드들(610) 및 제2 패드들(620)이 상기 제2 기판(600)의 상면(600U) 및 하면(600L) 상에 각각 배치될 수 있다. 배선들이 상기 제2 기판(600) 내에 제공되어 상기 제1 패드들(610) 및 상기 제2 패드들(620)을 서로 전기적으로 연결할 수 있다. 상기 제2 기판(600) 내의 점선은 상기 배선들을 모식적으로 나타낸 것이다. 상기 제1 패드들(610) 및 상기 제2 패드들(620)은 도전성 물질(일 예로, 구리 또는 알루미늄과 같은 금속)을 포함할 수 있다. 상기 솔더 구조체들(500)은 상기 제2 패드들(620)에 연결될 수 있다. 상기 제2 기판(600)은 상기 솔더 구조체들(500)을 통해 상기 제1 기판(100) 및 상기 제1 반도체 칩(200)에 전기적으로 연결될 수 있다. A second substrate 600 may be disposed on the first semiconductor chip 200 and the first molding layer 300 . According to some embodiments, the second substrate 600 may be an interposer substrate. In this case, the second substrate 600 may include an insulating resin. For example, the insulating resin may include a solder resist material such as photosensitive polyimide, but is not limited thereto. First pads 610 and second pads 620 may be respectively disposed on the upper and lower surfaces 600U and 600L of the second substrate 600 . Wiring lines may be provided in the second substrate 600 to electrically connect the first pads 610 and the second pads 620 to each other. Dotted lines in the second substrate 600 schematically represent the wirings. The first pads 610 and the second pads 620 may include a conductive material (eg, a metal such as copper or aluminum). The solder structures 500 may be connected to the second pads 620 . The second substrate 600 may be electrically connected to the first substrate 100 and the first semiconductor chip 200 through the solder structures 500 .

상기 복수의 범프들(420)은 상기 제1 반도체 칩(200)과 상기 제2 기판(600) 사이에 개재될 수 있다. 상기 복수의 범프들(420)은 상기 제1 반도체 칩(200)의 상기 상면(200U) 및 상기 제2 기판(600)의 상기 하면(600L)과 접할 수 있다. 상기 가이드 패턴(410)은 상기 복수의 범프들(420)을 사이에 두고 서로 마주하는 내측면들(410IS)을 가질 수 있다. 상기 제2 기판(600)은 상기 가이드 패턴(410)의 상기 내측면들(410IS) 사이에 배치될 수 있다. 평면적 관점에서, 상기 가이드 패턴(410)은 상기 제2 기판(600)의 측면을 둘러쌀 수 있다. 상기 가이드 패턴(410)의 상기 상면(410U)은 상기 제2 기판(600)의 상기 하면(600L)보다 높은 높이에 위치할 수 있다. The plurality of bumps 420 may be interposed between the first semiconductor chip 200 and the second substrate 600 . The plurality of bumps 420 may contact the upper surface 200U of the first semiconductor chip 200 and the lower surface 600L of the second substrate 600 . The guide pattern 410 may have inner surfaces 410IS facing each other with the plurality of bumps 420 interposed therebetween. The second substrate 600 may be disposed between the inner surfaces 410IS of the guide pattern 410 . When viewed from a plan view, the guide pattern 410 may surround a side surface of the second substrate 600 . The upper surface 410U of the guide pattern 410 may be positioned at a higher level than the lower surface 600L of the second substrate 600 .

언더필막(550)이 상기 제2 기판(600)과 상기 제1 반도체 칩(200) 사이, 및 상기 제2 기판(600)과 상기 제1 몰딩막(300) 사이에 개재될 수 있다. 상기 언더필막(550)은 상기 제1 몰딩막(300) 내 상기 개구부들(310) 내로 연장되어 상기 솔더 구조체들(500)을 덮을 수 있다. 상기 언더필막(550)은 상기 복수의 범프들(420) 사이에 개재될 수 있고, 상기 가이드 패턴(410)의 상기 내측면들(410IS) 사이에 국소적으로 제공될 수 있다. 상기 언더필막(550)은 상기 제1 몰딩막(300)과 다른 물질을 포함할 수 있다. 일 예로, 상기 언더필막(550)은 절연성 수지를 포함할 수 있다. 일부 실시예들에 따르면, 상기 언더필막(550)은 생략될 수도 있다.An underfill layer 550 may be interposed between the second substrate 600 and the first semiconductor chip 200 and between the second substrate 600 and the first molding layer 300 . The underfill layer 550 may extend into the openings 310 in the first molding layer 300 to cover the solder structures 500 . The underfill layer 550 may be interposed between the plurality of bumps 420 and may be locally provided between the inner surfaces 410IS of the guide pattern 410 . The underfill layer 550 may include a material different from that of the first molding layer 300 . For example, the underfill layer 550 may include an insulating resin. According to some embodiments, the underfill layer 550 may be omitted.

도 3a 내지 도 3d는 도 1의 가이드 패턴(410)의 다양한 변형예들을 나타내는 평면도들이다. 도 3a 내지 도 3d에서, 솔더 구조체들(500) 및 개구부들(310)의 도시는 생략된다.3A to 3D are plan views illustrating various modifications of the guide pattern 410 of FIG. 1 . 3A to 3D, the solder structures 500 and openings 310 are omitted.

도 2, 도 3a, 및 3b를 참조하면, 상기 가이드 패턴(410)은 서로 이격된 복수의 세그먼트들(412)을 포함할 수 있다. 상기 복수의 세그먼트들(412)은 상기 제1 몰딩막(300)의 상기 상면(300U) 상에 배치될 수 있고, 수평적으로 서로 이격될 수 있다. 상기 복수의 세그먼트들(412)은 평면적 관점에서 상기 제1 반도체 칩(200)의 상기 측면(200S)을 둘러싸도록 배치될 수 있다. 상기 복수의 세그먼트들(412)은 상기 제1 반도체 칩(200)의 상기 측면(200S)을 따라 서로 이격되도록 배열될 수 있다. 상기 복수의 세그먼트들(412)은 상기 복수의 범프들(420)을 사이에 두고 서로 마주하는 내측면들(412IS)을 가질 수 있다. 상기 복수의 세그먼트들(412)의 상기 내측면들(412IS)은 도 2에 도시된 상기 가이드 패턴(410)의 상기 내측면들(410IS)에 대응할 수 있다. 상기 제2 기판(600)은 상기 복수의 세그먼트들(412)의 상기 내측면들(412IS) 사이에 배치될 수 있다. 평면적 관점에서 상기 복수의 세그먼트들(412)은 상기 제2 기판(600)의 측면을 둘러쌀 수 있다. 일 예로, 도 3a를 참조하면, 상기 복수의 세그먼트들(412)은 상기 제2 기판(600)의 상기 측면의 일부를 덮고 상기 제2 기판(600)의 코너들을 덮도록 배치될 수 있다. 다른 예로, 도 3b를 참조하면, 상기 복수의 세그먼트들(412)은 상기 제2 기판(600)의 상기 코너들만 덮도록 배치될 수도 있다. Referring to FIGS. 2, 3A, and 3B, the guide pattern 410 may include a plurality of segments 412 spaced apart from each other. The plurality of segments 412 may be disposed on the upper surface 300U of the first molding layer 300 and may be horizontally spaced apart from each other. The plurality of segments 412 may be arranged to surround the side surface 200S of the first semiconductor chip 200 in a plan view. The plurality of segments 412 may be arranged to be spaced apart from each other along the side surface 200S of the first semiconductor chip 200 . The plurality of segments 412 may have inner surfaces 412IS facing each other with the plurality of bumps 420 interposed therebetween. The inner surfaces 412IS of the plurality of segments 412 may correspond to the inner surfaces 410IS of the guide pattern 410 shown in FIG. 2 . The second substrate 600 may be disposed between the inner surfaces 412IS of the plurality of segments 412 . From a plan view, the plurality of segments 412 may surround a side surface of the second substrate 600 . For example, referring to FIG. 3A , the plurality of segments 412 may be disposed to cover a portion of the side surface of the second substrate 600 and cover corners of the second substrate 600 . As another example, referring to FIG. 3B , the plurality of segments 412 may be disposed to cover only the corners of the second substrate 600 .

도 2 및 도 3c를 참조하면, 상기 가이드 패턴(410) 내에 복수의 홀들(430)이 제공될 수 있다. 상기 복수의 홀들(430)의 각각은 상기 가이드 패턴(410)의 적어도 일부를 관통할 수 있다. 상기 복수의 홀들(430)은 평면적 관점에서 상기 제1 반도체 칩(200)의 상기 측면(200S)을 따라 서로 이격되도록 배열될 수 있다. 상기 복수의 홀들(430)은 평면적 관점에서 상기 제2 기판(600)의 상기 측면을 둘러싸도록 배치될 수 있다. Referring to FIGS. 2 and 3C , a plurality of holes 430 may be provided in the guide pattern 410 . Each of the plurality of holes 430 may pass through at least a portion of the guide pattern 410 . The plurality of holes 430 may be arranged to be spaced apart from each other along the side surface 200S of the first semiconductor chip 200 when viewed in plan view. The plurality of holes 430 may be disposed to surround the side surface of the second substrate 600 in a plan view.

도 2 및 도 3d를 참조하면, 상기 가이드 패턴(410)은 상기 복수의 세그먼트들(412)을 포함할 수 있고, 상기 복수의 세그먼트들(412)은 상기 제2 기판(600)의 상기 측면의 일부를 덮고 상기 제2 기판(600)의 코너들을 덮도록 배치될 수 있다. 상기 복수의 세그먼트들(412)의 각각 내에 적어도 하나의 홀(430)이 제공될 수 있다. 상기 적어도 하나의 홀(430)은 상기 복수의 세그먼트들(412)의 각각의 적어도 일부를 관통할 수 있다. 본 변형예들에 따른 상기 가이드 패턴(410)은 상술한 차이점을 제외하고, 도 1 및 도 2를 참조하여 설명한 상기 가이드 패턴(410)과 실질적으로 동일하다.Referring to FIGS. 2 and 3D , the guide pattern 410 may include the plurality of segments 412 , and the plurality of segments 412 are of the side surface of the second substrate 600. It may be arranged to cover a part and cover the corners of the second substrate 600 . At least one hole 430 may be provided in each of the plurality of segments 412 . The at least one hole 430 may pass through at least a portion of each of the plurality of segments 412 . The guide pattern 410 according to the present modifications is substantially the same as the guide pattern 410 described with reference to FIGS. 1 and 2 except for the above-described differences.

도 4 및 도 5는 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다. 도 6은 도 4의 A부분의 확대도이다. 설명의 간소화를 위해, 도 1, 도 2, 도 3a 내지 도 3d를 참조하여 설명한 제1 반도체 패키지(P1)와 중복되는 설명은 생략될 수 있다. 4 and 5 are views illustrating a manufacturing method of the first semiconductor package P1 according to some embodiments of the present invention, and are cross-sectional views corresponding to line II′ of FIG. 1 . 6 is an enlarged view of part A of FIG. 4 . For simplicity of description, descriptions overlapping those of the first semiconductor package P1 described with reference to FIGS. 1, 2, and 3A to 3D may be omitted.

도 1 및 도 4를 참조하면, 제1 기판(100) 상에 제1 반도체 칩(200)이 실장될 수 있다. 제1 몰딩막(300)이 상기 제1 기판(100) 상에 형성되어 상기 제1 반도체 칩(200)의 측면(200S)을 덮을 수 있다. 상기 제1 몰딩막(300)은 상기 제1 반도체 칩(200)의 상면(200U)을 노출할 수 있다. 개구부들(310)이 상기 제1 몰딩막(300) 내에 형성될 수 있다. 상기 개구부들(310)의 각각은 상기 제1 몰딩막(300)을 관통하여 상기 제1 기판 패드들(110) 중 대응하는 하나를 노출하도록 형성될 수 있다. 상기 개구부들(310)을 형성하는 것은, 레이저 드릴링 공정을 수행하여 상기 제1 몰딩막(300)의 일부를 제거하는 것을 포함할 수 있다. 상기 개구부들(310)은 상기 제1 반도체 칩(200)으로부터 수평적으로 이격될 수 있다. 하부 솔더볼들(510)이 상기 개구부들(310) 내에 각각 형성될 수 있다. 상기 하부 솔더볼들(510)은 상기 외부 단자(130) 또는 상기 제1 반도체 칩(200)에 전기적으로 연결될 수 있다. 상기 하부 솔더볼들(510)은 주석, 납, 은, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. Referring to FIGS. 1 and 4 , a first semiconductor chip 200 may be mounted on a first substrate 100 . A first molding layer 300 may be formed on the first substrate 100 to cover the side surface 200S of the first semiconductor chip 200 . The first molding layer 300 may expose an upper surface 200U of the first semiconductor chip 200 . Openings 310 may be formed in the first molding layer 300 . Each of the openings 310 may pass through the first molding layer 300 and expose a corresponding one of the first substrate pads 110 . Forming the openings 310 may include removing a portion of the first molding layer 300 by performing a laser drilling process. The openings 310 may be horizontally spaced apart from the first semiconductor chip 200 . Lower solder balls 510 may be respectively formed in the openings 310 . The lower solder balls 510 may be electrically connected to the external terminal 130 or the first semiconductor chip 200 . The lower solder balls 510 may include a conductive material such as tin, lead, silver, or an alloy thereof.

복수의 범프들(420)이 상기 제1 반도체 칩(200)의 상기 상면(200U) 상에 형성될 수 있고, 가이드 패턴(410)이 상기 제1 몰딩막(300)의 상면(300U) 상에 형성될 수 있다. 평면적 관점에서, 상기 가이드 패턴(410)은 상기 제1 반도체 칩(200)의 상기 측면(200S)을 둘러싸도록 형성될 수 있다. 일 예로, 상기 가이드 패턴(410)은 상기 제1 반도체 칩(200)의 상기 측면(200S)을 따라 연장될 수 있고, 평면적 관점에서 다각형의 형태를 가질 수 있다. 다른 예로, 상기 가이드 패턴(410)은 도 3a 내지 도 3d를 참조하여 설명한 다양한 평면적 형태를 가지도록 형성될 수 있다. 평면적 관점에서, 상기 하부 솔더볼들(510)은 상기 제1 반도체 칩(200)과 상기 가이드 패턴(410) 사이에 배치될 수 있다. 일부 실시예들에 따르면, 상기 복수의 범프들(420) 및 상기 가이드 패턴(410)은 잉크젯 프린팅 공정 또는 스크린 프린팅 공정에 의해 형성될 수 있다. 상기 복수의 범프들(420) 및 상기 가이드 패턴(410)은 상기 제1 반도체 칩(200)의 상기 상면(200U) 및 상기 제1 몰딩막(300)의 상기 상면(300U) 상에 요구되는 패턴 형태를 가지도록 인쇄될 수 있다. A plurality of bumps 420 may be formed on the upper surface 200U of the first semiconductor chip 200 , and a guide pattern 410 may be formed on the upper surface 300U of the first molding layer 300 . can be formed When viewed in plan view, the guide pattern 410 may be formed to surround the side surface 200S of the first semiconductor chip 200 . For example, the guide pattern 410 may extend along the side surface 200S of the first semiconductor chip 200 and may have a polygonal shape when viewed from a plan view. As another example, the guide pattern 410 may be formed to have various planar shapes described with reference to FIGS. 3A to 3D . When viewed from a plan view, the lower solder balls 510 may be disposed between the first semiconductor chip 200 and the guide pattern 410 . According to some embodiments, the plurality of bumps 420 and the guide pattern 410 may be formed by an inkjet printing process or a screen printing process. The plurality of bumps 420 and the guide pattern 410 are patterns required on the top surface 200U of the first semiconductor chip 200 and the top surface 300U of the first molding layer 300 . It can be printed to have a shape.

도 4 및 도 6을 참조하면, 상기 가이드 패턴(410)은 상기 복수의 범프들(420)을 사이에 두고 서로 마주하는 내측면들(410IS), 및 상기 내측면들(410IS)에 대향하는 외측면들(410OS)을 가질 수 있다. 일부 실시예들에 따르면, 상기 가이드 패턴(410)의 상기 측면들(410IS, 410OS)은, 도 4에 도시된 바와 같이, 상기 제1 몰딩막(300)의 상기 상면(300U)에 대하여 수직할 수 있다. 다른 실시예들에 따르면, 상기 가이드 패턴(410)의 상기 측면들(410IS, 410OS)은, 도 6에 도시된 바와 같이, 상기 제1 몰딩막(300)의 상기 상면(300U)에 대하여 경사질 수 있다. 이 경우, 상기 가이드 패턴(410)은 그 상부의 폭이 그 하부의 폭보다 좁도록 형성될 수 있다.4 and 6 , the guide pattern 410 includes inner surfaces 410IS facing each other with the plurality of bumps 420 interposed therebetween, and outer surfaces facing the inner surfaces 410IS. It may have side surfaces 410OS. According to some embodiments, the side surfaces 410IS and 410OS of the guide pattern 410 may be perpendicular to the upper surface 300U of the first molding layer 300 as shown in FIG. 4 . can According to other embodiments, the side surfaces 410IS and 410OS of the guide pattern 410 are inclined with respect to the top surface 300U of the first molding layer 300, as shown in FIG. 6 . can In this case, the guide pattern 410 may be formed such that an upper portion thereof is narrower than a lower portion thereof.

도 1 및 도 4를 다시 참조하면, 상기 가이드 패턴(410)은 상기 복수의 범프들(420)의 각각의 수직적 길이(420H)보다 큰 수직적 길이(410H)를 가지도록 형성될 수 있다. 상기 가이드 패턴(410)의 상면(410U)은 상기 복수의 범프들(420)의 상면들(420U)보다 높은 높이에 위치할 수 있다. 상기 가이드 패턴(410)의 상기 내측면들(410IS)은 상기 제1 반도체 칩(200) 및 상기 제1 몰딩막(300) 상에 기판 실장 영역(450)을 정의할 수 있다. Referring back to FIGS. 1 and 4 , the guide pattern 410 may be formed to have a vertical length 410H greater than the vertical length 420H of each of the plurality of bumps 420 . An upper surface 410U of the guide pattern 410 may be positioned at a higher level than upper surfaces 420U of the plurality of bumps 420 . The inner surfaces 410IS of the guide pattern 410 may define a substrate mounting region 450 on the first semiconductor chip 200 and the first molding layer 300 .

도 1 및 도 5를 참조하면, 제2 기판(600)이 상기 제1 기판(100) 상에 제공될 수 있다. 일부 실시예들에 따르면, 상기 제2 기판(600)은 인터포저 기판일 수 있다. 제1 패드들(610) 및 제2 패드들(620)이 상기 제2 기판(600)의 상면(600U) 및 하면(600L) 상에 각각 배치될 수 있다. 상기 제2 기판(600)은 상기 제2 기판(600)의 상기 하면(600L)이 상기 제1 반도체 칩(200)을 향하도록 제공될 수 있다. 상부 솔더볼들(520)이 상기 제2 기판(600)의 상기 하면(600L) 상에 제공되어 상기 제2 패드들(620)에 연결될 수 있다. 상기 상부 솔더볼들(520)은 주석, 납, 은, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 상기 상부 솔더볼들(520)의 개수 또는 배치는 상기 제1 패드들(610)의 개수 또는 배치와 다를 수 있다. 일 예로, 상기 상부 솔더볼들(520)은 평면적 관점에서 상기 제1 패드들(610)과 중첩하지 않을 수 있다. 상기 제2 기판(600)은 상기 상부 솔더볼들(520)이 상기 하부 솔더볼들(510)에 각각 정렬되도록 상기 제1 기판(100) 상에 제공될 수 있다.Referring to FIGS. 1 and 5 , a second substrate 600 may be provided on the first substrate 100 . According to some embodiments, the second substrate 600 may be an interposer substrate. First pads 610 and second pads 620 may be respectively disposed on the upper and lower surfaces 600U and 600L of the second substrate 600 . The second substrate 600 may be provided so that the lower surface 600L of the second substrate 600 faces the first semiconductor chip 200 . Upper solder balls 520 may be provided on the lower surface 600L of the second substrate 600 and connected to the second pads 620 . The upper solder balls 520 may include a conductive material such as tin, lead, silver, or an alloy thereof. The number or arrangement of the upper solder balls 520 may be different from the number or arrangement of the first pads 610 . For example, the upper solder balls 520 may not overlap the first pads 610 in a plan view. The second substrate 600 may be provided on the first substrate 100 such that the upper solder balls 520 are aligned with the lower solder balls 510 , respectively.

상기 제2 기판(600)이 상기 기판 실장 영역(450) 내로 하강할 수 있다. 이 경우, 상기 상부 솔더볼들(520)이 상기 하부 솔더볼들(510)에 접촉하도록 상기 제2 기판(600)에 압력(P)이 가해질 수 있다. 일 예로, 덤벨(dumbell)이 상기 제2 기판(600) 상에 제공되어 상기 제2 기판(600)에 압력(P)을 가할 수 있다. 상기 상부 솔더볼들(520)과 상기 하부 솔더볼들(510)의 충분한 접촉을 위해 상기 제2 기판(600) 상에 상대적으로 큰 압력(P)이 가해지는 경우, 상기 상부 솔더볼들(520) 사이의 전기적 단락이 초래될 수 있다. 본 발명의 개념에 따르면, 상기 복수의 범프들(420)은 상기 제2 기판(600)이 하강하는 동안 하강 정지층으로 기능할 수 있다. 상기 복수의 범프들(420)은 상기 제2 기판(600)이 상기 제1 반도체 칩(200)으로부터 일정한 거리로 이격되도록 상기 제2 기판(600)을 지지할 수 있다. 이에 따라, 상기 제2 기판(600) 상에 상대적으로 큰 압력(P)이 가해지더라도 상기 제2 기판(600)은 상기 복수의 범프들(420)에 의해 지지될 수 있고, 이로 인해, 상기 상부 솔더볼들(520) 사이의 전기적 단락이 방지될 수 있다. 더하여, 상기 제2 기판(600)이 상기 가이드 패턴(410)에 의해 정의된 상기 기판 실장 영역(450) 내에 수용됨에 따라, 상기 제1 기판(100)과 상기 제2 기판(600) 사이의 오정렬이 방지될 수 있다. 이에 따라, 상기 상부 솔더볼들(520)은 상기 하부 솔더볼들(510)에 용이하게 정렬 및 연결될 수 있다. The second substrate 600 may descend into the substrate mounting area 450 . In this case, pressure P may be applied to the second substrate 600 so that the upper solder balls 520 come into contact with the lower solder balls 510 . For example, a dumbbell may be provided on the second substrate 600 to apply pressure P to the second substrate 600 . When a relatively large pressure P is applied on the second substrate 600 for sufficient contact between the upper solder balls 520 and the lower solder balls 510, the gap between the upper solder balls 520 An electrical short circuit may result. According to the concept of the present invention, the plurality of bumps 420 may function as a descent stop layer while the second substrate 600 descends. The plurality of bumps 420 may support the second substrate 600 such that the second substrate 600 is separated from the first semiconductor chip 200 by a predetermined distance. Accordingly, even when a relatively large pressure P is applied to the second substrate 600, the second substrate 600 can be supported by the plurality of bumps 420, and thus, the upper An electrical short between the solder balls 520 may be prevented. In addition, as the second substrate 600 is accommodated in the substrate mounting area 450 defined by the guide pattern 410, misalignment between the first substrate 100 and the second substrate 600 occurs. this can be prevented. Accordingly, the upper solder balls 520 may be easily aligned and connected to the lower solder balls 510 .

도 1 및 도 2를 다시 참조하면, 리플로우 공정이 상기 제1 기판(100) 및 상기 제2 기판(600) 상에 수행될 수 있다. 상기 리플로우 공정은 상기 하부 솔더볼들(510) 및 상기 상부 솔더볼들(520)의 녹는점보다 높은 온도에서 수행될 수 있다. 상기 하부 솔더볼들(510) 및 상기 상부 솔더볼들(520)이 리플로우되어 솔더 구조체들(500)이 형성될 수 있다. 상기 솔더 구조체들(500)은 상기 제1 기판(100)의 상기 제1 기판 패드들(110) 및 상기 제2 기판(600)의 상기 제2 패드들(620)에 연결될 수 있다. 상기 하부 솔더볼들(510) 및 상기 상부 솔더볼들(520)이 리플로우됨에 따라, 상기 제2 기판(600)이 더 하강할 수 있다. 이 경우, 상기 가이드 패턴(410)은 상기 제2 기판(600)이 상기 제1 기판(100)으로부터 쉬프트되는 것을 방지할 수 있다. 이에 따라, 상기 솔더 구조체들(500)이 용이하게 형성될 수 있고, 상기 솔더 구조체들(500) 사이의 전기적 단락이 방지될 수 있다.Referring back to FIGS. 1 and 2 , a reflow process may be performed on the first substrate 100 and the second substrate 600 . The reflow process may be performed at a temperature higher than melting points of the lower solder balls 510 and the upper solder balls 520 . The lower solder balls 510 and the upper solder balls 520 may be reflowed to form solder structures 500 . The solder structures 500 may be connected to the first substrate pads 110 of the first substrate 100 and the second pads 620 of the second substrate 600 . As the lower solder balls 510 and the upper solder balls 520 are reflowed, the second substrate 600 may descend further. In this case, the guide pattern 410 may prevent the second substrate 600 from shifting from the first substrate 100 . Accordingly, the solder structures 500 can be easily formed, and an electrical short between the solder structures 500 can be prevented.

언더필막(550)이 상기 제2 기판(600)과 상기 제1 반도체 칩(200) 사이, 및 상기 제2 기판(600)과 상기 제1 몰딩막(300) 사이에 형성될 수 있다. 상기 언더필막(550)은 상기 제1 몰딩막(300) 내 상기 개구부들(310) 내로 연장되어 상기 솔더 구조체들(500)을 덮을 수 있다. 본 발명의 개념에 따르면, 상기 제2 기판(600)과 상기 제1 반도체 칩(200) 사이의 갭은 상기 복수의 범프들(420)에 의해 일정하게 유지될 수 있다. 이에 따라, 상기 언더필막(550)은 상기 제2 기판(600)과 상기 제1 반도체 칩(200) 사이, 및 상기 제2 기판(600)과 상기 제1 몰딩막(300) 사이를 용이하게 채울 수 있다. 상술한 방법에 따라 제1 반도체 패키지(P1)가 제조될 수 있다. 일부 실시예들에 따르면, 상기 언더필막(550)을 형성하는 것은 생략될 수도 있다.An underfill layer 550 may be formed between the second substrate 600 and the first semiconductor chip 200 and between the second substrate 600 and the first molding layer 300 . The underfill layer 550 may extend into the openings 310 in the first molding layer 300 to cover the solder structures 500 . According to the concept of the present invention, a gap between the second substrate 600 and the first semiconductor chip 200 may be constantly maintained by the plurality of bumps 420 . Accordingly, the underfill layer 550 can easily fill between the second substrate 600 and the first semiconductor chip 200 and between the second substrate 600 and the first molding layer 300 . can According to the above-described method, the first semiconductor package P1 may be manufactured. According to some embodiments, forming the underfill layer 550 may be omitted.

도 7 및 도 8은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1, 도 2, 도 4 내지 도 6을 참조하여 설명한, 제1 반도체 패키지(P1)의 제조방법과 차이점을 주로 설명한다.7 and 8 are views illustrating a manufacturing method of the first semiconductor package P1 according to some embodiments of the present invention, and are cross-sectional views corresponding to line II′ of FIG. 1 . For simplicity of explanation, differences from the manufacturing method of the first semiconductor package P1 described with reference to FIGS. 1, 2, and 4 to 6 will be mainly described.

도 7 및 도 8을 참조하면, 본 실시예들에 따르면, 상기 가이드 패턴(410)은 상기 제1 몰딩막(300)의 상기 상면(300U) 상에 형성될 수 있고, 상기 복수의 범프들(420)은 상기 제2 기판(600)의 상기 하면(600L) 상에 형성될 수 있다. 상기 복수의 범프들(420)은 상기 상부 솔더볼들(520)로부터 수평적으로 이격되도록 형성될 수 있다. 상기 제2 기판(600)은 상기 제2 기판(600)의 상기 하면(600L)이 상기 제1 반도체 칩(200)을 향하도록 제공될 수 있다. 상기 복수의 범프들(420)은 상기 제2 기판(600)의 상기 하면(600L) 상에 상기 제1 반도체 칩(200)의 상기 상면(200U)과 마주하도록 배치될 수 있다. 상기 제2 기판(600)이 상기 기판 실장 영역(450) 내로 하강됨에 따라, 도 2에 도시된 바와 같이, 상기 복수의 범프들(420)은 상기 제1 반도체 칩(200)의 상기 상면(200U)과 접할 수 있다. 상기 복수의 범프들(420)은 상기 제2 기판(600)이 상기 제1 반도체 칩(200)으로부터 일정한 거리로 이격되도록 상기 제2 기판(600)을 지지할 수 있다. 7 and 8 , according to the present embodiments, the guide pattern 410 may be formed on the upper surface 300U of the first molding layer 300, and the plurality of bumps ( 420) may be formed on the lower surface 600L of the second substrate 600. The plurality of bumps 420 may be formed to be horizontally spaced apart from the upper solder balls 520 . The second substrate 600 may be provided so that the lower surface 600L of the second substrate 600 faces the first semiconductor chip 200 . The plurality of bumps 420 may be disposed on the lower surface 600L of the second substrate 600 to face the upper surface 200U of the first semiconductor chip 200 . As the second substrate 600 descends into the substrate mounting area 450 , as shown in FIG. 2 , the plurality of bumps 420 form the upper surface 200U of the first semiconductor chip 200 . ) can be encountered. The plurality of bumps 420 may support the second substrate 600 such that the second substrate 600 is separated from the first semiconductor chip 200 by a predetermined distance.

도 9는 본 발명의 일부 실시예들에 따른 적층 반도체 패키지를 나타내는 단면도이다. 9 is a cross-sectional view illustrating a multilayer semiconductor package according to some embodiments of the present invention.

도 9를 참조하면, 제1 반도체 패키지(P1) 상에 제2 반도체 패키지(P2)가 적층될 수 있다. 상기 제1 반도체 패키지(P1)는 도 1, 도 2, 도 3a 내지 도 3d를 참조하여 설명한 상기 제1 반도체 패키지(P1)와 실질적으로 동일하다. 상기 제2 반도체 패키지(P2)는 제3 기판(700), 제2 반도체 칩(800), 및 제2 몰딩막(900)을 포함할 수 있다. 상기 제3 기판(700)은 상부 기판 패드들(710) 및 하부 기판 패드들(720)을 포함할 수 있다. 상기 상부 기판 패드들(710) 및 상기 하부 기판 패드들(720)은 상기 제3 기판(700)의 상면 및 하면 상에 각각 배치될 수 있다. 상기 상부 기판 패드들(710) 및 상기 하부 기판 패드들(720)은 도전성 물질을 포함할 수 있다. 상기 하부 기판 패드들(720)의 각각은 상기 제3 기판(700) 내의 집적 회로들, 또는 상기 상부 기판 패드들(710) 중 대응하는 상부 기판 패드(710)에 연결될 수 있다. 상기 제3 기판(700) 내의 점선은 상기 제3 기판(700) 내의 내부 배선을 모식적으로 나타낸 것이다.Referring to FIG. 9 , a second semiconductor package P2 may be stacked on the first semiconductor package P1. The first semiconductor package P1 is substantially the same as the first semiconductor package P1 described with reference to FIGS. 1, 2, and 3A to 3D. The second semiconductor package P2 may include a third substrate 700 , a second semiconductor chip 800 , and a second molding layer 900 . The third substrate 700 may include upper substrate pads 710 and lower substrate pads 720 . The upper substrate pads 710 and the lower substrate pads 720 may be respectively disposed on the upper and lower surfaces of the third substrate 700 . The upper substrate pads 710 and the lower substrate pads 720 may include a conductive material. Each of the lower substrate pads 720 may be connected to integrated circuits in the third substrate 700 or to a corresponding upper substrate pad 710 among the upper substrate pads 710 . Dotted lines in the third substrate 700 schematically indicate internal wiring in the third substrate 700 .

상기 제2 반도체 칩(800)은 일 예로, 본딩 와이어(820)에 의해 상기 제3 기판(700)에 전기적으로 연결될 수 있다. 다른 예로, 상기 제2 반도체 칩(800)은 플립칩 방식으로 상기 제3 기판(700) 상에 실장될 수 있다. 상기 제2 반도체 칩(800)은 상기 제1 반도체 칩(200)과 다른 기능을 수행할 수 있다. 일 예로, 상기 제2 반도체 칩(800)은 메모리 칩일 수 있다. 상기 제2 반도체 칩(800)은 단수 또는 복수 개로 제공될 수 있고, 상기 제2 반도체 칩(800)의 실장 방법, 종류, 크기, 및/또는 개수 등에 따라 상기 제3 기판(700) 내의 집적 회로들이 구성될 수 있다. 연결 단자들(750)이 상기 제2 기판(600) 및 상기 제3 기판(700) 사이에 배치될 수 있고, 상기 제2 기판(600)의 상기 제1 패드들(610) 및 상기 제3 기판(700)의 상기 하부 기판 패드들(720)에 연결될 수 있다. 상기 제2 기판(600)은 인터포저 기판일 수 있고, 이 경우, 상기 제2 기판(600)으로 인해 상기 연결 단자들(750)의 배치 및 개수는 상기 솔더 구조체들(500)의 배치 및 개수에 의한 제약을 받지 않을 수 있다. 상기 제2 몰딩막(900)은 상기 제3 기판(700) 상에 배치되어 상기 제2 반도체 칩(800)을 밀봉할 수 있다. The second semiconductor chip 800 may be electrically connected to the third substrate 700 by, for example, a bonding wire 820 . As another example, the second semiconductor chip 800 may be mounted on the third substrate 700 in a flip chip method. The second semiconductor chip 800 may perform a different function from that of the first semiconductor chip 200 . For example, the second semiconductor chip 800 may be a memory chip. The second semiconductor chips 800 may be provided singly or in plural, and the integrated circuits in the third substrate 700 depend on the mounting method, type, size, and/or number of the second semiconductor chips 800 . can be configured. Connection terminals 750 may be disposed between the second substrate 600 and the third substrate 700, and the first pads 610 of the second substrate 600 and the third substrate 700 may be connected to the lower substrate pads 720 . The second substrate 600 may be an interposer substrate, and in this case, the arrangement and number of the connection terminals 750 depend on the second substrate 600 and the arrangement and number of the solder structures 500 may not be constrained by The second molding layer 900 may be disposed on the third substrate 700 to seal the second semiconductor chip 800 .

도 10은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1, 도 2, 도 3a 내지 도 3d를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)와 차이점을 주로 설명한다.FIG. 10 is a cross-sectional view corresponding to line II' of FIG. 1 of a first semiconductor package P1 according to some embodiments of the present invention. For simplicity of explanation, differences from the first semiconductor package P1 according to some exemplary embodiments described with reference to FIGS. 1, 2, and 3A to 3D will be mainly described.

도 1 및 도 10을 참조하면, 상기 제1 반도체 칩(200)과 상기 제2 기판(600) 사이에 열전달층(560)이 개재될 수 있다. 상기 열전달층(560)은 상기 제1 반도체 칩(200)의 상기 상면(200U)을 덮을 수 있고, 상기 복수의 범프들(420) 사이에 개재될 수 있다. 상기 열전달층(560)은 상기 솔더 구조체들(500)로부터 수평적으로 이격될 수 있다. 상기 열전달층(560)은 상기 제1 반도체 칩(200)의 상기 상면(200U) 상에 국소적으로 제공될 수 있다. 상기 열전달층(560)은 TIM(Thermal Interface Material)을 포함할 수 있다. 상기 열전달층(560)을 통해 상기 제1 반도체 칩(200)에 서 발생되는 열이 외부로 용이하게 방출될 수 있다. 상기 복수의 범프들(420)은 상기 열전달층(560)에 의해 상기 언더필막(550)으로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 언더필막(550)은 생략될 수도 있다.Referring to FIGS. 1 and 10 , a heat transfer layer 560 may be interposed between the first semiconductor chip 200 and the second substrate 600 . The heat transfer layer 560 may cover the upper surface 200U of the first semiconductor chip 200 and may be interposed between the plurality of bumps 420 . The heat transfer layer 560 may be horizontally spaced apart from the solder structures 500 . The heat transfer layer 560 may be locally provided on the upper surface 200U of the first semiconductor chip 200 . The heat transfer layer 560 may include a thermal interface material (TIM). Heat generated in the first semiconductor chip 200 may be easily discharged to the outside through the heat transfer layer 560 . The plurality of bumps 420 may be spaced apart from the underfill layer 550 by the heat transfer layer 560 . According to some embodiments, the underfill layer 550 may be omitted.

도 11은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1, 도 2, 도 3a 내지 도 3d를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)와 차이점을 주로 설명한다.FIG. 11 is a diagram illustrating a first semiconductor package P1 according to some embodiments of the present invention, and is a cross-sectional view corresponding to line II′ of FIG. 1 . For simplicity of explanation, differences from the first semiconductor package P1 according to some exemplary embodiments described with reference to FIGS. 1, 2, and 3A to 3D will be mainly described.

도 1 및 도 11을 참조하면, 상기 가이드 패턴(410)은 상기 제1 몰딩막(300)의 상기 상면(300U)으로부터 수직하게 연장되는 수직부(VP), 및 상기 수직부로부터 상기 제1 몰딩막(300)과 상기 제2 기판(600) 사이로 연장되는 수평부(HP)를 포함할 수 있다. 상기 수평부(HP)는 상기 제1 몰딩막(300)의 상기 상면(300U)과 상기 제2 기판(600)의 상기 하면(600L) 사이에 개재될 수 있다. 상기 수평부(HP)는 상기 제1 몰딩막(300)의 상기 상면(300U) 및 상기 제2 기판(600)의 상기 하면(600L)과 접할 수 있다. 상기 수평부(HP)는 상기 복수의 범프들(420)과 실질적으로 동일한 높이에 위치할 수 있다. 상기 수직부(VP)는 상기 제1 기판(100)의 상기 상면(100U)에 수직한 상기 방향에 따른 길이(410H)를 가질 수 있다. 상기 수직부(VP)의 상기 길이(410H)는 상기 복수의 범프들(420)의 각각의 상기 길이(420H)보다 클 수 있다. 상기 수직부(VP)의 상면(410U)은 상기 복수의 범프들(420)의 상기 상면들(420U)보다 높은 높이에 위치할 수 있다. 1 and 11 , the guide pattern 410 includes a vertical portion VP extending vertically from the upper surface 300U of the first molding film 300, and the first molding from the vertical portion. A horizontal portion HP extending between the film 300 and the second substrate 600 may be included. The horizontal portion HP may be interposed between the upper surface 300U of the first molding layer 300 and the lower surface 600L of the second substrate 600 . The horizontal portion HP may contact the upper surface 300U of the first molding layer 300 and the lower surface 600L of the second substrate 600 . The horizontal portion HP may be positioned at substantially the same height as the plurality of bumps 420 . The vertical portion VP may have a length 410H along the direction perpendicular to the upper surface 100U of the first substrate 100 . The length 410H of the vertical portion VP may be greater than the length 420H of each of the plurality of bumps 420 . An upper surface 410U of the vertical portion VP may be positioned at a higher level than the upper surfaces 420U of the plurality of bumps 420 .

상기 수직부(VP)는 상기 복수의 범프들(420)을 사이에 두고 서로 마주하는 내측면들(410IS)을 가질 수 있다. 상기 제2 기판(600)은 상기 수직부(VP)의 상기 내측면들(410IS) 사이에 배치될 수 있다. 평면적 관점에서, 상기 수직부(VP)는 상기 제2 기판(600)의 측면을 둘러쌀 수 있다. 상기 수직부(VP)의 상기 상면(410U)은 상기 제2 기판(600)의 상기 하면(600L)보다 높은 높이에 위치할 수 있다. 상기 수평부(HP)는 평면적 관점에서, 상기 제2 기판(600)의 상기 측면의 연장방향을 따라 연장될 수 있다. 본 실시예들에 따르면, 상기 가이드 패턴(410)의 상기 수평부(HP)는, 도 5를 참조하여 설명한 바와 같이, 상기 복수의 범프들(420)과 함께 상기 제2 기판(600)이 하강하는 동안 하강 정지층으로 기능할 수 있다. 상기 가이드 패턴(410)의 상기 수평부(HP)는 상기 제2 기판(600)이 상기 제1 반도체 칩(200)으로부터 일정한 거리로 이격되도록 상기 제2 기판(600)을 지지할 수 있다.The vertical portion VP may have inner surfaces 410IS facing each other with the plurality of bumps 420 interposed therebetween. The second substrate 600 may be disposed between the inner surfaces 410IS of the vertical portion VP. When viewed from a plan view, the vertical portion VP may surround a side surface of the second substrate 600 . The upper surface 410U of the vertical portion VP may be positioned at a higher level than the lower surface 600L of the second substrate 600 . The horizontal portion HP may extend along an extension direction of the side surface of the second substrate 600 when viewed in plan view. According to the present embodiments, as described with reference to FIG. 5 , the horizontal portion HP of the guide pattern 410 lowers the second substrate 600 together with the plurality of bumps 420 . During this time, it can function as a falling stop layer. The horizontal portion HP of the guide pattern 410 may support the second substrate 600 such that the second substrate 600 is separated from the first semiconductor chip 200 by a predetermined distance.

도 12는 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 평면도이다. 도 13은 도 12의 I-I'에 따른 단면도이다. 설명의 간소화를 위해, 도 1, 도 2, 도 3a 내지 도 3d를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)와 차이점을 주로 설명한다.12 is a plan view of a first semiconductor package P1 according to some embodiments of the present invention. FIG. 13 is a cross-sectional view taken along II' of FIG. 12; For simplicity of explanation, differences from the first semiconductor package P1 according to some exemplary embodiments described with reference to FIGS. 1, 2, and 3A to 3D will be mainly described.

도 12 및 도 13을 참조하면, 상기 제1 기판(100) 상에 상기 제1 반도체 칩(200)이 배치될 수 있다. 본 실시예들에 따르면, 상기 제1 몰딩막(300)은 생략될 수 있다. 상기 솔더 구조체들(500)이 상기 제1 기판(100) 상에 상기 제1 반도체 칩(200)으로부터 수평적으로 이격되도록 배치될 수 있다. 상기 복수의 범프들(420)이 상기 제1 반도체 칩(200)의 상기 상면(200U) 상에 배치될 수 있다. 상기 가이드 패턴(410)은 상기 제1 기판(100)의 상기 상면(100U) 상에 배치될 수 있고, 상기 제1 반도체 칩(200)으로부터 수평적으로 이격될 수 있다. 상기 가이드 패턴(410)은 상기 제1 기판(100)의 상기 상면(100U)과 접할 수 있다. 평면적 관점에서, 상기 가이드 패턴(410)은 상기 제1 반도체 칩(200)의 상기 측면(200S)을 둘러싸도록 배치될 수 있고, 상기 솔더 구조체들(500)은 상기 제1 반도체 칩(200)과 상기 가이드 패턴(410) 사이에 배치될 수 있다. Referring to FIGS. 12 and 13 , the first semiconductor chip 200 may be disposed on the first substrate 100 . According to the present embodiments, the first molding layer 300 may be omitted. The solder structures 500 may be disposed on the first substrate 100 to be horizontally spaced apart from the first semiconductor chip 200 . The plurality of bumps 420 may be disposed on the upper surface 200U of the first semiconductor chip 200 . The guide pattern 410 may be disposed on the upper surface 100U of the first substrate 100 and may be horizontally spaced apart from the first semiconductor chip 200 . The guide pattern 410 may contact the upper surface 100U of the first substrate 100 . When viewed from a plan view, the guide pattern 410 may be disposed to surround the side surface 200S of the first semiconductor chip 200, and the solder structures 500 may be connected to the first semiconductor chip 200. It may be disposed between the guide patterns 410 .

상기 가이드 패턴(410)은 상기 제1 기판(100)의 상기 상면(100U)으로부터 돌출될 수 있다. 상기 가이드 패턴(410)은 상기 제1 기판(100)의 상기 상면(100U)에 수직한 상기 방향에 따른 길이(410H)를 가질 수 있다. 상기 가이드 패턴(410)의 상기 길이(410H)는 상기 복수의 범프들(420)의 각각의 상기 길이(420H)보다 클 수 있다. 상기 가이드 패턴(410)의 상면(410U)은 상기 복수의 범프들(420)의 상면들(420U)보다 높은 높이에 위치할 수 있다. 상기 가이드 패턴(410)의 하면(410L)은 상기 제1 기판(100)의 상기 상면(100U)과 실질적으로 동일한 높이에 있을 수 있다. 상기 가이드 패턴(410)은 상기 복수의 범프들(420)을 사이에 두고 서로 마주하는 내측면들(410IS)을 가질 수 있다. 상기 제2 기판(600)이 상기 제1 반도체 칩(200) 상에 배치될 수 있다. 상기 제2 기판(600)은 상기 가이드 패턴(410)의 상기 내측면들(410IS) 사이에 배치될 수 있다. 평면적 관점에서, 상기 가이드 패턴(410)은 상기 제2 기판(600)의 측면을 둘러쌀 수 있다. 상기 가이드 패턴(410)의 상기 상면(410U)은 상기 제2 기판(600)의 상기 하면(600L)보다 높은 높이에 위치할 수 있다. The guide pattern 410 may protrude from the upper surface 100U of the first substrate 100 . The guide pattern 410 may have a length 410H along the direction perpendicular to the upper surface 100U of the first substrate 100 . The length 410H of the guide pattern 410 may be greater than the length 420H of each of the plurality of bumps 420 . An upper surface 410U of the guide pattern 410 may be positioned at a higher level than upper surfaces 420U of the plurality of bumps 420 . The lower surface 410L of the guide pattern 410 may be substantially at the same height as the upper surface 100U of the first substrate 100 . The guide pattern 410 may have inner surfaces 410IS facing each other with the plurality of bumps 420 interposed therebetween. The second substrate 600 may be disposed on the first semiconductor chip 200 . The second substrate 600 may be disposed between the inner surfaces 410IS of the guide pattern 410 . When viewed from a plan view, the guide pattern 410 may surround a side surface of the second substrate 600 . The upper surface 410U of the guide pattern 410 may be positioned at a higher level than the lower surface 600L of the second substrate 600 .

상기 제1 반도체 칩(200)과 상기 제2 기판(600) 사이에 열전달층(560)이 개재될 수 있다. 상기 열전달층(560)은 상기 제1 반도체 칩(200)의 상기 상면(200U)을 덮을 수 있고, 상기 복수의 범프들(420) 사이에 개재될 수 있다. 상기 열전달층(560)은 도 10을 참조하여 설명한 상기 열전달층(560)과 실질적으로 동일하다. 일부 실시예들에 따르면, 상기 언더필막(550)이 상기 제1 기판(100)과 상기 제2 기판(600) 사이의 공간을 채울 수 있다. 다른 실시예들에 따르면, 상기 언더필막(550)은 생략될 수도 있다.A heat transfer layer 560 may be interposed between the first semiconductor chip 200 and the second substrate 600 . The heat transfer layer 560 may cover the upper surface 200U of the first semiconductor chip 200 and may be interposed between the plurality of bumps 420 . The heat transfer layer 560 is substantially the same as the heat transfer layer 560 described with reference to FIG. 10 . According to some embodiments, the underfill layer 550 may fill a space between the first substrate 100 and the second substrate 600 . According to other embodiments, the underfill layer 550 may be omitted.

도 14는 본 발명의 일부 실시예들에 따른 적층 반도체 패키지를 나타내는 단면도이다.14 is a cross-sectional view illustrating a multilayer semiconductor package according to some embodiments of the present invention.

도 14를 참조하면, 제1 반도체 패키지(P1) 상에 제2 반도체 패키지(P2)가 적층될 수 있다. 상기 제1 반도체 패키지(P1)는, 상기 제2 기판(600)이 생략된 것을 제외하고, 도 1, 도 2, 도 3a 내지 도 3d를 참조하여 설명한 상기 제1 반도체 패키지(P1)와 실질적으로 동일하다. 상기 제2 반도체 패키지(P2)는 제3 기판(700), 제2 반도체 칩(800), 및 제2 몰딩막(900)을 포함할 수 있다. 상기 제3 기판(700)은 상부 기판 패드들(710) 및 하부 기판 패드들(720)을 포함할 수 있다. 상기 제2 반도체 패키지(P2)는 도 9를 참조하여 설명한, 상기 제2 반도체 패키지(P2)와 실질적으로 동일하다. 본 실시예들에 따르면, 상기 제3 기판(700)이 상기 제1 반도체 칩(200) 및 상기 제1 몰딩막(300) 상에 배치될 수 있다. 상기 솔더 구조체들(500)은 상기 제1 기판(100)의 상기 제1 기판 패드들(110)을 상기 제3 기판(700)의 상기 하부 기판 패드들(720)에 연결할 수 있다. 상기 제3 기판(700)은 상기 솔더 구조체들(500)을 통해 상기 제1 기판(100) 및 상기 제1 반도체 칩(200)에 전기적으로 연결될 수 있다. 상기 복수의 범프들(420)은 상기 제1 반도체 칩(200)과 상기 제3 기판(700) 사이에 개재될 수 있다. 상기 복수의 범프들(420)은 상기 제1 반도체 칩(200)의 상면(200U), 및 상기 제3 기판(700)의 하면(700L)과 접할 수 있다. 상기 가이드 패턴(410)은 상기 복수의 범프들(420)을 사이에 두고 서로 마주하는 내측면들(410IS)을 가질 수 있다. 상기 제3 기판(700)은 상기 가이드 패턴(410)의 상기 내측면들(410IS) 사이에 배치될 수 있다. 평면적 관점에서, 상기 가이드 패턴(410)은 상기 제3 기판(700)의 측면을 둘러쌀 수 있다. 상기 가이드 패턴(410)의 상기 상면(410U)은 상기 제3 기판(700)의 상기 하면(700L)보다 높은 높이에 위치할 수 있다. Referring to FIG. 14 , a second semiconductor package P2 may be stacked on the first semiconductor package P1 . The first semiconductor package P1 is substantially similar to the first semiconductor package P1 described with reference to FIGS. 1, 2, and 3A to 3D except that the second substrate 600 is omitted. same. The second semiconductor package P2 may include a third substrate 700 , a second semiconductor chip 800 , and a second molding layer 900 . The third substrate 700 may include upper substrate pads 710 and lower substrate pads 720 . The second semiconductor package P2 is substantially the same as the second semiconductor package P2 described with reference to FIG. 9 . According to the exemplary embodiments, the third substrate 700 may be disposed on the first semiconductor chip 200 and the first molding layer 300 . The solder structures 500 may connect the first substrate pads 110 of the first substrate 100 to the lower substrate pads 720 of the third substrate 700 . The third substrate 700 may be electrically connected to the first substrate 100 and the first semiconductor chip 200 through the solder structures 500 . The plurality of bumps 420 may be interposed between the first semiconductor chip 200 and the third substrate 700 . The plurality of bumps 420 may contact the upper surface 200U of the first semiconductor chip 200 and the lower surface 700L of the third substrate 700 . The guide pattern 410 may have inner surfaces 410IS facing each other with the plurality of bumps 420 interposed therebetween. The third substrate 700 may be disposed between the inner surfaces 410IS of the guide pattern 410 . When viewed from a plan view, the guide pattern 410 may surround a side surface of the third substrate 700 . The upper surface 410U of the guide pattern 410 may be positioned at a higher level than the lower surface 700L of the third substrate 700 .

일부 실시예들에 따르면, 상기 언더필막(550)이 상기 제3 기판(700)과 상기 제1 반도체 칩(200) 사이, 및 상기 제3 기판(700)과 상기 제1 몰딩막(300) 사이에 개재될 수 있다. 다른 실시예들에 따르면, 상기 언더필막(550)은 생략될 수도 있다. 본 실시예들에 따르면, 상기 복수의 범프들(420)은 상기 제3 기판(700)이 상기 제1 반도체 칩(200)으로부터 일정한 거리로 이격되도록 상기 제3 기판(700)을 지지할 수 있다. 더하여, 상기 제3 기판(700)이 상기 가이드 패턴(410)의 상기 내측면들(410IS)에 의해 정의된 기판 실장 영역 내에 수용됨에 따라, 상기 제1 반도체 패키지(P1)와 상기 제2 반도체 패키지(P2)의 오정렬이 방지될 수 있다. 이에 따라, 상기 솔더 구조체들(500)이 용이하게 형성될 수 있고, 상기 솔더 구조체들(500) 사이의 전기적 단락이 방지될 수 있다. In some embodiments, the underfill layer 550 may be formed between the third substrate 700 and the first semiconductor chip 200 and between the third substrate 700 and the first molding layer 300 . can be interposed in According to other embodiments, the underfill layer 550 may be omitted. According to the exemplary embodiments, the plurality of bumps 420 may support the third substrate 700 such that the third substrate 700 is separated from the first semiconductor chip 200 by a predetermined distance. . In addition, as the third substrate 700 is accommodated in the board mounting region defined by the inner surfaces 410IS of the guide pattern 410, the first semiconductor package P1 and the second semiconductor package Misalignment of (P2) can be prevented. Accordingly, the solder structures 500 can be easily formed, and an electrical short between the solder structures 500 can be prevented.

도 15는 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 평면도이다. 도 16은 도 15의 I-I'에 따른 단면도이고, 도 17은 도 16의 AA부분의 확대도이다.15 is a plan view of a first semiconductor package P1 according to some embodiments of the present invention. 16 is a cross-sectional view taken along line II' of FIG. 15, and FIG. 17 is an enlarged view of portion AA of FIG.

도 15 내지 도 17을 참조하면, 제1 기판(100) 상에 제1 반도체 칩(200)이 실장될 수 있다. 상기 제1 기판(100)은 회로 패턴을 갖는 인쇄회로기판이거나, 재배선층일 수 있다. 상기 제1 기판(100)은 제1 기판 패드들(110) 및 제2 기판 패드들(120)를 포함할 수 있다. 상기 제1 기판 패드들(110)은 상기 제1 기판(100)의 상면(100U) 상에 배치될 수 있고, 상기 제2 기판 패드들(120)는 상기 제1 기판(100)의 하면(100L) 상에 배치될 수 있다. 상기 제2 기판 패드들(120)는 상기 제1 기판(100) 내 내부 배선을 통해 상기 제1 기판 패드들(110) 중 대응하는 제1 기판 패드들(110)에 연결될 수 있다. 상기 제1 기판 패드들(110) 및 상기 제2 기판 패드들(120)는 도전성 물질을 포함할 수 있다. 외부 단자들(130)이 상기 제1 기판(100)의 상기 하면(100L) 상에 배치될 수 있고, 상기 제2 기판 패드들(120)에 연결될 수 있다. 상기 외부 단자들(130)은 도전성 물질을 포함할 수 있고, 솔더볼의 형상을 가질 수 있다.Referring to FIGS. 15 to 17 , a first semiconductor chip 200 may be mounted on a first substrate 100 . The first substrate 100 may be a printed circuit board having a circuit pattern or a redistribution layer. The first substrate 100 may include first substrate pads 110 and second substrate pads 120 . The first substrate pads 110 may be disposed on the upper surface 100U of the first substrate 100, and the second substrate pads 120 may be disposed on the lower surface 100L of the first substrate 100. ) can be placed on. The second substrate pads 120 may be connected to corresponding first substrate pads 110 among the first substrate pads 110 through internal wires in the first substrate 100 . The first substrate pads 110 and the second substrate pads 120 may include a conductive material. External terminals 130 may be disposed on the lower surface 100L of the first substrate 100 and may be connected to the second substrate pads 120 . The external terminals 130 may include a conductive material and may have a shape of a solder ball.

상기 제1 반도체 칩(200)은 그 하면에 배치되는 칩 패드들(210)을 포함할 수 있다. 연결부들(220)이 상기 제1 기판(100)과 상기 제1 반도체 칩(200) 사이에 배치될 수 있고, 상기 칩 패드들(210)에 각각 연결될 수 있다. 상기 연결부들(220)은 상기 제1 기판 패드들(110) 중 대응하는 제1 기판 패드들(110)에 연결될 수 있다. 상기 제1 반도체 칩(200)은 상기 연결부들(220)을 통해 상기 제1 기판(100)에 전기적으로 연결될 수 있다. 상기 칩 패드들(210) 및 상기 연결부들(220)은 도전성 물질을 포함할 수 있다. 상기 연결부들(220)은 솔더볼, 범프, 및 필라 중에서 적어도 하나의 형상을 가질 수 있다. 상기 제1 반도체 칩(200)은 집적 회로들(미도시)을 포함할 수 있고, 상기 집적 회로들은 제1 반도체 칩(200)의 상기 하면에 인접할 수 있다. 상기 제1 반도체 칩(200)은 로직 칩일 수 있다. 일 예로, 상기 제1 반도체 칩(200)은 어플리케이션 프로세서(application processor)와 같은 비메모리칩일 수 있다.The first semiconductor chip 200 may include chip pads 210 disposed on a lower surface thereof. Connection parts 220 may be disposed between the first substrate 100 and the first semiconductor chip 200 and may be connected to the chip pads 210 , respectively. The connection parts 220 may be connected to corresponding first substrate pads 110 among the first substrate pads 110 . The first semiconductor chip 200 may be electrically connected to the first substrate 100 through the connection parts 220 . The chip pads 210 and the connection parts 220 may include a conductive material. The connection parts 220 may have a shape of at least one of a solder ball, a bump, and a pillar. The first semiconductor chip 200 may include integrated circuits (not shown), and the integrated circuits may be adjacent to the lower surface of the first semiconductor chip 200 . The first semiconductor chip 200 may be a logic chip. For example, the first semiconductor chip 200 may be a non-memory chip such as an application processor.

제2 기판(600)이 상기 제1 기판(100) 상에 배치될 수 있고, 상기 제1 반도체 칩(200)이 상기 제1 기판(100)과 상기 제2 기판(600) 사이에 배치될 수 있다. 일 예로, 상기 제2 기판(600)은 인터포저 기판일 수 있고, 절연 수지를 포함할 수 있다. 상기 절연 수지는 감광성 폴리이미드와 같은 솔더 레지스트 물질을 포함할 수 있으나, 이에 제한되지 않는다. 제1 패드들(610)이 상기 제2 기판(600)의 상면(600U) 상에 배치될 수 있고, 제2 패드들(620)이 상기 제2 기판(600)의 하면(600L) 상에 배치될 수 있다. 상기 제2 기판(600) 내 배선들은 상기 제1 패드들(610) 및 상기 제2 패드들(620)을 서로 전기적으로 연결할 수 있다. 상기 제1 패드들(610) 및 상기 제2 패드들(620)은 도전성 물질(일 예로, 구리 또는 알루미늄과 같은 금속)을 포함할 수 있다. A second substrate 600 may be disposed on the first substrate 100, and the first semiconductor chip 200 may be disposed between the first substrate 100 and the second substrate 600. there is. For example, the second substrate 600 may be an interposer substrate and may include an insulating resin. The insulating resin may include a solder resist material such as photosensitive polyimide, but is not limited thereto. First pads 610 may be disposed on the upper surface 600U of the second substrate 600, and second pads 620 may be disposed on the lower surface 600L of the second substrate 600. It can be. Wiring lines in the second substrate 600 may electrically connect the first pads 610 and the second pads 620 to each other. The first pads 610 and the second pads 620 may include a conductive material (eg, a metal such as copper or aluminum).

솔더 구조체들(500)이 상기 제1 기판(100)과 상기 제2 기판(600) 사이에 배치될 수 있고, 상기 제1 반도체 칩(200)으로부터 수평적으로 이격될 수 있다. 상기 솔더 구조체들(500)은 상기 제1 기판 패드들(110) 중 대응하는 제1 기판 패드들(110)에 연결될 수 있다. 상기 솔더 구조체들(500)의 각각은 상기 외부 단자(130) 또는 상기 제1 반도체 칩(200)에 전기적으로 연결될 수 있다. 상기 솔더 구조체들(500)은 상기 제2 패드들(620)에 연결될 수 있다. 상기 제2 기판(600)은 상기 솔더 구조체들(500)을 통해 상기 제1 기판(100) 및 상기 제1 반도체 칩(200)에 전기적으로 연결될 수 있다. 상기 솔더 구조체들(500)은 주석, 납, 은, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. Solder structures 500 may be disposed between the first substrate 100 and the second substrate 600 and may be horizontally spaced apart from the first semiconductor chip 200 . The solder structures 500 may be connected to corresponding first substrate pads 110 among the first substrate pads 110 . Each of the solder structures 500 may be electrically connected to the external terminal 130 or the first semiconductor chip 200 . The solder structures 500 may be connected to the second pads 620 . The second substrate 600 may be electrically connected to the first substrate 100 and the first semiconductor chip 200 through the solder structures 500 . The solder structures 500 may include a conductive material such as tin, lead, silver, or an alloy thereof.

복수의 지지 패턴들(460)이 상기 제1 기판(100)과 상기 제2 기판(600) 사이에 배치될 수 있고, 상기 제1 반도체 칩(200)으로부터 수평적으로 이격될 수 있다. 상기 솔더 구조체들(500)은 상기 제1 반도체 칩(200)과 상기 복수의 지지 패턴들(460) 사이에 배치될 수 있다. 상기 복수의 지지 패턴들(460)은 평면적 관점에서, 상기 제1 반도체 칩(200)을 둘러쌀 수 있다. 상기 복수의 지지 패턴들(460)은 평면적 관점에서, 상기 제1 반도체 칩(200)의 측면들(200S)을 둘러싸도록 배치될 수 있다. 상기 복수의 지지 패턴들(460) 중 적어도 두 개의 지지 패턴들(460)이 평면적 관점에서, 상기 제1 반도체 칩(200)의 상기 측면들(200S) 중 일 측면(200S)의 연장 방향을 따라 서로 이격될 수 있다. 상기 복수의 지지 패턴들(460)은 상기 제1 기판(100)의 상기 상면(100U)으로부터 돌출된 필라 형태를 가질 수 있다. A plurality of support patterns 460 may be disposed between the first substrate 100 and the second substrate 600 and may be horizontally spaced apart from the first semiconductor chip 200 . The solder structures 500 may be disposed between the first semiconductor chip 200 and the plurality of support patterns 460 . The plurality of support patterns 460 may surround the first semiconductor chip 200 when viewed in a plan view. The plurality of support patterns 460 may be disposed to surround side surfaces 200S of the first semiconductor chip 200 when viewed in plan view. At least two support patterns 460 among the plurality of support patterns 460 extend along the extension direction of one side surface 200S of the side surfaces 200S of the first semiconductor chip 200 when viewed in plan view. may be separated from each other. The plurality of support patterns 460 may have a pillar shape protruding from the upper surface 100U of the first substrate 100 .

상기 복수의 지지 패턴들(460)의 각각의 외측면(460SO)은 상기 제1 기판(100)의 측면(100S) 및 상기 제2 기판(600)의 측면(600S)에 정렬될 수 있다. 상기 복수의 지지 패턴들(460)의 각각은 상기 외측면(460SO)에 대향하는 내측면(460SI)을 가질 수 있다. 일부 실시예들에 따르면, 상기 복수의 지지 패턴들(460)의 각각의 상기 내측면(460SI)은 일 단면의 관점에서, 상기 제1 기판(100)의 상기 상면(100U)에 대하여 경사질 수 있다. 이 경우, 상기 복수의 지지 패턴들(460)의 각각은 그 상부의 폭이 그 하부의 폭보다 좁도록 형성될 수 있다. 일부 실시예들에 따르면, 상기 복수의 지지 패턴들(460) 중 적어도 하나는 상기 제2 기판(600)의 상기 하면(600L)으로부터 이격될 수 있다. 일 예로, 상기 복수의 지지 패턴들(460)의 각각은 상기 제2 기판(600)의 상기 하면(600L)으로부터 이격될 수 있다. 상기 복수의 지지 패턴들(460)은 절연 물질(일 예로, 절연성 고분자 물질, 또는 솔더 레지스트 물질)을 포함할 수 있다. An outer surface 460SO of each of the plurality of support patterns 460 may be aligned with the side surface 100S of the first substrate 100 and the side surface 600S of the second substrate 600 . Each of the plurality of support patterns 460 may have an inner surface 460SI opposite to the outer surface 460SO. According to some embodiments, the inner surface 460SI of each of the plurality of support patterns 460 may be inclined with respect to the upper surface 100U of the first substrate 100 when viewed from a cross-section. there is. In this case, each of the plurality of support patterns 460 may be formed such that an upper portion thereof is narrower than a lower portion thereof. According to some embodiments, at least one of the plurality of support patterns 460 may be spaced apart from the lower surface 600L of the second substrate 600 . For example, each of the plurality of support patterns 460 may be spaced apart from the lower surface 600L of the second substrate 600 . The plurality of support patterns 460 may include an insulating material (eg, an insulating polymer material or a solder resist material).

복수의 범프들(420)이 상기 제1 반도체 칩(200)과 상기 제2 기판(600) 사이에 배치될 수 있고, 상기 제1 반도체 칩(200)의 상면(200U) 상에서 수평적으로 서로 이격될 수 있다. 상기 복수의 범프들(420)은 상기 제1 반도체 칩(200)의 상기 상면(200U)으로부터 상기 제2 기판(600)의 상기 하면(600L)으로 연장되는 필라 형태를 가질 수 있다. 상기 복수의 범프들(420)은 상기 제1 반도체 칩(200)의 상기 상면(200U) 및 상기 제2 기판(600)의 상기 하면(600L)과 접할 수 있다. 일부 실시예들에 따르면, 상기 복수의 범프들(420)은 상기 제2 기판(600)과 동일한 물질을 포함할 수 있다. 다른 실시예들에 따르면, 상기 복수의 범프들(420)은 상기 복수의 지지 패턴들(460)과 동일한 물질을 포함할 수 있다. 상기 복수의 범프들(420)은 절연성 고분자 물질, 전도성 고분자 물질, 또는 솔더 레지스트 물질을 포함할 수 있다. A plurality of bumps 420 may be disposed between the first semiconductor chip 200 and the second substrate 600 and are horizontally spaced apart from each other on the upper surface 200U of the first semiconductor chip 200 . It can be. The plurality of bumps 420 may have a pillar shape extending from the upper surface 200U of the first semiconductor chip 200 to the lower surface 600L of the second substrate 600 . The plurality of bumps 420 may contact the upper surface 200U of the first semiconductor chip 200 and the lower surface 600L of the second substrate 600 . According to some embodiments, the plurality of bumps 420 may include the same material as the second substrate 600 . According to other embodiments, the plurality of bumps 420 may include the same material as the plurality of support patterns 460 . The plurality of bumps 420 may include an insulating polymer material, a conductive polymer material, or a solder resist material.

제1 몰딩막(300)이 상기 제1 기판(100)과 상기 제2 기판(600) 사이에 제공될 수 있고, 상기 제1 반도체 칩(200) 및 상기 솔더 구조체들(500)을 덮을 수 있다. 상기 제1 몰딩막(300)은 상기 제1 기판(100)과 상기 제1 반도체 칩(200) 사이의 공간을 채울 수 있고 상기 연결부들(220)을 밀봉할 수 있다. 상기 제1 몰딩막(300)은 상기 제2 기판(600)과 상기 제1 반도체 칩(200) 사이의 공간을 채울 수 있고, 상기 복수의 범프들(420) 사이에 개재될 수 있다. 상기 제1 몰딩막(300)은 상기 복수의 지지 패턴들(460)의 각각의 상기 내측면(460SI)을 덮을 수 있다. 상기 제1 몰딩막(300)은 상기 복수의 지지 패턴들(460) 중 적어도 하나와 상기 제2 기판(600)의 상기 하면(600L) 사이로 연장될 수 있고, 이들 사이에 개재될 수 있다. 일 예로, 상기 제1 몰딩막(300)은 상기 복수의 지지 패턴들(460)의 각각과 상기 제2 기판(600)의 상기 하면(600L) 사이에 개재될 수 있다. 상기 제1 몰딩막(300)은 에폭시계 몰딩 컴파운드 및/또는 절연성 수지를 포함할 수 있다.A first molding layer 300 may be provided between the first substrate 100 and the second substrate 600 and may cover the first semiconductor chip 200 and the solder structures 500 . . The first molding layer 300 may fill a space between the first substrate 100 and the first semiconductor chip 200 and seal the connection parts 220 . The first molding layer 300 may fill a space between the second substrate 600 and the first semiconductor chip 200 and may be interposed between the plurality of bumps 420 . The first molding layer 300 may cover the inner surface 460SI of each of the plurality of support patterns 460 . The first molding layer 300 may extend between at least one of the plurality of support patterns 460 and the lower surface 600L of the second substrate 600 and may be interposed therebetween. For example, the first molding layer 300 may be interposed between each of the plurality of support patterns 460 and the lower surface 600L of the second substrate 600 . The first molding layer 300 may include an epoxy-based molding compound and/or an insulating resin.

도 18은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 일 변형예를 나타내는 도면으로, 도 15의 I-I'에 따른 단면도이다. 도 19는 도 18의 BB부분의 확대도이다. 설명의 간소화를 위해, 도 15 내지 도 17을 참조하여 설명한 제1 반도체 패키지(P1)와 차이점을 주로 설명한다.FIG. 18 is a cross-sectional view taken along line II' of FIG. 15 of a modified example of the first semiconductor package P1 according to some embodiments of the present invention. 19 is an enlarged view of a portion BB of FIG. 18; For simplicity of description, differences from the first semiconductor package P1 described with reference to FIGS. 15 to 17 will be mainly described.

도 15, 도 18, 및 도 19를 참조하면, 본 실시예들에 따르면, 상기 복수의 지지 패턴들(460)은 상기 제2 기판(600)의 상기 하면(600L)에 접할 수 있다. 이에 따라, 상기 제1 몰딩막(300)은 상기 복수의 지지 패턴들(460)과 상기 제2 기판(600)의 상기 하면(600L) 사이에 개재되지 않을 수 있다. Referring to FIGS. 15 , 18 , and 19 , according to the present exemplary embodiments, the plurality of support patterns 460 may contact the lower surface 600L of the second substrate 600 . Accordingly, the first molding layer 300 may not be interposed between the plurality of support patterns 460 and the lower surface 600L of the second substrate 600 .

도 20은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 제조방법을 설명하기 위한 평면도이다. 도 21 내지 도 24는 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 제조방법을 나타내는 도면들로, 도 20의 I-I'에 대응하는 단면도들이다. 도 25는 도 21의 CC부분의 확대도이고, 도 26은 도 23의 DD부분의 확대도이고, 도 27는 도 24의 EE부분의 확대도이다. 설명의 간소화를 위해, 도 15 내지 도 19를 참조하여 설명한 제1 반도체 패키지(P1)와 중복되는 설명은 생략될 수 있다. 20 is a plan view illustrating a method of manufacturing a first semiconductor package P1 according to some embodiments of the present disclosure. 21 to 24 are views illustrating a manufacturing method of the first semiconductor package P1 according to some embodiments of the present invention, and are cross-sectional views corresponding to line II′ of FIG. 20 . FIG. 25 is an enlarged view of part CC of FIG. 21 , FIG. 26 is an enlarged view of part DD of FIG. 23 , and FIG. 27 is an enlarged view of part EE of FIG. 24 . For simplicity of description, a description overlapping with that of the first semiconductor package P1 described with reference to FIGS. 15 to 19 may be omitted.

도 20, 도 21, 및 도 25를 참조하면, 실장 영역(R1) 및 더미 영역(R2)을 포함하는 제1 기판(100)이 제공될 수 있다. 상기 실장 영역(R1)은 제1 반도체 칩(200)이 실장되는 상기 제1 기판(100)의 일 영역일 수 있고, 상기 더미 영역(R2)은 후속 쏘잉(sawing) 공정에 의해 제거되는 상기 제1 기판(100)의 다른 영역일 수 있다. 일부 실시예들에 따르면, 상기 제1 기판(100)은 복수의 상기 실장 영역들(R1)을 포함할 수 있고, 상기 더미 영역(R2)이 상기 실장 영역들(R1)의 각각을 둘러쌀 수 있다. 상기 더미 영역(R2)은 서로 이웃하는 실장 영역들(R1) 사이에 개재될 수 있다. Referring to FIGS. 20 , 21 , and 25 , a first substrate 100 including a mounting region R1 and a dummy region R2 may be provided. The mounting region R1 may be one region of the first substrate 100 on which the first semiconductor chip 200 is mounted, and the dummy region R2 may be removed by a subsequent sawing process. 1 may be another area of the substrate 100 . According to some embodiments, the first substrate 100 may include a plurality of the mounting regions R1, and the dummy region R2 may surround each of the mounting regions R1. there is. The dummy region R2 may be interposed between mounting regions R1 adjacent to each other.

복수의 제1 반도체 칩들(200)이 상기 제1 기판(100)의 상기 실장 영역들(R1) 상에 각각 실장될 수 있다. 상기 제1 반도체 칩들(200)의 각각은 그 하면에 배치되는 칩 패드들(210)을 포함할 수 있다. 연결부들(220)이 상기 제1 기판(100)과 상기 제1 반도체칩들(200)의 각각 사이에 제공될 수 있고, 상기 칩 패드들(210)에 각각 연결될 수 있다. 상기 제1 반도체 칩들(200)의 각각은 상기 연결부들(220)을 통해 상기 제1 기판(100)에 전기적으로 연결될 수 있다. 하부 솔더볼들(510)이 상기 제1 기판(100)의 상기 실장 영역들(R1)의 각각 상에 형성될 수 있다. 상기 하부 솔더볼들(510)은 외부 단자(130) 또는 상기 제1 반도체 칩들(200)의 각각에 전기적으로 연결될 수 있다. 상기 하부 솔더볼들(510)은 주석, 납, 은, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. A plurality of first semiconductor chips 200 may be respectively mounted on the mounting regions R1 of the first substrate 100 . Each of the first semiconductor chips 200 may include chip pads 210 disposed on a lower surface thereof. Connection parts 220 may be provided between the first substrate 100 and each of the first semiconductor chips 200 and may be connected to the chip pads 210 , respectively. Each of the first semiconductor chips 200 may be electrically connected to the first substrate 100 through the connection parts 220 . Lower solder balls 510 may be formed on each of the mounting regions R1 of the first substrate 100 . The lower solder balls 510 may be electrically connected to an external terminal 130 or each of the first semiconductor chips 200 . The lower solder balls 510 may include a conductive material such as tin, lead, silver, or an alloy thereof.

복수의 지지 패턴들(460)이 상기 제1 기판(100) 상에 형성될 수 있다. 상기 복수의 지지 패턴들(460)은 상기 실장 영역들(R1)의 각각과 상기 더미 영역(R2) 사이의 경계(RB) 상에 형성되는 제1 지지 패턴들(460a), 및 상기 더미 영역(R2) 상에 형성되는 제2 지지 패턴들(460b)을 포함할 수 있다. 상기 제1 지지 패턴들(460a)은 평면적 관점에서, 상기 제1 반도체 칩들(200)의 각각을 둘러싸도록 형성될 수 있다. 상기 하부 솔더볼들(510)은 상기 제1 반도체 칩들(200)의 각각과 상기 제1 지지 패턴들(460a) 사이에 배치될 수 있다. 상기 제2 지지 패턴들(460b)은 평면적 관점에서, 상기 제1 반도체 칩들(200)의 각각을 둘러싸도록 형성될 수 있고, 상기 제1 지지 패턴들(460a)이 상기 제1 반도체 칩들(200)의 각각과 상기 제2 지지 패턴들(460b) 사이에 배치될 수 있다. 일부 실시예들에 따르면, 상기 제2 지지 패턴들(460b)의 형성은 생략될 수도 있다. A plurality of support patterns 460 may be formed on the first substrate 100 . The plurality of support patterns 460 include first support patterns 460a formed on a boundary RB between each of the mounting regions R1 and the dummy region R2, and the dummy region ( It may include second support patterns 460b formed on R2 . The first support patterns 460a may be formed to surround each of the first semiconductor chips 200 when viewed in a plan view. The lower solder balls 510 may be disposed between each of the first semiconductor chips 200 and the first support patterns 460a. The second support patterns 460b may be formed to surround each of the first semiconductor chips 200 when viewed in a plan view, and the first support patterns 460a may be formed on the first semiconductor chips 200 . It may be disposed between each of and the second support patterns 460b. According to some embodiments, formation of the second support patterns 460b may be omitted.

상기 복수의 지지 패턴들(460)은 잉크젯 프린팅 공정 또는 스크린 프린팅 공정에 의해 형성될 수 있다. 상기 복수의 지지 패턴들(460)은 상기 제1 기판(100)의 상면(100U) 상에 요구되는 패턴 형태를 가지도록 인쇄될 수 있다. 상기 복수의 지지 패턴들(460)은 상기 기판(100)의 상기 상면(100U)으로부터 돌출되는 필라 형태를 가지도록 형성될 수 있다. 일부 실시예들에 따르면, 상기 복수의 지지 패턴들(460)의 각각은 그 상부의 폭이 그 하부의 폭보다 좁도록 형성될 수 있다. 상기 복수의 지지 패턴들(460)은 절연 물질(일 예로, 절연성 고분자 물질 또는 솔더 레지스트 물질)을 포함할 수 있다. The plurality of support patterns 460 may be formed by an inkjet printing process or a screen printing process. The plurality of support patterns 460 may be printed to have a desired pattern shape on the upper surface 100U of the first substrate 100 . The plurality of support patterns 460 may be formed to have a pillar shape protruding from the upper surface 100U of the substrate 100 . According to some embodiments, each of the plurality of support patterns 460 may be formed such that an upper portion thereof is narrower than a lower portion thereof. The plurality of support patterns 460 may include an insulating material (eg, an insulating polymer material or a solder resist material).

도 20 및 도 22를 참조하면, 복수의 제2 기판들(600)이 상기 제1 기판(100) 상에 제공될 수 있다. 상기 제2 기판들(600)은 인터포저 기판들일 수 있다. 상기 제2 기판들(600)은 상기 제1 기판(100)의 상기 실장 영역들(R1)과 각각 중첩하도록 제공될 수 있다. 제1 패드들(610)이 상기 제2 기판들(600)의 각각의 상면(600U) 상에 배치될 수 있고, 제2 패드들(620)이 상기 제2 기판들(600)의 각각의 하면(600L) 상에 배치될 수 있다. 상기 제2 기판들(600)의 각각은 상기 하면(600L)이 상기 제1 반도체 칩(200)의 각각을 향하도록 제공될 수 있다. 상부 솔더볼들(520)이 상기 제2 기판들(600)의 각각의 상기 하면(600L) 상에 제공되어 상기 제2 패드들(620)에 연결될 수 있다. 상기 상부 솔더볼들(520)은 주석, 납, 은, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 상기 제2 기판들(600)의 각각은 상기 상부 솔더볼들(520)이 상기 하부 솔더볼들(510)에 각각 정렬되도록 상기 제1 기판(100) 상에 제공될 수 있다. Referring to FIGS. 20 and 22 , a plurality of second substrates 600 may be provided on the first substrate 100 . The second substrates 600 may be interposer substrates. The second substrates 600 may be provided to overlap each of the mounting regions R1 of the first substrate 100 . First pads 610 may be disposed on the upper surface 600U of each of the second substrates 600, and second pads 620 may be disposed on the lower surface of each of the second substrates 600. (600L). Each of the second substrates 600 may be provided so that the lower surface 600L faces each of the first semiconductor chips 200 . Upper solder balls 520 may be provided on each of the lower surfaces 600L of the second substrates 600 and connected to the second pads 620 . The upper solder balls 520 may include a conductive material such as tin, lead, silver, or an alloy thereof. Each of the second substrates 600 may be provided on the first substrate 100 so that the upper solder balls 520 are aligned with the lower solder balls 510 , respectively.

복수의 범프들(420)이 상기 제2 기판들(600)의 각각의 상기 하면(600L) 상에 형성될 수 있다. 상기 복수의 범프들(420)은 상기 상부 솔더볼들(520)로부터 수평적으로 이격되도록 형성될 수 있다. 상기 복수의 범프들(420)은 상기 제1 반도체 칩들(200)의 각각의 상면(200U)과 마주하도록 배치될 수 있다. 상기 복수의 범프들(420)은 상기 제2 기판들(600)의 각각의 상기 하면(600L)으로부터 돌출된 필라 형태를 가지도록 형성될 수 있다. 일부 실시예들에 따르면, 상기 복수의 범프들(420)은 상기 제2 기판들(600)의 각각과 동일한 물질로 형성될 수 있다. 다른 실시예들에 따르면, 상기 복수의 범프들(420)은 상기 복수의 지지 패턴들(460)과 동일한 물질로 형성될 수 있다. 이 경우, 상기 복수의 범프들(420)은 잉크젯 프린팅 공정 또는 스크린 프린팅 공정에 의해 형성될 수 있다.A plurality of bumps 420 may be formed on each of the lower surfaces 600L of the second substrates 600 . The plurality of bumps 420 may be formed to be horizontally spaced apart from the upper solder balls 520 . The plurality of bumps 420 may be disposed to face the top surface 200U of each of the first semiconductor chips 200 . The plurality of bumps 420 may be formed to have a pillar shape protruding from each of the lower surfaces 600L of the second substrates 600 . According to some embodiments, the plurality of bumps 420 may be formed of the same material as each of the second substrates 600 . According to other embodiments, the plurality of bumps 420 may be formed of the same material as the plurality of support patterns 460 . In this case, the plurality of bumps 420 may be formed by an inkjet printing process or a screen printing process.

도 20, 도 23, 및 도 26을 참조하면, 상기 제2 기판들(600)이 상기 제1 기판(100)의 상기 실장 영역들(R1) 상으로 각각 하강할 수 있다. 이 경우, 상기 상부 솔더볼들(520)이 상기 하부 솔더볼들(510)에 접촉하도록 상기 제2 기판들(600)에 압력(P)이 가해질 수 있다. 일 예로, 덤벨(dumbbell, 650)이 상기 제2 기판들(600)의 각각 상에 제공되어 상기 제2 기판들(600)의 각각에 압력(P)을 가할 수 있다. 상기 복수의 범프들(420) 및 상기 복수의 지지 패턴들(460)은 상기 제2 기판들(600)의 각각이 하강하는 동안, 상기 제2 기판들(600)의 각각을 지지할 수 있다. 본 실시예들에 따르면, 상기 복수의 지지 패턴들(460)은 상기 제2 기판들(600)의 각각이 상기 제1 기판(100)으로부터 일정한 거리로 이격되도록 상기 제2 기판들(600)의 각각을 지지할 수 있다. 이에 따라, 상기 제2 기판들(600)의 각각 상에 상대적으로 큰 압력(P)이 가해지더라도, 상기 제2 기판들(600)의 각각의 가장자리가 상기 제1 기판(100)을 향해 휘어지는 것이 방지될 수 있다. Referring to FIGS. 20 , 23 , and 26 , the second substrates 600 may descend onto the mounting regions R1 of the first substrate 100 , respectively. In this case, pressure P may be applied to the second substrates 600 so that the upper solder balls 520 come into contact with the lower solder balls 510 . For example, a dumbbell 650 may be provided on each of the second substrates 600 to apply pressure P to each of the second substrates 600 . The plurality of bumps 420 and the plurality of support patterns 460 may support each of the second substrates 600 while each of the second substrates 600 descends. According to the present embodiments, the plurality of support patterns 460 are formed on the second substrates 600 such that each of the second substrates 600 is spaced apart from the first substrate 100 by a predetermined distance. each can be supported. Accordingly, even when a relatively large pressure P is applied to each of the second substrates 600, the edge of each of the second substrates 600 is bent toward the first substrate 100. can be prevented

상기 상부 솔더볼들(520) 및 상기 하부 솔더볼들(510)의 접합을 위해, 상기 제1 기판(100) 및 상기 제2 기판들(600)에 열(H)이 가해질 수 있다. 상기 제1 기판(100) 및 상기 제2 기판들(600)에 열(H)을 가하는 것은, 상기 제2 기판들(600)에 압력(P)을 가하는 것과 동시에 수행될 수 있다. 일 예로, 상기 제2 기판들(600)은 열 압착 본딩(thermal compression bonding) 방식에 의해 상기 제1 기판(100)에 접합될 수 있다. 상기 상부 솔더볼들(520) 및 상기 하부 솔더볼들(510)이 접합됨에 따라, 솔더 구조체들(500)이 형성될 수 있다. 상기 솔더 구조체들(500)은 상기 제1 기판(100)의 상기 제1 기판 패드들(110) 및 상기 제2 기판들(600)의 각각의 상기 제2 패드들(620)에 연결될 수 있다. Heat H may be applied to the first substrate 100 and the second substrates 600 to bond the upper solder balls 520 and the lower solder balls 510 together. Applying heat H to the first substrate 100 and the second substrates 600 may be performed simultaneously with applying pressure P to the second substrates 600 . For example, the second substrates 600 may be bonded to the first substrate 100 by a thermal compression bonding method. As the upper solder balls 520 and the lower solder balls 510 are bonded, solder structures 500 may be formed. The solder structures 500 may be connected to the first substrate pads 110 of the first substrate 100 and the respective second pads 620 of the second substrates 600 .

상기 제2 기판들(600)의 각각이 상기 제1 기판(100)에 접합된 후, 상기 덤벨(650)은 제거될 수 있다. 상기 복수의 지지 패턴들(460)의 수직적 높이(460H)에 따라, 상기 복수의 지지 패턴들(460)은 상기 덤벨(650)이 제거된 후 상기 제2 기판들(600)의 각각의 상기 하면(600L)으로부터 이격되거나, 이에 접할 수 있다. 일 예로, 상기 복수의 지지 패턴들(460)의 상기 수직적 높이(460H)가 상대적으로 낮은 경우, 상기 복수의 지지 패턴들(460)은 상기 덤벨(650)이 제거됨에 따라 상기 제2 기판들(600)의 각각의 상기 하면(600L)으로부터 이격될 수 있다. 다른 예로, 상기 복수의 지지 패턴들(460)의 상기 수직적 높이(460H)가 상대적으로 높은 경우, 도 31에 도시된 바와 같이, 상기 복수의 지지 패턴들(460)은 상기 덤벨(650)이 제거된 후에도 상기 제2 기판들(600)의 각각의 상기 하면(600L)에 접할 수 있다. After each of the second substrates 600 is bonded to the first substrate 100, the dumbbell 650 may be removed. According to the vertical height 460H of the plurality of support patterns 460, the plurality of support patterns 460 may be formed on the lower surface of each of the second substrates 600 after the dumbbell 650 is removed. It may be spaced apart from or abutting 600L. For example, when the vertical heights 460H of the plurality of support patterns 460 are relatively low, the plurality of support patterns 460 are removed from the second substrates as the dumbbell 650 is removed. 600) may be spaced apart from each of the lower surfaces 600L. As another example, when the vertical height 460H of the plurality of support patterns 460 is relatively high, as shown in FIG. 31 , the plurality of support patterns 460 removes the dumbbell 650 Even after being removed, it may contact the lower surface 600L of each of the second substrates 600 .

도 20, 도 24, 및 도 27을 참조하면, 제1 몰딩막(300)이 상기 제1 기판(100)과 상기 제2 기판들(600) 사이의 공간, 및 상기 제2 기판들(600) 사이의 공간을 채우도록 형성될 수 있다. 상기 제1 몰딩막(300)은 상기 제2 기판들(600)의 상면들(600U)을 노출할 수 있다. 일부 실시예들에 따르면, 상기 복수의 지지 패턴들(460)은 상기 제2 기판들(600)의 각각의 상기 하면(600L)으로부터 이격될 수 있다. 이 경우, 상기 제1 몰딩막(300)은 상기 복수의 지지 패턴들(460)의 측면들을 덮을 수 있고, 상기 복수의 지지 패턴들(460)과 상기 제2 기판들(600)의 각각의 상기 하면(600L) 사이로 연장될 수 있다. 다른 실시예들에 따르면, 도 32에 도시된 바와 같이, 상기 복수의 지지 패턴들(460)은 상기 제2 기판들(600)의 각각의 상기 하면(600L)과 접할 수 있고, 상기 제1 몰딩막(300)은 상기 복수의 지지 패턴들(460)의 상기 측면들을 덮을 수 있다.Referring to FIGS. 20, 24, and 27, a first molding film 300 is formed in a space between the first substrate 100 and the second substrates 600 and the second substrates 600. It can be formed to fill the space between them. The first molding layer 300 may expose upper surfaces 600U of the second substrates 600 . According to some embodiments, the plurality of support patterns 460 may be spaced apart from each of the lower surfaces 600L of the second substrates 600 . In this case, the first molding layer 300 may cover side surfaces of the plurality of support patterns 460 , and each of the plurality of support patterns 460 and the second substrates 600 may be formed. It may extend between the lower surfaces 600L. According to other embodiments, as shown in FIG. 32 , the plurality of support patterns 460 may contact the bottom surface 600L of each of the second substrates 600, and the first molding The film 300 may cover the side surfaces of the plurality of support patterns 460 .

상술한 공정들에 의해, 복수의 제1 반도체 패키지들(P1)을 포함하는 적층 구조체(SS)가 형성될 수 있다. 상기 적층 구조체(SS) 상에 쏘잉 공정(SP)이 수행될 수 있고, 이로 인해, 상기 적층 구조체(SS)는 상기 복수의 제1 반도체 패키지들(P1)로 분리될 수 있다. 상기 쏘잉 공정(SP)에 의해, 상기 제1 기판(100)의 상기 더미 영역(R2), 및 상기 더미 영역(R2) 상에 형성된 구조물들은 제거될 수 있다. 일 예로, 상기 복수의 지지 패턴들(460) 중 상기 제2 지지 패턴들(460b)은 상기 쏘잉 공정(SP)에 의해 제거될 수 있다. 상기 복수의 지지 패턴들(460) 중 상기 제1 지지 패턴들(460a)은 상기 제1 기판(100)의 상기 실장 영역들(R1)의 각각과 상기 더미 영역(R2) 사이의 상기 경계(RB) 상에 형성될 수 있다. 이에 따라, 상기 제1 지지 패턴들(460a)의 각각의 일부가 상기 쏘잉 공정(SP)에 의해 제거될 수 있다. 상기 제1 지지 패턴들(460a)의 각각의 잔부는 상기 쏘잉 공정(SP) 후 대응하는 실장 영역(R1) 상에 남을 수 있고, 대응하는 제1 반도체 패키지(P1)를 구성할 수 있다. Through the above-described processes, a stacked structure SS including a plurality of first semiconductor packages P1 may be formed. A sawing process (SP) may be performed on the stacked structure SS, and as a result, the stacked structure SS may be separated into the plurality of first semiconductor packages P1. The dummy region R2 of the first substrate 100 and the structures formed on the dummy region R2 may be removed by the sawing process SP. For example, among the plurality of support patterns 460, the second support patterns 460b may be removed by the sawing process SP. Among the plurality of support patterns 460, the first support patterns 460a may be formed at the boundary RB between each of the mounting regions R1 of the first substrate 100 and the dummy region R2. ) can be formed on. Accordingly, portions of each of the first support patterns 460a may be removed by the sawing process SP. Remaining portions of each of the first support patterns 460a may remain on the corresponding mounting region R1 after the sawing process SP, and constitute a corresponding first semiconductor package P1.

도 28은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 제조방법의 일 변형예를 나타내는 도면으로, 도 20의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 20 내지 도 27을 참조하여 설명한 제1 반도체 패키지(P1)의 제조방법과 차이점을 주로 설명한다. FIG. 28 is a cross-sectional view corresponding to line II′ of FIG. 20 illustrating a modified example of a method of manufacturing the first semiconductor package P1 according to some embodiments of the present disclosure. For simplicity of explanation, differences from the manufacturing method of the first semiconductor package P1 described with reference to FIGS. 20 to 27 will be mainly described.

도 28을 참조하면, 상기 복수의 범프들(420)은 상기 제1 반도체 칩들(200)의 각각의 상면(200U) 상에 형성될 수 있다. 상기 복수의 범프들(420)은 상기 제1 반도체 칩들(200)의 각각의 상기 상면(200U)으로부터 돌출된 필라 형태를 가지도록 형성될 수 있다. 본 실시예들에 따르면, 상기 복수의 범프들(420)은 상기 복수의 지지 패턴들(460)과 동일한 물질로 형성될 수 있다. 상기 복수의 범프들(420)은 잉크젯 프린팅 공정 또는 스크린 프린팅 공정에 의해 형성될 수 있다. Referring to FIG. 28 , the plurality of bumps 420 may be formed on upper surfaces 200U of each of the first semiconductor chips 200 . The plurality of bumps 420 may be formed to have a pillar shape protruding from the top surface 200U of each of the first semiconductor chips 200 . According to the exemplary embodiments, the plurality of bumps 420 may be formed of the same material as the plurality of support patterns 460 . The plurality of bumps 420 may be formed by an inkjet printing process or a screen printing process.

도 29는 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 제조방법을 설명하기 위한 평면도이다. 도 30 내지 도 33은 본 발명의 일부 실시예들에 따른 제1 반도체 패키지(P1)의 제조방법을 나타내는 도면들로, 도 34의 I-I'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 20 내지 도 27을 참조하여 설명한 제1 반도체 패키지(P1)의 제조방법과 차이점을 주로 설명한다. 29 is a plan view illustrating a method of manufacturing a first semiconductor package P1 according to some embodiments of the present disclosure. 30 to 33 are views illustrating a manufacturing method of the first semiconductor package P1 according to some embodiments of the present invention, and are cross-sectional views corresponding to line II′ of FIG. 34 . For simplicity of explanation, differences from the manufacturing method of the first semiconductor package P1 described with reference to FIGS. 20 to 27 will be mainly described.

도 29 및 도 30을 참조하면, 상기 실장 영역(R1) 및 상기 더미 영역(R2)을 포함하는 상기 제1 기판(100)이 제공될 수 있다. 본 실시예들에 따르면, 상기 제1 기판(100)은 서로 인접하는 복수의 상기 실장 영역들(R1)을 포함할 수 있고, 상기 더미 영역(R2)은 상기 복수의 실장 영역들(R1)을 둘러쌀 수 있다. 상기 실장 영역들(R1)의 각각은 이웃하는 실장 영역(R1)에 직접 연결될 수 있다. 즉, 상기 더미 영역(R2)은 서로 이웃하는 실장 영역들(R1) 사이에 개재되지 않을 수 있다. 상기 복수의 제1 반도체 칩들(200)이 상기 제1 기판(100)의 상기 실장 영역들(R1) 상에 각각 실장될 수 있고, 상기 하부 솔더볼들(510)이 상기 제1 기판(100)의 상기 실장 영역들(R1)의 각각 상에 형성될 수 있다.Referring to FIGS. 29 and 30 , the first substrate 100 including the mounting region R1 and the dummy region R2 may be provided. According to the exemplary embodiments, the first substrate 100 may include a plurality of mounting regions R1 adjacent to each other, and the dummy region R2 may include the plurality of mounting regions R1. can surround Each of the mounting regions R1 may be directly connected to a neighboring mounting region R1. That is, the dummy region R2 may not be interposed between mounting regions R1 adjacent to each other. The plurality of first semiconductor chips 200 may be mounted on the mounting regions R1 of the first substrate 100, respectively, and the lower solder balls 510 are formed on the first substrate 100. It may be formed on each of the mounting regions R1.

상기 복수의 지지 패턴들(460)이 상기 제1 기판(100) 상에 형성될 수 있다. 상기 복수의 지지 패턴들(460)은 제1 지지 패턴들(460a) 및 제2 지지 패턴들(460b)을 포함할 수 있다. 본 실시예들에 따르면, 상기 제1 지지 패턴들(460a)은 상기 실장 영역들(R1)의 각각과 상기 더미 영역(R2) 사이, 및 서로 이웃하는 실장 영역들(R1) 사이의 경계(RB) 상에 형성될 수 있고, 상기 제2 지지 패턴들(460b)은 상기 더미 영역(R2) 상에 형성될 수 있다. 상기 제1 지지 패턴들(460a)은 평면적 관점에서, 상기 제1 반도체 칩들(200)의 각각을 둘러싸도록 형성될 수 있다. 상기 제1 지지 패턴들(460a) 중 적어도 일부는 서로 이웃하는 제1 반도체 칩들(200) 사이에 형성될 수 있다. 상기 하부 솔더볼들(510)은 상기 제1 반도체 칩들(200)의 각각과 상기 제1 지지 패턴들(460a) 사이에 배치될 수 있다. 상기 제2 지지 패턴들(460b)은 평면적 관점에서, 상기 제1 반도체 칩들(200)을 둘러싸도록 형성될 수 있고, 상기 제1 지지 패턴들(460a)이 상기 제1 반도체 칩들(200)의 각각과 상기 제2 지지 패턴들(460b) 사이에 배치될 수 있다. 일부 실시예들에 따르면, 상기 제2 지지 패턴들(460b)의 형성은 생략될 수도 있다.The plurality of support patterns 460 may be formed on the first substrate 100 . The plurality of support patterns 460 may include first support patterns 460a and second support patterns 460b. According to the exemplary embodiments, the first support patterns 460a may be formed at boundaries RB between each of the mounting regions R1 and the dummy region R2 and between mounting regions R1 adjacent to each other. ), and the second support patterns 460b may be formed on the dummy region R2. The first support patterns 460a may be formed to surround each of the first semiconductor chips 200 when viewed in a plan view. At least some of the first support patterns 460a may be formed between adjacent first semiconductor chips 200 . The lower solder balls 510 may be disposed between each of the first semiconductor chips 200 and the first support patterns 460a. The second support patterns 460b may be formed to surround the first semiconductor chips 200 when viewed in a plan view, and each of the first support patterns 460a may be formed on each of the first semiconductor chips 200 . and the second support patterns 460b. According to some embodiments, formation of the second support patterns 460b may be omitted.

도 29 및 도 31을 참조하면, 본 실시예들에 따르면, 단일의 제2 기판(600)이 상기 제1 기판(100) 상에 제공될 수 있다. 상기 제2 기판(600)은 인터포저 기판일 수 있다. 상기 제2 기판(600)은 상기 제1 기판(100)의 상기 실장 영역들(R1)과 중첩하도록 제공될 수 있다. 상기 상부 솔더볼들(520)이 상기 제2 기판(600)의 하면(600L) 상에 제공될 수 있다. 상기 제2 기판(600)은 상기 상부 솔더볼들(520)이 상기 하부 솔더볼들(510)에 각각 정렬되도록 상기 제1 기판(100) 상에 제공될 수 있다. 상기 복수의 범프들(420)이 상기 제2 기판(600)의 상기 하면(600L) 상에 형성될 수 있다. 상기 복수의 범프들(420)은 상기 제1 반도체 칩들(200)의 각각의 상면(200U)과 마주하도록 배치될 수 있다. Referring to FIGS. 29 and 31 , according to the present embodiments, a single second substrate 600 may be provided on the first substrate 100 . The second substrate 600 may be an interposer substrate. The second substrate 600 may be provided to overlap the mounting regions R1 of the first substrate 100 . The upper solder balls 520 may be provided on the lower surface 600L of the second substrate 600 . The second substrate 600 may be provided on the first substrate 100 such that the upper solder balls 520 are aligned with the lower solder balls 510 , respectively. The plurality of bumps 420 may be formed on the lower surface 600L of the second substrate 600 . The plurality of bumps 420 may be disposed to face the top surface 200U of each of the first semiconductor chips 200 .

도 29 및 도 32를 참조하면, 상기 제2 기판(600)이 상기 제1 기판(100)의 상기 실장 영역들(R1) 상으로 하강할 수 있다. 상기 상부 솔더볼들(520)이 상기 하부 솔더볼들(510)에 접촉하도록 상기 제2 기판(600)에 압력(P)이 가해질 수 있다. 상기 복수의 범프들(420) 및 상기 복수의 지지 패턴들(460)은 상기 제2 기판(600)이 하강하는 동안, 상기 제2 기판(600)을 지지할 수 있다. 본 실시예들에 따르면, 상기 복수의 지지 패턴들(460)은 상기 제2 기판(600)이 상기 제1 기판(100)으로부터 일정한 거리로 이격되도록 상기 제2 기판(600)을 지지할 수 있다. 이에 따라, 상기 제2 기판(600)에 상대적으로 큰 압력(P)이 가해지더라도, 상기 제2 기판(600)의 가장자리가 상기 제1 기판(100)을 향해 휘어지는 것이 방지될 수 있다. 상기 상부 솔더볼들(520) 및 상기 하부 솔더볼들(510)이 접합됨에 따라, 상기 솔더 구조체들(500)이 형성될 수 있다.Referring to FIGS. 29 and 32 , the second substrate 600 may descend onto the mounting regions R1 of the first substrate 100 . Pressure P may be applied to the second substrate 600 so that the upper solder balls 520 come into contact with the lower solder balls 510 . The plurality of bumps 420 and the plurality of support patterns 460 may support the second substrate 600 while the second substrate 600 descends. According to the present embodiments, the plurality of support patterns 460 may support the second substrate 600 such that the second substrate 600 is separated from the first substrate 100 by a predetermined distance. . Accordingly, even when a relatively large pressure P is applied to the second substrate 600, bending of the edge of the second substrate 600 toward the first substrate 100 can be prevented. As the upper solder balls 520 and the lower solder balls 510 are bonded, the solder structures 500 may be formed.

도 29 및 도 33을 참조하면, 상기 제1 몰딩막(300)이 상기 제1 기판(100)과 상기 제2 기판(600) 사이의 공간을 채우도록 형성될 수 있다. Referring to FIGS. 29 and 33 , the first molding layer 300 may be formed to fill a space between the first substrate 100 and the second substrate 600 .

상술한 공정들에 의해, 복수의 제1 반도체 패키지들(P1)을 포함하는 적층 구조체(SS)가 형성될 수 있다. 상기 적층 구조체(SS) 상에 쏘잉 공정(SP)이 수행될 수 있고, 이에 따라, 상기 적층 구조체(SS)는 상기 복수의 제1 반도체 패키지들(P1)로 분리될 수 있다. 상기 쏘잉 공정(SP)에 의해, 상기 제1 기판(100)의 상기 더미 영역(R2), 및 상기 더미 영역(R2) 상에 형성된 구조물들은 제거될 수 있다. 일 예로, 상기 복수의 지지 패턴들(460) 중 상기 제2 지지 패턴들(460b)은 상기 쏘잉 공정(SP)에 의해 제거될 수 있다. 본 실시예들에 따르면, 상기 복수의 지지 패턴들(460) 중 상기 제1 지지 패턴들(460a)의 각각은 상기 쏘잉 공정(SP)에 의해 절단될 수 있다. 일 예로, 상기 제1 지지 패턴들(460a) 중 하나는 상기 실장 영역들(R1)의 각각과 상기 더미 영역(R2) 사이의 상기 경계(RB) 상에 형성될 수 있고, 이에 따라, 상기 제1 지지 패턴들(460a) 중 상기 하나의 일부는 상기 쏘잉 공정(SP)에 의해 제거될 수 있다. 상기 제1 지지 패턴들(460a) 중 상기 하나의 잔부는 상기 쏘잉 공정(SP) 후 대응하는 실장 영역(R1) 상에 남을 수 있고, 대응하는 제1 반도체 패키지(P1)를 구성할 수 있다. 상기 제1 지지 패턴들(460a) 중 다른 하나는 서로 이웃하는 실장 영역들(R1) 사이의 상기 경계(RB) 상에 형성될 수 있고 상기 쏘잉 공정(SP)에 의해 절단될 수 있다. 이 경우, 상기 제1 지지 패턴들(460a) 중 상기 다른 하나의 부분들이 대응하는 실장 영역들(R1) 상에 각각 남을 수 있고, 대응하는 제1 반도체 패키지들(P1)을 각각 구성할 수 있다.Through the above-described processes, a stacked structure SS including a plurality of first semiconductor packages P1 may be formed. A sawing process (SP) may be performed on the stacked structure SS, and thus, the stacked structure SS may be separated into the plurality of first semiconductor packages P1. The dummy region R2 of the first substrate 100 and the structures formed on the dummy region R2 may be removed by the sawing process SP. For example, among the plurality of support patterns 460, the second support patterns 460b may be removed by the sawing process SP. According to the present embodiments, each of the first support patterns 460a among the plurality of support patterns 460 may be cut by the sawing process SP. For example, one of the first support patterns 460a may be formed on the boundary RB between each of the mounting regions R1 and the dummy region R2. Accordingly, the first A portion of one of the first support patterns 460a may be removed by the sawing process SP. The rest of the one of the first support patterns 460a may remain on the corresponding mounting region R1 after the sawing process SP, and may form a corresponding first semiconductor package P1. Another one of the first support patterns 460a may be formed on the boundary RB between adjacent mounting regions R1 and may be cut by the sawing process SP. In this case, portions of the other one of the first support patterns 460a may remain on the corresponding mounting regions R1, respectively, and may constitute corresponding first semiconductor packages P1, respectively. .

도 34는 본 발명의 일부 실시예들에 따른 적층 반도체 패키지를 나타내는 단면도이다. 34 is a cross-sectional view illustrating a multilayer semiconductor package according to some example embodiments.

도 34를 참조하면, 제1 반도체 패키지(P1) 상에 제2 반도체 패키지(P2)가 적층될 수 있다. 상기 제1 반도체 패키지(P1)는 도 20 내지 도 24를 참조하여 설명한 제1 반도체 패키지(P1)와 실질적으로 동일하다. 상기 제2 반도체 패키지(P2)는 제3 기판(700), 제2 반도체 칩(800), 및 제2 몰딩막(900)을 포함할 수 있다. 상기 제3 기판(700)은 상부 기판 패드들(710) 및 하부 기판 패드들(720)을 포함할 수 있다. 상기 상부 기판 패드들(710) 및 상기 하부 기판 패드들(720)은 상기 제3 기판(700)의 상면 및 하면 상에 각각 배치될 수 있다. 상기 상부 기판 패드들(710) 및 상기 하부 기판 패드들(720)은 도전성 물질을 포함할 수 있다. 상기 하부 기판 패드들(720)의 각각은 상기 제3 기판(700) 내의 집적 회로들, 또는 상기 상부 기판 패드들(710) 중 대응하는 상부 기판 패드(710)에 연결될 수 있다. 상기 제3 기판(700) 내의 점선은 상기 제3 기판(700) 내의 내부 배선을 모식적으로 나타낸 것이다. 상기 제2 반도체 칩(800)은 일 예로, 본딩 와이어(820)에 의해 상기 제3 기판(700)에 전기적으로 연결될 수 있다. 다른 예로, 상기 제2 반도체 칩(800)은 플립칩 방식으로 상기 제3 기판(700) 상에 실장될 수 있다. 상기 제2 반도체 칩(800)은 상기 제1 반도체 칩(200)과 다른 기능을 수행할 수 있다. 일 예로, 상기 제2 반도체 칩(800)은 메모리 칩일 수 있다. 연결 단자들(750)이 상기 제2 기판(600) 및 상기 제3 기판(700) 사이에 배치될 수 있고, 상기 제2 기판(600)의 상기 제1 패드들(610) 및 상기 제3 기판(700)의 상기 하부 기판 패드들(720)에 연결될 수 있다. 상기 제2 기판(600)은 인터포저 기판일 수 있다. 상기 제2 몰딩막(900)은 상기 제3 기판(700) 상에 배치되어 상기 제2 반도체 칩(800)을 밀봉할 수 있다. Referring to FIG. 34 , a second semiconductor package P2 may be stacked on the first semiconductor package P1. The first semiconductor package P1 is substantially the same as the first semiconductor package P1 described with reference to FIGS. 20 to 24 . The second semiconductor package P2 may include a third substrate 700 , a second semiconductor chip 800 , and a second molding layer 900 . The third substrate 700 may include upper substrate pads 710 and lower substrate pads 720 . The upper substrate pads 710 and the lower substrate pads 720 may be respectively disposed on the upper and lower surfaces of the third substrate 700 . The upper substrate pads 710 and the lower substrate pads 720 may include a conductive material. Each of the lower substrate pads 720 may be connected to integrated circuits in the third substrate 700 or to a corresponding upper substrate pad 710 among the upper substrate pads 710 . Dotted lines in the third substrate 700 schematically indicate internal wiring in the third substrate 700 . The second semiconductor chip 800 may be electrically connected to the third substrate 700 by, for example, a bonding wire 820 . As another example, the second semiconductor chip 800 may be mounted on the third substrate 700 in a flip chip method. The second semiconductor chip 800 may perform a different function from that of the first semiconductor chip 200 . For example, the second semiconductor chip 800 may be a memory chip. Connection terminals 750 may be disposed between the second substrate 600 and the third substrate 700, and the first pads 610 of the second substrate 600 and the third substrate 700 may be connected to the lower substrate pads 720 . The second substrate 600 may be an interposer substrate. The second molding layer 900 may be disposed on the third substrate 700 to seal the second semiconductor chip 800 .

본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. The above description of embodiments of the present invention provides examples for explaining the present invention. Therefore, the present invention is not limited to the above embodiments, and many modifications and changes, such as combining and implementing the above embodiments, are possible by those skilled in the art within the technical spirit of the present invention. It's obvious.

Claims (20)

제1 기판 상의 제2 기판;
상기 제1 기판과 상기 제2 기판 사이의 제1 반도체 칩;
상기 제1 기판과 상기 제2 기판 사이에 배치되고, 상기 제1 반도체 칩으로부터 수평적으로 이격되는 솔더 구조체들, 상기 제2 기판은 상기 솔더 구조체들을 통해 상기 제1 기판에 전기적으로 연결되는 것;
상기 제1 반도체 칩과 상기 제2 기판 사이에 배치되는 복수의 범프들;
상기 제1 기판 상에 상기 제1 반도체 칩의 측면을 덮는 제1 몰딩막, 상기 솔더 구조체들은 상기 제1 몰딩막을 관통하는 개구부들 내에 각각 제공되는 것; 및
상기 제1 몰딩막의 상면 상에 배치되는 가이드 패턴을 포함하되,
상기 가이드 패턴은 상기 복수의 범프들을 사이에 두고 서로 마주하는 내측면들을 가지고, 상기 제2 기판은 상기 가이드 패턴의 상기 내측면들 사이에 배치되는 반도체 패키지.a second substrate on the first substrate;
a first semiconductor chip between the first substrate and the second substrate;
solder structures disposed between the first substrate and the second substrate and horizontally spaced apart from the first semiconductor chip, the second substrate being electrically connected to the first substrate through the solder structures;
a plurality of bumps disposed between the first semiconductor chip and the second substrate;
a first molding film covering a side surface of the first semiconductor chip on the first substrate, and the solder structures being provided in openings penetrating the first molding film; and
Including a guide pattern disposed on the upper surface of the first molding film,
The guide pattern has inner surfaces facing each other with the plurality of bumps interposed therebetween, and the second substrate is disposed between the inner surfaces of the guide pattern. 청구항 1에 있어서,
상기 복수의 범프들의 각각은 상기 제1 반도체 칩의 상면으로부터 돌출되는 필라 형태를 갖는 반도체 패키지.The method of claim 1,
Each of the plurality of bumps has a pillar shape protruding from an upper surface of the first semiconductor chip. 청구항 2에 있어서,
상기 복수의 범프들은 상기 제1 반도체 칩과 상기 제2 기판 사이에서 수평적으로 서로 이격되도록 배열되는 반도체 패키지.The method of claim 2,
The plurality of bumps are horizontally arranged to be spaced apart from each other between the first semiconductor chip and the second substrate. 청구항 1에 있어서,
상기 가이드 패턴은 상기 제1 반도체 칩으로부터 수평적으로 이격되도록 배치되고,
상기 솔더 구조체들은 상기 제1 반도체 칩과 상기 가이드 패턴 사이에 배치되는 반도체 패키지.The method of claim 1,
The guide pattern is disposed to be horizontally spaced apart from the first semiconductor chip;
The solder structures are disposed between the first semiconductor chip and the guide pattern. 청구항 1에 있어서,
상기 가이드 패턴의 상면은 상기 복수의 범프들의 상면들보다 상기 제1 기판으로부터 높은 높이에 위치하는 반도체 패키지.The method of claim 1,
An upper surface of the guide pattern is located at a higher level from the first substrate than upper surfaces of the plurality of bumps. 청구항 5에 있어서,
상기 가이드 패턴은 평면적 관점에서 상기 제2 기판의 측면을 둘러싸도록 배치되는 반도체 패키지.The method of claim 5,
The guide pattern is disposed to surround a side surface of the second substrate in a plan view of the semiconductor package. 청구항 6에 있어서,
상기 가이드 패턴은 평면적 관점에서 상기 제2 기판의 상기 측면을 따라 서로 이격되는 복수의 세그먼트들을 포함하는 반도체 패키지.The method of claim 6,
The guide pattern includes a plurality of segments spaced apart from each other along the side surface of the second substrate when viewed in plan view. 삭제delete 청구항 1에 있어서,
상기 복수의 범프들 및 상기 가이드 패턴은 서로 동일한 물질을 포함하는 반도체 패키지.The method of claim 1,
The semiconductor package of claim 1 , wherein the plurality of bumps and the guide pattern include the same material as each other. 제1 기판 상의 제2 기판;
상기 제1 기판과 상기 제2 기판 사이의 제1 반도체 칩;
상기 제1 기판과 상기 제2 기판 사이에 배치되고, 상기 제1 반도체 칩으로부터 수평적으로 이격되는 솔더 구조체들, 상기 제2 기판은 상기 솔더 구조체들을 통해 상기 제1 기판에 전기적으로 연결되는 것;
상기 제1 반도체 칩과 상기 제2 기판 사이에 배치되는 복수의 범프들; 및
상기 제1 기판과 상기 제2 기판 사이에 배치되고, 상기 제1 반도체 칩으로부터 수평적으로 이격되는 복수의 지지 패턴들을 포함하되,
상기 솔더 구조체들은 상기 제1 반도체 칩과 상기 복수의 지지 패턴들 사이에 배치되고,
상기 복수의 지지 패턴들의 각각의 외측면은 상기 제1 기판의 일 측면 및 상기 제2 기판의 일 측면에 수직적으로 정렬되는 반도체 패키지.a second substrate on the first substrate;
a first semiconductor chip between the first substrate and the second substrate;
solder structures disposed between the first substrate and the second substrate and horizontally spaced apart from the first semiconductor chip, the second substrate being electrically connected to the first substrate through the solder structures;
a plurality of bumps disposed between the first semiconductor chip and the second substrate; and
a plurality of support patterns disposed between the first substrate and the second substrate and horizontally spaced apart from the first semiconductor chip;
The solder structures are disposed between the first semiconductor chip and the plurality of support patterns,
An outer surface of each of the plurality of support patterns is vertically aligned with one side surface of the first substrate and one side surface of the second substrate. 청구항 10에 있어서,
상기 복수의 지지 패턴들은 평면적 관점에서 상기 제1 반도체 칩을 둘러싸도록 배치되는 반도체 패키지.The method of claim 10,
The plurality of support patterns are disposed to surround the first semiconductor chip in a plan view. 청구항 11에 있어서,
상기 솔더 구조체들은 상기 제2 기판의 하면에 전기적으로 연결되고,
상기 복수의 지지 패턴들의 각각은 상기 제2 기판의 상기 하면 아래에 배치되는 반도체 패키지.The method of claim 11,
The solder structures are electrically connected to the lower surface of the second substrate,
Each of the plurality of support patterns is disposed below the lower surface of the second substrate. 청구항 12에 있어서,
상기 복수의 지지 패턴들의 각각은 상기 제1 기판의 상면으로부터 돌출되는 필라 형태를 갖는 반도체 패키지.The method of claim 12,
Each of the plurality of support patterns has a pillar shape protruding from the upper surface of the first substrate. 청구항 12에 있어서,
상기 복수의 지지 패턴들 중 적어도 하나는 상기 제2 기판의 상기 하면으로부터 이격되는 반도체 패키지.The method of claim 12,
At least one of the plurality of support patterns is spaced apart from the lower surface of the second substrate. 청구항 11에 있어서,
상기 제1 기판과 상기 제2 기판 사이에서 상기 제1 반도체 칩을 덮는 제1 몰딩막을 더 포함하되,
상기 제1 몰딩막은 상기 복수의 지지 패턴들 중 적어도 하나와 상기 제2 기판 사이로 연장되는 반도체 패키지.The method of claim 11,
Further comprising a first molding film covering the first semiconductor chip between the first substrate and the second substrate,
The first molding layer extends between at least one of the plurality of support patterns and the second substrate. 청구항 11에 있어서,
상기 복수의 범프들 및 상기 복수의 지지 패턴들은 서로 동일한 물질을 포함하는 반도체 패키지.The method of claim 11,
The semiconductor package of claim 1 , wherein the plurality of bumps and the plurality of support patterns include the same material as each other. 삭제delete 삭제delete 삭제delete 삭제delete
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