KR102494595B1 - Semiconductor package - Google Patents

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KR102494595B1
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Abstract

본 발명의 실시예에 따른 반도체 패키지는 제 1 기판 상에 배치된 반도체 칩, 상기 반도체 칩의 측면을 덮고, 관통홀을 갖는 몰딩막, 상기 반도체 칩 상에 배치되는 제 2 기판, 상기 제 1 기판과 상기 제 2 기판 사이에 배치되며, 상기 관통홀 내에 제공되는 연결 단자 및 상기 반도체 칩과 상기 제 2 기판 사이에서 상기 관통홀 내로 연장하는 언더필 수지막을 포함할 수 있다.A semiconductor package according to an embodiment of the present invention includes a semiconductor chip disposed on a first substrate, a molding film covering a side surface of the semiconductor chip and having a through hole, a second substrate disposed on the semiconductor chip, and the first substrate. and an underfill resin layer disposed between the second substrate and extending into the through hole between the semiconductor chip and the second substrate and a connecting terminal provided in the through hole.

Figure R1020170051203
Figure R1020170051203

Description

반도체 패키지{Semiconductor package}Semiconductor package {Semiconductor package}

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 개선된 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package with improved reliability.

반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다.In the semiconductor industry, demand for high capacity, thinning, and miniaturization of semiconductor devices and electronic products using the same increases, and various package technologies related thereto are emerging one after another. One of them is a package technology capable of realizing high-density chip stacking by vertically stacking various semiconductor chips. This technology can integrate semiconductor chips with various functions in a smaller area than a general package composed of one semiconductor chip.

그런데, 복수개의 반도체 칩들을 적층하는 패키지 기술은 하나의 반도체 칩으로 패키징하는 것에 비해 상대적으로 수율 하락의 가능성이 크다. 수율 하락 문제를 해결하면서도 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(POP) 기술이 제안되었다.However, the packaging technology for stacking a plurality of semiconductor chips has a relatively high possibility of yield reduction compared to packaging with a single semiconductor chip. A so-called package-on-package (POP) technology for stacking packages on top of packages has been proposed as a method capable of realizing high-density stacking of chips while solving the problem of yield reduction.

패키지 온 패키지 기술은 이미 각각의 반도체 패키지가 테스트를 마친 양품이기 때문에 최종 제품에서 불량 발생률을 줄일 수 있다. 이러한 패키지 온 패키지 타입의 반도체 패키지는 전자 휴대기기의 소형화, 모바일 제품의 기능 다양화를 만족시키기 위해 사용될 수 있다.The package-on-package technology can reduce the rate of defects in final products because each semiconductor package is a good product that has already been tested. Such a package-on-package type semiconductor package can be used to satisfy the miniaturization of electronic portable devices and the diversification of functions of mobile products.

본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 패키지를 제공하는데 있다.An object to be solved by the present invention is to provide a semiconductor package with improved reliability.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

본 발명의 실시예에 따른 반도체 패키지는 제 1 기판 상에 배치된 반도체 칩, 상기 반도체 칩의 측면을 덮고, 관통홀을 갖는 몰딩막, 상기 반도체 칩 상에 배치되는 제 2 기판, 상기 제 1 기판과 상기 제 2 기판 사이에 배치되며, 상기 관통홀 내에 제공되는 연결 단자 및 상기 반도체 칩과 상기 제 2 기판 사이에서 상기 관통홀 내로 연장하는 언더필 수지막을 포함할 수 있다.A semiconductor package according to an embodiment of the present invention includes a semiconductor chip disposed on a first substrate, a molding film covering a side surface of the semiconductor chip and having a through hole, a second substrate disposed on the semiconductor chip, and the first substrate. and an underfill resin layer disposed between the second substrate and extending into the through hole between the semiconductor chip and the second substrate and a connecting terminal provided in the through hole.

본 발명의 실시예에 따른 반도체 패키지는 하부 패키지, 상기 하부 패키지 상의 상부 반도체, 상기 하부 패키지와 상기 상부 패키지 사이의 인터포저 기판, 상기 하부 패키지와 상기 인터포저 기판 사이의 언더필 수지막 및 상기 하부 패키지와 상기 인터포저 기판 사이에 배치되고, 이들 사이를 전기적으로 연결하는 연결 단자를 포함하되, 상기 하부 패키지는 기판 상에 배치된 반도체 칩 및 상기 반도체 칩의 측면을 덮고 관통홀을 갖는 몰딩막을 포함하되, 상기 연결 단자는 상기 관통홀 내에 제공되고, 상기 언더필 수지막은 상기 관통홀 내를 채울 수 있다.A semiconductor package according to an embodiment of the present invention includes a lower package, an upper semiconductor on the lower package, an interposer substrate between the lower package and the upper package, an underfill resin film between the lower package and the interposer substrate, and the lower package. and a connection terminal disposed between the interposer substrate and electrically connecting the two, wherein the lower package includes a semiconductor chip disposed on the substrate and a molding film covering a side surface of the semiconductor chip and having a through hole, , The connection terminal may be provided in the through hole, and the underfill resin film may fill the through hole.

본 발명의 실시예에 따르면, 하부 패키지과 인터포저 기판 사이에 배치된 언더필 수지막은 하부 연결 단자들의 측벽들을 감싸면서, 하부 연결 단자들이 제공된 관통홀 내를 채울 수 있다. 언더필 수지막이 하부 연결 단자들을 지지해 주기 때문에, 하부 패키지와 인터포저 기판 사이의 발생되는 응력으로 인하여 하부 연결 단자들 내에 발생되는 크랙들을 방지할 수 있다. According to the exemplary embodiment of the present invention, the underfill resin layer disposed between the lower package and the interposer substrate may cover sidewalls of the lower connection terminals and fill in through holes provided with the lower connection terminals. Since the underfill resin layer supports the lower connection terminals, cracks generated in the lower connection terminals due to stress generated between the lower package and the interposer substrate may be prevented.

도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 2b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 3b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 4b 및 도 4c는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 4a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 5a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 5b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 5a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 7은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8a 내지 도 8d는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 9a 내지 도 9c는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 11은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 12는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.1 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.
2A is a plan view illustrating a semiconductor package according to an exemplary embodiment of the present invention.
FIG. 2B is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, taken along the line II' of FIG. 2A.
3A is a plan view illustrating a semiconductor package according to an exemplary embodiment of the present invention.
FIG. 3B is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, taken along the line II' of FIG. 2A.
4A is a plan view illustrating a semiconductor package according to an embodiment of the present invention.
4b and 4c show a semiconductor package according to an embodiment of the present invention, and are cross-sectional views taken in a line Ⅰ′ of FIG. 4a.
5A is a plan view illustrating a semiconductor package according to an embodiment of the present invention.
FIG. 5B is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, taken along line II-II′ of FIG. 5A.
6 is a plan view illustrating a semiconductor package according to an exemplary embodiment of the present invention.
7 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
8A to 8D are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
9A to 9C are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
10A and 10B are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
11 is a cross-sectional view illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
12 is a cross-sectional view illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.1 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 반도체 패키지는 하부 패키지(100), 인터포저 기판(200), 하부 연결 단자들(300), 언더필 수지막(400), 상부 연결 단자들(500), 및 상부 패키지(600)을 포함할 수 있다. Referring to FIG. 1 , a semiconductor package includes a lower package 100, an interposer substrate 200, lower connection terminals 300, an underfill resin film 400, upper connection terminals 500, and an upper package 600. ) may be included.

하부 패키지(100)는 하부 기판(101), 하부 반도체 칩(110), 하부 몰딩막(130), 및 외부 단자들(150)을 포함할 수 있다. 하부 기판(101)은 인쇄회로 기판(Printed Circuit Board; PCB)일 수 있다. 예를 들어, 하부 기판(101)은 복수 층의 절연막들 및 절연막들 사이에 내부 배선들을 포함할 수 있다. 하부 반도체 칩(110)이 하부 기판(101)의 상면 상에 배치될 수 있다. 하부 반도체 칩(110)은 플립칩 본딩으로 하부 기판(101)의 상면 상에 실장될 수 있다. 일 예로, 하부 반도체 칩(110)은 로직 반도체 칩 및/또는 메모리 반도체 칩일 수 있다. 하부 반도체 칩(110)과 하부 기판(101)은 하부 반도체 칩(110)과 하부 기판(101)의 상면 사이에 개재된 칩 연결부들(103)에 의해 서로 전기적으로 연결될 수 있다. 칩 연결부들(103)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다.The lower package 100 may include a lower substrate 101 , a lower semiconductor chip 110 , a lower molding layer 130 , and external terminals 150 . The lower substrate 101 may be a printed circuit board (PCB). For example, the lower substrate 101 may include a plurality of insulating layers and internal wires between the insulating layers. A lower semiconductor chip 110 may be disposed on a top surface of the lower substrate 101 . The lower semiconductor chip 110 may be mounted on the upper surface of the lower substrate 101 through flip chip bonding. For example, the lower semiconductor chip 110 may be a logic semiconductor chip and/or a memory semiconductor chip. The lower semiconductor chip 110 and the lower substrate 101 may be electrically connected to each other by chip connectors 103 interposed between upper surfaces of the lower semiconductor chip 110 and the lower substrate 101 . The chip connection parts 103 may include, for example, solder balls.

하부 몰딩막(130)이 하부 반도체 칩(110)의 측면들 상에 배치될 수 있다. 예를 들어, 하부 몰딩막(130)은 하부 반도체 칩(110)의 측면들을 덮을 수 있다. 하부 몰딩막(130)의 상면은 하부 반도체 칩(110)의 상면과 공면(coplanar)을 이룰 수 있다. 하부 몰딩막(130)은 하부 기판(101)과 하부 반도체 칩(110) 사이의 공간을 채울 수 있다. 하부 몰딩막(130)은 관통홀들(131)을 가질 수 있다. 관통홀들(131)은 하부 반도체 칩(110)을 둘러싸며 배열될 수 있다. 하부 기판(101)의 상면 일부분들은 관통홀들(131)에 의해 노출될 수 있다. 예를 들어, 관통홀들(131)의 바닥면들은 하부 기판(101)의 상면 일부분들에 해당될 수 있다. 하부 몰딩막(130)은 예를 들어, EMC(Epoxy Molding Compound), 에폭시 계열의 수지 또는 폴리 이미드를 포함할 수 있다. 하부 몰딩막(130)은 실리카 필러를 더 포함할 수 있다.A lower molding layer 130 may be disposed on side surfaces of the lower semiconductor chip 110 . For example, the lower molding layer 130 may cover side surfaces of the lower semiconductor chip 110 . A top surface of the lower molding layer 130 may be coplanar with a top surface of the lower semiconductor chip 110 . The lower molding layer 130 may fill a space between the lower substrate 101 and the lower semiconductor chip 110 . The lower molding layer 130 may have through holes 131 . The through holes 131 may be arranged surrounding the lower semiconductor chip 110 . Portions of the upper surface of the lower substrate 101 may be exposed through the through holes 131 . For example, bottom surfaces of the through holes 131 may correspond to portions of the top surface of the lower substrate 101 . The lower molding layer 130 may include, for example, EMC (Epoxy Molding Compound), an epoxy-based resin, or polyimide. The lower molding layer 130 may further include a silica filler.

외부 단자들(150)이 하부 기판(101)의 하면 상에 배치될 수 있다. 외부 단자들(150)은 하부 기판(101)의 내부 배선들을 통해 하부 반도체 칩(110)과 전기적으로 연결될 수 있다. 외부 단자들(150)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다.External terminals 150 may be disposed on the lower surface of the lower substrate 101 . The external terminals 150 may be electrically connected to the lower semiconductor chip 110 through internal wires of the lower substrate 101 . The external terminals 150 may include, for example, solder balls.

인터포저 기판(200)이 하부 패키지(100) 상에 배치될 수 있다. 인터포저 기판(200)은 하부 패키지(100)와 상부 패키지(600) 사이를 전기적으로 연결하는 기능을 할 수 있다. 인터포저 기판(200)은 절연막들과 금속 배선들이 교대로 적층된 구조일 수 있다. An interposer substrate 200 may be disposed on the lower package 100 . The interposer substrate 200 may serve to electrically connect the lower package 100 and the upper package 600 to each other. The interposer substrate 200 may have a structure in which insulating films and metal wires are alternately stacked.

하부 연결 단자들(300)이 인터포저 기판(200)과 하부 기판(101) 사이에 배치될 수 있다. 하부 연결 단자들(300)은 하부 패키지(100)와 인터포저 기판(200) 사이를 전기적으로 연결할 수 있다. 하부 연결 단자들(300)은 관통홀들(131) 내에 제공될 수 있다. 일 예로, 하부 몰딩막(130)의 상면 아래에 위치하는 하부 연결 단자들(300)의 측벽들은 관통홀들(131)과 이격될 수 있다. 하부 연결 단자들(300)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. Lower connection terminals 300 may be disposed between the interposer substrate 200 and the lower substrate 101 . The lower connection terminals 300 may electrically connect the lower package 100 and the interposer substrate 200 to each other. The lower connection terminals 300 may be provided in through holes 131 . For example, sidewalls of the lower connection terminals 300 positioned below the upper surface of the lower molding layer 130 may be spaced apart from the through holes 131 . The lower connection terminals 300 may include, for example, at least one of tin (Sn), lead (Pb), nickel (Ni), gold (Au), silver (Ag), copper (Cu), and bismuth (Bi). of metals may be included.

언더필 수지막(400)이 하부 패키지(100)와 인터포저 기판(200) 사이에 배치될 수 있다. 언더필 수지막(400)은 하부 반도체 칩(110)과 인터포저 기판(200) 사이의 공간, 하부 몰딩막(130)과 인터포저 기판(200) 사이의 공간, 및 관통홀들(131)을 채울 수 있다. 예를 들어, 언더필 수지막(400)은 하부 반도체 칩(110)과 인터포저 기판(200) 사이에서, 하부 몰딩막(130)과 인터포저 기판(200) 사이 및 관통홀들(131) 내로 연장되는 구조를 가질 수 있다. 언더필 수지막(400)은 하부 연결 단자들(300)을 감쌀 수 있다. 예를 들어, 언더필 수지막(400)은 하부 연결 단자들(300)의 측벽들을 덮을 수 있다. 보다 구체적으로, 언더필 수지막(400)은 하부 몰딩막(130)의 상면 위에 위치하는 하부 연결 단자들(300)의 측벽들 및 하부 몰딩막(130)의 상면 아래(즉, 관통홀들(131) 내에 배치된)에 위치하는 하부 연결 단자들(300)의 측벽들을 덮을 수 있다. 언더필 수지막(400)은 하부 반도체 칩(110)의 상면, 하부 몰딩막(130)의 상면, 및 관통홀들(131)의 측벽들과 접촉할 수 있다. 일 실시예에 있어서, 언더필 수지막(400)은 에폭시 계열의 수지, 벤조사이클로부틴 또는 폴리이미드를 포함할 수 있다. 언더필 수지막(400)은 실리카 필러를 더 포함할 수 있다. 다른 실시예에 있어서, 언더필 수지막(400)은 접착제 및 플럭스(flux)를 포함할 수 있다. 플럭스는 산화막 제거제를 포함할 수 있다. 다른 실시예에 있어서, 언더필 수지막(400)은 실리카 필러 또는 플럭스를 포함할 수 있다. 다른 실시예에 있어서, 언더필 수지막(400)은 비전도성 페이서트를 포함할 수 있다.An underfill resin layer 400 may be disposed between the lower package 100 and the interposer substrate 200 . The underfill resin film 400 fills the space between the lower semiconductor chip 110 and the interposer substrate 200, the space between the lower molding film 130 and the interposer substrate 200, and the through holes 131. can For example, the underfill resin layer 400 extends between the lower semiconductor chip 110 and the interposer substrate 200, between the lower molding layer 130 and the interposer substrate 200, and into the through holes 131. can have a structure. The underfill resin film 400 may cover the lower connection terminals 300 . For example, the underfill resin layer 400 may cover sidewalls of the lower connection terminals 300 . More specifically, the underfill resin film 400 is formed on the sidewalls of the lower connection terminals 300 positioned on the upper surface of the lower molding film 130 and under the upper surface of the lower molding film 130 (ie, through holes 131 ). ) may cover sidewalls of the lower connection terminals 300 positioned at). The underfill resin film 400 may contact the top surface of the lower semiconductor chip 110 , the top surface of the lower molding film 130 , and sidewalls of the through holes 131 . In one embodiment, the underfill resin layer 400 may include an epoxy-based resin, benzocyclobutyne, or polyimide. The underfill resin layer 400 may further include a silica filler. In another embodiment, the underfill resin film 400 may include an adhesive and a flux. The flux may contain an oxide film remover. In another embodiment, the underfill resin layer 400 may include a silica filler or flux. In another embodiment, the underfill resin layer 400 may include a non-conductive facet.

본 발명의 실시예에 따르면, 하부 패키지(100)과 인터포저 기판(200) 사이에 배치된 언더필 수지막(400)은 하부 연결 단자들(300)의 측벽들을 감 싸도록 형성되어, 하부 연결 단자들(300)을 지지할 수 있다. 따라서, 하부 패키지(100)와 인터포저 기판(200) 간의 발생되는 응력으로 인해 하부 연결 단자들(300)에 가해지는 스트레스가 감소되어, 하부 연결 단자들(300) 내에 크랙이 발생되는 것을 방지할 수 있다.According to an embodiment of the present invention, the underfill resin layer 400 disposed between the lower package 100 and the interposer substrate 200 is formed to cover the sidewalls of the lower connection terminals 300, so as to cover the lower connection terminals 300. s 300 may be supported. Therefore, the stress applied to the lower connection terminals 300 due to the stress generated between the lower package 100 and the interposer substrate 200 is reduced, thereby preventing cracks from occurring in the lower connection terminals 300. can

상부 패키지(600)가 인터포저 기판(200) 상에 배치될 수 있다. 상부 패키지(600)는 상부 기판(601), 상부 반도체 칩들(610), 본딩 와이어들(620), 및 상부 몰딩막(630)을 포함할 수 있다. 상부 기판(601)은 인쇄회로 기판(Printed Circuit Board; PCB)일 수 있다. 예를 들어, 상부 기판(601)은 복수 층의 절연막들 및 절연막들 사이에 내부 배선들을 포함할 수 있다. An upper package 600 may be disposed on the interposer substrate 200 . The upper package 600 may include an upper substrate 601 , upper semiconductor chips 610 , bonding wires 620 , and an upper molding layer 630 . The upper substrate 601 may be a printed circuit board (PCB). For example, the upper substrate 601 may include a plurality of insulating layers and internal wires between the insulating layers.

상부 반도체 칩들(610)이 상부 기판(601)의 상면 상에 차례로 적층될 수 있다. 상부 반도체 칩들(610)은 접착막들에 의해 상부 기판(601)의 상면 상에 고정될 수 있다. 일 예로, 상부 반도체 칩들(610)은 로직 반도체 칩 및/또는 메모리 반도체 칩일 수 있다. 본 실시예에서의 상부 패키지(600)는 2개의 상부 반도체 칩들(610)을 포함하는 것으로 도시하였으나, 상부 반도체 칩들(610)의 개수는 이에 한정하지 않는다. Upper semiconductor chips 610 may be sequentially stacked on the upper surface of the upper substrate 601 . The upper semiconductor chips 610 may be fixed on the upper surface of the upper substrate 601 by adhesive films. For example, the upper semiconductor chips 610 may be logic semiconductor chips and/or memory semiconductor chips. Although the upper package 600 in this embodiment is illustrated as including two upper semiconductor chips 610 , the number of upper semiconductor chips 610 is not limited thereto.

본딩 와이어들(620)은 상부 반도체 칩들(610)과 상부 기판(601) 사이를 전기적으로 연결할 수 있다. 본 실시예에서의 상부 반도체 칩들(610)은 와이어 본딩에 의해 실장되었으나, 이에 한정하지 않는다. 예를 들어, 상부 반도체 칩들(610)은 플립 칩 본딩을 통해 실장될 수 있다. 상부 몰딩막(630)이 상부 기판(601) 상에 배치될 수 있다. 상부 몰딩막(630)은 상부 반도체 칩들(610) 및 본딩 와이어들(620)을 덮을 수 있다. The bonding wires 620 may electrically connect the upper semiconductor chips 610 and the upper substrate 601 . The upper semiconductor chips 610 in this embodiment are mounted by wire bonding, but are not limited thereto. For example, the upper semiconductor chips 610 may be mounted through flip chip bonding. An upper molding layer 630 may be disposed on the upper substrate 601 . The upper molding layer 630 may cover the upper semiconductor chips 610 and the bonding wires 620 .

도 2a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 2b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.2A is a plan view illustrating a semiconductor package according to an exemplary embodiment of the present invention. FIG. 2B is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, taken along the line II' of FIG. 2A. For conciseness of description, the same reference numerals are used for the same elements described in the semiconductor package according to the embodiment of the present invention, and duplicate descriptions will be omitted.

도 2a 및 도 2b를 참조하면, 하부 몰딩막(130)은 제 1 영역(R1), 제 2 영역(R2) 및 제 3 영역(R3)을 포함할 수 있다. 하부 몰딩막(130)의 제 1 영역(R1)은 하부 반도체 칩(110)과 하부 연결 단자들(300) 사이에 위치할 수 있다. 예를 들어, 하부 몰딩막(130)의 제 1 영역(R1)은 하부 반도체 칩(110) 및 하부 반도체 칩(110)과 가장 인접하는 하부 연결 단자들(300) 사이에 배치될 수 있다. 하부 연결 단자들(300)은 하부 몰딩막(130)의 제 1 영역(R1) 내에 배치되지 않을 수 있다. 하부 몰딩막(130)의 제 2 영역(R2)은 하부 몰딩막(130)의 제 1 영역(R1)의 일 측에 위치할 수 있다. 하부 몰딩막(130)의 제 2 영역(R2)은 하부 몰딩막(130)의 가장자리 영역에 해당될 수 있다. 하부 연결 단자들(300)은 하부 몰딩막(130)의 제 2 영역(R2) 내에 배치되지 않을 수 있다. 하부 몰딩막(130)의 제 3 영역(R3)은 제 1 영역(R1)과 제 2 영역(R2) 사이에 배치될 수 있다. 하부 연결 단자들(300)이 하부 몰딩막(130)의 제 3 영역(R3) 내에 배치될 수 있다.Referring to FIGS. 2A and 2B , the lower molding layer 130 may include a first region R1 , a second region R2 , and a third region R3 . The first region R1 of the lower molding layer 130 may be positioned between the lower semiconductor chip 110 and the lower connection terminals 300 . For example, the first region R1 of the lower molding layer 130 may be disposed between the lower semiconductor chip 110 and the lower connection terminals 300 closest to the lower semiconductor chip 110 . The lower connection terminals 300 may not be disposed within the first region R1 of the lower molding layer 130 . The second region R2 of the lower molding layer 130 may be positioned on one side of the first region R1 of the lower molding layer 130 . The second region R2 of the lower molding layer 130 may correspond to an edge region of the lower molding layer 130 . The lower connection terminals 300 may not be disposed within the second region R2 of the lower molding layer 130 . The third region R3 of the lower molding layer 130 may be disposed between the first region R1 and the second region R2. The lower connection terminals 300 may be disposed in the third region R3 of the lower molding layer 130 .

하부 몰딩막(130)은 제 1 확장 트렌치(T1)를 포함할 수 있다. 제 1 확장 트렌치(T1)는 하부 몰딩막(130)의 제 1 영역(R1) 내에 형성될 수 있다. 예를 들어, 제 1 확장 트렌치(T1)는 하부 반도체 칩(110) 및 하부 반도체 칩(110)과 가장 인접하게 배치되는 하부 연결 단자들(300) 사이에 배치될 수 있다. 제 1 확장 트렌치(T1)는 하부 반도체 칩(110) 및 하부 반도체 칩(110)과 가장 인접하는 하부 연결 단자들(300) 사이로 연장하여, 라인 형상 또는 링 형상을 가질 수 있다. 제 1 확장 트렌치(T1)는 하부 반도체 칩(110)과 가장 인접하는 하부 연결 단자들(300)이 제공된 관통홀들(131)과 연결될 수 있다. 이에 따라, 제 1 확장 트렌치(T1)와 연결된 관통홀들(131)의 상부들의 폭들은 관통홀들(131)의 하부들의 폭들보다 클 수 있다.The lower molding layer 130 may include a first extended trench T1. The first extension trench T1 may be formed in the first region R1 of the lower molding layer 130 . For example, the first extension trench T1 may be disposed between the lower semiconductor chip 110 and the lower connection terminals 300 disposed most adjacent to the lower semiconductor chip 110 . The first extension trench T1 may extend between the lower semiconductor chip 110 and the lower connection terminals 300 closest to the lower semiconductor chip 110 and may have a line shape or a ring shape. The first extension trench T1 may be connected to the through holes 131 provided with the lower connection terminals 300 closest to the lower semiconductor chip 110 . Accordingly, widths of upper portions of the through holes 131 connected to the first expansion trench T1 may be greater than widths of lower portions of the through holes 131 .

제 1 확장 트렌치(T1)는 하부 반도체 칩(110)의 상면으로부터 리세스될 수 있다. 제 1 확장 트렌치(T1)의 바닥면은 하부 반도체 칩(110)의 상면보다 낮은 레벨에 위치할 수 있고, 관통홀들(131)의 바닥면들 보다 높은 레벨들에 위치할 수 있다. 제 1 확장 트렌치(T1)의 바닥면은 제 1 확장 트렌치(T1)와 하부 반도체 칩(110) 사이에 위치하는 하부 몰딩막(130)의 일부의 상면 및 하부 몰딩막(130)의 제 3 영역(R3)의 상면보다 낮은 레벨에 위치할 수 있다. The first extension trench T1 may be recessed from an upper surface of the lower semiconductor chip 110 . The bottom surface of the first extension trench T1 may be positioned at a lower level than the top surface of the lower semiconductor chip 110 and may be positioned at higher levels than bottom surfaces of the through holes 131 . The bottom surface of the first extension trench T1 is part of the upper surface of the lower molding layer 130 positioned between the first extension trench T1 and the lower semiconductor chip 110 and the third region of the lower molding layer 130 It may be located at a level lower than the upper surface of (R3).

하부 몰딩막(130)은 제 2 확장 트렌치(T2)를 포함할 수 있다. 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 제 2 영역(R2) 내에 형성될 수 있다. 예를 들어, 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 외 측면들과 가장 인접하게 배치되는 하부 연결 단자들(300)과 하부 몰딩막(130)의 외 측면들 사이에 배치될 수 있다. 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 외 측면들 및 하부 몰딩막(130)의 외 측면들과 가장 인접하게 배치되는 하부 연결 단자들(300) 사이로 연장하여, 라인 형상 또는 링 형상을 가질 수 있다. 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 외 측면들과 가장 인접하게 배치되는 하부 연결 단자들(300)이 제공된 관통홀들(131)과 연결될 수 있다. 이에 따라, 제 2 확장 트렌치(T2)와 연결된 관통홀들(131)의 상부들 폭들은 관통홀들(131)의 하부들의 폭들보다 클 수 있다.The lower molding layer 130 may include a second extended trench T2. The second extension trench T2 may be formed in the second region R2 of the lower molding layer 130 . For example, the second extension trench T2 may be disposed between the outer side surfaces of the lower molding layer 130 and the lower connection terminals 300 disposed most adjacent to the outer side surfaces of the lower molding layer 130 . can The second extension trench T2 extends between the outer side surfaces of the lower molding layer 130 and the lower connection terminals 300 disposed most adjacent to the outer side surfaces of the lower molding layer 130, so as to have a line shape or a ring shape. can have a shape. The second expansion trench T2 may be connected to the through holes 131 provided with the lower connection terminals 300 disposed most adjacent to the outer side surfaces of the lower molding layer 130 . Accordingly, widths of upper portions of the through holes 131 connected to the second expansion trench T2 may be greater than widths of lower portions of the through holes 131 .

제 2 확장 트렌치(T2)는 하부 반도체 칩(110)의 상면으로부터 리세스될 수 있다. 제 2 확장 트렌치(T2)의 바닥면은 하부 반도체 칩(110)의 상면보다 낮은 레벨에 위치할 수 있고, 관통홀들(131)의 바닥면들 보다 높은 레벨들에 위치할 수 있다. 제 2 확장 트렌치(T2)의 바닥면은 하부 몰딩막(130)의 제 3 영역(R3)의 상면보다 낮은 레벨에 위치할 수 있다. 실시예에 있어서, 하부 몰딩막(130)의 외 측면들의 높이들은 하부 기판(101)의 상면으로부터 하부 반도체 칩(110)의 상면까지의 높이보다 작을 수 있다. The second extension trench T2 may be recessed from an upper surface of the lower semiconductor chip 110 . The bottom surface of the second extension trench T2 may be positioned at a level lower than the top surface of the lower semiconductor chip 110 and may be positioned at higher levels than bottom surfaces of the through holes 131 . A bottom surface of the second extended trench T2 may be positioned at a level lower than an upper surface of the third region R3 of the lower molding layer 130 . In some embodiments, heights of outer side surfaces of the lower molding layer 130 may be smaller than a height from the upper surface of the lower substrate 101 to the upper surface of the lower semiconductor chip 110 .

언더필 수지막(400)은 제 1 확장 트렌치(T1)와 제 2 확장 트렌치(T2) 내를 채울 수 있다. 언더필 수지막(400)은 제 1 확장 트렌치(T1)의 측벽들 및 바닥면, 및 제 2 확장 트렌치(T2)의 측벽들과 바닥면과 접촉할 수 있다. The underfill resin layer 400 may fill the first extension trench T1 and the second extension trench T2. The underfill resin layer 400 may contact sidewalls and a bottom surface of the first extended trench T1 and sidewalls and a bottom surface of the second extended trench T2 .

도 3a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 3b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 3a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.3A is a plan view illustrating a semiconductor package according to an exemplary embodiment of the present invention. FIG. 3B is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, taken along the line II' of FIG. 3A. For conciseness of description, the same reference numerals are used for the same elements described in the semiconductor package according to the embodiment of the present invention, and duplicate descriptions will be omitted.

도 3a 및 도 3b를 참조하면, 하부 연결 단자들(300)은 제 1 하부 연결 단자들(300a) 및 제 2 하부 연결 단자들(300b)을 포함할 수 있다. 제 1 하부 연결 단자들(300a)은 하부 반도체 칩(110)을 둘러싸며 배열될 수 있다. 제 2 하부 연결 단자들(300b)은 제 1 하부 연결 단자들(300a)의 일측에 배치될 수 있다.Referring to FIGS. 3A and 3B , the lower connection terminals 300 may include first lower connection terminals 300a and second lower connection terminals 300b. The first lower connection terminals 300a may be arranged surrounding the lower semiconductor chip 110 . The second lower connection terminals 300b may be disposed on one side of the first lower connection terminals 300a.

제 1 확장 트렌치(T1)는 하부 몰딩막(130)의 제 1 영역(R1) 내에 배치될 수 있다. 예를 들어, 제 1 확장 트렌치(T1)는 하부 반도체 칩(110)과 제 1 하부 연결 단자들(300a) 사이에 배치될 수 있다. 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 제 2 영역(R2) 내에 배치될 수 있다. 예를 들어, 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 일 외측면과, 하부 몰딩막(130)의 일 외측면과 가장 인접하는 제 2 하부 연결 단자들(300b) 사이에서 하부 몰딩막(130)의 일 외측면과 교차하는 하부 몰딩막(130)의 타 외측면과, 하부 몰딩막(130)의 타 외측면과 가장 인접하는 제 1 하부 연결 단자들(300a) 사이로 연장할 수 있다. The first extension trench T1 may be disposed in the first region R1 of the lower molding layer 130 . For example, the first extension trench T1 may be disposed between the lower semiconductor chip 110 and the first lower connection terminals 300a. The second extension trench T2 may be disposed in the second region R2 of the lower molding layer 130 . For example, the second extension trench T2 is formed at the lower portion between one outer surface of the lower molding layer 130 and the second lower connection terminals 300b most adjacent to one outer surface of the lower molding layer 130 . extending between the other outer surface of the lower molding film 130 crossing one outer surface of the molding film 130 and the first lower connection terminals 300a most adjacent to the other outer surface of the lower molding film 130 . can

하부 몰딩막(130)은 제 3 확장 트렌치들(T3)을 포함할 수 있다. 제 3 확장 트렌치들(T3)는 하부 몰딩막(130)의 제 3 영역(R3) 내에 배치될 수 있다. 예를 들어, 제 3 확장 트렌치들(T3) 중 하나는 인접하는 제 1 하부 연결 단자들(300a)과 제 2 하부 연결 단자들(300b) 사이에 배치되어 일 방향(예를 들어, 세로 방향)으로 연장할 수 있다. 제 3 확장 트렌치들(T3) 중 다른 하나는 인접하는 제 2 하부 연결 단자들(300b) 사이에 배치되어, 일 방향(예를 들어, 세로 방향)으로 연장할 수 있다. 제 3 확장 트렌치들(T3) 중 하나는 인접하는 제 1 하부 연결 단자들(300a)이 제공된 관통홀들(131) 및 제 2 하부 연결 단자들(300b)이 제공된 관통홀들(131)과 연결될 수 있고, 제 3 확장 트렌치들(T3) 중 다른 하나는 서로 인접하는 제 2 하부 연결 단자들(300b)이 제공된 관통홀들(131)과 연결될 수 있다. 제 3 확장 트렌치들(T3)와 연결된 관통홀들(131)의 상부들 폭들은 관통홀들(131)의 하부들 폭들보다 클 수 있다.The lower molding layer 130 may include third extension trenches T3. The third extension trenches T3 may be disposed in the third region R3 of the lower molding layer 130 . For example, one of the third extension trenches T3 is disposed between the adjacent first lower connection terminals 300a and second lower connection terminals 300b in one direction (eg, a vertical direction). can be extended to Another one of the third extension trenches T3 may be disposed between adjacent second lower connection terminals 300b and extend in one direction (eg, a vertical direction). One of the third expansion trenches T3 may be connected to adjacent through-holes 131 provided with the first lower connection terminals 300a and through-holes 131 provided with the second lower connection terminals 300b. and another one of the third extension trenches T3 may be connected to the through holes 131 provided with the second lower connection terminals 300b adjacent to each other. Widths of upper portions of the through holes 131 connected to the third expansion trenches T3 may be greater than widths of lower portions of the through holes 131 .

일 실시예에 있어서, 제 1 및 제 3 확장 트렌치들(T1, T3)은 서로 맞닿아, 서로 물리적으로 연결될 수 있다. 즉, 서로 맞닿은 제 1 및 제 3 확장 트렌치들(T1, T3)은 하나의 트렌치로 구성될 수 있다. 제 2 확장 트렌치(T2)는 제 1 및 제 3 확장 트렌치들(T1, T3)과 이격되나, 관통홀들(131)을 통해 제 1 및 제 3 확장 트렌치들(T1, T3)과 연결될 수 있다. 다른 실시예에 있어서, 도면에 도시하지 않았지만, 제 1 내지 제 3 확장 트렌치들(T1, T2, T3)은 서로 이격되나, 관통홀들(131)을 통해 서로 물리적으로 연결될 수 있다. In one embodiment, the first and third extension trenches T1 and T3 may contact each other and be physically connected to each other. That is, the first and third extension trenches T1 and T3 contacting each other may be configured as one trench. The second extension trench T2 is spaced apart from the first and third extension trenches T1 and T3, but may be connected to the first and third extension trenches T1 and T3 through through-holes 131. . In another embodiment, although not shown in the figure, the first to third expansion trenches T1 , T2 , and T3 are spaced apart from each other, but may be physically connected to each other through through holes 131 .

언더필 수지막(400)은 제 1 확장 트렌치(T1), 제 2 확장 트렌치(T2), 및 제 3 확장 트렌치들(T3) 내를 채울 수 있다. 언더필 수지막(400)은 제 1 확장 트렌치(T1)의 측벽들 및 바닥면, 제 2 확장 트렌치(T2)의 측벽들과 바닥면, 및 제 3 확장 트렌치들(T3)의 측벽들 및 바닥면과 접촉할 수 있다. The underfill resin layer 400 may fill the first extension trench T1 , the second extension trench T2 , and the third extension trenches T3 . The underfill resin film 400 is formed on the sidewalls and bottom surface of the first extended trench T1, the sidewalls and bottom surface of the second extended trench T2, and the sidewalls and bottom surface of the third extended trenches T3. can come into contact with

도 4a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 4b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 4a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.4A is a plan view illustrating a semiconductor package according to an embodiment of the present invention. FIG. 4B is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, taken along the line II' of FIG. 4A. For conciseness of description, the same reference numerals are used for the same elements described in the semiconductor package according to the embodiment of the present invention, and duplicate descriptions will be omitted.

도 4a 및 도 4b를 참조하면, 인터포저 기판(200)은 인터포저 기판(200)의 하면으로부터 돌출된 돌출부들(210)을 포함할 수 있다. 예를 들어, 돌출부들(210)은 인터포저 기판(200)의 일부일 수 있다. 돌출부들(210)은 인터포저 기판(200)의 하면으로부터 언더필 수지막(400) 내로 연장하여, 하부 반도체 칩(110)의 상면들과 접촉할 수 있다. 예를 들어, 돌출부들(210)은 인터포저 기판(200)의 하면으로부터 언더필 수지막(400) 내로 연장하며, 하부 반도체 칩(110)과 하부 몰딩막(130) 사이의 계면 상에 배치될 수 있다. 돌출부들(210)은 하부 반도체 칩(110)의 상면 일부분들 및 몰딩막(130)의 제 1 영역(R1)의 상면 일부분들과 접촉할 수 있다. 돌출부들(210)은 서로 이격될 수 있다. 돌출부들(210)은 하부 패키지(100)와 인터포저 기판(200) 사이의 간격을 확보하는 기능을 할 수 있다. 돌출부들(210)은 인터포저 기판(200)에 포함된 적층막들 중 최하층의 막과 동일한 물질을 포함할 수 있다. 예를 들어, 돌출부들(210)은 절연 물질(예를 들어, 포토 솔더 레지스트(Photo Solder Resist; PSR)을 포함할 수 있다.Referring to FIGS. 4A and 4B , the interposer substrate 200 may include protrusions 210 protruding from the lower surface of the interposer substrate 200 . For example, the protrusions 210 may be part of the interposer substrate 200 . The protrusions 210 may extend from the lower surface of the interposer substrate 200 into the underfill resin layer 400 and contact upper surfaces of the lower semiconductor chip 110 . For example, the protrusions 210 extend from the lower surface of the interposer substrate 200 into the underfill resin film 400 and may be disposed on an interface between the lower semiconductor chip 110 and the lower molding film 130 . there is. The protrusions 210 may contact portions of the top surface of the lower semiconductor chip 110 and portions of the top surface of the first region R1 of the molding layer 130 . The protrusions 210 may be spaced apart from each other. The protrusions 210 may function to secure a gap between the lower package 100 and the interposer substrate 200 . The protrusions 210 may include the same material as a lowermost layer among stacked films included in the interposer substrate 200 . For example, the protrusions 210 may include an insulating material (eg, photo solder resist (PSR)).

도 4c는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 4a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.FIG. 4C is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, taken along the line II' of FIG. 4A. For conciseness of description, the same reference numerals are used for the same elements described in the semiconductor package according to the embodiment of the present invention, and duplicate descriptions will be omitted.

도 4c를 참조하면, 지지 패턴들(SP)이 하부 패키지(100)와 인터포저 기판(200) 사이에 배치될 수 있다. 지지 패턴들(SP)은 서로 이격 배치될 수 있다. 지지 패턴들(SP)은 하부 몰딩막(130)과 하부 반도체 칩(110)의 계면 사이에 배치될 수 있다. 지지 패턴들(SP)은 하부 반도체 칩(110)의 상면 일부분들, 하부 몰딩막(130)의 제 1 영역(R1)의 상면 일부분들, 및 인터포저 기판(200)의 하면 일부분들과 접촉할 수 있다. 지지 패턴들(SP)은 하부 패키지(100)와 인터포저 기판(200) 사이의 간격을 확보하는 기능을 할 수 있다. 지지 패턴들(SP)은 예를 들어, 에폭시 계열의 수지 또는 금속 물질(예를 들어, 구리)을 포함할 수 있다. Referring to FIG. 4C , support patterns SP may be disposed between the lower package 100 and the interposer substrate 200 . The support patterns SP may be spaced apart from each other. Support patterns SP may be disposed between the interface of the lower molding layer 130 and the lower semiconductor chip 110 . The support patterns SP may contact portions of the upper surface of the lower semiconductor chip 110 , portions of the upper surface of the first region R1 of the lower molding layer 130 , and portions of the lower surface of the interposer substrate 200 . can The support patterns SP may serve to secure a gap between the lower package 100 and the interposer substrate 200 . The support patterns SP may include, for example, an epoxy-based resin or a metal material (eg, copper).

도 5a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 5b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 5a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.5A is a plan view illustrating a semiconductor package according to an embodiment of the present invention. 5B is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, taken along line II-II′ of FIG. 5A. For conciseness of description, the same reference numerals are used for the same elements described in the semiconductor package according to the embodiment of the present invention, and duplicate descriptions will be omitted.

도 5a 및 도 5b를 참조하면, 하부 몰딩막(130)은 하부 몰딩막(130)의 상면으로부터 돌출된 몰드 지지 패턴들(MSP)을 포함할 수 있다. 몰드 지지 패턴들(MSP)은 하부 몰딩막(130)의 일부에 해당될 수 있다. 몰드 지지 패턴들(MSP)은 제 2 확장 트렌치(T2) 내에 배치될 수 있다. 몰드 지지 패턴들(MSP)은 하부 몰딩막(130)의 코너 영역들(corner regions) 상에 배치될 수 있다. 일부 실시예에 있어서, 인터포저 기판(200)의 하면과 외측면들으로 이루어진 인터포저 기판(200)의 꼭짓점들은 몰드 지지 패턴들(MSP)의 상면들과 수직적으로 중첩될 수 있다. 인터포저 기판(200)이 볼록하게 휘어질 경우, 인터포저 기판(200)의 하면과 외측면들으로 이루어진 인터포저 기판(200)의 꼭짓점들은 몰드 지지 패턴들(MSP)의 상면들에 닿게 되어, 하부 패키지(100)의 단부들와 인터포저 기판(200)의 단부들 사이의 간격을 확보할 수 있다.Referring to FIGS. 5A and 5B , the lower molding layer 130 may include mold support patterns MSP protruding from the upper surface of the lower molding layer 130 . The mold support patterns MSP may correspond to a part of the lower molding layer 130 . The mold support patterns MSP may be disposed in the second extended trench T2. The mold support patterns MSP may be disposed on corner regions of the lower molding layer 130 . In some embodiments, vertices of the interposer substrate 200 formed of lower and outer surfaces of the interposer substrate 200 may vertically overlap upper surfaces of the mold support patterns MSP. When the interposer substrate 200 is convexly bent, vertices of the interposer substrate 200 formed of the lower surface and outer surfaces of the interposer substrate 200 come into contact with the upper surfaces of the mold support patterns MSP, A gap between the ends of the lower package 100 and the ends of the interposer substrate 200 may be secured.

도 6은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.6 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention. For conciseness of description, the same reference numerals are used for the same elements described in the semiconductor package according to the embodiment of the present invention, and duplicate descriptions will be omitted.

도 6을 참조하면, 인터포저 기판(200)은 관통부(230)를 포함할 수 있다. 관통부(230)는 인터포저 기판(200)의 중심부에 배치될 수 있다. 언더필 수지막(400)의 일부는 관통부(230)를 통해 노출될 수 있다. 언더필 수지막(400)은 관통부(230) 를 채울 수 있다. 일 예로, 관통부(230) 내에 배치된 언더필 수지막(400)은 인터포저 기판(200)의 상면 위로 돌출되어, 관통부(230) 내에 배치된 언더필 수지막(400)의 상면은 인터포저 기판(200)의 상면보다 높은 레벨에 위치할 수 있다. Referring to FIG. 6 , the interposer substrate 200 may include a through portion 230 . The penetrating portion 230 may be disposed in the center of the interposer substrate 200 . A portion of the underfill resin layer 400 may be exposed through the through portion 230 . The underfill resin layer 400 may fill the through portion 230 . For example, the underfill resin film 400 disposed in the penetrating portion 230 protrudes onto the upper surface of the interposer substrate 200, and the upper surface of the underfill resin film 400 disposed in the penetrating portion 230 is the interposer substrate. It may be located at a level higher than the upper surface of (200).

도 7은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.7 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention. For conciseness of description, the same reference numerals are used for the same elements described in the semiconductor package according to the embodiment of the present invention, and duplicate descriptions will be omitted.

도 7을 참조하면, 반도체 패키지는 하부 패키지(100), 언더필 수지막(400), 연결 단자들(700), 및 상부 패키지(600)를 포함할 수 있다. Referring to FIG. 7 , the semiconductor package may include a lower package 100 , an underfill resin layer 400 , connection terminals 700 , and an upper package 600 .

연결 단자들(700)은 하부 패키지(100)와 상부 패키지(600) 사이에 배치될 수 있으며, 하부 패키지(100)과 상부 패키지(600) 사이를 전기적으로 연결하는 연결 통로의 기능을 할 수 있다. 연결 단자들(700)은 하부 몰딩막(130)의 관통홀들(131) 내에 제공될 수 있다. 언더필 수지막(400)은 하부 반도체 칩(110)과 상부 기판(601) 사이의 공간, 상부 기판(601)과 하부 몰딩막(130) 사이의 공간, 및 관통홀들(131) 내를 채울 수 있다. 언더필 수지막(400)은 연결 단자들(700)의 측벽들을 감쌀 수 있다. The connection terminals 700 may be disposed between the lower package 100 and the upper package 600, and may function as a connection passage electrically connecting the lower package 100 and the upper package 600. . The connection terminals 700 may be provided in through holes 131 of the lower molding layer 130 . The underfill resin film 400 may fill a space between the lower semiconductor chip 110 and the upper substrate 601, a space between the upper substrate 601 and the lower molding film 130, and the through holes 131. there is. The underfill resin film 400 may cover sidewalls of the connection terminals 700 .

도 8a 내지 도 8d는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.8A to 8D are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 8a를 참조하면, 하부 반도체 칩들(110)이 하부 기판(101)의 상면 상에 실장될 수 있다. 하부 기판(101)은 인쇄회로 기판(Printed Circuit Board; PCB)일 수 있다. 예를 들어, 하부 기판(101)은 복수 층의 절연막들 및 절연막들 사이에 내부 배선들을 포함할 수 있다. 하부 기판(101)은 단위 패키지 영역들(UPR; Unit Pakage Region) 및 스크라이빙 영역(SR; Scribing Region)을 포함할 수 있다. 스크라이빙 영역(SR)은 단위 패키지 영역(UPR) 사이에 위치할 수 있다. 예를 들어, 각 단위 패키지 영역들(UPR)은 스크라이빙 영역(SR)으로 둘러싸일 수 있다. 단위 패키지 영역들(UPR) 각각 상에는 하나의 하부 반도체 칩(110)이 실장될 수 있다. 하부 반도체 칩들(110)은 하부 기판(101)의 단위 패키지 영역(UPR)의 상면 상에 플립칩 본딩으로 실장될 수 있다. 하부 반도체 칩들(110)은 칩 연결부들(103)에 의해 하부 기판(101)의 상면 상에 부착될 수 있다. 즉, 칩 연결부들(103)은 하부 반도체 칩들(110)과 하부 기판(101)의 사이에 형성될 수 있다. 하부 반도체 칩들(110)은 로직 반도체 칩 및/또는 메모리 반도체 칩일 수 있다. 칩 연결부들(103)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다.Referring to FIG. 8A , lower semiconductor chips 110 may be mounted on a top surface of a lower substrate 101 . The lower substrate 101 may be a printed circuit board (PCB). For example, the lower substrate 101 may include a plurality of insulating layers and internal wires between the insulating layers. The lower substrate 101 may include unit package regions (UPR) and scribing regions (SR). The scribing area SR may be located between unit package areas UPR. For example, each unit package area UPR may be surrounded by a scribing area SR. One lower semiconductor chip 110 may be mounted on each of the unit package regions UPR. The lower semiconductor chips 110 may be mounted on the upper surface of the unit package area UPR of the lower substrate 101 by flip chip bonding. The lower semiconductor chips 110 may be attached to the upper surface of the lower substrate 101 by the chip connectors 103 . That is, the chip connection parts 103 may be formed between the lower semiconductor chips 110 and the lower substrate 101 . The lower semiconductor chips 110 may be logic semiconductor chips and/or memory semiconductor chips. The chip connection parts 103 may include, for example, solder balls.

제 1 단자들(141)은 단위 패키지 영역(UPR) 내에서, 하부 반도체 칩들(110)의 양 측들의 하부 기판(101)의 상면 상에 형성될 수 있다. 제 1 단자들(141)은 스크린 프린팅 기술, 잉크젯 기술, 또는 솔더링 기술 등을 이용하여 형성될 수 있다. 예를 들어, 제 1 단자들(141)은 솔더볼(solder ball)을 포함할 수 있다. 제 1 단자들(141)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.The first terminals 141 may be formed on the upper surface of the lower substrate 101 on both sides of the lower semiconductor chips 110 in the unit package area UPR. The first terminals 141 may be formed using a screen printing technique, an inkjet technique, or a soldering technique. For example, the first terminals 141 may include solder balls. The first terminals 141 may include, for example, at least one of tin (Sn), lead (Pb), nickel (Ni), gold (Au), silver (Ag), copper (Cu), and bismuth (Bi). of metals may be included.

하부 몰딩막(130)이 하부 기판(101)의 단위 패키지 영역(UPR) 및 스크라이빙 영역(SR)의 상면 상에 형성될 수 있다. 하부 몰딩막(130)은 하부 반도체 칩들(110)과 하부 기판(101)의 사이의 공간을 채울 수 있고, 제 1 단자들(141) 및 하부 반도체 칩들(110)을 덮을 수 있다. 하부 몰딩막(130)은 몰디드 언더필(Molded UnderFill, MUF) 방식으로 형성될 수 있다. 하부 몰딩막(130)의 상면에 그라이딩(griding) 공정이 추가로 수행하여 하부 몰딩막(130)의 상면을 평탄화할 수 있다. 이 경우, 하부 반도체 칩들(110)의 상면들이 노출될 수 있다. 하부 몰딩막(130)은 EMC(Epoxy Molding Compound), 에폭시 계열의 수지 또는 폴리 이미드를 포함할 수 있다. A lower molding layer 130 may be formed on upper surfaces of the unit package area UPR and the scribe area SR of the lower substrate 101 . The lower molding layer 130 may fill a space between the lower semiconductor chips 110 and the lower substrate 101 and may cover the first terminals 141 and the lower semiconductor chips 110 . The lower molding layer 130 may be formed using a molded underfill (MUF) method. A grinding process may be additionally performed on the upper surface of the lower molding layer 130 to planarize the upper surface of the lower molding layer 130 . In this case, upper surfaces of the lower semiconductor chips 110 may be exposed. The lower molding layer 130 may include EMC (Epoxy Molding Compound), an epoxy-based resin, or polyimide.

1차 레이저 드릴링 공정을 수행하여, 하부 몰딩막(130)에 의해 매립된 제 1 단자들(141)을 노출시킬 수 있다. 이에 따라, 관통홀들(131)이 하부 몰딩막(130) 내에 형성될 수 있다. 제 1 단자들(141)은 관통홀들(131) 내에 제공될 수 있다. The first terminals 141 buried by the lower molding layer 130 may be exposed by performing a first laser drilling process. Accordingly, through holes 131 may be formed in the lower molding layer 130 . The first terminals 141 may be provided in through holes 131 .

관통홀들(131)을 형성한 후에, 하부 몰딩막(130)에 2차 레이저 드릴링 공정을 수행하여, 제 1 및 제 2 확장 트렌치들(T1, T2)을 하부 몰딩막(130) 내에 형성할 수 있다. 제 1 확장 트렌치들(T1) 각각은 각 하부 반도체 칩(110) 및 각 하부 반도체 칩(110)과 가장 인접하는 제 1 단자들(141) 사이에 형성될 수 있다. 제 1 확장 트렌치(T1)는 하부 반도체 칩(110) 및 하부 반도체 칩(110)과 가장 인접하는 제 1 단자들(141) 사이로 연장하여, 하부 반도체 칩(110)을 둘러쌀 수 있다. 제 1 확장 트렌치(T1)는 하부 반도체 칩(110)과 가장 인접하는 제 1 단자들(141)을 노출시키는 관통홀들(131)과 연결될 수 있다. 예를 들어, 제 1 확장 트렌치(T1)와 연결된 관통홀들(131)의 상부들은 확장될 수 있다. 제 1 확장 트렌치(T1)와 연결된 관통홀들(131)의 상부들의 폭들은 관통홀들(131)의 하부들의 폭들보다 클 수 있다. 제 1 확장 트렌치(T1)는 관통홀들(131)의 깊이들보다 얕게 형성될 수 있다. 즉, 제 1 확장 트렌치(T1)의 바닥면은 관통홀들(131)의 바닥면들 보다 높은 레벨에 위치할 수 있다. 실시예에 있어서, 레이저에 의한 하부 반도체 칩들(110)의 손상을 방지하기 위해, 제 1 확장 트렌치들(T1)은 하부 반도체 칩들(110)로부터 일정 거리로 이격되게 형성될 수 있다. 이에 따라, 하부 반도체 칩들(110)의 측벽들은 제 1 확장 트렌치들(T1)에 의해 노출되지 않을 수 있다. After forming the through holes 131 , a second laser drilling process is performed on the lower molding layer 130 to form first and second extension trenches T1 and T2 in the lower molding layer 130 . can Each of the first extension trenches T1 may be formed between each lower semiconductor chip 110 and the first terminals 141 closest to each lower semiconductor chip 110 . The first extension trench T1 may extend between the lower semiconductor chip 110 and the first terminals 141 closest to the lower semiconductor chip 110 to surround the lower semiconductor chip 110 . The first extension trench T1 may be connected to the through holes 131 exposing the first terminals 141 closest to the lower semiconductor chip 110 . For example, upper portions of the through holes 131 connected to the first extension trench T1 may be expanded. Widths of upper portions of the through holes 131 connected to the first expansion trench T1 may be greater than widths of lower portions of the through holes 131 . The first expansion trench T1 may be formed shallower than the depths of the through holes 131 . That is, the bottom surface of the first expansion trench T1 may be located at a higher level than the bottom surfaces of the through holes 131 . In an embodiment, to prevent damage to the lower semiconductor chips 110 by a laser, the first extension trenches T1 may be formed to be spaced apart from the lower semiconductor chips 110 by a predetermined distance. Accordingly, sidewalls of the lower semiconductor chips 110 may not be exposed by the first extension trenches T1.

제 2 확장 트렌치들(T2) 각각은 하부 기판(101)의 스크라이빙 영역(SR) 및 스크라이빙 영역(SR)과 가장 인접하는 제 1 단자들(141) 사이에 형성될 수 있다. 예를 들어, 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 가장자리 영역에 형성될 수 있다. 제 2 확장 트렌치(T2)는 스크라이빙 영역(SR)과 가장 인접하는 제 1 단자들(141)을 노출시키는 관통홀들(131)과 연결될 수 있다. 예를 들어, 제 2 확장 트렌치(T2)와 연결된 관통홀들(131) 각각의 상부들은 확장될 수 있다. 제 2 확장 트렌치(T2)와 연결된 관통홀들(131)의 상부들의 폭들은 관통홀들(131)의 하부들의 폭들보다 클 수 있다. 제 2 확장 트렌치(T2)는 관통홀들(131)의 깊이들보다 얕게 형성될 수 있다. 즉, 제 2 확장 트렌치(T2)의 바닥면은 관통홀들(131)의 바닥면들 보다 높은 레벨에 위치할 수 있다. Each of the second extension trenches T2 may be formed between the scribing region SR of the lower substrate 101 and the first terminals 141 closest to the scribing region SR. For example, the second extension trench T2 may be formed in an edge region of the lower molding layer 130 . The second extension trench T2 may be connected to through-holes 131 exposing the first terminals 141 closest to the scribing region SR. For example, upper portions of each of the through holes 131 connected to the second extension trench T2 may be expanded. Widths of upper portions of the through holes 131 connected to the second expansion trench T2 may be greater than widths of lower portions of the through holes 131 . The depths of the second expansion trench T2 may be shallower than the depths of the through holes 131 . That is, the bottom surface of the second expansion trench T2 may be located at a higher level than the bottom surfaces of the through holes 131 .

도 8b를 참조하면, 인터포저 기판들(200)이 하부 기판(101)의 단위 패키지 영역(UPR) 상에 적층될 수 있다. 인터포저 기판들(200)은 서로 분리되어, 하부 기판(101)의 단위 패키지 영역(UPR) 상에 적층될 수 있다. 인터포저 기판들(200)은 절연막들, 금속 배선들, 및 제 2 단자들(220)을 포함할 수 있다. 예를 들어, 인터포저 기판(200)은 절연막들 및 금속 배선들이 교대로 적층된 구조일 수 있고, 제 2 단자들(220)은 인터포저 기판(200)의 하면 상에 배치되어, 인터포저 기판(200)의 금속 배선들과 전기적으로 연결될 수 있다. 제 2 단자들(220)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.Referring to FIG. 8B , interposer substrates 200 may be stacked on the unit package area UPR of the lower substrate 101 . The interposer substrates 200 may be separated from each other and stacked on the unit package area UPR of the lower substrate 101 . The interposer substrates 200 may include insulating films, metal wires, and second terminals 220 . For example, the interposer substrate 200 may have a structure in which insulating films and metal wires are alternately stacked, and the second terminals 220 are disposed on the lower surface of the interposer substrate 200 to form an interposer substrate. It may be electrically connected to the metal wires of (200). The second terminals 220 may include, for example, at least one of tin (Sn), lead (Pb), nickel (Ni), gold (Au), silver (Ag), copper (Cu), and bismuth (Bi). of metals may be included.

인터포저 기판들(200)을 하부 기판(101)의 단위 패키지 영역(UPR) 상에 적층하는 것은 제 2 단자들(220)의 표면들에 플럭스제를 묻히는 것 및 인터포저 기판(200)의 제 2 단자들(220)을 제 1 단자들(141)에 대응되도록 위치시키는 것을 포함할 수 있다. 제 2 단자들(220)은 제 1 단자들(141)과 접촉할 수 있다. 플럭스제는 후속 공정에서 진행되는 제 1 및 제 2 단자들(220)에 대한 리플로우 공정 시, 제 1 및 제 2 단자들(141, 220)의 일체화를 용이하기 하기 위해, 제 1 및 제 2 단자들(141, 220)의 표면들에 형성된 산화막을 제거하는 기능을 할 수 있다.Stacking the interposer substrates 200 on the unit package area UPR of the lower substrate 101 includes coating the surfaces of the second terminals 220 with a flux agent, and the interposer substrate 200 is coated with a flux agent. This may include positioning the second terminals 220 to correspond to the first terminals 141 . The second terminals 220 may contact the first terminals 141 . In order to facilitate the integration of the first and second terminals 141 and 220 during a reflow process for the first and second terminals 220 performed in a subsequent process, the flux agent is first and second It can function to remove the oxide film formed on the surfaces of the terminals 141 and 220.

도 8c를 참조하면, 리플로우 공정을 수행하여 하부 연결 단자들(300)을 형성할 수 있다. 리플로우 공정은 제 1 단자들(141) 및 제 2 단자들(220)을 용융시켜 제 1 단자들(141) 및 제 2 단자들(220)을 하나의 연결 단자로 일체화시키는 것을 포함할 수 있다.Referring to FIG. 8C , the lower connection terminals 300 may be formed by performing a reflow process. The reflow process may include melting the first terminals 141 and the second terminals 220 to integrate the first terminals 141 and the second terminals 220 into one connection terminal. .

언더필 수지막(400)이 하부 기판(101)과 각 인터포저 기판들(200) 사이의 공간 내에 형성될 수 있다. 언더필 수지막(400)을 형성하는 것은, 노즐(N)을 인터포저 기판(200)의 일 측면에 위치시키는 것, 노즐(N)로부터 제공된 언더필 수지액(미도시)을 인터포저 기판(200)과 하부 기판(101) 사이의 공간 내에 채우는 것, 및 언더필 수지액을 경화시키는 것을 포함할 수 있다. 언더필 수지막(400)은 하부 반도체 칩(110)과 인터포저 기판(200) 사이의 공간, 제 1 확장 트렌치들(T1), 하부 몰딩막(130)과 인터포저 기판(200) 사이의 공간, 관통홀들(131), 및 제 2 확장 트렌치들(T2) 내에 형성될 수 있다. 언더필 수지막(400)은 하부 연결 단자들(300)의 측벽들을 감싸며 형성될 수 있다. 일 실시예에 있어서, 언더필 수지막(400)은 에폭시 계열의 수지, 벤조사이클로부틴 또는 폴리이미드를 포함할 수 있다. 언더필 수지막(400)은 실리카 필러를 더 포함할 수 있다. 다른 실시예에 있어서, 언더필 수지막(400)은 접착제 및 플럭스(flux)를 포함할 수 있다. 플럭스는 산화막 제거제를 포함할 수 있다. 다른 실시예에 있어서, 언더필 수지막(400)은 실리카 필러 또는 플럭스를 포함할 수 있다. 다른 실시예에 있어서, 언더필 수지막(400)은 비전도성 페이서트를 포함할 수 있다.An underfill resin layer 400 may be formed in a space between the lower substrate 101 and each of the interposer substrates 200 . To form the underfill resin film 400, the nozzle N is placed on one side of the interposer substrate 200, and the underfill resin liquid (not shown) provided from the nozzle N is applied to the interposer substrate 200. and filling the space between the lower substrate 101 and curing the underfill resin liquid. The underfill resin film 400 may include a space between the lower semiconductor chip 110 and the interposer substrate 200, a space between the first extension trenches T1, a space between the lower molding film 130 and the interposer substrate 200, It may be formed in the through holes 131 and the second expansion trenches T2. The underfill resin film 400 may be formed to surround sidewalls of the lower connection terminals 300 . In one embodiment, the underfill resin layer 400 may include an epoxy-based resin, benzocyclobutyne, or polyimide. The underfill resin layer 400 may further include a silica filler. In another embodiment, the underfill resin film 400 may include an adhesive and a flux. The flux may contain an oxide film remover. In another embodiment, the underfill resin layer 400 may include a silica filler or flux. In another embodiment, the underfill resin layer 400 may include a non-conductive facet.

실시예에 있어서, 제 2 확장 트렌치들(T2)이 형성됨에 따라, 인터포저 기판(200)의 단부들과 하부 몰딩막(130)의 단부들 공간이 확장되어, 언더필 수지액이 인터포저 기판(200)과 하부 몰딩막(130) 사이의 공간으로 용이하게 주입될 수 있다. 또한, 제 1 및 제 2 확장 트렌치들(T1, T2)에 의해 관통홀들(131)의 상부들의 폭이 확장되어, 관통홀들(131) 내로 언더필 수지액이 용이하게 주입될 수 있다. 한편, 제 2 확장 트렌치들(T2)은 댐(dam) 역할을 수행하여, 언더필 수지액이 인터포저 기판(200)의 측면들 및/또는 상면 상으로 오버 플로우(over flow) 되는 것을 방지할 수 있다. In the embodiment, as the second extended trenches T2 are formed, a space between the ends of the interposer substrate 200 and the ends of the lower molding layer 130 is expanded, so that the underfill resin liquid is applied to the interposer substrate ( 200) and the lower molding layer 130 can be easily injected into the space. In addition, the upper portions of the through holes 131 are widened by the first and second expansion trenches T1 and T2 so that the underfill resin liquid can be easily injected into the through holes 131 . Meanwhile, the second expansion trenches T2 may serve as a dam to prevent the underfill resin liquid from overflowing onto the side surfaces and/or the top surface of the interposer substrate 200. there is.

도 8d를 참조하면, 외부 단자들(150)이 하부 기판(101)의 하면들 상에 형성될 수 있다. 외부 단자들(150)은 솔더링 공정으로 형성될 수 있다. 외부 단자들(150)은 예를 들어, 솔더볼(Solder ball)을 포함할 수 있다.Referring to FIG. 8D , external terminals 150 may be formed on lower surfaces of the lower substrate 101 . The external terminals 150 may be formed through a soldering process. The external terminals 150 may include, for example, solder balls.

하부 기판(101)의 스크라이빙 영역(SR)을 따라 절단 공정을 진행하여, 하부 기판(101) 및 하부 몰딩막(130)을 절단할 수 있다. 따라서, 서로 연결된 복수 개의 하부 패키지들을 하나의 인터포저 기판(200)이 적층된 단위 하부 패키지(100)로 분리할 수 있다. The lower substrate 101 and the lower molding layer 130 may be cut by performing a cutting process along the scribing region SR of the lower substrate 101 . Accordingly, a plurality of lower packages connected to each other may be separated into unit lower packages 100 in which one interposer substrate 200 is stacked.

다시 도 2를 참조하면, 상부 패키지(600)가 인터포저 기판(200) 상에 적층될 수 있다. 상부 패키지(600)은 상부 기판(601), 상부 기판(601) 상에 실장된 상부 반도체 칩들(610), 상부 기판(601)과 상부 반도체 칩들(610)을 연결하는 본딩 와이어들(620), 및 상부 반도체 칩들(610)을 덮는 상부 몰딩막(630)을 포함할 수 있다. 상부 연결 단자들(500)이 상부 패키지(600)와 인터포저 기판(200) 사이에 형성될 수 있다. 상부 연결 단자들(500)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다.Referring back to FIG. 2 , an upper package 600 may be stacked on the interposer substrate 200 . The upper package 600 includes an upper substrate 601, upper semiconductor chips 610 mounted on the upper substrate 601, bonding wires 620 connecting the upper substrate 601 and the upper semiconductor chips 610, and an upper molding layer 630 covering the upper semiconductor chips 610 . Upper connection terminals 500 may be formed between the upper package 600 and the interposer substrate 200 . The upper connection terminals 500 may include, for example, solder balls.

도 9a 내지 도 9c는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.9A to 9C are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention. For conciseness of description, the same reference numerals are used for the same elements described in the semiconductor package according to the embodiment of the present invention, and duplicate descriptions will be omitted.

도 9a를 참조하면, 인터포저 기판(200)을 준비한다. 인터포저 기판(200)은 절연막들, 금속 배선들, 및 제 2 단자들(220)을 포함할 수 있다. 제 2 단자들(220)은 인터포저 기판(200)의 하면 상에 부착될 수 있다. 인터포저 기판(200)은 단위 기판 영역들(USR; Unit Substrate Region) 및 스크라이빙 영역(SR'; Scribing Region)을 포함할 수 있다. 스크라이빙 영역(SR')은 단위 기판 영역들(USR) 사이에 위치할 있다. 예를 들어, 각 단위 기판 영역들(USR)은 스크라이빙 영역(SR')으로 둘러싸일 수 있다.Referring to FIG. 9A , an interposer substrate 200 is prepared. The interposer substrate 200 may include insulating films, metal wires, and second terminals 220 . The second terminals 220 may be attached to the lower surface of the interposer substrate 200 . The interposer substrate 200 may include unit substrate regions (USR) and scribing regions (SR'). The scribing area SR' may be positioned between the unit substrate areas USR. For example, each of the unit substrate regions USR may be surrounded by a scribing region SR′.

도 9b를 참조하면, 하부 패키지(100)가 인터포저 기판(200)의 단위 기판 영역들(USR) 각각 상에 적층될 수 있다. 복수 개의 하부 패키지(100)는 서로 이격되어 인터포저 기판(200) 상에 적층될 수 있다. 하부 패키지(100)은 하부 기판(101), 하부 기판(101)의 상면 상에 실장된 하부 반도체 칩(110), 하부 반도체 칩(110)의 측면들 상에 배치되며, 하부 기판(101)과 하부 반도체 칩(110) 사이의 공간을 채우는 하부 몰딩막(130), 및 제 1 단자들(141, 도 8b 참조)을 포함할 수 있다. 하부 몰딩막(130)은 제 1 단자들(141)을 노출시키는 관통홀들(131)과 제 1 및 제 2 확장 트렌치들(T1, T2)을 포함할 수 있다. 하부 패키지(100)를 인터포저 기판(200) 상에 적층하는 것은 하부 패키지(100)의 제 1 단자들(141)을 인터포저 기판(200)의 제 2 단자들(220)에 대응되도록 위치시키는 것, 및 제 1 및 제 2 단자들(141, 220)을 일체화시키기 위한 리플로우 공정을 수행하여 하부 연결 단자들(300)을 형성하는 것을 포함할 수 있다. Referring to FIG. 9B , the lower package 100 may be stacked on each of the unit substrate regions USR of the interposer substrate 200 . The plurality of lower packages 100 may be spaced apart from each other and stacked on the interposer substrate 200 . The lower package 100 is disposed on a lower substrate 101, a lower semiconductor chip 110 mounted on a top surface of the lower substrate 101, and side surfaces of the lower semiconductor chip 110, and It may include a lower molding layer 130 filling a space between the lower semiconductor chips 110 and first terminals 141 (see FIG. 8B ). The lower molding layer 130 may include through holes 131 exposing the first terminals 141 and first and second expansion trenches T1 and T2 . Stacking the lower package 100 on the interposer substrate 200 involves positioning the first terminals 141 of the lower package 100 to correspond to the second terminals 220 of the interposer substrate 200. and forming the lower connection terminals 300 by performing a reflow process for integrating the first and second terminals 141 and 220 .

언더필 수지막(400)이 인터포저 기판(200)과 하부 패키지(100) 사이의 공간 내에 형성될 수 있다. 언더필 수지막(400)은 하부 반도체 칩(110)과 인터포저 기판(200) 사이의 공간, 제 1 확장 트렌치(T1), 하부 몰딩막(130)과 인터포저 기판(200) 사이의 공간, 관통홀들(131), 및 제 2 확장 트렌치(T2) 내를 채워 형성될 수 있다. 언더필 수지막(400)은 하부 연결 단자들(300)의 측벽들을 감싸며 형성될 수 있다.An underfill resin layer 400 may be formed in a space between the interposer substrate 200 and the lower package 100 . The underfill resin film 400 may be formed through a space between the lower semiconductor chip 110 and the interposer substrate 200, a space between the first extension trench T1, a space between the lower molding film 130 and the interposer substrate 200, and a through hole. The holes 131 and the second extension trench T2 may be filled and formed. The underfill resin film 400 may be formed to surround sidewalls of the lower connection terminals 300 .

도 9c를 참조하면, 외부 단자들(150)이 하부 기판(101)의 하면 상에 형성될 수 있다. 그리고, 인터포저 기판(200)의 스크라이빙 영역(SR')을 따라 절단 공정을 진행하여, 인터포저 기판(200)은 복수 개로 분리될 수 있다. 따라서, 하나의 하부 패키지(100)과 적층된 단위 인터포저 기판(200)이 형성될 수 있다.Referring to FIG. 9C , external terminals 150 may be formed on the lower surface of the lower substrate 101 . Then, by performing a cutting process along the scribing region SR' of the interposer substrate 200, the interposer substrate 200 may be separated into a plurality of pieces. Accordingly, a unit interposer substrate 200 stacked with one lower package 100 may be formed.

다시 도 2b를 참조하면, 상부 패키지(600)가 인터포저 기판(200) 상에 적층될 수 있다.Referring back to FIG. 2B , the upper package 600 may be stacked on the interposer substrate 200 .

도 10a 및 도 10b는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.10A and 10B are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention. For conciseness of description, the same reference numerals are used for the same elements described in the semiconductor package according to the embodiment of the present invention, and duplicate descriptions will be omitted.

도 10a를 참조하면, 하부 몰딩막(130)에 관통홀들(131), 및 제 1 및 제 2 확장 트렌치들(T1, T2)을 형성한 후에, 접착막(800)을 하부 몰딩막(130) 상에 형성할 수 있다. 접착막(800)은 하부 기판(101)의 단위 패키지 영역들(UPR; Unit Package Region) 각각 상에 형성될 수 있다. 접착막(800)은 액체 또는 고체 형상일 수 있다. 접착막(800) 은 예를 들어, 접착제 및 플럭스(flux)를 포함할 수 있다. 플럭스는 산화막 제거제를 포함할 수 있다. 도면에서는, 접착막(800)이 하부 몰딩막(130)의 상면 및 하부 반도체 칩(110)의 상면 상에 국부적으로 형성된 것으로 도시하였으나, 이에 한정하지 않으며, 접착막(800)은 관통홀들(131), 및 제 1 및 제 2 확장 트렌치들(T1, T2) 내를 채울 수 있다.Referring to FIG. 10A , after forming through holes 131 and first and second expansion trenches T1 and T2 in the lower molding film 130, an adhesive film 800 is applied to the lower molding film 130. ) can be formed on The adhesive film 800 may be formed on each unit package region (UPR) of the lower substrate 101 . The adhesive film 800 may be in a liquid or solid form. The adhesive film 800 may include, for example, an adhesive and a flux. The flux may contain an oxide film remover. In the drawing, the adhesive film 800 is shown as being locally formed on the upper surface of the lower molding film 130 and the upper surface of the lower semiconductor chip 110, but is not limited thereto, and the adhesive film 800 has through holes ( 131), and the first and second extension trenches T1 and T2 may be filled.

도 10b를 참조하면, 인터포저 기판(200)이 하부 기판(101)의 단위 패키지 영역(UPR) 상에 각각 적층될 수 있다. 인터포저 기판(200)을 하부 기판(101)의 단위 패키지 영역(UPR) 상에 적층하는 것은 인터포저 기판(200)의 제 2 단자들(220, 도 8b 참조)을 제 1 단자들(141, 도 8b 참조)에 위치시키는 것 및 제 1 및 제 2 단자들(141, 220)을 일체화시키기 위한 리플로우 공정을 수행하여 하부 연결 단자들(300)을 형성하는 것을 포함할 수 있다. 인터포저 기판(200)의 제 2 단자들(220, 도 8b 참조)을 제 1 단자들(141, 도 8b 참조)에 위치시킬 때, 접착막(800)은 하부 반도체 칩(110)과 인터포저 기판(200) 사이의 공간, 하부 몰딩막(130)과 인터포저 기판(200) 사이의 공간, 관통홀들(131), 및 제 1 및 제 2 확장 트렌치들(T1, T2) 내를 채울 수 있다. 접착막(800)은 하부 연결 단자들(300)의 측벽들을 덮을 수 있다. 일 실시예에 있어서, 접착막(800)이 플럭스제를 포함하고 있기 때문에, 제 1 단자들(141)의 표면들에 플럭스제를 묻히는 공정은 생략될 수 있다. Referring to FIG. 10B , the interposer substrate 200 may be stacked on the unit package area UPR of the lower substrate 101 , respectively. When the interposer substrate 200 is stacked on the unit package area UPR of the lower substrate 101, the second terminals 220 (see FIG. 8B) of the interposer substrate 200 are connected to the first terminals 141, 8B) and forming the lower connection terminals 300 by performing a reflow process to integrate the first and second terminals 141 and 220. When the second terminals 220 (see FIG. 8B) of the interposer substrate 200 are positioned on the first terminals 141 (see FIG. 8B), the adhesive film 800 is applied to the lower semiconductor chip 110 and the interposer. The space between the substrates 200, the space between the lower molding layer 130 and the interposer substrate 200, the through holes 131, and the first and second expansion trenches T1 and T2 may be filled. there is. The adhesive layer 800 may cover sidewalls of the lower connection terminals 300 . In one embodiment, since the adhesive film 800 includes the flux agent, a process of applying the flux agent to the surfaces of the first terminals 141 may be omitted.

리플로우 이후의 공정은 도 8d를 참조하여 설명한 공정과 동일하므로, 생략하도록 한다.Since the process after reflow is the same as the process described with reference to FIG. 8D, it will be omitted.

도 11은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.11 is cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention. For conciseness of description, the same reference numerals are used for the same elements described in the semiconductor package according to the embodiment of the present invention, and duplicate descriptions will be omitted.

도 11을 참조하면, 인터포저 기판(200)이 하부 기판(101)의 단위 패키지 영역들(UPR; Unit Package Region) 각각 상에 적층될 수 있다. 인터포저 기판(200)의 하면 상에 부착된 제 2 단자들(220)이 제 1 단자들(141)에 대응되도록 위치할 수 있다. 일 실시예에 있어서, 인터포저 기판(200)의 폭은 하부 기판(101)의 단위 패키지 영역(UPR)의 폭보다 클 수 있다. 예를 들어, 인터포저 기판(200)의 외 측면들은 하부 기판(101)의 스크라이빙 영역(SR; Scribing Region) 상에 배치된 하부 몰딩막(130)의 상면 상에 배치될 수 있다. 따라서, 단위 하부 패키지로 분리하기 위한 절단 공정 시, 하부 기판(101)의 단위 패키지 영역(UPR)의 외 측면들과 인터포저 기판(200)의 외 측면들이 정렬되도록 인터포저 기판(200) 및 하부 기판(101)을 절단할 수 있다. 또한, 언더필 수지액(미도시)이 인터포저 기판(200)의 상면 상으로 오버 플로우(overflow) 되어, 언더필 수지막의 일부가 인터포저 기판(200)의 단부들의 상면 상에 형성될 수 있다. 이 경우, 하부 기판(101)의 스크라이빙 영역(SR)에 위치하고 있는 인터포저 기판(200)의 단부들은 절단 공정 시 제거되기 때문에, 인터포저 기판(200)의 단부들의 상면 상에 형성된 언더필 수지막은 제거될 수 있다.Referring to FIG. 11 , an interposer substrate 200 may be stacked on each unit package region (UPR) of the lower substrate 101 . The second terminals 220 attached to the lower surface of the interposer substrate 200 may be positioned to correspond to the first terminals 141 . In one embodiment, the width of the interposer substrate 200 may be greater than the width of the unit package area UPR of the lower substrate 101 . For example, outer side surfaces of the interposer substrate 200 may be disposed on a top surface of a lower molding layer 130 disposed on a scribing region (SR) of the lower substrate 101 . Therefore, during a cutting process for separating into unit lower packages, the interposer substrate 200 and the lower part are aligned so that the outer side surfaces of the unit package area UPR of the lower substrate 101 and the outer side surface of the interposer substrate 200 are aligned. The substrate 101 may be cut. Also, an underfill resin liquid (not shown) may overflow onto the top surface of the interposer substrate 200 , so that a portion of the underfill resin film may be formed on the top surface of end portions of the interposer substrate 200 . In this case, since the ends of the interposer substrate 200 located in the scribing region SR of the lower substrate 101 are removed during the cutting process, the underfill resin formed on the upper surface of the ends of the interposer substrate 200 The membrane may be removed.

인터포저 기판(200)을 하부 기판(101) 상에 적층하는 공정 이후의 후속 공정은 도 8c 및 도 8d를 참조하여 설명한 공정들과 동일하므로, 생략하도록 한다.Subsequent processes after the process of stacking the interposer substrate 200 on the lower substrate 101 are the same as the processes described with reference to FIGS. 8C and 8D, so they are omitted.

도 12는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.12 is a cross-sectional view illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention. For conciseness of description, the same reference numerals are used for the same elements described in the semiconductor package according to the exemplary embodiment of the present invention, and overlapping descriptions will be omitted.

도 12를 참조하면, 하부 연결 단자들(300)을 형성하기 위한 리플로우 공정을 진행한 후에, 언더필 수지막(400)을 하부 기판(101)과 인터포저 기판(200) 사이의 공간 내에 형성될 수 있다. 인터포저 기판(200)은 인터포저 기판(200)의 중심부에 형성된 관통부(230)을 포함할 수 있다. 언더필 수지막(400)을 형성하는 것은 노즐(N)을 인터포저 기판(200)의 관통부(230)에 위치시키는 것, 관통부(230)을 통해 노즐(N)로부터 제공된 언더필 수지액(미도시)을 인터포저 기판(200)과 하부 기판(101) 사이의 공간 내에 채우는 것, 및 언더필 수지액을 경화시키는 것을 포함할 수 있다. 언더필 수지막(400)은 인터포저 기판(200)의 관통부(230) 내를 채울 수 있다. 인터포저 기판(200)은 관통부(230)로 언더필 수지액을 주입함으로써, 인터포저 기판(200)의 중심부와 하부 반도체 칩(110) 사이의 협소한 공간을 보다 용이하게 채울 수 있다. Referring to FIG. 12 , after a reflow process for forming the lower connection terminals 300 is performed, an underfill resin film 400 is formed in a space between the lower substrate 101 and the interposer substrate 200. can The interposer substrate 200 may include a through portion 230 formed in the center of the interposer substrate 200 . Forming the underfill resin film 400 is to position the nozzle N in the through portion 230 of the interposer substrate 200, and the underfill resin liquid provided from the nozzle N through the through portion 230 (not shown). filling the space between the interposer substrate 200 and the lower substrate 101 and curing the underfill resin liquid. The underfill resin layer 400 may fill the through portion 230 of the interposer substrate 200 . In the interposer substrate 200 , a narrow space between the central portion of the interposer substrate 200 and the lower semiconductor chip 110 may be more easily filled by injecting an underfill resin solution into the through portion 230 .

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, those skilled in the art can implement the present invention in other specific forms without changing its technical spirit or essential features. You will understand that there is Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

Claims (22)

제 1 기판 상에 배치된 반도체 칩;
상기 반도체 칩의 측면을 덮고, 관통홀을 갖는 몰딩막;
상기 반도체 칩 상에 배치되는 제 2 기판;
상기 제 1 기판과 상기 제 2 기판 사이에 배치되며, 상기 관통홀 내에 제공되는 연결 단자; 및
상기 반도체 칩과 상기 제 2 기판 사이에서 상기 관통홀 내로 연장되는 언더필 수지막을 포함하고,
상기 제 2 기판은 상기 제 2 기판의 하면으로부터 돌출된 복수의 돌출 패턴들을 포함하되,
상기 돌출 패턴들은 상기 언더필 수지막을 관통하여 상기 반도체 칩의 상면과 접촉하고,
상기 언더필 수지막은 상기 복수의 돌출 패턴들 사이에 제공된 반도체 패키지.
a semiconductor chip disposed on the first substrate;
a molding film covering a side surface of the semiconductor chip and having a through hole;
a second substrate disposed on the semiconductor chip;
a connecting terminal disposed between the first substrate and the second substrate and provided in the through hole; and
An underfill resin film extending into the through hole between the semiconductor chip and the second substrate;
The second substrate includes a plurality of protruding patterns protruding from the lower surface of the second substrate,
The protruding patterns pass through the underfill resin film and contact the upper surface of the semiconductor chip;
The underfill resin film is provided between the plurality of protruding patterns in the semiconductor package.
 제 1 기판 상에 배치된 반도체 칩;
상기 반도체 칩의 측면을 덮고, 복수의 관통홀들을 갖는 몰딩막;
상기 반도체 칩 상에 배치되는 제 2 기판;
상기 제 1 기판과 상기 제 2 기판 사이에 배치되며, 상기 관통홀들 내에 제공되는 복수의 연결 단자들; 및
상기 반도체 칩과 상기 제 2 기판 사이에서 상기 관통홀들 내로 연장되는 언더필 수지막을 포함하고,
상기 몰딩막은 상기 반도체 칩과 상기 연결 단자들 사이에 배치되며, 상기 반도체 칩의 상면으로부터 리세스된 제 1 확장 트렌치를 더 포함하되,
상기 제1 확장 트렌치는 평면적 관점에서 상기 반도체칩의 서로 다른 측벽들 둘러싸며, 상기 반도체칩 및 상기 복수의 연결 단자들 사이에 제공되고, 상기 제 1 확장 트렌치는 상기 복수의 관통홀들과 연결되고,
상기 제1 확장 트렌치의 바닥면은 상기 반도체칩의 상기 상면 및 상기 몰딩막의 상면보다 낮고, 상기 관통홀들의 바닥면들보다 높은 레벨에 제공된 반도체 패키지.
a semiconductor chip disposed on the first substrate;
a molding film covering a side surface of the semiconductor chip and having a plurality of through holes;
a second substrate disposed on the semiconductor chip;
a plurality of connection terminals disposed between the first substrate and the second substrate and provided in the through holes; and
an underfill resin film extending into the through holes between the semiconductor chip and the second substrate;
The molding layer is disposed between the semiconductor chip and the connection terminals and further includes a first extension trench recessed from an upper surface of the semiconductor chip,
The first extension trench surrounds different sidewalls of the semiconductor chip in a plan view, is provided between the semiconductor chip and the plurality of connection terminals, and the first extension trench is connected to the plurality of through holes; ,
A bottom surface of the first extension trench is lower than the top surface of the semiconductor chip and the top surface of the molding layer and is provided at a level higher than bottom surfaces of the through holes.
 제 2 항에 있어서,
상기 언더필 수지막은 상기 제 1 확장 트렌치를 채우는 반도체 패키지.According to claim 2,
The semiconductor package of claim 1 , wherein the underfill resin layer fills the first extended trench. 제 2 항에 있어서,
상기 제 1 확장 트렌치와 상기 반도체 칩 사이에 위치하는 상기 몰딩막의 상기 상면은 상기 반도체 칩의 상기 상면과 동일한 레벨에 위치하는 반도체 패키지.
According to claim 2,
The top surface of the molding layer positioned between the first extension trench and the semiconductor chip is positioned at the same level as the top surface of the semiconductor chip.
 삭제delete 삭제delete 제 1 항에 있어서,
상기 몰딩막은 상기 반도체 칩과 상기 연결 단자들 사이에 위치하는 제 1 영역, 상기 제 1 영역의 일 측의 제 2 영역, 및 상기 제 1 영역과 상기 제 2 영역 사이의 제 3 영역을 포함하되, 상기 연결 단자들은 상기 제 3 영역 내에 배치되고,
제1 확장 트렌치는 상기 몰딩막의 상기 제 1 영역 내에 배치되며, 상기 반도체 칩의 상면으로부터 리세스되고,
상기 몰딩막은 상기 몰딩막의 상기 제 2 영역 내에 배치되고, 상기 반도체 칩의 상기 상면으로부터 리세스된 제 2 확장 트렌치를 더 포함하는 반도체 패키지.According to claim 1,
The molding film includes a first region positioned between the semiconductor chip and the connection terminals, a second region on one side of the first region, and a third region between the first region and the second region, The connection terminals are disposed in the third region,
A first extension trench is disposed in the first region of the molding layer and is recessed from an upper surface of the semiconductor chip;
The molding layer further includes a second extension trench disposed in the second region of the molding layer and recessed from the upper surface of the semiconductor chip. 제 7 항에 있어서,
상기 몰딩막의 상기 제 2 영역의 외측면의 높이는 상기 제 1 기판의 상면으로부터 상기 반도체 칩의 상기 상면까지의 높이보다 작은 반도체 패키지.According to claim 7,
The semiconductor package of claim 1 , wherein a height of an outer surface of the second region of the molding film is smaller than a height from an upper surface of the first substrate to the upper surface of the semiconductor chip. 제 1 기판 상에 배치된 반도체 칩;
상기 반도체칩 상에 배치되고, 서로 옆으로 이격 배치된 복수의 지지 패턴들;
상기 복수의 지지 패턴들 상에 배치된 제2 기판;
상기 제 1 기판과 상기 제 2 기판 사이에 배치되며, 상기 제1 기판 및 상기 제2 기판과 전기적으로 연결되는 연결 단자; 및
상기 제1 기판 및 상기 제2 기판 사이에 제공되고, 상기 연결 단자의 측벽들을 덮는 몰드 구조체를 포함하고,
상기 제 2 기판은 상기 제 2 기판의 하면으로부터 돌출된 복수의 돌출 패턴들을 포함하되,
상기 복수의 돌출 패턴들은 서로 옆으로 이격 배치되고,
상기 복수의 돌출 패턴들은 상기 몰드 구조체를 관통하여 상기 반도체 칩의 상면과 접촉하는 반도체 패키지.
a semiconductor chip disposed on the first substrate;
a plurality of support patterns disposed on the semiconductor chip and spaced apart from each other;
a second substrate disposed on the plurality of support patterns;
a connection terminal disposed between the first substrate and the second substrate and electrically connected to the first substrate and the second substrate; and
a mold structure provided between the first substrate and the second substrate and covering sidewalls of the connection terminal;
The second substrate includes a plurality of protruding patterns protruding from the lower surface of the second substrate,
The plurality of protruding patterns are spaced apart from each other,
The plurality of protruding patterns penetrate the mold structure and contact the upper surface of the semiconductor chip.
 제 1 항에 있어서,
상기 제 2 기판은 관통부를 포함하고,
상기 언더필 수지막은 상기 관통부를 채우는 반도체 패키지.According to claim 1,
The second substrate includes a through portion,
The underfill resin film fills the through portion of the semiconductor package. 제 1 항에 있어서,
상기 연결 단자의 측벽은 상기 관통홀과 이격되고,
상기 언더필 수지막은 상기 관통홀 내에 위치하는 상기 연결 단자의 상기 측벽과 접촉하는 반도체 패키지.According to claim 1,
A sidewall of the connection terminal is spaced apart from the through hole,
The semiconductor package of claim 1 , wherein the underfill resin film contacts the sidewall of the connection terminal positioned in the through hole. 제 1 항에 있어서,
상기 몰딩막은 상기 몰딩막의 상면으로부터 돌출된 몰드 지지 패턴들을 포함하되,
상기 몰드 지지 패턴들은 상기 몰딩막의 코너 영역들(corner regions) 상에 배치되는 반도체 패키지.According to claim 1,
The molding layer includes mold support patterns protruding from an upper surface of the molding layer,
The mold support patterns are disposed on corner regions of the molding layer. 하부 패키지;
상기 하부 패키지 상의 상부 패키지;
상기 하부 패키지와 상기 상부 패키지 사이의 인터포저 기판;
상기 하부 패키지와 상기 인터포저 기판 사이의 언더필 수지막; 및
상기 하부 패키지와 상기 인터포저 기판 사이에 배치되고, 이들 사이를 전기적으로 연결하는 연결 단자들을 포함하되,
상기 하부 패키지는:
기판 상에 배치된 반도체 칩; 및
상기 반도체 칩의 측면을 덮고 복수의 관통홀들을 갖는 몰딩막을 포함하되,
상기 연결 단자들은 상기 관통홀들 내에 제공되고,
상기 언더필 수지막은 상기 관통홀들을 채우고,
제1 확장 트렌치는 평면적 관점에서 상기 반도체칩의 서로 다른 측벽들을 둘러싸며 연장되고,
상기 복수의 관통홀들은 상기 제1 확장 트렌치와 연결되고,
상기 제1 확장 트렌치의 바닥면은 상기 반도체칩의 상면 및 상기 몰딩막의 상면보다 낮은 레벨에 제공되고, 상기 제1 확장 트렌치의 상기 바닥면은 상기 관통홀들의 바닥면들보다 높은 레벨에 제공된 반도체 패키지.
lower package;
an upper package on the lower package;
an interposer substrate between the lower package and the upper package;
an underfill resin layer between the lower package and the interposer substrate; and
Including connection terminals disposed between the lower package and the interposer substrate and electrically connecting therebetween,
The lower package is:
a semiconductor chip disposed on a substrate; and
A molding film covering a side surface of the semiconductor chip and having a plurality of through holes;
The connection terminals are provided in the through holes,
The underfill resin film fills the through holes,
The first extension trench extends while enclosing different sidewalls of the semiconductor chip in a plan view,
The plurality of through holes are connected to the first expansion trench,
The bottom surface of the first extension trench is provided at a level lower than the top surface of the semiconductor chip and the top surface of the molding film, and the bottom surface of the first extension trench is provided at a level higher than the bottom surfaces of the through holes. .
 제 13 항에 있어서,
상기 언더필 수지막은 상기 연결 단자들의 측벽을 덮는 반도체 패키지.
According to claim 13,
The underfill resin film covers sidewalls of the connection terminals of the semiconductor package.
 삭제delete 제 13 항에 있어서,
상기 언더필 수지막은 상기 제 1 확장 트렌치를 채우는 반도체 패키지.
According to claim 13,
The semiconductor package of claim 1 , wherein the underfill resin layer fills the first extended trench.
 삭제delete 제 13 항에 있어서,
상기 제 1 확장 트렌치와 상기 반도체 칩 사이에 위치하는 상기 몰딩막의 상기 상면은 상기 반도체 칩의 상기 상면과 동일한 레벨에 위치하는 반도체 패키지.According to claim 13,
The top surface of the molding layer positioned between the first extension trench and the semiconductor chip is positioned at the same level as the top surface of the semiconductor chip. 제 13 항에 있어서,
상기 인터포저 기판은 상기 인터포저 기판의 하면으로부터 돌출된 복수의 돌출 패턴들을 포함하되,
상기 복수의 돌출 패턴들은 상기 언더필 수지막을 관통하여 상기 반도체 칩의 상면과 접촉하고,
상기 복수의 돌출 패턴들은 서로 옆으로 이격된는 반도체 패키지.
According to claim 13,
The interposer substrate includes a plurality of protruding patterns protruding from the lower surface of the interposer substrate,
The plurality of protruding patterns pass through the underfill resin film and contact the upper surface of the semiconductor chip;
The plurality of protruding patterns are spaced apart from each other in a semiconductor package.
 제 13 항에 있어서,
상기 언더필 수지막은 상기 반도체 칩의 상기 상면 및 상기 인터포저 기판의 하면과 접촉하는 반도체 패키지.
According to claim 13,
The underfill resin film contacts the upper surface of the semiconductor chip and the lower surface of the interposer substrate.
 제 1 기판 상에 배치된 반도체 칩;
상기 반도체칩 상에 배치되고, 서로 옆으로 이격 배치된 복수의 지지 패턴들;
상기 복수의 지지 패턴들 상에 배치된 제2 기판;
상기 제 1 기판과 상기 제 2 기판 사이에 배치되며, 상기 제1 기판 및 상기 제2 기판과 전기적으로 연결되는 연결 단자; 및
상기 제1 기판 및 상기 제2 기판 사이에 제공되고, 상기 연결 단자의 측벽들을 덮는 몰드 구조체를 포함하고,
상기 복수의 지지 패턴들 각각은 반도체칩의 상면의 적어도 일부와 접촉하고,
상기 몰드 구조체는 상기 복수의 지지 패턴들 사이로 연장된 반도체 패키지.
a semiconductor chip disposed on the first substrate;
a plurality of support patterns disposed on the semiconductor chip and spaced apart from each other;
a second substrate disposed on the plurality of support patterns;
a connection terminal disposed between the first substrate and the second substrate and electrically connected to the first substrate and the second substrate; and
a mold structure provided between the first substrate and the second substrate and covering sidewalls of the connection terminal;
Each of the plurality of support patterns contacts at least a portion of an upper surface of a semiconductor chip;
The mold structure extends between the plurality of support patterns.
 제 21항에 있어서,
상기 복수의 지지 패턴들은 에폭시 계열의 수지 또는 금속 물질을 포함하는 반도체 패키지.
According to claim 21,
The plurality of support patterns semiconductor package including an epoxy-based resin or a metal material.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120159118A1 (en) * 2010-12-16 2012-06-21 Wong Shaw Fong Lower IC Package Structure for Coupling with an Upper IC Package to Form a Package-On-Package (PoP) Assembly and PoP Assembly Including Such a Lower IC Package Structure
KR102000678B1 (en) * 2012-10-26 2019-07-16 삼성전자주식회사 Semiconductor device and method of manufacturing the same
KR102198858B1 (en) * 2014-07-24 2021-01-05 삼성전자 주식회사 Semiconductor package stack structure having interposer substrate

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