JP4629912B2 - Method of forming solder bump - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は基板上に設けられた電極パッド上にバンプ電極を形成する方法に関する。
【0002】
【従来の技術】
近年、電子部品実装には、高密度化が要求されているが、さらなる高密度化として、複数の機能を一体化させたシステムLSIが要求されてきた。この要求に答えるべく、単一の半導体素子に複数の機能をもたせようとしたが、製造上の問題点が多く現在実用されていない。これに代わり、それぞれの機能を有する半導体素子を3次元的に実装した半導体装置が注目されている。例えば2つの半導体チップを積層し、この積層体を基板に実装する。このような3次元的な実装形態の半導体装置では、半導体素子と半導体素子との間及び半導体素子と基板との間の接続は従来はほとんどワイヤボンディングによって行われている。このような接続をバンプ電極によって行うことができれば、より高密度で高速化が可能になる。
【0003】
【発明が解決しようとする課題】
しかしながら、バンプ電極を用いて3次元的な実装形態の半導体装置を得るには、個々の半導体素子にバンプ電極を形成し、それから2つの半導体素子をバンプ電極を用いて実装し、こうして得られた積層体をさらなる半導体素子又は基板にバンプ電極を用いて実装することが必要となる。このような3次元的な実装形態は、製造工程数や製造コストのアップにつながってしまう。
【0004】
さらに、バンプ電極の狭ピッチ化に伴い、バンプ電極の高さのバラツキが大きいと、接合不良が発生する確率が高くなる危険性もあり、効率的な方法ではないと思われる。
また、実装上の問題点としては、単一組成のバンプ電極であると、半導体の実装時における荷重のバラツキ等によりバンプ電極同志でショートが発生する可能性がある。特に、この傾向は、共晶組成のはんだバンプ電極の場合に見られることがある。さらに、熱ストレスに脆く、バンプ電極により接合された半導体が剥がれてしまうという問題も抱えている。
【0005】
本発明の目的は、より簡単に且つ確実に3次元的な実装形態の半導体装置を得ることのできるはんだバンプの形成方法を提供することである。
【0006】
【課題を解決するための手段】
本発明によるはんだバンプの形成方法は、複数の群の電極パッドを有する基板の表面を覆う膜を形成する工程と、該膜に各電極パッドに対応し且つ該電極パッドの群毎に大きさの異なる開口部を形成する工程と、該開口部内にはんだペーストを充填し、それからリフローを行うことにより、該開口部内で電極パッドに固定されたバンプ電極を形成する工程と、該膜を除去する工程と、からなり、複数の群の電極パッドは少なくとも第1群の電極パッド及び第2群の電極パッドを含み、nを自然数とするとき、第1群の電極パッド上のバンプ電極の形成はn回のはんだペーストの充填及びリフローにより実施され、第2群の電極パッド上のバンプ電極の形成はn回とは異なる回数のはんだペーストの充填及びリフローにより実施されることを特徴とするものである。
【0007】
この方法によれば、基板上に複数の群のバンプ電極が形成される。例えば、第1の群のバンプ電極は第1の半導体素子を接合するためのものであり、第2の群のバンプ電極は第2の半導体素子を接合するためのものである。このようにして、1つの基板に2つの半導体素子を容易に実装することができる。そして、第2の群のバンプ電極が第1の群のバンプ電極よりも高いと、最初に第1の半導体素子を第1の群のバンプ電極によって基板に実装し、それから第2の半導体素子を第1の半導体素子の上に載せた状態で第2の群のバンプ電極によって基板に実装することができる。さらに、第1の群のバンプ電極と第2の群のバンプ電極とは組成が異なるようにすることもできる。こうすれば、第1の半導体素子の実装と、第2の半導体素子の実装とを温度を変えて行うことができ、製造不良の発生を抑え、コストアップを防止することができる。さらに、各バンプ電極は高融点コアを有する構造とすることもでき、実装時のバンプショートを防止するとともに、実装時もしくは実装後のストレスを緩和する。
【0008】
【発明の実施の形態】
以下本発明の実施例について図面を参照して説明する。
図1は本発明の実施例の半導体装置を示す断面図である。図2は図1の半導体装置を示す略解的平面図である。半導体装置10は、プリント配線基板12と、第1の半導体素子14と、第2の半導体素子16と、第3の半導体素子18とからなる。第1、第2、第3の半導体素子14,16,18はそれぞれに異なった機能を有する。
【0009】
図1及び図2においては、基板としてプリント配線基板12が例示されているが、本発明の基板はプリント配線基板12に限定されるものではない。本明細書で単に基板というときは、プリント配線基板や半導体ウエハなどの狭義の基板ばかりでなく、バンプ電極の形成対象となりうるその他の全てのものを指すものである。
【0010】
プリント配線基板12は、第1群のバンプ電極20と、第2群のバンプ電極22と、第3群のバンプ電極24とを含む。第1群のバンプ電極20はプリント配線基板12の中央部に位置し、最も背が低く、且つ最も面積が小さい。第2群のバンプ電極22は第1群のバンプ電極20の外側に位置し、第1群のバンプ電極20よりも背が高く、且つ面積が大きい。第3群のバンプ電極24は第2群のバンプ電極22の外側に位置し、第2群のバンプ電極22よりも背が高く、且つ面積が大きい。
【0011】
第1の半導体素子14は第1群のバンプ電極20によってプリント配線基板12に実装される。第2の半導体素子16は第1の半導体素子14に載った状態で第2群のバンプ電極22によってプリント配線基板12に実装される。第2の半導体素子18は第2の半導体素子16に載った状態で第3群のバンプ電極24によってプリント配線基板12に実装される。このようにして、3次元的に実装された3つの半導体素子14,16,18からなる半導体装置10を簡単に且つ確実に製造することができる。本実施例では、複数の半導体素子用のバンプ電極が単一基板へ一括して形成されている。
【0012】
図3は本発明の実施例のはんだバンプの形成方法を示す図である。図4は図3のはんだバンプの形成方法の続きの工程を示す図である。図5は図3のはんだバンプの形成方法の続きの工程を示す図である。
図3(A)において、複数の群の電極パッド20A,22A,24Aを有するプリント配線基板12を準備する。第1群の電極パッド20Aは図1の第1群のバンプ電極20に対応する位置に形成されている。第2群の電極パッド22Aは図1の第2群のバンプ電極22に対応する位置に形成されている。第3群の電極パッド24Aは図1の第3群のバンプ電極24に対応する位置に形成されている。第3群の電極パッド24Aの面積は第2群の電極パッド22Aの面積よりも大きく、第2群の電極パッド22Aの面積は第1群の電極パッド20Aの面積よりも大きい。
【0013】
樹脂の膜26が電極パッド20A,22A,24Aを覆うようにプリント配線基板12の表面を覆って形成される。樹脂の膜26は好ましくはレジストからなる。一例においては、樹脂の膜26はプリント配線基板12の表面にラミネートされたドライフィルムレジストからなる。また、樹脂の膜26はプリント配線基板12の表面に塗布されたレジストでもよい。
【0014】
図3(B)において、樹脂の膜26に各電極パッド20A,22A,24Aに対応し且つ該電極パッド20A,22A,24A群毎に大きさの異なる開口部20B,22B,24Bを形成する。開口部20B,22B,24Bは、レジストからなる樹脂の膜26に、露光及び現像により形成される。このとき、2段目に実装される第2の半導体素子16を接合するためのバンプ電極22を形成するための開口部22Bの大きさは、1段目に実装される第1の半導体素子14を接合するためバンプ電極20を形成するための開口部20Aの大きさよりも大きく形成しておく。同様に、3段目に実装される第3の半導体素子18を接合するためのバンプ電極24を形成するための開口部24Bの大きさは、2段目に実装される第2の半導体素子16を接合するためバンプ電極22を形成するための開口部22Aの大きさよりも大きく形成しておく。
【0015】
図3(C)において、樹脂の膜26の表面にバンプ電極となる金属を含むはんだペースト28を供給し、スキージングによりはんだペースト28を開口部20B,22B,24Bに充填する。
図3(D)において、はんだペースト28をリフローし、はんだペースト28中の金属によりバンプ電極20,22,24を形成する。バンプ電極20,22,24は電極パッド20A,22A,24Aにそれぞれ溶着される。その後、はんだペースト28中のフラックス成分は洗浄される。
【0016】
図4(A)において、2段目に実装される第2の半導体素子16を接合するためのバンプ電極22を形成するための開口部22Bに相当する位置にのみ開口部を有するメタルマスク30を被せ、スキージングにより開口部22Bにはんだペースト32を充填する。このはんだペースト32中の金属の融点は、最初に充填されたはんだペースト28中の金属の融点より低い。例えば、1回目に充填されたはんだペースト28中の金属は、Sn:Pb=90〜95:10〜5の合金である。2回目に充填されたはんだペースト32中の金属は、Sn:Ag=99〜95:1〜5の合金である。
【0017】
図4(B)において、メタルマスク30を剥がす。
図4(C)において、はんだペースト32をリフローし、バンプ電極22を再形成する。リフローは、最初に充填されたはんだペースト28中の金属の融点より低く、今回充填されたはんだペースト32中の金属の融点よりも高い温度で加熱することにより実施される。はんだペースト32中の金属が溶融し、前に形成したはんだペースト28中の金属で形成されたバンプ電極20,24及びバンプ電極22の部分(コア)は溶融しない。こうして、高融点のコアを有するバンプ電極22を形成する。バンプ電極22の高さはバンプ電極20の高さよりも高くなる。その後、はんだペースト32中のフラックス成分は洗浄される。
【0018】
さらに、図5(A)において、3段目に実装される第3の半導体素子18を接合するためのバンプ電極24を形成するための開口部24Bに相当する位置にのみ開口部を有するメタルマスク34を被せ、スキージングにより開口部24Bにはんだペースト36を充填する。このはんだペースト36は、2回目に充填されたはんだペースト32中の金属の融点より低い融点を有する金属を含む。例えば、3回目に充填されたはんだペースト36中の金属は、Sn:Pb=60〜70:40〜30の合金である。
【0019】
図5(B)において、メタルマスク34を剥がす。
図5(C)において、はんだペースト36をリフローし、バンプ電極24を再形成する。リフローは、2回目に充填されたはんだペースト32中の金属の融点より低く、今回充填されたはんだペースト36中の金属の融点よりも高い温度で加熱することにより実施される。はんだペースト36中の金属が溶融し、前に形成したはんだペースト28,32中の金属で形成されたバンプ電極20,22及びバンプ電極24のコアは溶融しない。こうして、高融点のコアを有するバンプ電極24を形成する。バンプ電極24の高さはバンプ電極22,20の高さよりも高くなる。その後、はんだペースト32中のフラックス成分は洗浄される。
【0020】
図5(D)において、プリント配線基板12を覆っていた樹脂の膜26を剥離する。これによって、プリント配線基板12は、サイズ、組成、高さの異なる複数のバンプ電極20,22,24を有することになる。
これらのバンプ電極20,22,24の組成に適応した温度で、第1、第2、第3の半導体素子14,16,18をプリント配線基板12にフリップチップ実装することにより、図1及び図2に示された3次元な実装構造の半導体装置10を得ることができる。この場合、第1、第2、第3の半導体素子14,16,18は、バンプ電極20,22,24の融点に合わせて、段階的に実装される。積層実装される上段の半導体素子16,18は、下段の半導体素子14,16に比べ長辺を有している。
【0021】
上記方法により形成されたバンプ電極を用い、チップオンチップパッケージ、システムインパッケージ、及びチップオンチップモジュールとともに、積層実装されたパッケージ及びモジュール化形態の半導体装置を製造することが可能である。
以上説明したように、単一基板上へサイズ、組成、高さの異なるバンプ電極を形成することにより、ベアチップ実装を行うために個々の半導体素子へバンプ電極を形成する工程を省略することができる。バンプ電極を形成する基板の簡略化も可能である。上段に実装される半導体素子用の電極パッド及びバンプ電極のサイズが大きいため、実装ストレスによるバンプ電極と電極パッドの間での剥がれによる電気的な接触不良を防止できる。また、各バンプ電極は、高融点コアを有しているため、実装時のバンプ電極間のショートを防止できるとともに、実装時及び実装後にかかるストレスによるバンプの変移を吸収でき、効果は大きい。
【0022】
また、本実施例では、樹脂の膜26に複数の群に分けられる開口部を形成した後、その開口部にはんだペーストを充填し、リフローによりバンプ電極を形成する。そして、樹脂の膜26の開口部へのはんだペーストの充填は、樹脂の膜26の表面ではんだペーストをスキージングすることにより行う方法と、又はメタルマスクを被せてスキージングにより充填する方法とがある。本実施例では、これらの2つのスキージングを併用している。上記方法により形成されるバンプ電極は、最後の工程で形成されたバンプ電極以外の全てのバンプ電極が、樹脂の膜よりも突出していない。
【0023】
図6は本発明の他の実施例の半導体装置を示す略解的平面図である。半導体装置40は、プリント配線基板42と、第1の半導体素子24と、第2の半導体素子26と、第3の半導体素子28とからなる。第2、第3の半導体素子26,18は互いに同じ機能を有する。プリント配線基板42は、第1群のバンプ電極50と、第2群のバンプ電極52と、第3群のバンプ電極54とを含む。第1群のバンプ電極50はプリント配線基板42の中央部に位置し、最も背が低く、且つ最も面積が小さい。第2、第3群のバンプ電極52,54は第1群のバンプ電極50の外側に互いに対称に位置し、第1群のバンプ電極50よりも背が高く、且つ面積が大きい。第1の半導体素子44は第1群のバンプ電極50によってプリント配線基板42に実装される。第2、第3の半導体素子46,48は第1の半導体素子44に載った状態で第2、第3群のバンプ電極52,54によってプリント配線基板42に実装される。バンプ電極50,52,54はプリント配線基板42に図3から図5を参照して説明したようにして形成される。ただし、第2、第3群のバンプ電極52,54は同時に形成されるので、はんだペーストの充填及びリフローは2回でよい。このように、同一機能又は異なった機能をもった複数の半導体素子を並列的に形成することもできる。
【0024】
図7は本発明の他の実施例の半導体装置を示す略解的平面図である。半導体装置60は、プリント配線基板62と、第1の半導体素子64と、第2の半導体素子66とからなる。プリント配線基板62は、第1群のバンプ電極68と、第2群のバンプ電極70とを含む。第1群のバンプ電極68はプリント配線基板62の中央部に位置し、最も背が低く、且つ最も面積が小さい。第2群のバンプ電極70は第1群のバンプ電極68の外側でプリント配線基板62の対角線上に位置する。第1の半導体素子64は第1群のバンプ電極68によってプリント配線基板62に実装される。第2の半導体素子66は第1の半導体素子64に載った状態で第2群のバンプ電極70によってプリント配線基板62に実装される。バンプ電極68,70はプリント配線基板62に図3から図5を参照して説明したようにして形成される。ただし、はんだペーストの充填及びリフローは2回でよい。このように、基板の面積、スペース、配線の状況に応じて、半導体をあらゆる角度で実装することが可能になる。この積層の実施例は一例であり、2段や3段に限定されるものではない。それ以上の多段実装が可能である。各群のバンプ電極は、2個以上のバンプ電極で構成されており、且つ複数列、ジクザク配列等、あらゆる配置が可能である。
【0025】
【発明の効果】
以上説明したように、本発明によれば、単一の基板へ複数の特徴をもったバンプ電極を形成することにより、積層実装する半導体素子へのバンプ電極形成工程を省略することができる。また、基板上に設けた膜に開口部を設けてバンプ電極を形成することにより、バンプ電極を簡単且つ確実に形成することができる。また、バンプ電極を有する基板の簡略化も可能である。
【図面の簡単な説明】
【図1】本発明の実施例の半導体装置を示す断面図である。
【図2】図1の半導体装置を示す略解的平面図である。
【図3】本発明の実施例のはんだバンプの形成方法を示す図である。
【図4】図2のはんだバンプの形成方法の続きの工程を示す図である。
【図5】図2のはんだバンプの形成方法の続きの工程を示す図である。
【図6】本発明の他の実施例の半導体装置を示す略解的平面図である。
【図7】本発明の他の実施例の半導体装置を示す略解的平面図である。
【符号の説明】
10…半導体装置
12…プリント配線基板
14…半導体素子
16…半導体素子
18…半導体素子
20…バンプ電極
20A…電極パッド
20B…開口部
22…バンプ電極
22A…電極パッド
22B…開口部
24…バンプ電極
24A…電極パッド
24B…開口部
26…膜
28…はんだペースト
30…メタルマスク
32…はんだペースト
34…メタルマスク
36…はんだペースト[0001]
BACKGROUND OF THE INVENTION
The present invention is related to a method of forming a bump electrode on the electrode pad provided on the substrate.
[0002]
[Prior art]
In recent years, higher density is required for electronic component mounting, but for higher density, a system LSI in which a plurality of functions are integrated has been required. In order to meet this requirement, an attempt was made to provide a single semiconductor element with a plurality of functions, but there are many problems in manufacturing and it is not practically used at present. Instead, a semiconductor device in which semiconductor elements having respective functions are three-dimensionally mounted has attracted attention. For example, two semiconductor chips are stacked, and this stacked body is mounted on a substrate. In the semiconductor device having such a three-dimensional mounting configuration, the connection between the semiconductor element and the semiconductor element and between the semiconductor element and the substrate is conventionally performed by wire bonding. If such a connection can be made with bump electrodes, higher speed and higher speed can be achieved.
[0003]
[Problems to be solved by the invention]
However, in order to obtain a semiconductor device in a three-dimensional mounting form using bump electrodes, bump electrodes are formed on individual semiconductor elements, and then two semiconductor elements are mounted using bump electrodes, and thus obtained. It is necessary to mount the laminate on a further semiconductor element or substrate using bump electrodes. Such a three-dimensional mounting form leads to an increase in the number of manufacturing steps and manufacturing cost.
[0004]
Furthermore, if the bump electrode has a large variation in height due to the narrow pitch of the bump electrode, there is a risk that the probability of occurrence of a bonding failure is high, which is not an efficient method.
Further, as a mounting problem, if the bump electrode has a single composition, there is a possibility that a short circuit occurs between the bump electrodes due to variations in the load during mounting of the semiconductor. In particular, this tendency may be observed in the case of a solder bump electrode having a eutectic composition. Furthermore, there is a problem that the semiconductor bonded by the bump electrode is peeled off because it is vulnerable to thermal stress.
[0005]
An object of the present invention is to provide a form how the solder bumps can be obtained a semiconductor device more easily and reliably three-dimensional implementation.
[0006]
[Means for Solving the Problems]
The method for forming solder bumps according to the present invention includes a step of forming a film covering a surface of a substrate having a plurality of groups of electrode pads, and a film corresponding to each electrode pad and having a size for each group of electrode pads. A step of forming different openings, a step of filling the openings with solder paste, and then reflowing to form bump electrodes fixed to the electrode pads in the openings, and a step of removing the film If, Tona is, the electrode pads of the plurality of groups includes an electrode pad of the at least first group of electrode pads and the second group, when n is a natural number, the formation of bump electrodes on the electrode pads of the first group It is carried out by filling and reflowing the n times of the solder paste, especially to be performed by filling and reflowing the different times of the solder paste and form the n times of the bump electrodes on the electrode pads of the second group It is an.
[0007]
According to this method, a plurality of groups of bump electrodes are formed on the substrate. For example, the first group of bump electrodes is for bonding a first semiconductor element, and the second group of bump electrodes is for bonding a second semiconductor element. In this way, two semiconductor elements can be easily mounted on one substrate. When the second group of bump electrodes is higher than the first group of bump electrodes, the first semiconductor element is first mounted on the substrate by the first group of bump electrodes, and then the second semiconductor element is mounted. The semiconductor device can be mounted on the substrate by the second group of bump electrodes in a state of being placed on the first semiconductor element. Further, the first group of bump electrodes and the second group of bump electrodes may have different compositions. In this way, the mounting of the first semiconductor element and the mounting of the second semiconductor element can be performed at different temperatures, and the occurrence of manufacturing defects can be suppressed and the increase in cost can be prevented. Further, each bump electrode can also have a structure having a high melting point core, which prevents a bump short circuit during mounting and relieves stress during mounting or after mounting.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a sectional view showing a semiconductor device according to an embodiment of the present invention. FIG. 2 is a schematic plan view showing the semiconductor device of FIG. The
[0009]
In FIGS. 1 and 2, the printed
[0010]
The printed
[0011]
The
[0012]
FIG. 3 is a diagram showing a method for forming solder bumps according to an embodiment of the present invention. FIG. 4 is a diagram showing a subsequent process of the solder bump forming method of FIG. FIG. 5 is a diagram showing a subsequent process of the solder bump forming method of FIG.
In FIG. 3A, a printed
[0013]
A
[0014]
In FIG. 3B,
[0015]
In FIG. 3C, a
In FIG. 3D, the
[0016]
In FIG. 4A, a
[0017]
In FIG. 4B, the
In FIG. 4C, the
[0018]
Further, in FIG. 5A, a metal mask having an opening only at a position corresponding to the
[0019]
In FIG. 5B, the
In FIG. 5C, the
[0020]
In FIG. 5D, the
By flip-chip mounting the first, second and
[0021]
By using the bump electrodes formed by the above method, it is possible to manufacture a stack-mounted package and a modularized semiconductor device together with a chip-on-chip package, a system-in-package, and a chip-on-chip module.
As described above, by forming bump electrodes of different sizes, compositions, and heights on a single substrate, the step of forming bump electrodes on individual semiconductor elements for bare chip mounting can be omitted. . It is also possible to simplify the substrate on which the bump electrodes are formed. Since the size of the electrode pad and bump electrode for the semiconductor element mounted on the upper stage is large, it is possible to prevent electrical contact failure due to peeling between the bump electrode and the electrode pad due to mounting stress. Further, since each bump electrode has a high melting point core, it is possible to prevent a short circuit between the bump electrodes at the time of mounting, and also to absorb the transition of the bump due to stress applied at the time of mounting and after mounting, and the effect is great.
[0022]
Further, in this embodiment, after forming openings divided into a plurality of groups in the
[0023]
FIG. 6 is a schematic plan view showing a semiconductor device according to another embodiment of the present invention. The semiconductor device 40 includes a printed
[0024]
FIG. 7 is a schematic plan view showing a semiconductor device according to another embodiment of the present invention. The
[0025]
【The invention's effect】
As described above, according to the present invention, by forming bump electrodes having a plurality of features on a single substrate, it is possible to omit a bump electrode forming step on a semiconductor element to be stacked and mounted. Further, the bump electrode can be easily and reliably formed by providing the opening in the film provided on the substrate to form the bump electrode. In addition, the substrate having the bump electrodes can be simplified.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention.
2 is a schematic plan view showing the semiconductor device of FIG. 1; FIG.
FIG. 3 is a diagram showing a solder bump forming method according to an embodiment of the present invention.
FIG. 4 is a diagram illustrating a subsequent process of the method for forming solder bumps of FIG. 2;
FIG. 5 is a diagram showing a subsequent process of the method for forming solder bumps of FIG. 2;
FIG. 6 is a schematic plan view showing a semiconductor device according to another embodiment of the present invention.
FIG. 7 is a schematic plan view showing a semiconductor device according to another embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF
Claims (1)
該膜に各電極パッドに対応し且つ該電極パッドの群毎に大きさの異なる開口部を形成する工程と、
該開口部内にはんだペーストを充填し、それからリフローを行うことにより、該開口部内で電極パッドに固定されたバンプ電極を形成する工程と、
該膜を除去する工程と、からなり、
複数の群の電極パッドは少なくとも第1群の電極パッド及び第2群の電極パッドを含み、nを自然数とするとき、第1群の電極パッド上のバンプ電極の形成はn回のはんだペーストの充填及びリフローにより実施され、第2群の電極パッド上のバンプ電極の形成はn回とは異なる回数のはんだペーストの充填及びリフローにより実施されることを特徴とするはんだバンプの形成方法。Forming a film covering the surface of the substrate having a plurality of groups of electrode pads;
Forming an opening corresponding to each electrode pad in the film and having a different size for each group of the electrode pads;
Forming a bump electrode fixed to the electrode pad in the opening by filling the opening with a solder paste and then performing reflow;
And removing the film,
The plurality of groups of electrode pads include at least a first group of electrode pads and a second group of electrode pads. When n is a natural number, formation of bump electrodes on the first group of electrode pads is performed by n times of solder paste. A method for forming solder bumps, wherein the bump electrodes are formed by filling and reflowing, and the formation of bump electrodes on the second group of electrode pads is performed by filling and reflowing the solder paste differently from n times.
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WO2005081064A1 (en) * | 2004-02-20 | 2005-09-01 | Jsr Corporation | Bilayer laminated film for bump formation and method of bump formation |
JP4906563B2 (en) * | 2007-04-04 | 2012-03-28 | 新光電気工業株式会社 | Semiconductor device, wiring board, and manufacturing method thereof |
JP5338572B2 (en) * | 2009-08-31 | 2013-11-13 | 凸版印刷株式会社 | Manufacturing method of semiconductor device |
JP5781825B2 (en) * | 2011-04-27 | 2015-09-24 | 日本特殊陶業株式会社 | Wiring board manufacturing method |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0644175U (en) * | 1992-11-19 | 1994-06-10 | 富士通株式会社 | Electronic component mounting structure |
JPH0945810A (en) * | 1995-08-01 | 1997-02-14 | Fujitsu Ltd | Semiconductor device and wiring board |
JPH0982712A (en) * | 1995-09-14 | 1997-03-28 | Sony Corp | Manufacture of semiconductor device |
JPH09306917A (en) * | 1996-05-13 | 1997-11-28 | Hitachi Ltd | Semiconductor integrated circuit device and its manufacture |
JPH1174312A (en) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | Semiconductor device and method for forming solder bump |
JP2000332042A (en) * | 1999-05-17 | 2000-11-30 | Nec Corp | Semiconductor device, mounting structure of semiconductor element and semiconductor device |
-
2001
- 2001-05-25 JP JP2001157076A patent/JP4629912B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0644175U (en) * | 1992-11-19 | 1994-06-10 | 富士通株式会社 | Electronic component mounting structure |
JPH0945810A (en) * | 1995-08-01 | 1997-02-14 | Fujitsu Ltd | Semiconductor device and wiring board |
JPH0982712A (en) * | 1995-09-14 | 1997-03-28 | Sony Corp | Manufacture of semiconductor device |
JPH09306917A (en) * | 1996-05-13 | 1997-11-28 | Hitachi Ltd | Semiconductor integrated circuit device and its manufacture |
JPH1174312A (en) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | Semiconductor device and method for forming solder bump |
JP2000332042A (en) * | 1999-05-17 | 2000-11-30 | Nec Corp | Semiconductor device, mounting structure of semiconductor element and semiconductor device |
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