JP4897743B2 - ２重量子ドット帯電型整流素子 - Google Patents

Description

本発明は、ある電圧範囲内で電流を一方向に流し反対方向への電流の流れを妨げる極性をもつ整流素子に係り、特に、２つの量子ドットのうちの一方の量子ドットが帯電することで他方の量子ドットにクーロン斥力を働かせ電流を阻止する２重量子ドット帯電型整流素子に関する。

量子ドットを用いた整流素子として、例えば下記の非特許文献１記載のものや、特許文献１記載のものがある。特許文献１記載の整流素子は、３つの量子ドットを用い、各量子ドット間をトンネル接合，容量接合させることで、整流機能を持たせる様にしている。

Ｍ． Ｓｔｏｐａ， Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ， ８８ （２００２）， １４６８０２． 特開２００３−３０３９５７号公報

量子ドットを用いた整流素子は、クーロン斥力を用いて電流の整流を行うが、１つの整流素子を構成する量子ドット数が多くなると、それだけ製造が困難になり、更に、量子ドット間の各接合が満たさなければならない条件をクリアして製造することが困難となる。

上記の特許文献１記載の整流素子は、３つの量子ドットを最小単位としているため、製造が容易でない。製造を容易にするため、２つの量子ドットを最小単位として構成される整流素子の製造が望まれる。

本発明の目的は、２つの量子ドットの組合せを最小単位とする２重量子ドット帯電型整流素子を提供することにある。

本発明の２重量子ドット帯電型整流素子は、２つの量子ドットで構成され該量子ドット間の単一電子トンネリングにおけるクーロンブロッケイド現象により整流を行う２重量子ドット帯電型整流素子において、第１の量子ドット及び第２の量子ドットと、前記第１の量子ドットをソース電極に接続する第１のトンネル接合と、前記第１の量子ドットを前記第２の量子ドットに接続する第１の容量接合と、前記第１の量子ドットをドレイン電極に接続する第２のトンネル接合と、前記第２の量子ドットを前記ソース電極に接続する第３のトンネル接合と、前記第２の量子ドットを前記ドレイン電極に接続する第２の容量接合とを備えることを特徴とする。

本発明の２重量子ドット帯電型整流素子は、前記第１及び第２の容量接合の替わりに、前記トンネル接合より弱いトンネル接合を用いること特徴とする。

本発明の２重量子ドット帯電型整流素子は、前記量子ドットの静電ポテンシャルを調節するゲート電極を備えることを特徴とする。

本発明の２重量子ドット帯電型整流素子は、前記ソース電極と前記ドレイン電極との間に、前記第１及び第２の量子ドットと、前記第１及び第２の容量接合と、前記第１及び第２並びに第３のトンネル接合の構成が複数並列に設けられることを特徴とする。

本発明の２重量子ドット帯電型整流素子は、前記容量接合と前記トンネル接合とを半導体基板上に形成した電極線で形成したことを特徴とする。

本発明の論理回路は、上記のいずれかに記載の２重量子ドット帯電型整流素子を用いて構成したことを特徴とする。

本発明によれば、２重量子ドットを最小単位とするため、製造が容易な整流素子を実現することができる。

以下、本発明の一実施形態について、図面を参照して説明する。

図１は、本発明の一実施形態に係る２重量子ドット帯電型整流素子の模式図である。この２重量子ドット帯電型整流素子は、第１の量子ドット１と、第２の量子ドット２とを備え、ソース電極３とドレイン電極４との間に設けられる。

ソース電極３と第１の量子ドット１とは第１のトンネル接合５で接続され、第１の量子ドット１とドレイン電極４とは第２のトンネル接合６で接続され、第１の量子ドット１と第２の量子ドット２とはキャパシタンスによる容量接合７で接続される。

ソース電極３と第２の量子ドット２とは第３のトンネル接合８で接続され、第２の量子ドット２とドレイン電極４とはキャパシタンスによる容量接合９で接続される。

ここで、トンネル接合５，６，８と容量接合７，９との物理的な差異は、次の通りである。トンネル接合は、電子が物理的に或る領域から他の領域へ遷移することが可能であるのに対し、容量接合は、完全な絶縁体であり、電圧の変調のみをもたらす接合である。

更に、図示する例の２重量子ドット帯電型整流素子の第１，第２の量子ドット１，２には、各量子ドット１，２の静電ポテンシャルを調節できるゲート電極１０，１１が接続されている。

次に、２重量子ドット帯電型整流素子（ＤＱＤ―ＣＲ）の動作原理について説明する。２重量子ドット帯電型整流素子（ＤＱＤ―ＣＲ）は、量子ドット間に働くクーロン斥力、および、電子が一つずつ出入りするクーロンブロッケイド現象を利用している。

２重量子ドット帯電型整流素子（ＤＱＤ―ＣＲ）においては、図１に示す第２の量子ドット２のポテンシャルが第１の量子ドット１のポテンシャルよりも低い状態、すなわち、第１の量子ドット１に入った電子が第２の量子ドット２へ移ることのできる状態が、ゲート電圧、および、自然発生的に生じた量子ドット間のエネルギー差によって実現できているものとする。

２重量子ドット帯電型整流素子（ＤＱＤ―ＣＲ）のドレイン電極４からソース電極３側に電子が流れるようにバイアスを印加したときを考える（図２の（ａ））。

この順方向の場合、ドレイン電極４から第１の量子ドット１にのみ電子が入ることが許される。なぜなら、第２の量子ドット２とドレイン電極４との間にはトンネル接合がなく、容量接合９だけ存在するためである（図２（ａ）の（ａ）―１）。

次に、ドレイン電極４から第１の量子ドット１に流れ込んだ電子は、第１の量子ドット１からソース電極３へ、もしくは、第１の量子ドット１から第２の量子ドット２へトンネルし、それから、ソース電極３へと流れるため、電流が観測される（図２（ａ）の（ａ）―２，（ａ）―３）。図２（ａ）―３は、第１，第２の量子ドット１，２間がトンネル接合の場合を図示しており、量子ドット１，２間は、図１では容量接合７としたが、トンネル接合でも構わない。

逆に、ソース電極３側からドレイン電極４側に電子が流れるようにバイアスを印加したときを考える（逆方向：図２（ｂ））。

逆方向の場合、第１の量子ドット１と第２の量子ドット２のどちらにも、電子が入ることが期待される（図２（ｂ）の（ｂ）―１）。しかし、遅かれ早かれ、第２の量子ドット２に電子が入ってしまうと、第１の量子ドット１に電子が移るためにはエネルギーが必要となり、第２の量子ドット２から第１の量子ドット１へ電子は移ることができない。また、第２の量子ドット２はドレイン電極４にトンネル接合されていないため、電子は第２の量子ドット２に留め置かれる（図２（ｂ）の（ｂ）―２）。

さらに、第２の量子ドット２の電子は、ソース電極３から第１の量子ドット１に入ろうとする電子に対して、クーロン斥力（第２の量子ドット２の帯電による相互作用）を及ぼし、第１の量子ドット１に電子が入るのを妨げようとする（帯電エネルギー分、高いエネルギーをもつ電子を用意する必要がある）。すなわち、逆方向で、電流遮断効果を生じる。

次に、図１に示した２重量子ドット帯電整流素子に上述したバイアスを印加した状態を実現し、非対称なソース・ドレイン電気伝導特性（ダイオード特性）を得るための具体的な調節方法とそのメカニズムを、ＣＩ（constant interaction）モデルを用いて説明する。

２重量子ドットにおけるＣＩモデルについては、文献（以下、文献[3]という。）：W.G. van der Wiel, S. De Franceschi, J.M. Elzerman, T. Fujisawa, S. Tarucha, and L.P.Kouwenhoven: Reviews of Modern Physics 75 (2003), 1-22.に記載されている。

また、量子ドットにおけるソース・ドレイン間の電圧とゲート電圧を振ることによって得られるＩＶ特性に関しては、文献（以下、文献[4]という。）：D.V. Averin and Yu.V. Nazarov, in Single Charge Tunneling:Coulomb Blockade Phenomena in Nanostructures,edited by H. Grabert and M. H. Devoret (Plenum Press and NATO Scientific Affairs Division, New York, 1992に記載されている。

文献〔３〕に従えば、第１の量子ドット、および、第２の量子ドットの電子数が、各々「Ｎ_１」「Ｎ_２」であるときの化学ポテンシャルμ_１（Ｎ_１，Ｎ_２）、および、μ_２（Ｎ_１，Ｎ_２）は、次の数１に示される様に与えられる。

ただし、ここで、Ｅ_Ｃ１，Ｅ_Ｃ２は、第１及び第２の量子ドットの帯電エネルギーであり、Ｅ_Ｃｍは、第１と第２の量子ドット間の帯電エネルギー、Ｃ_ｇ１，Ｃ_ｇ２は、各々の量子ドットとゲート電極間のキャパシタンス、Ｖ_ｇ１，Ｖ_ｇ２は、第１及び第２の量子ドットに付いているゲート電極１０，１１に印加された電圧、ｅは電気素量である。

図３は、ソース・ドレイン電極の化学ポテンシャルμＳおよびμＲが零に十分近く、ソース・ドレイン間の電位差が零のときの、電荷の安定状態をゲート電圧Ｖ_ｇ１，Ｖ_ｇ２の関数として図示したものである。それぞれの領域には、第１の量子ドット、第２の量子ドットの電子数（Ｎ_１，Ｎ_２）が示してある。

例えば、図中の（０，１）と記された領域では、第１の量子ドットに含まれる電子の数は０個であり、第２の量子ドットに含まれる電子の数は１個であることを示している。各々の量子ドット内の電子数は固定されている。また、この図と同等の図は、上記の文献〔３〕にも記載されている。

黒の実線、破線のところでは、電子数が二つの値を取ることができ（例えば、（０，０）と（１，０）の境界では、第１の量子ドット１に含まれる電子の数が０個と１個の２つをとることができる。）、その電子数を入れ替えることで、電子が１つずつ流れ、電気伝導が観測される（単一電子トンネル）。

黒の実線では、第１の量子ドットの電子数が入れ替わる境界にあたり、上と下に抜けやすいため、電気伝導度が高く観測されるのに対して、破線のところは、第２の量子ドットを介して、電流が流れると期待されるところで、ドレイン電極４へ抜けにくいため、電流が流れないようになっている。

上記の数１および文献〔４〕に従えば、ソース・ドレインの電圧をスイープしたとき、第１の量子ドットに電流が流れる条件は、次の数２の様に与えられる。

この数２の式において、第２の量子ドットの電子数が０個の場合に限定すると、次の数３で表される領域でのみ、電流が流れる。

文献〔４〕に記載されているものと同様の電気伝導が見られない領域が、ひし形に連なったクーロンダイヤモンドの領域と考えられる。具体的には、図４の一点鎖線で囲まれる領域ｘにおいて、電流が観測されないクーロンブロッケイドが生じる。

更に、第２の量子ドットの電子数が１個の場合に限定すると、次の数４の式で表される領域でのみ、電流が流れる。

すなわち、図４の破線で囲まれる領域ｙにおいて、電流が観測されないクーロンブロッケイドが生じる。領域ｘに較べて、領域ｙは、第１と第２の量子ドット間のクーロンエネルギーＥｍの分だけシフトした形になっている。

クーロンブロッケイド領域が、領域ｘ内となるか、領域ｙ内となるかは、第２の量子ドットの電子数が０個か１個かのどちらであるかで決まる。その境界は、第２の量子ドットに、電子が入り込むための条件であり、例えば、次の数５で示される条件を満たす最大の（Ｎ_１，Ｎ_２）で与えられ、（Ｖ_ｇ，Ｖ_ｓｄ）平面で一本の直線が境界となる。

ここで、図３中に示す直線ＡＢＣＤに沿って、ゲート電圧Ｖ_ｇ２を振り、ソース・ドレイン間の電圧（Ｖ_ｓｄ）を振って、電流Ｉを測定する状況を考える。点Ｂ（Ｖ_ｇ２＝Ｖ_ｇ２ ^＊）では、第２の量子ドットの電子数が０個であり、点Ｂを境に、電子数が１個に変化する。

図４において、Ｖ_ｓｄ＝０かつＶ_ｇ２＝Ｖ_ｇ２ ^＊が点Ｂに相当し、そこを通る一本の直線ｚを境に、電子数が０個から１個に変わる。そのため、クーロンブロッケイド領域が、数３で示される領域と数４で示される領域に入れ替わることになる。

すなわち、図４の直線ｚより上では、破線ｙで囲まれる領域で電流が流れず、線ｚより下では一点鎖線ｘで囲まれる領域で電流が流れなくなると考えられる。これらを総合すると、図４の斜線領域で電流が流れないことになる。

図４の直線ｍに沿って、ソース・ドレイン間の電圧をスイープすると、電流が流れないクーロンブロッケイド領域がソース・ドレイン電圧に対して非対称になり、零バイアス以下の領域で広く電流が抑制される整流効果が生じることが分かる。

図５は、２重量子ドット帯電型整流素子（ＤＱＤ―ＣＲ）を構成した実施例を示す図である。図５（ａ）は、自己形成ＩｎＡｓドット“ＳＡＤｓ”（Ｓｅｌｆ Ａｓｓｅｍｂｌｅｄ Ｄｏｔｓ）を含む縦型トンネルダイオードの外観斜視図である。

図示する縦型トンネルダイオード２０は、最上層に設けられたトップ電極が図１に示すドレイン電極４となっており、基板がソース電極３になっている。ドレイン電極４とソース電極３との間で、Ｎ型ガリウム砒素の半導体層がメサ構造にエッチングされ、途中に、自己形成ＩｎＡｓドットが形成された層が設けられる。更に、ピラー間には、４つのゲート電極Ｇ１，Ｇ２，Ｇ３，Ｇ４が付けられている。

図５（ｂ）は、図５（ａ）における自己形成ＩｎＡｓドットが形成された層の該ドットの面内分布を示す図である。丸く浮き上がって見える点が自己形成ＩｎＡｓドットが形成されている部分である。例えば、破線の丸で囲まれた部分が、ピラー内に形成されたときには、本実施形態に係る２重量子ドットが実現される。

このようなデバイスにおいて、ＩｎＡｓドットがゲート電圧を調節することにより二つトンネルダイオードに含まれ、かつ、片方のドットが端に存在し、縦型トンネルダイオードが台形状になっている場合、もしくは、ＩｎＡｓドットのピラミッド状が強い場合には、その量子ドットは、ドレイン電極となる上部コンタクト層とはほとんど結合（容量接合となる）せず、ソース電極となる下部コンタクト層と弱く結合（トンネル接合）する状態が実現される。

ＩｎＡｓドットが形成される層には多数のＩｎＡｓドットが存在し、これらのうち、電子が通ることのできる伝導領域に、ペアとなる２量子ドットが、単数組或いは複数組存在すれば、ソース電極３とドレイン電極４との間に、図１に示す第１の量子ドット１，第２の量子ドット２の組合せが複数並列に接続されることになり、全体として整流素子として機能することになる。

図６は、図５に示すデバイスの測定結果を示す図である。図６（ａ）が図３に対応する測定結果で、測定で得られた２重量子ドットのスタビリティダイアグラム（ｓｔａｂｉｌｉｔｙ ｄｉａｇｒａｍ）であり、直線ＡＢＣに沿ってゲート電圧をスイープしながら、ソース・ドレイン間の電極の電位差をスイープし、電気伝導度を測定した結果が、図６（ｂ）であり、図４に対応する。

図６（ａ）では、黒で示された領域が、電流が零のクーロンブロッケイド領域となっており、白で示された線状部分が、電流の流れるところであり、電荷状態の移り変わる境界に相当する。

図６（ａ）によれば、図３と同様の特徴が示されており、ゲート電圧を変化させることで、２重量子ドット内において、電子数が０個となる状態から１個となる状態へ遷移させることが可能となっていることが確認できる。

図６（ｂ）は、ソース・ドレイン電圧を横軸に、ゲート電圧を縦軸にしたグラフであり、このデバイスを通る電流値を濃淡画像で図示したものである。図６（ｂ）では、クーロンブロッケイド領域が白で示されている。すなわち、電気伝導が見られない領域が零バイアスを中心に非対称になっていることが確認できる。つまり、このデバイスが、２重量子ドット帯電型整流素子として動作していることを示している。

図７は、図１で示した量子ドットの配置を、２次元電子ガスを含むＧａＡｓ基板において、ゲート電極を配置することによって実現した実施形態を示す図である。図１の各回路素子に対応する図７上の部材を、図１と同一符号で示しているが、図７の２重量子ドット帯電型整流素子では、図１の容量接合７，９、トンネル接合５，６，８を電極膜の先端部形状で形成している。

図７において、基板上に３本の電極線５，１０，６が、ソース３からドレイン４にかけて並列に形成されており、真ん中の電極線１０が両脇の電極線５，６に比較して短手に形成されている。電極線５，６の各先端部は、内縁（電極線１０が存在する側）が外縁より長くなるように斜めにカットされている。この電極線５，１０，６の各先端部で囲まれる領域が、第１の量子ドット１として機能する
。

基板上の電極線５，１０，６に対向する位置に、電極線８，１１，９が、電極線５，１０，６の先端部から若干離間して形成される。真ん中の電極線１１が両脇の電極線８，９に比較して短手に形成され、電極線８の先端部は、内縁（電極線１１が存在する側）が外縁より長くなるように斜めにカットされている。電極線９の先端部は、電極線８方向に直角に曲げられ、曲げられた先端部の内縁が外縁より長くなるように斜めにカットされている。電極線８，１１，９の各先端部で囲まれる領域が、第２の量子ドット２として機能する。

図８は、図７に示す２重量子ドット帯電型整流素子の製造方法の説明図である。先ず、図８（ａ）に示す様に、２次元電子ガスを含むヘテロ構造を有するＧａＡｓからなる半導体基板２１を用意し、へき開の後、有機溶媒で紫外線に感光するフォトレジストを用いて紫外線にてパターンを感光させる作業（フォトリソグラフィー）を行う。その後、希釈した硫酸に所要時間浸すことによってエッチングし、図８（ａ）の横断面図に示す段差部分を持つように不要な部分を落とし、メサ領域２２を作成する。

次に、図８（ｂ）に示す様に、上記同様のフォトリソグラフィーを別パターンにて行い、その後、ＡｕＧｅ（金とゲルマニウムの合金）を蒸着し、さらに、Ｎｉ（ニッケル）を蒸着し、水素雰囲気中で昇温し、２次元電子ガスと導通の取れる端子（オーミック端子）２３を作成する。

次に、電子線描画装置を用い、メサ領域２２の上に、図７に図示する様なパターンを作成し（図８（ｃ）参照）、Ｔｉ（チタン）とＡｕ（金）を所要の厚さに蒸着する。これらは、ショットキー電極２４として機能し、電子を追いだすことによって、電子の流れを制御することが可能である。

ショットキー電極２４へ繋がるよう、フォトリソグラフィーにて、電極をつなげるようパターンニングを行い、Ｔｉ（チタン）とＡｕ（金）を所要の厚さに蒸着する。これによって、図７に示すデバイスが、図８（ｃ）に示す様に完成する。

狭いショットキー電極２４の間を流れる電流は、「量子ポイントコンタクト」として作用し、両側のゲート電圧を負に印加していくと、図９に示す様に、電流の階段状変化すなわち量子化が見られる。

図７に示す電極８と電極５のゲート電圧を、図９のうちの点Ｐのように、階段の１段目以下に設定する。電極９と電極６についても、同様に行う。電極１１，電極１０は、他の電極で量子化が見られるような典型的な値、点Ｑ程度に設定する。図７に示す形状の各電極５，６，７，８，１０，１１によって、量子ドット１と量子ドット２とが所要位置に形成され、図１の状況が実現される。

電極１０、電極１１に印加する電圧を点Ｑから少しずらしながら、ソース３とドレイン４との間の電流を測定すると、図６（ａ）と同様のダイオード特性が得られる。

次に、上述した実施形態に係る非対称なＩＶ特性を用い、例えばＸＯＲの様な論理回路を構成する例を説明する。

量子ドット整流素子で得られるＩＶ特性と同様の特性をもつ素子で、論理回路を実現したものとして、次の文献に示される素子を挙げることができる。

Ｍ． Ｓａｉｔｏｈ， Ｔ． Ｈｉｒａｍｏｔｏ，ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ， ｖｏｌ．４０ ８３６， ２００４．

上述した本発明の実施形態に係る２重量子ドット帯電型整流素子で期待される図４に示す特性を、説明の都合上、図１０（ａ）に再掲する。この図１０（ａ）で示すＡ−Ａ’，Ｂ−Ｂ’で期待されるＩＶ特性を、図１０（ｂ）実線、および、破線にて示す。Ｂ−Ｂ’は、Ａ−Ａ’よりも、ゲート電圧が大きく、ゲート電圧に入力される信号（ここでは、信号１とする）の“ＨＩＧＨ”の状態にあるとし、Ａ−Ａ’は、逆に“ＬＯＷ”の状態にあるとする。

一方、ソース・ドレインに印加する電圧（ここでは、信号２とする）を、図１０（ａ）のＣ，Ｄにしたときを、それぞれ、“ＨＩＧＨ”、“ＬＯＷ”の状態にあるとする。

もし、信号１（ゲート電圧）が、“ＨＩＧＨ”であり、信号２（ソース・ドレイン電圧）が“ＨＩＧＨ”であるならば、出力として得られる電流は、図１０（ｂ）のＰの位置に相当し、電流はほとんど流れない。これを出力信号が“ＬＯＷ”であると考える。

もし、信号１（ゲート電圧）が、“ＨＩＧＨ”であり、信号２（ソース・ドレイン電圧）が“ＬＯＷ”であるならば、出力として得られる電流は、図１０（ｂ）のＱの位置に相当し、電流が大きく流れる。これを出力信号が“ＨＩＧＨ”であるとする。

もし、信号１（ゲート電圧）が、“ＬＯＷ”であり、信号２（ソース・ドレイン電圧）が“ＨＩＧＨ”であるならば、出力として得られる電流は、図１０（ｂ）のＲの位置に相当し、電流が大きく流れ、出力信号に“ＨＩＧＨ”が出力される。

もし、信号１（ゲート電圧）が、“ＬＯＷ”であり、信号２（ソース・ドレイン電圧）が“ＬＯＷ”であるならば、出力として得られる電流は、図１０（ｂ）のＳの位置に相当し、電流が大きく流れ、出力信号に“ＬＯＷ”が出力される。

以上の動作は、ＸＯＲ回路の動作に相当する。

本発明によれば、２重量子ドットを最小単位とするため製造が容易となり、新規な構造の整流素子を実現することが可能となる。

本発明の一実施形態に係る２重量子ドット帯電型整流素子の模式図である。 図１に示す２重量子ドット帯電型整流素子の動作説明図である。 図１に示す２重量子ドット帯電型整流素子の電荷の安定状態をゲート電圧の関数として示した図である。 図１に示す２重量子ドット帯電型整流素子のクーロンブロッケイド領域を示す図である。 （ａ）図１に示す２重量子ドット帯電型整流素子を実現する縦型トンネルダイオードの外観斜視図である。 （ｂ）自己形成量子ドットが形成された層の量子ドット面内分布の一例を示す図である。 （ａ）図５に示す縦型トンネルダイオードの測定で得られた２重量子ドットのスタビリティダイアグラムであり、図３に対応する図である。 （ｂ）図５に示す縦型トンネルダイオードの測定で得られたクーロンブロッケイド領域であり、図４に対応する図である。 図１に示す２重量子ドット帯電型整流素子を実現する別例に係るデバイスの模式図である。 図７に示すデバイスの製造方法の説明図である。 図７に示すデバイスで流れる電流の階段状変化を示す図である。 ２重量子ドット帯電型整流素子で構成した論理回路の動作説明図である。

符号の説明

１ 第１の量子ドット
２ 第２の量子ドット
３ ソース電極
４ ドレイン電極
５，６，８ トンネル接合
７，９ 容量接合
２１ 基板
２２ メサ領域

Claims (6)

1. ２つの量子ドットで構成され該量子ドット間の単一電子トンネリングにおけるクーロンブロッケイド現象により整流を行う２重量子ドット帯電型整流素子において、第１の量子ドット及び第２の量子ドットと、前記第１の量子ドットをソース電極に接続する第１のトンネル接合と、前記第１の量子ドットを前記第２の量子ドットに接続する第１の容量接合と、前記第１の量子ドットをドレイン電極に接続する第２のトンネル接合と、前記第２の量子ドットを前記ソース電極に接続する第３のトンネル接合と、前記第２の量子ドットを前記ドレイン電極に接続する第２の容量接合とを備えることを特徴とする２重量子ドット帯電型整流素子。
2. 前記第１及び第２の容量接合の替わりに、前記トンネル接合より弱いトンネル接合を用いること特徴とする請求項１に記載の２重量子ドット帯電型整流素子。
3. 前記量子ドットの静電ポテンシャルを調節するゲート電極を備えることを特徴とする請求項１または請求項２に記載の２重量子ドット帯電型整流素子。
4. 前記ソース電極と前記ドレイン電極との間に、前記第１及び第２の量子ドットと、前記第１及び第２の容量接合と、前記第１及び第２並びに第３のトンネル接合の構成が複数並列に設けられることを特徴とする請求項１乃至請求項３のいずれかに記載の２重量子ドット帯電型整流素子。
5. 前記容量接合と前記トンネル接合とを半導体基板上に形成した電極線で形成したことを特徴とする請求項１乃至請求項４のいずれかに記載の２重量子ドット帯電型整流素子。
6. 請求項１乃至請求項５のいずれかに記載の２重量子ドット帯電型整流素子を用いて構成したことを特徴とする論理回路。

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