JP4890899B2 - Heterostructure field effect transistor using nitride semiconductor - Google Patents

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Description

本発明は窒化物半導体を用いたヘテロ構造電界効果トランジスタに関する。   The present invention relates to a heterostructure field effect transistor using a nitride semiconductor.

窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor：ＨＦＥＴ）、特に、ＧａＮ系ＨＦＥＴは、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。現在、ＧａＮ系ＨＦＥＴとして実用化に最も有望な構造は、ＧａＮ層をチャネル層、その上のＡｌＧａＮ層を障壁層とした、ＡｌＧａＮ/ＧａＮ ＨＦＥＴであり、今後、より高い利得を得るためには、より膜厚の小さいＡｌＧａＮ障壁層を用いることが必須である。   Heterostructure field effect transistors (HFETs) using nitride semiconductors, especially GaN-based HFETs, are very promising as next-generation high-temperature, high-power, high-voltage ultrahigh-frequency transistors and put to practical use. There is a lot of research going on. At present, the most promising structure for practical application as a GaN-based HFET is an AlGaN / GaN HFET in which a GaN layer is a channel layer and an AlGaN layer thereon is a barrier layer. It is essential to use a smaller AlGaN barrier layer.

しかし、膜厚の小さいＡｌＧａＮ障壁層を用いると、一般に、チャネルに誘起される電子濃度は低く、したがって、
（１）ＨＦＥＴの真性デバイス領域であるゲート電極下のチャネルの電子濃度が低いため、理論上得られる最大の真性のドレイン電流が低いと同時に、
（２）ソース・ゲート間領域下およびゲート・ドレイン間領域下のチャネルの電子濃度も低いため、利得に大きく影響するソース抵抗（ソース・ゲート間の抵抗）が高くなってしまうため、結局、単純に膜厚のより小さいＡｌＧａＮ障壁層を用いることによっては、ＨＦＥＴのドレイン電流は低く、また、高い利得も得られない。 However, when using a thin AlGaN barrier layer, the electron concentration induced in the channel is generally low, and therefore
(1) Since the electron concentration in the channel under the gate electrode, which is the intrinsic device region of the HFET, is low, the maximum intrinsic drain current that can be theoretically obtained is low,
(2) Since the electron concentration in the channel under the source-gate region and under the gate-drain region is low, the source resistance (resistance between the source and gate) that greatly affects the gain becomes high. If an AlGaN barrier layer having a smaller thickness is used, the drain current of the HFET is low and a high gain cannot be obtained.

ＡｌＧａＮ障壁層を、素子特性（ドレイン電流密度および利得）が劣化するまで薄くした素子の報告は少ないが、下記非特許文献１の中に、その事実を見ることができる。非特許文献１においては、ＡｌＧａＮ障壁層は５ｎｍであり、文献中Ｆｉｇ．５の特性から、ドレイン電流密度は８０ｍＡ/ｍｍ、利得（相互コンダクタンス）は５０ｍＳ/ｍｍであることがわかる。これは、ＡｌＧａＮ障壁層が８-３０ｎｍの通常の場合に比べて、ドレイン電流密度は約１桁、相互コンダクタンスは数分の１から約半桁、低い値となっている。このように、ＡｌＧａＮ障壁層をあまりに薄くすると、一般に、素子特性が低下してしまう。   Although there are few reports of devices in which the AlGaN barrier layer is thinned until the device characteristics (drain current density and gain) deteriorate, the fact can be seen in Non-Patent Document 1 below. In Non-Patent Document 1, the AlGaN barrier layer is 5 nm. 5 shows that the drain current density is 80 mA / mm and the gain (transconductance) is 50 mS / mm. This is a drain current density lower by about one digit and a transconductance by a fraction of a half to about a half digit compared to a normal case where the AlGaN barrier layer is 8-30 nm. Thus, if the AlGaN barrier layer is made too thin, the device characteristics generally deteriorate.

下記非特許文献２および３は、ＡｌＧａＮ層が非特許文献１ほどには薄くしていない報告である。非特許文献２においては、ＡｌＧａＮ障壁層が１１ｎｍの素子に対して、ドレイン電流密度１８７０ｍＡ/ｍｍ、相互コンダクタンス１６８ｍＳ/ｍｍが得られている。また、非特許文献３においては、Ａ１ＧａＮ障壁層が１４ｎｍの素子に対して、ドレイン電流密度１２３０ｍＡ/ｍｍ、相互コンダクタンス２８０ｍＳ/ｍｍが得られている。
N. Ikeda et al. Journal of Crystal Growth 275 (2005) e1091-e1095. N. Maeda et al. Applied Physics Letters 87, 073504 (2005). N. Maeda et al. Japanese Journal of Applied Physics, Vol. 44, No. 4B, 2005, pp. 2747-2750. Non-Patent Documents 2 and 3 below are reports that the AlGaN layer is not as thin as Non-Patent Document 1. In Non-Patent Document 2, a drain current density of 1870 mA / mm and a mutual conductance of 168 mS / mm are obtained for an element having an AlGaN barrier layer of 11 nm. In Non-Patent Document 3, a drain current density of 1230 mA / mm and a mutual conductance of 280 mS / mm are obtained for an element having an A1 GaN barrier layer of 14 nm.
N. Ikeda et al. Journal of Crystal Growth 275 (2005) e1091-e1095. N. Maeda et al. Applied Physics Letters 87, 073504 (2005). N. Maeda et al. Japanese Journal of Applied Physics, Vol. 44, No. 4B, 2005, pp. 2747-2750.

そこで、ＡｌＧａＮ/ＧａＮ ＨＦＥＴにおいて、より高い利得を得るために、膜厚の小さいＡｌＧａＮ障壁層を用いながらも、高いチャネル電子濃度を得ることを可能とする新しいＨＦＦＴ構造の実現が強く望まれていた。また、より高い利得を得るために、ソース・ゲート間領域下およびゲート・ドレイン間領域下においても、高濃度のチャネル電子を誘起することが可能なＨＦＥＴ構造の実現が強く望まれていた。   Therefore, in order to obtain a higher gain in the AlGaN / GaN HFET, it has been strongly desired to realize a new HFFT structure that can obtain a high channel electron concentration while using a thin AlGaN barrier layer. . In order to obtain a higher gain, it has been strongly desired to realize an HFET structure capable of inducing high-concentration channel electrons under the source-gate region and the gate-drain region.

本発明は、上記の要望に応えるためになされたものであり、本発明が解決しようとする課題は、膜厚の小さい障壁層を用いながらも、高いチャネル電子濃度を得ることを可能とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを実現することである。   The present invention has been made to meet the above-described demand, and the problem to be solved by the present invention is that it is possible to obtain a high channel electron concentration while using a barrier layer having a small thickness. It is to realize a heterostructure field effect transistor using a nitride semiconductor.

上記課題を解決するために、本発明においては、請求項１に記載のように、
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、ソース・ゲート間領域およびゲート・ドレイン間領域内に絶縁膜が存在し、前記絶縁膜下に窒化物半導体からなる上層障壁層が存在し、前記上層障壁層下に窒化物半導体からなる基本障壁層が存在し、前記基本障壁層下に窒化物半導体からなるチャネル層が存在し、前記絶縁膜の厚さは１ｎｍ以上２００ｎｍ以下であり、前記上層障壁層は前記基本障壁層のバンドギャップよりも大きなバンドギャップを有する窒化物半導体からなり、前記上層障壁層の厚さは１ｎｍ以上５ｎｍ以下であり、ソース電極、ゲート電極およびドレイン電極が、前記基本障壁層の内部にまで達していることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。 In order to solve the above problems, in the present invention, as described in claim 1 ,
In a heterostructure field effect transistor using a nitride semiconductor, an insulating film exists in a source-gate region and a gate-drain region, an upper barrier layer made of a nitride semiconductor exists under the insulating film, A basic barrier layer made of a nitride semiconductor is present under the upper barrier layer, a channel layer made of a nitride semiconductor is present under the basic barrier layer, and the thickness of the insulating film is not less than 1 nm and not more than 200 nm. barrier layer is a nitride semiconductor having a bandgap larger than that of the basic barrier layer, the thickness of the upper barrier layer Ri der least 5nm less 1 nm, a source electrode, a gate electrode and a drain electrode, wherein A heterostructure field effect transistor using a nitride semiconductor, characterized by reaching the inside of the basic barrier layer, is formed.

窒化物半導体障壁層の最上層として、バンドギャップが前記最上層直下の窒化物半導体障壁層のバンドギャップよりも大きい窒化物半導体層を用いることによって、膜厚の小さい障壁層を用いながらも、高いチャネル電子濃度を得ることを可能とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを実現することが可能となる。   By using a nitride semiconductor layer having a band gap larger than the band gap of the nitride semiconductor barrier layer immediately below the uppermost layer as the uppermost layer of the nitride semiconductor barrier layer, the barrier layer having a small thickness is used. It becomes possible to realize a heterostructure field effect transistor using a nitride semiconductor that makes it possible to obtain a channel electron concentration.

本発明に係る、窒化物半導体を用いたヘテロ構造電界効果トランジスタ（以下、窒化物半導体ＨＦＥＴと略称する）は、以下の構造の絶縁膜・窒化物半導体層の複合構造層を有することを特徴とする。   A heterostructure field effect transistor using a nitride semiconductor according to the present invention (hereinafter abbreviated as a nitride semiconductor HFET) has a composite structure layer of an insulating film and a nitride semiconductor layer having the following structure. To do.

すなわち、ゲート電極下に絶縁膜の存在する、絶縁ゲート構造の窒化物半導体ＨＦＥＴにおいて、絶縁膜下の窒化物半導体障壁層の最上層として、バンドギャップが前記最上層直下の窒化物半導体障壁層のバンドギャップよりも大きい窒化物半導体障壁層を有することを特徴とする窒化物半導体ＨＦＥＴ構造を用いることである。   That is, in a nitride semiconductor HFET having an insulating gate structure in which an insulating film is present under the gate electrode, the band gap of the nitride semiconductor barrier layer immediately below the uppermost layer is used as the uppermost layer of the nitride semiconductor barrier layer under the insulating film. The use of a nitride semiconductor HFET structure characterized by having a nitride semiconductor barrier layer larger than the band gap.

また、ソース・ゲート間領域上およびゲート・ドレイン間領域上に、表面パッシベーション膜として絶縁膜が積層されている窒化物半導体ＨＦＥＴにおいて、絶縁膜下の窒化物半導体障壁層の最上層として、バンドギャップが前記最上層直下の窒化物半導体障壁層のバンドギャップよりも大きい窒化物半導体障壁層を有することを特徴とする窒化物半導体ＨＦＥＴ構造を用いることである。   In a nitride semiconductor HFET in which an insulating film is stacked as a surface passivation film on the source-gate region and the gate-drain region, the band gap is used as the uppermost layer of the nitride semiconductor barrier layer below the insulating film. Using a nitride semiconductor HFET structure characterized by having a nitride semiconductor barrier layer larger than the band gap of the nitride semiconductor barrier layer immediately below the uppermost layer.

本発明の実施形態と作用を、図１から図３を用いて説明する。   The embodiment and operation of the present invention will be described with reference to FIGS.

図１は、本発明に係る窒化物半導体ＨＦＥＴの一例であるＡｌＧａＮ/ＧａＮ ＨＦＥＴの層構造を模式的に示したものである。従来型の窒化物半導体ＨＦＥＴ（ＡｌＧａＮ/ＧａＮ ＨＦＥＴ）の層構造は、図１の層構造から、絶縁膜１および上層障壁層(ＡｌＹＧａ１−ＹＮ層)２を除去した層構造である。図１に示されているように、本発明に係る窒化物半導体ＨＦＥＴの層構造の特徴は、従来型の窒化物半導体ＨＦＥＴの障壁層（基本障壁層(ＡｌＸＧａ１−ＸＮ層)３）の上に、バンドギャップがより大きい障壁層（上層障壁層(ＡｌＹＧａ１−ＹＮ層)４、ここに、Ｙ＞Ｘとする）を積層し、その上に絶縁膜１を積層した構造を有する点である。 FIG. 1 schematically shows a layer structure of an AlGaN / GaN HFET which is an example of a nitride semiconductor HFET according to the present invention. The layer structure of a conventional nitride semiconductor HFET (AlGaN / GaN HFET) is a layer structure in which the insulating film 1 and the upper barrier layer (Al Y Ga 1-Y N layer) 2 are removed from the layer structure of FIG. . As shown in FIG. 1, the layer structure of the nitride semiconductor HFET according to the present invention is characterized by a barrier layer (basic barrier layer (Al X Ga 1-X N layer) 3 of a conventional nitride semiconductor HFET). ), A barrier layer having a larger band gap (upper barrier layer (Al Y Ga 1-Y N layer) 4, where Y> X) is stacked, and the insulating film 1 is stacked thereon. It is a point having a structure.

図２は、従来型の窒化物半導体ＨＦＥＴにおけるポテンシャル形状とチャネル電子分布の様子を模式的に示したものである。窒化物半導体ヘテロ構造においては、一般に、特有の大きな分極効果が存在するため、ＡｌＸＧａ１−ＸＮ/ＧａＮヘテロ界面には正の分極電荷が存在し、その結果、チャネル層(ＧａＮ層)４の、ＡｌＸＧａ１−ＸＮ/ＧａＮヘテロ界面近傍に、チャネル電子が誘起される。ここで、フェルミ準位に対するチャネル層(ＧａＮ層)４のポテンシャルの底の相対位置が低いほど、より高濃度のチャネル電子が得られるが、障壁層表面のポテンシャル位置は障壁層の種類により固定されているため、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の膜厚が小さい場合には、それが大きい場合に比べて、チャネル層(ＧａＮ層)４のポテンシャルの底の相対位置は高くなり、その結果、チャネル電子濃度は低くなる。 FIG. 2 schematically shows the potential shape and channel electron distribution in a conventional nitride semiconductor HFET. In a nitride semiconductor heterostructure, there is generally a large polarization effect that is unique, so that there is a positive polarization charge at the Al X Ga 1-X N / GaN heterointerface, resulting in a channel layer (GaN layer). 4, channel electrons are induced in the vicinity of the Al X Ga 1-X N / GaN heterointerface. Here, the lower the relative position of the bottom of the potential of the channel layer (GaN layer) 4 with respect to the Fermi level, the higher the concentration of channel electrons is obtained, but the potential position on the surface of the barrier layer is fixed depending on the type of the barrier layer. Therefore, when the film thickness of the basic barrier layer (Al X Ga 1-X N layer) 3 is small, the relative position of the bottom of the potential of the channel layer (GaN layer) 4 is smaller than when the film thickness is large. As a result, the channel electron concentration decreases.

図３は、本発明に係る窒化物半導体ＨＦＥＴにおけるポテンシャル形状とチャネル電子分布の様子を模式的に示したものである。図３の本発明に係る窒化物半導体ＨＦＥＴにおいては、上層障壁層２と基本障壁層３とのヘテロ界面（ＡｌＹＧａ１−ＹＮ/ＡｌＸＧａ１−ＸＮ、Ｙ＞Ｘ）に正の分極電荷が存在するため、上層障壁層２のポテンシャルの傾き（電界）は、基本障壁層３のそれに比べて大きくなる。上層障壁層２の上には絶縁膜１が積層されており、上層障壁層２のポテンシャルの傾きは、絶縁膜１のポテンシャルの傾きに基本的に引き継がれる。したがって、絶縁膜１と上層障壁層２の大きなポテンシャルの傾きによって、チャネル層(ＧａＮ層)４のポテンシャルの底の位置は、図２の従来構造の窒化物半導体ＨＦＥＴの場合に比べて低くなり、その結果、より高いチャネル電子濃度が得られることになる。ここで、ＨＦＥＴの利得は、基本障壁層(ＡｌＸＧａ１−ＸＮ層)・上層障壁層(ＡｌＹＧａ１−ＹＮ層)・絶縁膜の膜厚の総和で決定されるが、本発明に係る窒化物半導体ＨＦＥＴにおいて得られるチャネル電子濃度は、従来型の窒化物半導体ＨＦＥＴにおいて基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の膜厚を大きくして、本発明による窒化物半導体ＨＦＥＴにおける基本障壁層(ＡｌＸＧａ１−ＸＮ層)・上層障壁層(ＡｌＹＧａ１−ＹＮ層)・絶縁膜の膜厚の総和に等しくした場合（すなわち利得を近似的に同じにした場合）に得られるチャネル電子濃度よりも高くなる。これは、上層障壁層および絶縁膜の大きいポテンシャルの傾きの存在によるものである。このように、本発明に係る窒化物半導体ＨＦＥＴ構造により、絶縁膜の膜厚を含めて小さい膜厚の障壁層を用いながらも、高いチャネル電子濃度を得ることが可能となる。 FIG. 3 schematically shows the potential shape and the channel electron distribution in the nitride semiconductor HFET according to the present invention. In the nitride semiconductor HFET according to the present invention shown in FIG. 3, the heterointerface (Al Y Ga 1 -Y N / Al X Ga 1 -X N, Y> X) between the upper barrier layer 2 and the basic barrier layer 3 is positive. Therefore, the potential gradient (electric field) of the upper barrier layer 2 is larger than that of the basic barrier layer 3. An insulating film 1 is laminated on the upper barrier layer 2, and the potential gradient of the upper barrier layer 2 is basically inherited by the potential gradient of the insulating film 1. Therefore, due to the large potential gradient of the insulating film 1 and the upper barrier layer 2, the bottom position of the potential of the channel layer (GaN layer) 4 becomes lower than that of the conventional nitride semiconductor HFET of FIG. As a result, a higher channel electron concentration can be obtained. Here, the gain of the HFET is determined by the total thickness of the basic barrier layer (Al X Ga 1-X N layer), the upper barrier layer (Al Y Ga 1-Y N layer), and the insulating film. The channel electron concentration obtained in the nitride semiconductor HFET according to the invention is obtained by increasing the film thickness of the basic barrier layer (Al X Ga 1-X N layer) 3 in the conventional nitride semiconductor HFET, When the basic barrier layer (Al X Ga 1-X N layer), the upper barrier layer (Al Y Ga 1-Y N layer) and the insulating film in the semiconductor HFET are made equal to the total thickness (that is, the gain is approximately the same) The channel electron concentration obtained in the above case. This is due to the presence of a large potential gradient in the upper barrier layer and the insulating film. As described above, the nitride semiconductor HFET structure according to the present invention makes it possible to obtain a high channel electron concentration while using a barrier layer having a small thickness including the thickness of the insulating film.

本発明における上層障壁層２の必要性について説明する。従来型の窒化物半導体ＨＦＥＴにおいて、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のバンドギャップをより大きくすれば（すなわちＸをより大きくすれば）、ＡｌＸＧａ１−ＸＮ/ＧａＮヘテロ界面の正の分極電荷がより大きくなる結果、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のポテンシャルの傾きがより大きくなり、原理的には、より高いチャネル電子濃度が得られる。しかし、一般に、バンドギャップが大きい(ＡｌＸＧａ１−ＸＮにおいてＸが大きい）場合、実際の成膜において平滑な膜を形成することが困難となり、成膜時に膜表面に凸凹を生ずるようになる。また、膜表面の凹凸は、一般に膜厚が小さいうちは顕著ではないが、成膜が進むにっれて（すなわち膜厚を大きくするにつれて）大きくなる。このような事情のため、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のバンドギャップを大きくするのには制約があるが、基本障壁層３よりもバンドギャップの大きい上層障壁層(ＡｌＹＧａ１−ＹＮ層、Ｙ＞Ｘ)２を用いることで、平滑な基本障壁を積層し、かつ、障壁層表面、すなわち、上層障壁層２の表面のポテンシャルの傾きを大きくすることが可能となる。ここで、上層障壁層２の平滑性は、基本障壁層３のそれに比べて一般に劣ることになるが、上層障壁層２の膜厚は上記の目的（表面のポテンシャルの傾きの増大）のためには小さくて差し支えないので、膜表面に生じる凸凹は最小限に抑制することが可能である。 The necessity of the upper barrier layer 2 in the present invention will be described. In the conventional nitride semiconductor HFET, if the band gap of the basic barrier layer (Al X Ga 1-X N layer) 3 is made larger (that is, if X is made larger), Al X Ga 1-X N / GaN. As a result of the larger positive polarization charge at the heterointerface, the potential gradient of the basic barrier layer (Al X Ga 1 -XN layer) 3 becomes larger, and in principle, a higher channel electron concentration can be obtained. However, generally, when the band gap is large ( X is large in Al X Ga 1-X N), it becomes difficult to form a smooth film in actual film formation, and unevenness is generated on the film surface during film formation. Become. Further, the unevenness of the film surface is generally not noticeable when the film thickness is small, but increases as the film formation proceeds (that is, as the film thickness increases). For this reason, there is a limitation in increasing the band gap of the basic barrier layer (Al X Ga 1-X N layer) 3, but the upper barrier layer (Al By using YGa1 -YN layer, Y> X) 2, it is possible to stack a smooth basic barrier and increase the potential gradient of the barrier layer surface, that is, the surface of the upper barrier layer 2 It becomes. Here, the smoothness of the upper barrier layer 2 is generally inferior to that of the basic barrier layer 3, but the film thickness of the upper barrier layer 2 is for the above purpose (increasing the slope of the surface potential). Therefore, the unevenness generated on the film surface can be suppressed to a minimum.

本発明における絶縁膜１の必要性について説明する。障壁層のポテンシャルの傾きを大きくするために、上述のように上層障壁層２を導入したが、高いチャネル電子濃度を得るためには、上層障壁層２の膜厚を大きくすることが有効である。しかし、前述のように、バンドギャップの大きい上層障壁層２の膜厚を大きくすると、膜表面の凹凸が大きくなってしまう。そこで、比較的平滑な表面状態が保たれている上層障壁層２の上に絶縁膜１を積層することにより、ポテンシャルの大きな傾きと膜表面の平滑性を保ちながら、ポテンシャルの高低差を得ることが可能となり、その結果、高いチャネル電子濃度を得ることが可能となる。これは、絶縁膜１の積層においては、一般に、膜厚の増大によって表面の凹凸が増大することはないという特徴を利用して得られる効果である。   The necessity of the insulating film 1 in the present invention will be described. In order to increase the potential gradient of the barrier layer, the upper barrier layer 2 is introduced as described above. However, in order to obtain a high channel electron concentration, it is effective to increase the film thickness of the upper barrier layer 2. . However, as described above, when the film thickness of the upper barrier layer 2 having a large band gap is increased, the unevenness of the film surface increases. Therefore, by stacking the insulating film 1 on the upper barrier layer 2 in which a relatively smooth surface state is maintained, a potential level difference can be obtained while maintaining a large potential gradient and film surface smoothness. As a result, a high channel electron concentration can be obtained. This is an effect obtained by utilizing the feature that, in the lamination of the insulating film 1, surface irregularities generally do not increase due to the increase in film thickness.

このように、従来型の窒化物半導体ＨＦＥＴの基本障壁層の上に、バンドギャップのより大きい上層障壁層２と絶縁膜１とを積層した、本発明による窒化物半導体ＨＦＥＴ構造を用いることにより、高いチャネル電子濃度を得ることが可能となる。本構造をゲート電極下に用いた構造は、いわゆる絶縁ゲート構造（あるいは、ＭＩＳ（Metal-Insulator-Semiconductor）構造）の窒化物半導体ＨＦＥＴであり、ゲートリーク電流を低減するという効果が、高いチャネル電子濃度と同時に得られる。なお、ＨＦＥＴの利得は、ゲート電極下の、絶縁膜・上層障壁層(ＡｌＹＧａ１−ＹＮ層)・基本障壁層(ＡｌＸＧａ１−ＸＮ層)の膜厚の総和で決定されるので、本構造を、ゲート電極下に用いる場合は、絶縁膜厚を不必要に大きくすることは望ましくない。また、本発明に係る窒化物半導体ＨＦＥＴ構造を、ソース・ゲート間領域下およびゲート・ドレイン間領域下において用いることにより、高濃度のチャネル電子によって低いソース抵抗が得られるため、高い利得を得ることが可能となる。以上で、本発明による作用がすべて示された。 Thus, by using the nitride semiconductor HFET structure according to the present invention in which the upper barrier layer 2 and the insulating film 1 having a larger band gap are stacked on the basic barrier layer of the conventional nitride semiconductor HFET, A high channel electron concentration can be obtained. The structure using this structure under the gate electrode is a nitride semiconductor HFET having a so-called insulated gate structure (or MIS (Metal-Insulator-Semiconductor) structure), and has a high channel electron effect in reducing the gate leakage current. Obtained simultaneously with concentration. The gain of the HFET is determined by the total thickness of the insulating film, upper barrier layer (Al Y Ga 1-Y N layer), and basic barrier layer (Al X Ga 1-X N layer) under the gate electrode. Therefore, when this structure is used under the gate electrode, it is not desirable to unnecessarily increase the insulating film thickness. Further, by using the nitride semiconductor HFET structure according to the present invention under the source-gate region and the gate-drain region, a low source resistance can be obtained by high-concentration channel electrons, thereby obtaining a high gain. Is possible. As described above, all the effects of the present invention are shown.

以下に、実施の形態例によって、本発明を詳細に説明する。   Hereinafter, the present invention will be described in detail by way of embodiments.

［実施の形態例１］
図４は、本発明に係る窒化物半導体ＨＦＥＴの構造の一例を示す断面図である。図において、チャネル層(ＧａＮ層)４上に、順次、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３、上層障壁層(ＡｌＹＧａ１−ＹＮ層)２、絶縁膜１が積層されてなる構造に、ソース電極５、ゲート電極６ドレイン電極７が設けられている。 [Embodiment 1]
FIG. 4 is a cross-sectional view showing an example of the structure of a nitride semiconductor HFET according to the present invention. In the figure, a basic barrier layer (Al X Ga 1-X N layer) 3, an upper barrier layer (Al Y Ga 1-Y N layer) 2, and an insulating film 1 are sequentially stacked on a channel layer (GaN layer) 4. A source electrode 5, a gate electrode 6, and a drain electrode 7 are provided in the structure thus formed.

ゲート電極６下の絶縁膜１の膜厚は、１ｎｍ以上１０ｎｍ以下とする。これは、チャネル電子濃度の有意な増大を得るためには１ｎｍ以上の膜厚が必要であり、また一方、絶縁膜の膜厚の増大による窒化物半導体ＨＦＥＴの利得の低下が著しくなることを回避するためには、膜厚を１０ｎｍ以下にすることが必要であるためである。また、絶縁膜として、例えば、Ｓｉ３Ｎ４、ＳｉＯ２、Ａｌ２Ｏ３等、あるいはこれらの複合膜を用いることができるが、いかなる種類の絶縁膜も本発明の範囲内とする。図４においては、絶縁膜１として、少なくとも２層の絶縁膜が使われ、ゲート電極６下における絶縁膜の膜厚は、上記のように、１ｎｍ以上１０ｎｍ以下となっている。 The thickness of the insulating film 1 under the gate electrode 6 is 1 nm or more and 10 nm or less. This requires a film thickness of 1 nm or more in order to obtain a significant increase in the channel electron concentration, while avoiding a significant decrease in the gain of the nitride semiconductor HFET due to the increase in the film thickness of the insulating film. This is because it is necessary to make the film thickness 10 nm or less. Further, for example, Si 3 N 4 , SiO 2 , Al 2 O 3 , or a composite film thereof can be used as the insulating film, but any kind of insulating film is within the scope of the present invention. In FIG. 4, at least two insulating films are used as the insulating film 1, and the film thickness of the insulating film under the gate electrode 6 is 1 nm or more and 10 nm or less as described above.

基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のＡｌ組成Ｘおよび膜厚（ｄｘ）に関しては、従来型の典型構造においては、通常、０.２５≦Ｘ≦０.４、４ｎｍ≦ｄｘ≦３０ｎｍ程度であるが、本発明においては、０＜Ｘ＜１.０、１ｎｍ≦ｄｘ≦３０ｎｍとする。これは、前記条件であれば、本発明の効果が得られることによる。 Regarding the Al composition X and the film thickness (d x ) of the basic barrier layer (Al X Ga 1-X N layer) 3, in the conventional typical structure, usually 0.25 ≦ X ≦ 0.4, 4 nm ≦ Although d x ≦ 30 nm, in the present invention, 0 <X <1.0 and 1 nm ≦ d x ≦ 30 nm. This is because the effect of the present invention can be obtained under the above conditions.

上層障壁層(ＡｌＹＧａ１−ＹＮ層)２のＡｌ組成Ｙおよび膜厚（ｄＹ）は、Ｘ＜Ｙ≦１.０、１ｎｍ≦ｄＹ≦５ｎｍとする。ここで、Ｘ＜Ｙ≦１.０は、本条件であれば、本発明の効果が得られることによる。また、１ｎｍ≦ｄＹは、チャネル電子濃度の有意な増大を得るための条件であり、ｄＹ≦５ｎｍは、上層障壁層表面の平滑性を保持するための条件である。 The Al barrier layer (Al Y Ga 1-Y N layer) 2 has an Al composition Y and a film thickness (d Y ) of X <Y ≦ 1.0 and 1 nm ≦ d Y ≦ 5 nm. Here, X <Y ≦ 1.0 is due to the effect of the present invention being obtained under this condition. Further, 1 nm ≦ d Y is a condition for obtaining a significant increase in channel electron concentration, and d Y ≦ 5 nm is a condition for maintaining the smoothness of the upper barrier layer surface.

ソース・ゲート間領域およびゲート・ドレイン間領域内（ソース、ゲート、ドレインは、それぞれ、ソース電極５、ゲート電極６、ドレイン電極７で表されているとする）に、表面パッシベーション膜として積層されている絶縁膜１の総膜厚は、１ｎｍ以上２００ｎｍ以下とする。これは、チャネル電子濃度の有意な増大を得るためには１ｎｍ以上の膜厚が必要であること、また一方、ソース・ゲート間領域およびゲート・ドレイン間領域内の絶縁膜１の膜厚は、窒化物半導体ＨＦＥＴの利得には影響しないので、前記領域での絶縁膜の膜厚を大きくすることが可能であるものの、大気や水分に対する窒化物半導体ＨＦＥＴの保護という観点からみても、２００ｎｍを超える膜厚は不要であることによる。   Layered as a surface passivation film in the source-gate region and the gate-drain region (source, gate and drain are represented by source electrode 5, gate electrode 6 and drain electrode 7, respectively). The total thickness of the insulating film 1 is 1 nm or more and 200 nm or less. This is because a film thickness of 1 nm or more is necessary to obtain a significant increase in the channel electron concentration. On the other hand, the film thickness of the insulating film 1 in the source-gate region and the gate-drain region is Although it does not affect the gain of the nitride semiconductor HFET, it is possible to increase the thickness of the insulating film in the region, but it also exceeds 200 nm from the viewpoint of protection of the nitride semiconductor HFET against the atmosphere and moisture. This is because the film thickness is unnecessary.

図４においては、ソース電極５下およびドレイン電極７下の構造は、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の一部のみが両電極下に残されている、電極・チャネル電子間の抵抗を低減するための構造となっているが、かかる構造は、上層障壁層(ＡｌＹＧａ１−ＹＮ層)２および基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の一部をエッチング技術により削除することにより作製可能である。 In FIG. 4, the structure under the source electrode 5 and the drain electrode 7 is such that only part of the basic barrier layer (Al X Ga 1-X N layer) 3 is left under both electrodes. The structure is for reducing the resistance between the upper barrier layer (Al Y Ga 1-Y N layer) 2 and the basic barrier layer (Al X Ga 1-X N layer) 3. It can be produced by removing the part by etching technique.

図４の窒化物半導体ＨＦＥＴ構造の、ゲート電極６下の構造の特徴のみを有するあらゆる窒化物半導体ＨＦＥＴ、また、ソース・ゲート間領域およびゲート・ドレイン間領域の構造の特徴のみを有するあらゆる窒化物半導体ＨＦＥＴも本発明の範囲内とする。したがって、例えば、ソース電極５下の領域およびドレイン電極７下の領域において、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のすべてとチャネル層(ＧａＮ層)４の一部が除去された後に、高濃度ドーピングを行ったｎ＋-ＧａＮ層が、前記領域のチャネル層(ＧａＮ層)４上に積層された、電極・チャネル電子間の抵抗を図４の場合よりもさらに低減するための構造が用いられている場合も、本発明の範囲内とする。 Any nitride semiconductor HFET having only the structural features under the gate electrode 6 of the nitride semiconductor HFET structure of FIG. 4 and any nitride having only the structural features of the source-gate region and the gate-drain region. Semiconductor HFETs are also within the scope of the present invention. Therefore, for example, in the region under the source electrode 5 and the region under the drain electrode 7, all of the basic barrier layer (Al X Ga 1-X N layer) 3 and part of the channel layer (GaN layer) 4 are removed. Later, a highly doped n + -GaN layer is stacked on the channel layer (GaN layer) 4 in the region to further reduce the resistance between the electrodes and the channel electrons than in the case of FIG. Any structure used is also within the scope of the present invention.

図４においては、基本障壁層３および上層障壁層２としてＡｌＧａＮ層を用いているが、上層障壁層２のバンドギャップが基本障壁層３のそれよりも大きいという条件が満たされている限り、これらの層がいかなる窒化物半導体である場合も、例えば、ＩｎＡｌＧａＮ等である場合も、本発明の範囲内とする。   In FIG. 4, AlGaN layers are used as the basic barrier layer 3 and the upper barrier layer 2, but as long as the condition that the band gap of the upper barrier layer 2 is larger than that of the basic barrier layer 3 is satisfied. The case where the layer is any nitride semiconductor, such as InAlGaN, is within the scope of the present invention.

本発明に係る窒化物半導体ＨＦＥＴの構造上の特徴は、上層障壁層２と絶縁膜１の複合構造の設置にあるので、図４において、基本障壁層３より下の層がいかなる構造の窒化物半導体ＨＦＥＴの場合も、本発明の範囲内とする。例えば、チャネル層４がＩｎＧａＮ等である場合も本発明の範囲内である。また例えば、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３とチャネル層(ＧａＮ層)４との間に、チャネル電子の界面散乱を低減するために、１ｎｍ程度のＡｌＮ層を挿入してある場合も本発明の範囲内である。 Since the structural feature of the nitride semiconductor HFET according to the present invention is the installation of a composite structure of the upper barrier layer 2 and the insulating film 1, in FIG. 4, the nitride below the basic barrier layer 3 has any structure. A semiconductor HFET is also within the scope of the present invention. For example, the case where the channel layer 4 is InGaN or the like is also within the scope of the present invention. Further, for example, an AlN layer of about 1 nm is inserted between the basic barrier layer (Al X Ga 1-X N layer) 3 and the channel layer (GaN layer) 4 in order to reduce interface scattering of channel electrons. Some cases are within the scope of the present invention.

本実施の形態例の典型的な構造として、チャネル層(ＧａＮ層)４の上に、基本障壁層３として５ｎｍのＡｌ０．３Ｇａ０．７Ｎ層、その上に上層障壁層２として２ｎｍのＡｌＮ層を積層し、ゲート電極６下に総膜厚４ｎｍのＡｌ２Ｏ３（３ｎｍ)/Ｓｉ３Ｎ４（１ｎｍ）なる２層絶縁膜（Ｓｉ３Ｎ４膜が上層障壁層２の直上にあり、Ｓｉ３Ｎ４膜は直下の窒化物半導体（上層障壁層２）と良質な界面を形成する）を用い、また、ソース・ゲート間領域およびゲート・ドレイン間領域に総膜厚１５０ｎｍのＳｉ３Ｎ４(１４６ｎｍ)/Ａｌ２Ｏ３(３ｎｍ)/Ｓｉ３Ｎ４(１ｎｍ）なる３層絶縁膜（Ｓｉ３Ｎ４膜(１ｎｍ)が上層障壁層２の直上にある）を用いた窒化物半導体ＨＦＥＴ構造を作製したところ、これに対応する従来型の窒化物半導体ＨＦＥＴ構造（ＧａＮチャネル層の上に基本障壁層として１１ｎｍのＡｌ０．３Ｇａ０．７Ｎ層を積層した構造）に比べて、利得もドレイン電流も５０％増大した。また、絶縁ゲート構造であるため、ゲートリーク電流も３桁低減した。 As a typical structure of the present embodiment, an Al 0.3 Ga 0.7 N layer of 5 nm is formed as a basic barrier layer 3 on a channel layer (GaN layer) 4, and 2 nm is formed as an upper barrier layer 2 thereon. the AlN layer was laminated, directly above Al 2 O 3 having a total thickness of 4nm to below the gate electrode 6 (3nm) / Si 3 N 4 (1nm) comprising two layers an insulating film (Si 3 N 4 film is the upper barrier layer 2 The Si 3 N 4 film uses a nitride semiconductor (upper barrier layer 2) directly below and forms a high-quality interface), and has a total film thickness of 150 nm in the source-gate region and the gate-drain region. A three-layer insulating film of Si 3 N 4 (146 nm) / Al 2 O 3 (3 nm) / Si 3 N 4 (1 nm) (the Si 3 N 4 film (1 nm) is directly above the upper barrier layer 2) was used. When a nitride semiconductor HFET structure was fabricated, a conventional nitrogen nitride Compared with a compound semiconductor HFET structure (a structure in which an Al 0.3 Ga 0.7 N layer of 11 nm is stacked as a basic barrier layer on a GaN channel layer), both gain and drain current are increased by 50%. In addition, because of the insulated gate structure, the gate leakage current was also reduced by three orders of magnitude.

［実施の形態例２］
図５は、本発明に係る窒化物半導体ＨＦＥＴの構造の他の例を示す断面図である。 [Embodiment 2]
FIG. 5 is a cross-sectional view showing another example of the structure of the nitride semiconductor HFET according to the present invention.

本実施の形態例は、図４に示される実施の形態例１における、ソース・ゲート間領域およびゲート・ドレイン間領域の構造の特徴のみを用いた窒化物半導体ＨＦＥＴ構造の例であり、ゲート電極６下の構造は実施の形態例１とは異なっている窒化物半導体ＨＦＥＴ構造で、いわゆるノーマリー・オフのデバイス動作（ゲート電圧を印加しない時はドレイン電流が流れず、正のゲート電圧を印加することによってドレイン電流が流れるデバイス動作）を実現するための窒化物半導体ＨＦＥＴ構造である。   The present embodiment is an example of a nitride semiconductor HFET structure using only the structure features of the source-gate region and the gate-drain region in the first embodiment shown in FIG. 6 is a nitride semiconductor HFET structure that is different from that of the first embodiment, so-called normally-off device operation (when no gate voltage is applied, no drain current flows, and a positive gate voltage is applied. This is a nitride semiconductor HFET structure for realizing a device operation in which a drain current flows.

ソース・ゲート間領域およびゲート・ドレイン間領域の構造および条件は、実施の形態例１と全く同じである、すなわち、この領域において、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のＡｌ組成Ｘおよび膜厚（ｄＸ）は、０＜Ｘ＜１.０、１ｎｍ≦ｄＸ≦３０ｎｍとする。これは、従来型の典型構造の基本障壁層(ＡｌＸＧａ１−ＸＮ層)においては、通常、０.２５≦Ｘ≦０.４、４ｎｍ≦ｄＸ≦３０ｎｍ程度であるが、０＜Ｘ＜１.０、１ｎｍ≦ｄＸ≦３０ｎｍであれば、本発明の効果が得られることによる。 The structure and conditions of the source-gate region and the gate-drain region are exactly the same as those in the first embodiment, that is, in this region, the Al of the basic barrier layer (Al X Ga 1-X N layer) 3 The composition X and the film thickness (d X ) are 0 <X <1.0 and 1 nm ≦ d X ≦ 30 nm. This is usually about 0.25 ≦ X ≦ 0.4, 4 nm ≦ d X ≦ 30 nm in the conventional basic barrier layer (Al X Ga 1-X N layer) having a typical structure, but 0 < If X <1.0, 1 nm ≦ d X ≦ 30 nm, the effect of the present invention is obtained.

上層障壁層(ＡｌＹＧａ１−ＹＮ層)２のＡｌ組成Ｙおよび膜厚（ｄＹ）は、Ｘ＜Ｙ≦１.０、１ｎｍ≦ｄＹ≦５ｎｍとする。ここで、Ｘ＜Ｙ≦１.０は、本条件であれば、本発明の効果が得られることによる。また、１ｎｍ≦ｄＹは、チャネル電子濃度の有意な増大を得るための条件であり、ｄＹ≦５ｎｍは、上層障壁層表面の平滑性を保持するための条件である。 The Al barrier layer (Al Y Ga 1-Y N layer) 2 has an Al composition Y and a film thickness (d Y ) of X <Y ≦ 1.0 and 1 nm ≦ d Y ≦ 5 nm. Here, X <Y ≦ 1.0 is due to the effect of the present invention being obtained under this condition. Further, 1 nm ≦ d Y is a condition for obtaining a significant increase in channel electron concentration, and d Y ≦ 5 nm is a condition for maintaining the smoothness of the upper barrier layer surface.

ソース・ゲート間領域上およびゲート・ドレイン間領域内に、表面パッシベーション膜として積層されている絶縁膜１の膜厚は、１ｎｍ以上２００ｎｍ以下とする。これは、チャネル電子濃度の有意な増大を得るためには１ｎｍ以上の膜厚が必要であること、また一方、ソース・ゲート間領域およびゲート・ドレイン間領域内の絶縁膜１の膜厚は、窒化物半導体ＨＦＥＴの利得には影響しないので、前記領域での絶縁膜１の膜厚を大きくすることが可能であるものの、大気や水分に対する窒化物半導体ＨＦＥＴの保護という観点からみても、２００ｎｍを超える膜厚は不要であることによる。また、絶縁膜として、例えば、Ｓｉ３Ｎ４、ＳｉＯ２、Ａｌ２Ｏ３等、あるいはこれらの複合膜を用いることができるが、いかなる種類の絶縁膜も本発明の範囲内とする。 The thickness of the insulating film 1 stacked as a surface passivation film on the source-gate region and in the gate-drain region is 1 nm to 200 nm. This is because a film thickness of 1 nm or more is necessary to obtain a significant increase in the channel electron concentration. On the other hand, the film thickness of the insulating film 1 in the source-gate region and the gate-drain region is Since it does not affect the gain of the nitride semiconductor HFET, it is possible to increase the film thickness of the insulating film 1 in the region. However, from the viewpoint of protection of the nitride semiconductor HFET against the air and moisture, 200 nm is set. It is because the film thickness exceeding is unnecessary. Further, for example, Si 3 N 4 , SiO 2 , Al 2 O 3 , or a composite film thereof can be used as the insulating film, but any kind of insulating film is within the scope of the present invention.

ゲート電極６下の構造は、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の一部のみがゲート電極下に残されている構造で、かかる構造は、上層障壁層(ＡｌＹＧａ１−ＹＮ層)２および基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の一部をエッチング技術により削除することにより作製可能である。ゲート電極６下に残されている基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の一部の層厚に関しては、本特許の範囲外であるため、任意とする。 The structure under the gate electrode 6 is a structure in which only a part of the basic barrier layer (Al X Ga 1-X N layer) 3 is left under the gate electrode, and this structure is an upper barrier layer (Al Y Ga 1). -Y N layer) 2 and the base barrier layer (Al X Ga 1-X N layer) portion of 3 can be prepared by removing by etching techniques. The layer thickness of a part of the basic barrier layer (Al X Ga 1-X N layer) 3 remaining under the gate electrode 6 is outside the scope of this patent and is therefore arbitrary.

図５においては、ソース電極５下およびドレイン電極７下の構造は、ゲート電極下の構造と同一であるが、ソース電極５下およびドレイン電極６下の構造がいかなる構造であっても、ソース・ゲート間領域およびゲート・ドレイン間領域における構造が上述の本発明による構造である限り、本発明の範囲内とする。例えば、ソース電極５下の領域およびドレイン電極７下の領域において、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のすべてとチャネル層(ＧａＮ層)４の一部が除去された後に、高濃度ドーピングを行ったｎ＋-ＧａＮ層が、前記領域のチャネル層(ＧａＮ層)４上に積層された、電極・チャネル電子間の抵抗を低減するための構造が用いられている場合も、本発明の範囲内とする。 In FIG. 5, the structure under the source electrode 5 and the drain electrode 7 is the same as the structure under the gate electrode. As long as the structure in the inter-gate region and the gate-drain region is the structure according to the present invention described above, it is within the scope of the present invention. For example, in the region under the source electrode 5 and the region under the drain electrode 7, after all of the basic barrier layer (Al X Ga 1-X N layer) 3 and part of the channel layer (GaN layer) 4 are removed, Even when a highly doped n + -GaN layer is stacked on the channel layer (GaN layer) 4 in the region, a structure for reducing the resistance between electrodes and channel electrons is used. Within the scope of the present invention.

図５においては、ゲート電極６と障壁層との間に絶縁膜は挿入されていないが、ゲートリーク電流の低減その他の目的のために絶縁膜が挿入されている場合も、ソース・ゲート間領域およびゲート・ドレイン間領域における構造が上述の本発明による構造である限り、本発明の範囲内とする。   In FIG. 5, the insulating film is not inserted between the gate electrode 6 and the barrier layer, but the source-gate region can be used even when an insulating film is inserted for the purpose of reducing the gate leakage current or other purposes. As long as the structure in the gate-drain region is the above-described structure according to the present invention, it is within the scope of the present invention.

図５においては、基本障壁層３および上層障壁層２としてＡｌＧａＮ層を用いているが、上層障壁層２のバンドギャップが基本障壁層３のそれよりも大きいという条件が満たされている限り、これらの層がいかなる窒化物半導体である場合も、例えば、ＩｎＡｌＧａＮ等である場合も、本発明の範囲内とする。   In FIG. 5, AlGaN layers are used as the basic barrier layer 3 and the upper barrier layer 2, but as long as the condition that the band gap of the upper barrier layer 2 is larger than that of the basic barrier layer 3 is satisfied. The case where the layer is any nitride semiconductor, such as InAlGaN, is within the scope of the present invention.

本発明の構造上の特徴は、上層障壁層と絶縁膜の複合構造の設置にあるので、図５において、基本障壁層３より下の層がいかなる構造の窒化物半導体ＨＦＥＴの場合も、本発明の範囲内とする。例えば、チャネル層がＩｎＧａＮ等である場合も本発明の範囲内である。また例えば、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３とチャネル層(ＧａＮ層)４との間に、チャネル電子の界面散乱を低減するために、１ｎｍ程度のＡｌＮ層を挿入してある場合も本発明の範囲内である。 Since the structural feature of the present invention is the installation of a composite structure of an upper barrier layer and an insulating film, the present invention can be applied to a nitride semiconductor HFET having a structure below the basic barrier layer 3 in FIG. Within the range of For example, the case where the channel layer is InGaN or the like is also within the scope of the present invention. Further, for example, an AlN layer of about 1 nm is inserted between the basic barrier layer (Al X Ga 1-X N layer) 3 and the channel layer (GaN layer) 4 in order to reduce interface scattering of channel electrons. Some cases are within the scope of the present invention.

本実施の形態例の典型的な構造として、次の構造を作製した。ソース・ゲート間領域およびゲート・ドレイン間領域においては、チャネル層(ＧａＮ層)４の上に、基本障壁層３として５ｎｍのＡｌ０．３Ｇａ０．７Ｎ層、その上に上層障壁層２として２ｎｍのＡｌＮ層を積層し、その上に総膜厚２０ｎｍのＡｌ２Ｏ３(１９ｎｍ)/Ｓｉ３Ｎ４(１ｎｍ）なる２層絶縁膜（Ｓｉ３Ｎ４膜が上層障壁層２の直上、Ｓｉ３Ｎ４膜は直下の窒化物半導体（上層障壁層２）と良質な界面を形成する）を用いた。また、ゲート電極６下には、上記の上層障壁層２および基本障壁層３の一部を削除することにより、４ｎｍのＡｌ０．３Ｇａ０．７Ｎ層を残した構造を用いた。この構造においては、ゲート電極６下の領域においてはチャネル電子濃度はほぼゼロとなり、ノーマリー・オフのデバイス動作の必要条件が満たされる一方、ソース・ゲート間領域およびゲート・ドレイン間領域においては高いチャネル電子濃度によって低いソース抵抗が実現され、ドレイン電流の大きなノーマリー・オフのデバイス動作が実現される。実際、上記構造の窒化物半導体ＨＦＥＴにおいて、５００ｍＡ/ｍｍなる、ノーマリー・オフの窒化物半導体ＨＦＥＴとして非常に高いドレイン電流が得られ、結果として、高利得のノーマリー・オフの窒化物半導体ＨＦＥＴが得られた。 As a typical structure of this embodiment, the following structure was produced. In the source-gate region and the gate-drain region, a 5 nm Al 0.3 Ga 0.7 N layer as the basic barrier layer 3 is formed on the channel layer (GaN layer) 4, and the upper barrier layer 2 is formed thereon. A 2 nm AlN layer is stacked as a two-layer insulating film of Al 2 O 3 (19 nm) / Si 3 N 4 (1 nm) with a total thickness of 20 nm (the Si 3 N 4 film is directly above the upper barrier layer 2). As the Si 3 N 4 film, a nitride semiconductor (upper layer barrier layer 2) and a good quality interface are used. In addition, a structure in which a part of the upper barrier layer 2 and the basic barrier layer 3 was removed to leave a 4 nm Al 0.3 Ga 0.7 N layer under the gate electrode 6 was used. In this structure, the channel electron concentration is almost zero in the region under the gate electrode 6, and the requirements for normally-off device operation are satisfied, while high channel is required in the source-gate region and the gate-drain region. Low source resistance is realized by the electron concentration, and normally-off device operation with a large drain current is realized. In fact, in the nitride semiconductor HFET having the above structure, a very high drain current is obtained as a normally-off nitride semiconductor HFET of 500 mA / mm, and as a result, a high-gain normally-off nitride semiconductor HFET is obtained. It was.

以上の説明から明らかなように、窒化物半導体ＨＦＥＴにおいて、より高い利得を得るために、膜厚の小さい障壁層を用いながらも、高いチャネル電子濃度を得ることを可能とする窒化物半導体ＨＦＥＴ構造が、本発明により実現される。また、より高い利得を得るために、ソース・ゲート間領域下およびゲート・ドレイン間領域下においても、高濃度のチャネル電子を誘起することが可能な窒化物半導体ＨＦＥＴ構造が、本発明により実現される。その結果、高利得の窒化物半導体ＨＦＥＴが実現される。   As is apparent from the above description, in order to obtain a higher gain in the nitride semiconductor HFET, a nitride semiconductor HFET structure capable of obtaining a high channel electron concentration while using a small barrier layer is used. Is realized by the present invention. In addition, in order to obtain a higher gain, a nitride semiconductor HFET structure capable of inducing high-concentration channel electrons under the source-gate region and the gate-drain region is realized by the present invention. The As a result, a high gain nitride semiconductor HFET is realized.

本発明に係る窒化物半導体ＨＦＥＴの一例であるＡｌＧａＮ/ＧａＮ ＨＦＥＴの層構造を模式的に示す図である。It is a figure which shows typically the layer structure of AlGaN / GaN HFET which is an example of the nitride semiconductor HFET which concerns on this invention. 従来型の窒化物半導体ＨＦＥＴにおけるポテンシャル形状とチャネル電子分布の様子を模式的に示す図である。It is a figure which shows typically the mode of the potential shape and channel electron distribution in the conventional nitride semiconductor HFET. 本発明に係る窒化物半導体ＨＦＥＴにおけるポテンシャル形状とチャネル電子分布の様子を模式的に示す図である。It is a figure which shows typically the mode of the potential shape and channel electron distribution in the nitride semiconductor HFET which concerns on this invention. 本発明に係る窒化物半導体ＨＦＥＴの構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the nitride semiconductor HFET concerning this invention. 本発明に係る窒化物半導体ＨＦＥＴの構造の他の例を示す断面図である。It is sectional drawing which shows the other example of the structure of the nitride semiconductor HFET concerning this invention.

符号の説明Explanation of symbols

１：絶縁膜、２：上層障壁層(ＡｌＹＧａ１−ＹＮ層)、３：基本障壁層(ＡｌＸＧａ１−ＸＮ層)、４：チャネル層(ＧａＮ層)、５：ソース電極、６：ゲート電極、７：ドレイン電極。 1: insulating film, 2: upper barrier layer (Al Y Ga 1-Y N layer), 3: basic barrier layer (Al X Ga 1-X N layer), 4: channel layer (GaN layer), 5: source electrode , 6: gate electrode, 7: drain electrode.

Claims (1)

窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
ソース・ゲート間領域およびゲート・ドレイン間領域内に絶縁膜が存在し、前記絶縁膜下に窒化物半導体からなる上層障壁層が存在し、前記上層障壁層下に窒化物半導体からなる基本障壁層が存在し、前記基本障壁層下に窒化物半導体からなるチャネル層が存在し、
前記絶縁膜の厚さは１ｎｍ以上２００ｎｍ以下であり、
前記上層障壁層は前記基本障壁層のバンドギャップよりも大きなバンドギャップを有する窒化物半導体からなり、
前記上層障壁層の厚さは１ｎｍ以上５ｎｍ以下であり、
ソース電極、ゲート電極およびドレイン電極が、前記基本障壁層の内部にまで達していることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタ。 In a heterostructure field effect transistor using a nitride semiconductor,
An insulating film is present in the source-gate region and the gate-drain region, an upper barrier layer made of a nitride semiconductor is present under the insulating film, and a basic barrier layer made of a nitride semiconductor is formed under the upper barrier layer There is a channel layer made of a nitride semiconductor under the basic barrier layer,
The insulating film has a thickness of 1 nm to 200 nm,
The upper barrier layer is made of a nitride semiconductor having a band gap larger than the band gap of the basic barrier layer,
The thickness of the upper barrier layer Ri der least 5nm less 1 nm,
A heterostructure field effect transistor using a nitride semiconductor, characterized in that a source electrode, a gate electrode and a drain electrode reach the inside of the basic barrier layer .
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