JP4887111B2 - Schmidt circuit - Google Patents
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本発明は、シュミット回路に関する。 The present invention relates to a Schmitt circuit.
デジタル処理回路に信号が入力される場合、入力信号の電圧レベルに応じて、入力信号がＨレベルであるかＬレベルであるかの判定が行われる。このように入力信号がＨレベルであるかＬレベルであるかを判定する場合、単純にある一つの電圧レベルを閾値電圧として判定すると、耐ノイズ性が低い。すなわち、入力信号の電圧レベルがノイズの影響により閾値電圧付近で上下すると、ＨレベルとＬレベルとの切り替わりを繰り返すチャタリングが発生してしまう。そこで、入力信号の電圧レベルが低レベルから高レベルに変化する際の閾値電圧と、高レベルから低レベルに変化する際の閾値電圧を異ならせたシュミット回路を用いることが一般的に行われている（例えば、特許文献１）。 When a signal is input to the digital processing circuit, it is determined whether the input signal is at the H level or the L level according to the voltage level of the input signal. Thus, when determining whether the input signal is at the H level or the L level, if one voltage level is simply determined as the threshold voltage, the noise resistance is low. That is, when the voltage level of the input signal rises and falls near the threshold voltage due to the influence of noise, chattering that repeatedly switches between the H level and the L level occurs. Therefore, it is common practice to use a Schmitt circuit in which the threshold voltage when the voltage level of the input signal changes from a low level to a high level and the threshold voltage when the voltage level changes from a high level to a low level are different. (For example, Patent Document 1).
図８は、一般的なシュミット回路の構成例を示す図である。シュミット回路２００は、閾値電圧の異なる２つのインバータ２０１，２０２、閾値切替制御用のスイッチ２０３，２０４及びインバータ２０５，２０６，２０７を備えている。そして、例えば、インバータ２０１の閾値電圧を１．７Ｖ、インバータ２０２の閾値電圧を１．０Ｖとすることにより、デジタル処理回路に入力される入力信号Ｖinが２．０Ｖより高ければＨレベル、０．８Ｖより低ければＬレベルとするＴＴＬレベルの入力仕様を満たすことができる。
FIG. 8 is a diagram illustrating a configuration example of a general Schmitt circuit. The Schmitt
このようなシュミット回路２００の初期状態として、入力信号Ｖinの電圧レベルが低く、デジタル信号処理を行うＩＣの内部回路へ出力される信号ＶoutがＬレベルであるとする。このとき、スイッチ２０３がオン、スイッチ２０４がオフとなっているため、入力信号Ｖinがインバータ２０１の閾値電圧（例えば１．７Ｖ）まで上昇すると、インバータ２０１の出力が反転し、出力電圧ＶoutがＨレベルとなる。そして、インバータ２０１の出力が反転すると、スイッチ２０３がオフ、スイッチ２０４がオンとなる。そのため、入力信号Ｖinがインバータ２０１の閾値電圧（例えば１．７Ｖ）付近で上下したとしても、出力電圧Ｖoutは変化しない。そして、入力電圧Ｖinがインバータ２０２の閾値電圧（例えば１．０Ｖ）まで下降すると、インバータ２０２の出力が反転し、出力電圧ＶoutがＬレベルとなる。
ところで、インバータ２０１の閾値電圧は、インバータ２０１を構成するＰチャネルＭＯＳＦＥＴ２１０及びＮチャネルＭＯＳＦＥＴ２１１の駆動能力により定められる。例えば、電源電圧Ｖccが５．０Ｖの場合において、ＰチャネルＭＯＳＦＥＴ２１０及びＮチャネルＭＯＳＦＥＴ２１１の駆動能力が同一であれば、インバータ２０１の閾値電圧は２．５Ｖとなる。そして、ＮチャネルＭＯＳＦＥＴ２１１の駆動能力を大きくするか、ＰチャネルＭＯＳＦＥＴ２１０の駆動能力を小さくすることにより、インバータ２０１の閾値電圧を例えば１．７Ｖ程度に設定することができる。同様に、インバータ２０２を構成するＰチャネルＭＯＳＦＥＴ２１２及びＮチャネルＭＯＳＦＥＴ２１３の駆動能力を変更することにより、インバータ２０２の閾値電圧を例えば１．０Ｖ程度に設定することができる。
By the way, the threshold voltage of the
ところが、電源電圧Ｖccが５．０Ｖの場合にインバータ２０１，２０２の閾値電圧が所定のレベルとなるように設計されたシュミット回路２００で、電源電圧Ｖccの電圧レベルが例えば３．３Ｖに変更されると、ノイズ耐性が悪化してしまう。つまり、電源電圧Ｖccが５．０Ｖで閾値電圧が１．７Ｖとなるようにインバータ２０１を設計した場合、電源電圧Ｖccが３．３Ｖになると、インバータ２０１の閾値電圧は１．７Ｖより低下してしまう。同様に、電源電圧Ｖccが３．３Ｖになるとインバータ２０２の閾値電圧も１．０Ｖより低下することになるが、ＮチャネルＭＯＳＦＥＴ２１３の閾値電圧である０．８Ｖ〜０．９Ｖより低くはならない。したがって、電源電圧Ｖccが５．０Ｖであるとして設計されたシュミット回路２００の電源電圧Ｖccが３．３Ｖになると、インバータ２０１の閾値電圧とインバータ２０２の閾値電圧との差が小さくなってしまい、ノイズの影響を受けやすくなってしまう。一方、電源電圧Ｖccが３．３Ｖの場合にインバータ２０１の閾値電圧が１．７Ｖ、インバータ２０２の閾値電圧が１．０Ｖとなるように設計した場合、電源電圧Ｖccが５．０Ｖになると、インバータ２０１，２０２の閾値電圧が共に上昇し、ＴＴＬレベルの入力仕様を満たすことができなくなる。
However, in the Schmitt
本発明は上記課題を鑑みてなされたものであり、電源電圧に応じた閾値電圧の変化を抑制可能なシュミット回路を提供することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to provide a Schmitt circuit capable of suppressing a change in threshold voltage according to a power supply voltage.
上記目的を達成するため、本発明のシュミット回路は、第１電圧を閾値として入力電圧を反転した第１出力電圧を出力する第１インバータと、前記第１電圧より低い第２電圧を閾値として前記入力電圧を反転した第２出力電圧を出力する第２インバータと、前記入力電圧が前記第１電圧まで上昇する際は前記第１インバータから出力される前記第１出力電圧を出力し、前記入力電圧が前記第２電圧まで下降する際は前記第２インバータから出力される前記第２出力電圧を出力する出力電圧選択回路と、電源電圧の変化に応じた前記第１及び第２インバータにおける前記第１及び第２電圧の変化を抑制する閾値電圧制御回路と、を備えることとする。 In order to achieve the above object, a Schmitt circuit according to the present invention includes a first inverter that outputs a first output voltage obtained by inverting an input voltage using a first voltage as a threshold, and a second voltage that is lower than the first voltage as a threshold. A second inverter that outputs a second output voltage obtained by inverting the input voltage; and when the input voltage rises to the first voltage, the first output voltage that is output from the first inverter is output, and the input voltage Output voltage selection circuit for outputting the second output voltage output from the second inverter when the voltage drops to the second voltage, and the first and second inverters in response to changes in power supply voltage. And a threshold voltage control circuit for suppressing a change in the second voltage.
また、前記第１インバータは、前記電源電圧が所定電圧より高い場合に、前記第１電圧を閾値として前記入力電圧を反転して出力する第３インバータと、前記電源電圧が前記所定電圧より低い場合に、前記第１電圧を閾値として前記入力電圧を反転して出力する第４インバータと、を含んで構成され、前記第２インバータは、前記電源電圧が前記所定電圧より高い場合に、前記第２電圧を閾値として前記入力電圧を反転して出力する第５インバータと、前記電源電圧が前記所定電圧より低い場合に、前記第２電圧を閾値として前記入力電圧を反転して出力する第６インバータと、を含んで構成され、前記閾値電圧制御回路は、前記電源電圧と前記所定電圧との比較結果を出力する比較回路と、前記比較回路から出力される前記比較結果に基づいて、前記電源電圧が前記所定電圧より高い場合は、前記第３インバータから出力される電圧を前記第１出力電圧として出力するとともに、前記第５インバータから出力される電圧を前記第２出力電圧として出力し、前記電源電圧が前記所定電圧より低い場合は、前記第４インバータから出力される電圧を前記第１出力電圧として出力するとともに、前記第６インバータから出力される電圧を前記第２出力電圧として出力する切替回路と、を含んで構成されることとすることができる。 The first inverter has a third inverter that inverts and outputs the input voltage using the first voltage as a threshold when the power supply voltage is higher than a predetermined voltage, and the power supply voltage is lower than the predetermined voltage. And a fourth inverter that inverts and outputs the input voltage using the first voltage as a threshold, and the second inverter is configured to output the second inverter when the power supply voltage is higher than the predetermined voltage. A fifth inverter that inverts and outputs the input voltage with a voltage as a threshold; and a sixth inverter that inverts and outputs the input voltage with the second voltage as a threshold when the power supply voltage is lower than the predetermined voltage; The threshold voltage control circuit is configured to output a comparison result between the power supply voltage and the predetermined voltage, and based on the comparison result output from the comparison circuit. When the power supply voltage is higher than the predetermined voltage, the voltage output from the third inverter is output as the first output voltage, and the voltage output from the fifth inverter is set as the second output voltage. When the power supply voltage is lower than the predetermined voltage, the voltage output from the fourth inverter is output as the first output voltage, and the voltage output from the sixth inverter is the second output voltage. And a switching circuit that outputs as the above.
また、前記第１インバータは、入力電極に前記電源電圧が印加され、制御電極に前記入力電圧が印加される第１トランジスタと、入力電極が前記第１トランジスタの出力電極と接続され、制御電極に前記入力電圧が印加される第２トランジスタと、を含んで構成され、前記第２インバータは、入力電極に前記電源電圧が印加され、制御電極に前記入力電圧が印加される第３トランジスタと、入力電極が前記第３トランジスタの出力電極と接続され、制御電極に前記入力電圧が印加される第４トランジスタと、を含んで構成され、前記閾値電圧制御回路は、前記電源電圧と前記所定電圧との比較結果を出力する比較回路と、前記比較回路から出力される前記比較結果に基づいて、前記電源電圧が前記所定電圧より高い場合は、前記第１トランジスタの駆動能力を下げるか前記第２トランジスタの駆動能力を上げるとともに、前記第３トランジスタの駆動能力を下げるか前記第４トランジスタの駆動能力を上げ、前記電源電圧が前記所定電圧より低い場合は、前記第１トランジスタの駆動能力を上げるか前記第２トランジスタの駆動能力を下げるとともに、前記第３トランジスタの駆動能力を上げるか前記第４トランジスタの駆動能力を下げる切替回路と、を含んで構成されることとすることができる。 The first inverter has a power supply voltage applied to an input electrode, a first transistor to which the input voltage is applied to a control electrode, an input electrode connected to an output electrode of the first transistor, and a control electrode A second transistor to which the input voltage is applied, and wherein the second inverter has a third transistor in which the power supply voltage is applied to an input electrode and the input voltage is applied to a control electrode, and an input A fourth transistor in which an electrode is connected to an output electrode of the third transistor and the input voltage is applied to a control electrode, and the threshold voltage control circuit is configured to output the power supply voltage and the predetermined voltage. Based on the comparison circuit that outputs the comparison result and the comparison result output from the comparison circuit, when the power supply voltage is higher than the predetermined voltage, the first transistor When the power supply voltage is lower than the predetermined voltage, the drive capability of the second transistor is lowered or the drive capability of the third transistor is lowered or the drive capability of the fourth transistor is raised. A switching circuit that increases the driving capability of the first transistor or decreases the driving capability of the second transistor, and increases the driving capability of the third transistor or decreases the driving capability of the fourth transistor. Can be.
さらに、前記第１又は第２トランジスタの少なくとも一方は、並列接続可能な複数のトランジスタにより構成され、前記第３又は第４トランジスタの少なくとも一方は、並列接続可能な複数のトランジスタにより構成され、前記切替回路は、前記比較回路から出力される前記比較結果に基づいて、前記複数のトランジスタのうち、並列接続されるトランジスタの数を切り替えて、前記第１〜第４トランジスタの駆動能力を変更することとすることができる。 Further, at least one of the first or second transistor is configured by a plurality of transistors that can be connected in parallel, and at least one of the third or fourth transistor is configured by a plurality of transistors that can be connected in parallel, and the switching is performed. The circuit changes the drive capability of the first to fourth transistors by switching the number of transistors connected in parallel among the plurality of transistors based on the comparison result output from the comparison circuit; can do.
また、前記比較回路は、前記電源電圧に応じた第３電圧を生成する電圧生成回路と、前記第３電圧に応じてオンオフし、前記比較結果を出力する出力トランジスタと、を含んで構成されることとすることができる。 The comparison circuit includes a voltage generation circuit that generates a third voltage according to the power supply voltage, and an output transistor that turns on and off according to the third voltage and outputs the comparison result. Can be.
さらに、前記電圧生成回路は、一端が前記電源電圧側に接続される第１抵抗と、一端が前記第１抵抗の他端と接続され、他端が接地側に接続される第２抵抗と、を含んで構成され、前記第１及び第２抵抗の接続点の電圧を前記第３電圧として出力し、前記比較回路は、第５及び第６トランジスタにより構成される電流ミラー回路と、入力電極が前記第５トランジスタの出力電極と接続され、前記第３電圧が制御電極に印加される第７トランジスタと、入力電極が前記第６トランジスタの出力電極と接続され、前記第３電圧が制御電極に印加される第８トランジスタと、一端が前記第７トランジスタの出力電極と接続され、他端が前記第８トランジスタの出力電極と接続される第３抵抗と、一端が前記第８トランジスタの出力電極と接続され、他端が接地側に接続される第４抵抗と、を更に備え、前記出力トランジスタの制御電極には、前記第６及び第８トランジスタの接続点の電圧が印加されることとすることができる。 Further, the voltage generating circuit includes a first resistor having one end connected to the power supply voltage side, a second resistor having one end connected to the other end of the first resistor, and the other end connected to the ground side, And the voltage at the connection point of the first and second resistors is output as the third voltage. The comparison circuit includes a current mirror circuit including fifth and sixth transistors, and an input electrode. A seventh transistor connected to the output electrode of the fifth transistor, the third voltage applied to the control electrode, an input electrode connected to the output electrode of the sixth transistor, and the third voltage applied to the control electrode An eighth transistor, one end connected to the output electrode of the seventh transistor, the other end connected to the output electrode of the eighth transistor, and one end connected to the output electrode of the eighth transistor. And Further comprising a fourth resistor having one end connected to the ground, and the control electrode of the output transistor can be a voltage at the connection point of the sixth and eighth transistors is applied.
また、前記比較回路は、前記出力トランジスタから出力される前記比較結果に基づいて、前記電源電圧が前記第１電圧まで上昇すると前記第３電圧を更に上昇させ、前記電源電圧が前記第２電圧まで下降すると前記第３電圧を更に下降させるヒステリシス制御回路を、更に備えることとすることができる。 The comparison circuit further increases the third voltage when the power supply voltage rises to the first voltage based on the comparison result output from the output transistor, and the power supply voltage reaches the second voltage. A hysteresis control circuit that further lowers the third voltage when lowered is further provided.
また、前記比較回路は、一端が前記第２抵抗の他端と接続され、他端が接地側に接続される第５抵抗と、入力電極が前記第２及び第５抵抗の接続点と接続され、出力電極が接地側に接続され、前記出力トランジスタから出力される前記比較結果に応じてオンオフする第９トランジスタと、を更に備えることとすることができる。 The comparison circuit has one end connected to the other end of the second resistor, the other end connected to the ground side, and an input electrode connected to a connection point of the second and fifth resistors. A ninth transistor that has an output electrode connected to the ground side and that is turned on / off according to the comparison result output from the output transistor.
電源電圧に応じた閾値電圧の変化を抑制可能なシュミット回路を提供することができる。 It is possible to provide a Schmitt circuit that can suppress a change in threshold voltage corresponding to a power supply voltage.
＝＝回路構成＝＝
図１は、本発明の一実施形態であるシュミット回路を適用した集積回路（ＩＣ）の構成例を示す図である。ＩＣ１０は、入力信号に基づいてデジタル処理を行う集積化された回路であり、シュミット回路２０ａ〜２０ｃ、ＩＣ内部回路２３、及び端子２４〜２７を含んで構成される。端子２４には電源電圧Ｖccが印加され、端子２５〜２７には、入力電圧Ｖin1〜Ｖin3が印加される。なお、電源電圧Ｖccとしては、例えば、５．０Ｖ、３．３Ｖ等、電圧レベルの異なる複数の電圧を印加することができる。
== Circuit configuration ==
FIG. 1 is a diagram illustrating a configuration example of an integrated circuit (IC) to which a Schmitt circuit according to an embodiment of the present invention is applied. The
シュミット回路２０ａには、ＣＰＵ３０から出力される入力電圧Ｖin1が端子２５を介して印加される。シュミット回路２０ａは、入力電圧Ｖin1の電圧レベルに基づいて、ＨレベルまたはＬレベルの出力信号を生成してＩＣ内部回路２３に出力する。なお、シュミット回路２０ａは、入力電圧Ｖin1に重畳するノイズによる影響を少なくするため、ヒステリシス特性を持っている。具体的には、例えば、出力信号がＬレベルからＨレベルに変化する際の閾値電圧は１．７Ｖ（第１電圧）、出力信号がＨレベルからＬレベルに変化する際の閾値電圧は１．０Ｖ（第２電圧）となっている。これにより、例えば、１．７Ｖ以上の入力電圧Ｖin1が印加されて出力信号がＨレベルとなった後は、閾値電圧が１．０Ｖとなるため、入力電圧Ｖin1が１．７Ｖ付近で上下したとしても出力信号にチャタリングが発生することを抑制することができる。また、例えば、１．０Ｖ以下の入力電圧Ｖin1が印加されて出力信号がＬレベルとなった後は、閾値電圧が１．７Ｖとなるため、入力電圧Ｖin1が１．０Ｖ付近で上下したとしても出力信号にチャタリングが発生することを抑制することができる。同様に、シュミット回路２０ｂ，２０ｃは、端子２６，２７を介して印加される入力電圧Ｖin2，Ｖin3の電圧レベルに基づいて、ＨレベルまたはＬレベルの出力信号を生成してＩＣ内部回路２３に出力する。ＩＣ内部回路２３は、シュミット回路２０ａ〜２０ｃから出力されるＨレベルまたはＬレベルの信号に基づいて、様々なデジタル信号処理を実行する。
An input voltage Vin1 output from the
図２は、シュミット回路２０ａの構成例を示す図である。なお、シュミット回路２０ｂ，２０ｃの構成についても同様である。シュミット回路２０ａは、インバータ３５〜４２、スイッチ（トランスミッションゲート）４３〜４８、及び電源電圧監視回路５０を含んで構成されている。なお、インバータ３５，３７により本発明の第１インバータが構成され、インバータ３６，３８により本発明の第２インバータが構成される。また、スイッチ４３〜４６により本発明の出力電圧選択回路が構成され、スイッチ４７，４８（切替回路）及び電源電圧監視回路５０（比較回路）により本発明の閾値電圧制御回路が構成される。
FIG. 2 is a diagram illustrating a configuration example of the
インバータ３５（第３インバータ）は、電源電圧Ｖccが例えば５．０Ｖの場合に閾値電圧が１．７Ｖとなるように設計されている。インバータ３５は、直列に接続されたＰチャネルＭＯＳＦＥＴ５３及びＮチャネルＭＯＳＦＥＴ５４により構成されており、ＰチャネルＭＯＳＦＥＴ５３のソースに電源電圧Ｖccが印加され、ＮチャネルＭＯＳＦＥＴ５４のソースが接地され、ＰチャネルＭＯＳＦＥＴ５３及びＮチャネルＭＯＳＦＥＴ５４のゲートに入力電圧Ｖin1が印加されている。そして、電源電圧Ｖccが例えば５．０Ｖの場合に、入力電圧Ｖin1が１．７Ｖより低ければＰチャネルＭＯＳＦＥＴ５３がオン、ＮチャネルＭＯＳＦＥＴ５４がオフとなり、入力電圧Ｖin1が１．７Ｖより高ければＰチャネルＭＯＳＦＥＴ５３がオフ、ＮチャネルＭＯＳＦＥＴ５４がオンとなるようにＰチャネルＭＯＳＦＥＴ５３及びＮチャネルＭＯＳＦＥＴ５４の駆動能力（サイズ）が設計されている。したがって、電源電圧Ｖccが例えば５．０Ｖの場合に、入力電圧Ｖin1が１．７Ｖより低ければ電源電圧Ｖccの電圧レベル（Ｈレベル）の信号が出力され、入力電圧Ｖin1が１．７Ｖより高ければ接地レベル（Ｌレベル）の信号が出力されることとなる。
The inverter 35 (third inverter) is designed to have a threshold voltage of 1.7 V when the power supply voltage Vcc is 5.0 V, for example. The
インバータ３６（第４インバータ）は、電源電圧Ｖccが例えば５．０Ｖの場合に閾値電圧が１．０Ｖとなるように設計されている。インバータ３６は、直列に接続されたＰチャネルＭＯＳＦＥＴ５５及びＮチャネルＭＯＳＦＥＴ５６により構成されており、ＰチャネルＭＯＳＦＥＴ５５のソースに電源電圧Ｖccが印加され、ＮチャネルＭＯＳＦＥＴ５６のソースが接地され、ＰチャネルＭＯＳＦＥＴ５５及びＮチャネルＭＯＳＦＥＴ５６のゲートに入力電圧Ｖin1が印加されている。そして、電源電圧Ｖccが例えば５．０Ｖの場合に、入力電圧Ｖin1が１．０Ｖより低ければＰチャネルＭＯＳＦＥＴ５５がオン、ＮチャネルＭＯＳＦＥＴ５６がオフとなり、入力電圧Ｖin1が１．０Ｖより高ければＰチャネルＭＯＳＦＥＴ５５がオフ、ＮチャネルＭＯＳＦＥＴ５６がオンとなるようにＰチャネルＭＯＳＦＥＴ５５及びＮチャネルＭＯＳＦＥＴ５６の駆動能力（サイズ）が設計されている。したがって、電源電圧Ｖccが例えば５．０Ｖの場合に、入力電圧Ｖin1が１．０Ｖより低ければ電源電圧Ｖccの電圧レベル（Ｈレベル）の信号が出力され、入力電圧Ｖin1が１．０Ｖより高ければ接地レベル（Ｌレベル）の信号が出力されることとなる。
The inverter 36 (fourth inverter) is designed so that the threshold voltage is 1.0 V when the power supply voltage Vcc is 5.0 V, for example. The
インバータ３７（第５インバータ）は、電源電圧Ｖccが例えば３．３Ｖの場合に閾値電圧が１．７Ｖとなるように設計されている。インバータ３７は、直列に接続されたＰチャネルＭＯＳＦＥＴ５７及びＮチャネルＭＯＳＦＥＴ５８により構成されており、ＰチャネルＭＯＳＦＥＴ５７のソースに電源電圧Ｖccが印加され、ＮチャネルＭＯＳＦＥＴ５８のソースが接地され、ＰチャネルＭＯＳＦＥＴ５７及びＮチャネルＭＯＳＦＥＴ５８のゲートに入力電圧Ｖin1が印加されている。そして、電源電圧Ｖccが例えば３．３Ｖの場合に、入力電圧Ｖin1が１．７Ｖより低ければＰチャネルＭＯＳＦＥＴ５７がオン、ＮチャネルＭＯＳＦＥＴ５８がオフとなり、入力電圧Ｖin1が１．７Ｖより高ければＰチャネルＭＯＳＦＥＴ５７がオフ、ＮチャネルＭＯＳＦＥＴ５８がオンとなるようにＰチャネルＭＯＳＦＥＴ５７及びＮチャネルＭＯＳＦＥＴ５８の駆動能力（サイズ）が設計されている。したがって、電源電圧Ｖccが例えば３．３Ｖの場合に、入力電圧Ｖin1が１．７Ｖより低ければ電源電圧Ｖccの電圧レベル（Ｈレベル）の信号が出力され、入力電圧Ｖin1が１．７Ｖより高ければ接地レベル（Ｌレベル）の信号が出力されることとなる。
The inverter 37 (fifth inverter) is designed so that the threshold voltage is 1.7 V when the power supply voltage Vcc is 3.3 V, for example. The
インバータ３８（第６インバータ）は、電源電圧Ｖccが例えば３．３Ｖの場合に閾値電圧が１．０Ｖとなるように設計されている。インバータ３８は、直列に接続されたＰチャネルＭＯＳＦＥＴ５９及びＮチャネルＭＯＳＦＥＴ６０により構成されており、ＰチャネルＭＯＳＦＥＴ５９のソースに電源電圧Ｖccが印加され、ＮチャネルＭＯＳＦＥＴ６０のソースが接地され、ＰチャネルＭＯＳＦＥＴ５９及びＮチャネルＭＯＳＦＥＴ６０のゲートに入力電圧Ｖin1が印加されている。そして、電源電圧Ｖccが例えば３．３Ｖの場合に、入力電圧Ｖin1が１．０Ｖより低ければＰチャネルＭＯＳＦＥＴ５９がオン、ＮチャネルＭＯＳＦＥＴ６０がオフとなり、入力電圧Ｖin1が１．０Ｖより高ければＰチャネルＭＯＳＦＥＴ５９がオフ、ＮチャネルＭＯＳＦＥＴ６０がオンとなるようにＰチャネルＭＯＳＦＥＴ５９及びＮチャネルＭＯＳＦＥＴ６０の駆動能力（サイズ）が設計されている。したがって、電源電圧Ｖccが例えば３．３Ｖの場合に、入力電圧Ｖin1が１．０Ｖより低ければ電源電圧Ｖccの電圧レベル（Ｈレベル）の信号が出力され、入力電圧Ｖin1が１．０Ｖより高ければ接地レベル（Ｌレベル）の信号が出力されることとなる。
The inverter 38 (sixth inverter) is designed so that the threshold voltage is 1.0 V when the power supply voltage Vcc is 3.3 V, for example. The
なお、ＰチャネルＭＯＳＦＥＴ５３，５７により本発明の第１トランジスタが構成され、ＮチャネルＭＯＳＦＥＴ５４，５８により本発明の第２トランジスタが構成され、ＰチャネルＭＯＳＦＥＴ５５，５９により本発明の第３トランジスタが構成され、ＮチャネルＭＯＳＦＥＴ５６，６０により本発明の第４トランジスタが構成される。
The P-
インバータ３９は、例えば電源電圧Ｖccと接地電圧との中間電圧を閾値電圧として、入力される信号の論理レベルを反転して出力する。インバータ３９は、直列に接続されたＰチャネルＭＯＳＦＥＴ６１及びＮチャネルＭＯＳＦＥＴ６２により構成されており、ＰチャネルＭＯＳＦＥＴ６１のソースに電源電圧Ｖccが印加され、ＮチャネルＭＯＳＦＥＴ６２のソースが接地され、ＰチャネルＭＯＳＦＥＴ６１及びＮチャネルＭＯＳＦＥＴ６２のゲートにインバータ３５〜３８の何れか一つから出力される信号が入力される。したがって、ＰチャネルＭＯＳＦＥＴ６１及びＮチャネルＭＯＳＦＥＴ６２のゲートに入力される信号がＨレベルであれば、ＰチャネルＭＯＳＦＥＴ６１がオフ、ＮチャネルＭＯＳＦＥＴ６２がオンとなり、接地レベル（Ｌレベル）の信号が出力される。また、ＰチャネルＭＯＳＦＥＴ６１及びＮチャネルＭＯＳＦＥＴ６２のゲートに入力される信号がＬレベルであれば、ＰチャネルＭＯＳＦＥＴ６１がオン、ＮチャネルＭＯＳＦＥＴ６２がオフとなり、電源電圧Ｖccの電圧レベル（Ｈレベル）の信号が出力される。
The
インバータ４０は、例えば電源電圧Ｖccと接地電圧との中間電圧を閾値電圧として、入力される信号の論理レベルを反転して出力する。インバータ４０は、直列に接続されたＰチャネルＭＯＳＦＥＴ６３及びＮチャネルＭＯＳＦＥＴ６４により構成されており、ＰチャネルＭＯＳＦＥＴ６３のソースに電源電圧Ｖccが印加され、ＮチャネルＭＯＳＦＥＴ６４のソースが接地され、ＰチャネルＭＯＳＦＥＴ６３及びＮチャネルＭＯＳＦＥＴ６４のゲートにインバータ３９から出力される信号が入力される。したがって、ＰチャネルＭＯＳＦＥＴ６３及びＮチャネルＭＯＳＦＥＴ６４のゲートに入力される信号がＨレベルであれば、ＰチャネルＭＯＳＦＥＴ６３がオフ、ＮチャネルＭＯＳＦＥＴ６４がオンとなり、接地レベル（Ｌレベル）の信号が出力される。また、ＰチャネルＭＯＳＦＥＴ６３及びＮチャネルＭＯＳＦＥＴ６４のゲートに入力される信号がＬレベルであれば、ＰチャネルＭＯＳＦＥＴ６３がオン、ＮチャネルＭＯＳＦＥＴ６４がオフとなり、電源電圧Ｖccの電圧レベル（Ｈレベル）の信号が出力される。
The
インバータ４１は、例えば電源電圧Ｖccと接地電圧との中間レベルを閾値電圧として、入力される信号の論理レベルを反転してＩＣ内部回路２３に対する入力信号として出力する。インバータ４１は、直列に接続されたＰチャネルＭＯＳＦＥＴ６５及びＮチャネルＭＯＳＦＥＴ６６により構成されており、ＰチャネルＭＯＳＦＥＴ６５のソースに電源電圧Ｖccが印加され、ＮチャネルＭＯＳＦＥＴ６６のソースが接地され、ＰチャネルＭＯＳＦＥＴ６５及びＮチャネルＭＯＳＦＥＴ６６のゲートにインバータ４０から出力される信号が入力される。したがって、ＰチャネルＭＯＳＦＥＴ６５及びＮチャネルＭＯＳＦＥＴ６６のゲートに入力される信号がＨレベルであれば、ＰチャネルＭＯＳＦＥＴ６５がオフ、ＮチャネルＭＯＳＦＥＴ６６がオンとなり、接地レベル（Ｌレベル）の信号が出力される。また、ＰチャネルＭＯＳＦＥＴ６５及びＮチャネルＭＯＳＦＥＴ６６のゲートに入力される信号がＬレベルであれば、ＰチャネルＭＯＳＦＥＴ６５がオン、ＮチャネルＭＯＳＦＥＴ６６がオフとなり、電源電圧Ｖccの電圧レベル（Ｈレベル）の信号が出力される。
The
インバータ４２は、電源電圧監視回路５０から出力される信号ＣＭＰの論理レベルを反転して出力する。
スイッチ４３は、一端がＰチャネルＭＯＳＦＥＴ５３及びＮチャネルＭＯＳＦＥＴ５４の接続点と接続され、他端がスイッチ４７の一端と接続されている。そして、スイッチ４３は、インバータ３９の出力信号に応じて、インバータ３５の出力信号を出力するかどうかを制御する。具体的には、例えばインバータ３９の出力信号がＬレベルであればスイッチ４３がオンとなってインバータ３５の出力信号がスイッチ４７に出力され、インバータ３９の出力信号がＨレベルであればスイッチ４３がオフとなってインバータ３５の出力信号はスイッチ４７に出力されないこととなる。
The
スイッチ４４は、一端がＰチャネルＭＯＳＦＥＴ５５及びＮチャネルＭＯＳＦＥＴ５６の接続点と接続され、他端がスイッチ４７の一端と接続されている。そして、スイッチ４４は、インバータ４０の出力信号に応じて、インバータ３６の出力信号を出力するかどうかを制御する。具体的には、例えばインバータ４０の出力信号がＬレベルであればスイッチ４４がオンとなってインバータ３６の出力信号がスイッチ４７に出力され、インバータ４０の出力信号がＨレベルであればスイッチ４４がオフとなってインバータ３６の出力信号はスイッチ４７に出力されないこととなる。
The switch 44 has one end connected to a connection point between the P-
スイッチ４５は、一端がＰチャネルＭＯＳＦＥＴ５７及びＮチャネルＭＯＳＦＥＴ５８の接続点と接続され、他端がスイッチ４８の一端と接続されている。そして、スイッチ４５は、インバータ３９の出力信号に応じて、インバータ３７の出力信号を出力するかどうかを制御する。具体的には、例えばインバータ３９の出力信号がＬレベルであればスイッチ４５がオンとなってインバータ３７の出力信号がスイッチ４８に出力され、インバータ３９の出力信号がＨレベルであればスイッチ４５がオフとなってインバータ３７の出力信号はスイッチ４８に出力されないこととなる。
The
スイッチ４６は、一端がＰチャネルＭＯＳＦＥＴ５９及びＮチャネルＭＯＳＦＥＴ６０の接続点と接続され、他端がスイッチ４８の一端と接続されている。そして、スイッチ４６は、インバータ４０の出力信号に応じて、インバータ３８の出力信号を出力するかどうかを制御する。具体的には、例えばインバータ４０の出力信号がＬレベルであればスイッチ４６がオンとなってインバータ３８の出力信号がスイッチ４８に出力され、インバータ４０の出力信号がＨレベルであればスイッチ４６がオフとなってインバータ３８の出力信号はスイッチ４８に出力されないこととなる。
The
スイッチ４７は、一端がスイッチ４３，４４と接続され、他端がＰチャネルＭＯＳＦＥＴ６１及びＮチャネルＭＯＳＦＥＴ６２のゲートと接続されている。そして、スイッチ４７は、電源電圧監視回路５０から出力される信号ＣＭＰに応じて、スイッチ４３，４４の何れか一方から出力される信号をインバータ３９に出力するかどうかを制御する。具体的には、例えば電源電圧監視回路５０の出力信号ＣＭＰがＬレベルであれば、スイッチ４７がオンとなり、スイッチ４３，４４の何れか一方から出力される信号はインバータ３９に出力される。また、例えば電源電圧監視回路５０の出力信号ＣＭＰがＨレベルであれば、スイッチ４７がオフとなり、スイッチ４３，４４の何れか一方から出力される信号はインバータ３９に出力されない。
The switch 47 has one end connected to the
スイッチ４８は、一端がスイッチ４５，４６と接続され、他端がＰチャネルＭＯＳＦＥＴ６１及びＮチャネルＭＯＳＦＥＴ６２のゲートと接続されている。そして、スイッチ４８は、インバータ４２から出力される信号、すなわち電源電圧監視回路５０から出力される信号ＣＭＰの反転信号に応じて、スイッチ４５，４６の何れか一方から出力される信号をインバータ３９に出力するかどうかを制御する。具体的には、例えば電源電圧監視回路５０の出力信号ＣＭＰがＨレベルであれば、スイッチ４８がオンとなり、スイッチ４５，４６の何れか一方から出力される信号はインバータ３９に出力される。また、例えば電源電圧監視回路５０の出力信号ＣＭＰがＬレベルであれば、スイッチ４８がオフとなり、スイッチ４５，４６の何れか一方から出力される信号はインバータ３９に出力されない。
The
電源電圧監視回路５０は、電源電圧Ｖccと所定レベルとの比較結果を示す信号ＣＭＰを出力する。本実施形態においては、電源電圧監視回路５０は、電源電圧Ｖccが５．０Ｖの場合にＬレベルの信号ＣＭＰを出力し、電源電圧Ｖccが３．３Ｖの場合にＨレベルの信号ＣＭＰを出力することとする。
The power supply
図３は、電源電圧監視回路５０の構成例を示す図である。電源電圧監視回路５０は、抵抗７０〜７４、ＰチャネルＭＯＳＦＥＴ７５〜７７、ＮチャネルＭＯＳＦＥＴ７８〜８０、ＮＰＮ型トランジスタ８１，８２、ＰＮＰ型トランジスタ８３、及びインバータ８４を備えている。
FIG. 3 is a diagram illustrating a configuration example of the power supply
抵抗７０〜７２は直列に接続されており、抵抗７０の一端に電源電圧Ｖccが印加され、抵抗７２の一端が接地されている。そして、抵抗７０，７１の接続点には、電源電圧Ｖccを抵抗７０及び抵抗７１，７２の抵抗比により分圧した電圧Ｖa（第３電圧）が生成される。なお、抵抗７０が本発明の第１抵抗に相当し、抵抗７１が本発明の第２抵抗に相当し、抵抗７２が本発明の第５抵抗に相当する。
The
ＰチャネルＭＯＳＦＥＴ７５（第５トランジスタ）は、ソースに電源電圧Ｖccが印加され、ドレインとゲートがダイオード接続されている。また、ＰチャネルＭＯＳＦＥＴ７６（第６トランジスタ）及びＰチャネルＭＯＳＦＥＴ７７は、ソースに電源電圧Ｖccが印加され、ゲートがＰチャネルＭＯＳＦＥＴ７５のゲートと接続されている。つまり、ＰチャネルＭＯＳＦＥＴ７５〜７７は電流Ｉ１を出力する電流ミラー回路を構成している。
In the P-channel MOSFET 75 (fifth transistor), the power supply voltage Vcc is applied to the source, and the drain and gate are diode-connected. In addition, the P-channel MOSFET 76 (sixth transistor) and the P-
ＮＰＮ型トランジスタ８１（第７トランジスタ）は、コレクタがＰチャネルＭＯＳＦＥＴ７５のドレインと接続され、エミッタが抵抗７３の一端と接続され、ベースに電圧Ｖaが印加されている。また、ＮＰＮ型トランジスタ８２（第８トランジスタ）は、コレクタがＰチャネルＭＯＳＦＥＴ７６のドレインと接続され、エミッタが抵抗７３（第３抵抗）の他端及び抵抗７４（第４抵抗）の一端と接続され、ベースに電圧Ｖaが印加されている。また、抵抗７４の他端は接地されている。なお、ＮＰＮ型トランジスタ８２及び抵抗７４の接続点の電圧をＶbと表すこととする。
The NPN transistor 81 (seventh transistor) has a collector connected to the drain of the P-
ＮチャネルＭＯＳＦＥＴ７９は、ドレインがＰＮＰ型トランジスタ８３のコレクタと接続され、ソースが接地され、ゲートがＮチャネルＭＯＳＦＥＴ８０のゲートと接続されている。また、ＮチャネルＭＯＳＦＥＴ８０は、ゲートとドレインがダイオード接続されるとともに、ドレインがＰチャネルＭＯＳＦＥＴ７７のドレインと接続され、ソースが接地されている。
The N-
ＰＮＰ型トランジスタ８３（出力トランジスタ）は、エミッタに電源電圧Ｖccが印加され、コレクタがＮチャネルＭＯＳＦＥＴ７９のドレインと接続され、ベースがＰチャネルＭＯＳＦＥＴ７６及びＮＰＮ型トランジスタ８２の接続点と接続されている。そして、ＰＮＰ型トランジスタ８３及びＮチャネルＭＯＳＦＥＴ７９の接続点の電圧Ｖcがインバータ８４に印加され、電圧Ｖcの論理レベルをインバータ８４により反転したものが出力信号ＣＭＰとなっている。
In the PNP transistor 83 (output transistor), the power supply voltage Vcc is applied to the emitter, the collector is connected to the drain of the N-
ＮチャネルＭＯＳＦＥＴ７８（第９トランジスタ：ヒステリシス制御回路）は、ドレインが抵抗７１，７２の接続点と接続され、ソースが接地され、ゲートに信号ＣＭＰが入力されている。したがって、信号ＣＭＰがＬレベルの場合は、ＮチャネルＭＯＳＦＥＴ７８はオフとなり、電圧Ｖaは電源電圧Ｖccを抵抗７０及び抵抗７１，７２の抵抗比で分圧した電圧となる。一方、信号ＣＭＰがＨレベルの場合は、ＮチャネルＭＯＳＦＥＴ７８はオンとなり、抵抗７１，７２の接続点の電圧が接地レベルとなるため、電圧Ｖaは電源電圧Ｖccを抵抗７０，７１の抵抗比で分圧した電圧となる。
In the N-channel MOSFET 78 (9th transistor: hysteresis control circuit), the drain is connected to the connection point of the
＝＝動作説明＝＝
次に、シュミット回路２０ａの動作について説明する。なお、シュミット回路２０ｂ，２０ｃの動作についても同様である。
== Description of operation ==
Next, the operation of the
図４は、シュミット回路２０ａの動作の一例を示す図である。まず、電源電圧Ｖccが５．０Ｖの場合について説明する。この場合、電源電圧監視回路５０から出力される信号ＣＭＰがＬレベルとなり、スイッチ４７がオン、スイッチ４８がオフとなる。したがって、インバータ３９には、インバータ３５，３６の何れか一方から出力される信号が入力されることとなる。そして、電源電圧Ｖccが５．０Ｖの場合、インバータ３５の閾値電圧は１．７Ｖ、インバータ３６の閾値電圧は１．０Ｖとなっている。
FIG. 4 is a diagram illustrating an example of the operation of the
いま、初期状態として、入力電圧Ｖin1がインバータ３６の閾値電圧１．０Ｖよりも低く、Ａ点（インバータ３９の入力）がＨレベルになっていると仮定する。このとき、Ｂ点（インバータ３９の出力）はＬレベル、Ｃ点（インバータ４０の出力）はＨレベル、インバータ４１から出力される信号はＬレベルとなっている。そして、Ｂ点がＬレベル、Ｃ点がＨレベルであるため、スイッチ４３がオン、スイッチ４４がオフとなり、インバータ３９にはインバータ３５から出力される信号が入力されることとなる。
Now, as an initial state, it is assumed that the input voltage Vin1 is lower than the threshold voltage 1.0V of the
そして、入力電圧Ｖin1が時刻Ｔ１にインバータ３５の閾値電圧である１．７Ｖまで上昇すると、インバータ３５の出力信号がＬレベルとなり、Ａ点がＬレベルとなる。Ａ点がＬレベルになると、Ｂ点がＨレベル、Ｃ点がＬレベル、インバータ４１から出力される信号がＨレベルとなる。そして、Ｂ点がＨレベル、Ｃ点がＬレベルであるため、スイッチ４３がオフ、スイッチ４４がオンとなり、インバータ３９にはインバータ３６から出力される信号が入力されることとなる。したがって、入力電圧Ｖin1が１．７Ｖ付近で上下したとしても、インバータ３６の閾値電圧が１．０Ｖであるため、インバータ４１から出力される信号におけるチャタリングの発生を抑制することができる。
When the input voltage Vin1 rises to 1.7V, which is the threshold voltage of the
そして、入力電圧Ｖin1が時刻Ｔ２にインバータ３６の閾値電圧である１．０Ｖまで下降すると、インバータ３６の出力信号がＨレベルとなり、Ａ点がＨレベルとなる。Ａ点がＨレベルになると、Ｂ点がＬレベル、Ｃ点がＨレベル、インバータ４１から出力される信号がＬレベルとなる。そして、Ｂ点がＬレベル、Ｃ点がＨレベルであるため、スイッチ４３がオン、スイッチ４４がオフとなり、インバータ３９にはインバータ３５から出力される信号が入力されることとなる。したがって、入力電圧Ｖin1が１．０Ｖ付近で上下したとしても、インバータ３５の閾値電圧が１．７Ｖであるため、インバータ４１から出力される信号におけるチャタリングの発生を抑制することができる。
When the input voltage Vin1 drops to 1.0 V, which is the threshold voltage of the
一方、電源電圧Ｖccが３．３Ｖの場合、電源電圧監視回路５０から出力される信号ＣＭＰがＨレベルとなり、スイッチ４７がオフ、スイッチ４８がオンとなる。したがって、インバータ３９には、インバータ３７，３８の何れか一方から出力される信号が入力されることとなる。そして、電源電圧Ｖccが３．３Ｖの場合、インバータ３７の閾値電圧は１．７Ｖ、インバータ３８の閾値電圧は１．０Ｖとなっている。したがって、前述した５．０Ｖの場合と同様に、インバータ４１から出力される信号がＬレベルからＨレベルとなる際の入力電圧Ｖin1の閾値電圧が１．７Ｖとなり、インバータ４１から出力される信号がＨレベルからＬレベルとなる際の入力電圧Ｖin1の閾値電圧が１．０Ｖとなる。
On the other hand, when the power supply voltage Vcc is 3.3 V, the signal CMP output from the power supply
すなわち、シュミット回路２０ａでは、電源電圧Ｖccが５．０Ｖまたは３．３Ｖの何れの場合であっても、入力電圧Ｖin1が上昇する際の閾値電圧が１．７Ｖ、入力電圧Ｖin1が下降する際の閾値電圧が１．０Ｖとなる。つまり、シュミット回路２０ａは、上位の閾値電圧（１．７Ｖ）と下位の閾値電圧（１．０Ｖ）が電源電圧Ｖccに応じて変化せず、電源電圧Ｖccが５．０Ｖの回路及び電源電圧Ｖccが３．３Ｖの回路の両方に適用することが可能となる。
That is, in the
次に、電源電圧監視回路５０の動作について説明する。図５は、電源電圧下降時における電源電圧監視回路の動作の一例を示す図である。例えば、時刻Ｔ３に電源電圧Ｖccが５．０Ｖであるとする。いま、抵抗７４には、電圧Ｖbに応じた電流Ｉ２が流れることとなるが、電源電圧Ｖccが５．０Ｖの場合は電圧Ｖaが高く、電圧Ｖbも高くなるため、電流Ｉ２も多くなる。このとき、Ｉ２＞２Ｉ１（Ｉ２−２Ｉ１が正）であるとすると、ＰＮＰ型トランジスタ８３（Ｔｒ１）がオンとなり、電圧ＶcがＨレベル、出力信号ＣＭＰがＬレベルとなる。なお、出力信号ＣＭＰがＬレベルであるため、ＮチャネルＭＯＳＦＥＴ７８（Ｔｒ２）はオフとなっている。
Next, the operation of the power supply
そして、電源電圧Ｖccが下降するにつれて電圧Ｖa及び電圧Ｖbが下降すると、電流Ｉ２も少なくなっていく。そして、時刻Ｔ４に、電源電圧Ｖccが例えば３．５Ｖ程度まで下降したところでＩ２＜２Ｉ１（Ｉ２−２Ｉ１が負）になると、ＰＮＰ型トランジスタ８３（Ｔｒ１）がオフとなり、電圧ＶcがＬレベル、出力信号ＣＭＰがＨレベルとなる。そして、出力信号ＣＭＰがＨレベルになると、ＮチャネルＭＯＳＦＥＴ７８（Ｔｒ２）がオンとなり、電圧Ｖaが下降する。そのため、出力信号ＣＭＰがＬレベルからＨレベルに変化した後のチャタリングを抑制することができる。 When the voltage Va and the voltage Vb decrease as the power supply voltage Vcc decreases, the current I2 also decreases. At time T4, when I2 <2I1 (I2-2I1 is negative) when the power supply voltage Vcc drops to about 3.5V, for example, the PNP transistor 83 (Tr1) is turned off, and the voltage Vc is at the L level. The signal CMP becomes H level. When the output signal CMP becomes H level, the N-channel MOSFET 78 (Tr2) is turned on, and the voltage Va decreases. Therefore, chattering after the output signal CMP changes from the L level to the H level can be suppressed.
図６は、電源電圧上昇時における電源電圧監視回路の動作の一例を示す図である。例えば、時刻Ｔ５に電源電圧Ｖccが３．３Ｖであるとする。いま、抵抗７４には、電圧Ｖbに応じた電流Ｉ２が流れることとなるが、電源電圧Ｖccが３．３Ｖの場合は電圧Ｖbが低く、電圧Ｖbも低くなるため、電流Ｉ２も少なくなる。このとき、Ｉ２＜２Ｉ１（Ｉ２−２Ｉ１が負）であるとすると、ＰＮＰ型トランジスタ８３（Ｔｒ１）がオフとなり、電圧ＶcがＬレベル、出力信号ＣＭＰがＨレベルとなる。なお、出力信号ＣＭＰがＨレベルであるため、ＮチャネルＭＯＳＦＥＴ７８（Ｔｒ２）はオンとなっている。
FIG. 6 is a diagram illustrating an example of the operation of the power supply voltage monitoring circuit when the power supply voltage rises. For example, assume that the power supply voltage Vcc is 3.3 V at time T5. Now, the current I2 corresponding to the voltage Vb flows through the
そして、電源電圧Ｖccが上昇するにつれて電圧Ｖa及び電圧Ｖbが上昇すると、電流Ｉ２も多くなっていく。そして、時刻Ｔ６に、電源電圧Ｖccが例えば４．８Ｖ程度まで上昇したところでＩ２＞２Ｉ１（Ｉ２−２Ｉ１が正）になると、ＰＮＰ型トランジスタ８３（Ｔｒ１）がオンとなり、電圧ＶcがＨレベル、出力信号ＣＭＰがＬレベルとなる。そして、出力信号ＣＭＰがＬレベルになると、ＮチャネルＭＯＳＦＥＴ７８（Ｔｒ２）がオフとなり、電圧Ｖaが上昇する。そのため、出力信号ＣＭＰがＨレベルからＬレベルに変化した後のチャタリングを抑制することができる。 When the voltage Va and the voltage Vb rise as the power supply voltage Vcc rises, the current I2 also increases. At time T6, when I2> 2I1 (I2-2I1 is positive) when the power supply voltage Vcc rises to about 4.8 V, for example, the PNP transistor 83 (Tr1) is turned on, and the voltage Vc is H level. The signal CMP becomes L level. When the output signal CMP becomes L level, the N-channel MOSFET 78 (Tr2) is turned off and the voltage Va increases. Therefore, chattering after the output signal CMP changes from the H level to the L level can be suppressed.
このように、電源電圧監視回路５０は、ＩＣ１０内の基準電圧生成回路等により生成される基準電圧と電源電圧Ｖccを比較するのではなく、電源電圧監視回路５０自身で、電源電圧Ｖccが所定レベルより高いか低いかを判定可能としている。これは、ＩＣ１０を動作可能状態とするチップイネーブル端子に入力される信号についても、シュミット回路２０ａと同様の回路によりＨレベル／Ｌレベルの判定をするためである。すなわち、チップイネーブル端子から入力される信号がＨレベルにならないとＩＣ１０内の基準電圧生成回路が作動せず、ＩＣ１０内で生成される基準電圧を用いることができないからである。なお、基準電圧生成回路の作動後については、基準電圧生成回路により生成される基準電圧を用いて電源電圧Ｖccが所定レベルより高いか低いかを判定することも可能である。
As described above, the power supply
＝＝その他の形態＝＝
図７は、シュミット回路２０ａの他の構成例を示す図である。なお、図２に示したシュミット回路２０ａと同様の構成要素については、同一番号を付して説明を省略する。
== Other forms ==
FIG. 7 is a diagram illustrating another configuration example of the
シュミット回路２０ａは、インバータ３９〜４１及び電源電圧監視回路５０に加え、インバータ１００，１０１、及びスイッチ（トランスミッションゲート）１０２〜１０５を含んで構成されている。なお、インバータ１００が本発明の第１インバータに相当し、インバータ１０１が本発明の第２インバータに相当する。また、スイッチ１０２，１０４により本発明の出力電圧選択回路が構成される。また、スイッチ１０３，１０５（切替回路）及び電源電圧監視回路５０（比較回路）により本発明の閾値電圧制御回路が構成される。
The
インバータ１００は、直列接続されたＰチャネルＭＯＳＦＥＴ１１０及びＮチャネルＭＯＳＦＥＴ１１１と、ＮチャネルＭＯＳＦＥＴ１１１に並列接続可能なＮチャネルＭＯＳＦＥＴ１１２にとより構成されている。具体的には、ＰチャネルＭＯＳＦＥＴ１１０のソースに電源電圧Ｖccが印加され、ＮチャネルＭＯＳＦＥＴ１１１のソースが接地され、ＮチャネルＭＯＳＦＥＴ１１２のドレインがスイッチ１０３を介してＮチャネルＭＯＳＦＥＴ１１１のドレインと接続され、ＮチャネルＭＯＳＦＥＴ１１２のソースが接地され、ＰチャネルＭＯＳＦＥＴ１１０及びＮチャネルＭＯＳＦＥＴ１１１，１１２のゲートに入力電圧Ｖin1が印加されている。インバータ１００においては、スイッチ１０３がオンの場合はＮチャネルＭＯＳＦＥＴ１１１，１１２が並列接続されてＮチャネル側の駆動能力が上がることにより、閾値電圧が低下し、スイッチ１０３がオフの場合はＮチャネルＭＯＳＦＥＴ１１２がＮチャネルＭＯＳＦＥＴ１１１から切断されてＮチャネル側の駆動能力が下がることにより、閾値電圧が上昇する。なお、ＰチャネルＭＯＳＦＥＴ１１０により本発明の第１トランジスタが構成され、ＮチャネルＭＯＳＦＥＴ１１１，１１２により本発明の第２トランジスタが構成される。
The
そして、インバータ１００では、電源電圧Ｖccが例えば３．３Ｖの場合、ＮチャネルＭＯＳＦＥＴ１１２がＮチャネルＭＯＳＦＥＴ１１１と接続されていない状態で閾値電圧が例えば１．７ＶとなるようにＰチャネルＭＯＳＦＥＴ１１０及びＮチャネルＭＯＳＦＥＴ１１１の駆動能力（サイズ）が設計されている。このように設計されたインバータ１００において、ＮチャネルＭＯＳＦＥＴ１１２が接続されないまま電源電圧Ｖccが上昇すると、閾値電圧が上昇してしまうこととなる。そこで、インバータ１００では、電源電圧Ｖccが例えば５．０Ｖの場合、ＮチャネルＭＯＳＦＥＴ１１２がＮチャネルＭＯＳＦＥＴ１１１に接続されている状態で閾値電圧が例えば１．７ＶとなるようにＮチャネルＭＯＳＦＥＴ１１２の駆動能力（サイズ）が設計されている。
In the
インバータ１０１は、直列接続されたＰチャネルＭＯＳＦＥＴ１１３及びＮチャネルＭＯＳＦＥＴ１１４と、ＮチャネルＭＯＳＦＥＴ１１４に並列接続可能なＮチャネルＭＯＳＦＥＴ１１５とにより構成されている。具体的には、ＰチャネルＭＯＳＦＥＴ１１３のソースに電源電圧Ｖccが印加され、ＮチャネルＭＯＳＦＥＴ１１４のソースが接地され、ＮチャネルＭＯＳＦＥＴ１１５のドレインがスイッチ１０５を介してＮチャネルＭＯＳＦＥＴ１１４のドレインと接続され、ＮチャネルＭＯＳＦＥＴ１１５のソースが接地され、ＰチャネルＭＯＳＦＥＴ１１３及びＮチャネルＭＯＳＦＥＴ１１４，１１５のゲートに入力電圧Ｖin1が印加されている。インバータ１０１においては、スイッチ１０５がオンの場合はＮチャネルＭＯＳＦＥＴ１１４，１１５が並列接続されてＮチャネル側の駆動能力が上がることにより、閾値電圧が低下し、スイッチ１０５がオフの場合はＮチャネルＭＯＳＦＥＴ１１５がＮチャネルＭＯＳＦＥＴ１１４から切断されてＮチャネル側の駆動能力が下がることにより、閾値電圧が上昇する。なお、ＰチャネルＭＯＳＦＥＴ１１３により本発明の第３トランジスタが構成され、ＮチャネルＭＯＳＦＥＴ１１４，１１５により本発明の第４トランジスタが構成される。
The
そして、インバータ１０１では、電源電圧Ｖccが例えば３．３Ｖの場合、ＮチャネルＭＯＳＦＥＴ１１５がＮチャネルＭＯＳＦＥＴ１１４に接続されていない状態で閾値電圧が例えば１．０ＶとなるようにＰチャネルＭＯＳＦＥＴ１１３及びＮチャネルＭＯＳＦＥＴ１１４の駆動能力（サイズ）が設計されている。このように設計されたインバータ１０１において、ＮチャネルＭＯＳＦＥＴ１１５が接続されないまま電源電圧Ｖccが上昇すると、閾値電圧が上昇してしまうこととなる。そこで、インバータ１０１では、電源電圧Ｖccが例えば５．０Ｖの場合、ＮチャネルＭＯＳＦＥＴ１１５がＮチャネルＭＯＳＦＥＴ１１４に接続されている状態で閾値電圧が例えば１．０ＶとなるようにＮチャネルＭＯＳＦＥＴ１１５の駆動能力（サイズ）が設計されている。
In the
スイッチ１０２は、一端がＰチャネルＭＯＳＦＥＴ１１０及びＮチャネルＭＯＳＦＥＴ１１１の接続点と接続され、他端がＰチャネルＭＯＳＦＥＴ６１及びＮチャネルＭＯＳＦＥＴ６２のゲートと接続されている。そして、スイッチ１０２は、インバータ３９の出力信号に応じて、インバータ１００の出力信号を出力するかどうかを制御する。具体的には、例えばインバータ３９の出力信号がＬレベルであればスイッチ１０２がオンとなってインバータ１００の出力信号がインバータ３９に出力され、インバータ３９の出力信号がＨレベルであればスイッチ１０２がオフとなってインバータ１００の出力信号はインバータ３９に出力されないこととなる。
The
スイッチ１０３は、一端がＮチャネルＭＯＳＦＥＴ１１１のドレインと接続され、他端がＮチャネルＭＯＳＦＥＴ１１２のドレインと接続されている。そして、スイッチ１０３は、電源電圧監視回路５０から出力される信号ＣＭＰに応じて、ＮチャネルＭＯＳＦＥＴ１１２をＮチャネルＭＯＳＦＥＴ１１１に並列接続するかどうかを制御する。具体的には、例えば電源電圧監視回路５０の出力信号ＣＭＰがＬレベルであれば、スイッチ１０３がオンとなり、ＮチャネルＭＯＳＦＥＴ１１２がＮチャネルＭＯＳＦＥＴ１１１に並列接続された状態となる。また、例えば電源電圧監視回路５０の出力信号ＣＭＰがＨレベルであれば、スイッチ１０３がオフとなり、ＮチャネルＭＯＳＦＥＴ１１２がＮチャネルＭＯＳＦＥＴ１１１に並列接続されていない状態となる。
The
スイッチ１０４は、一端がＰチャネルＭＯＳＦＥＴ１１３及びＮチャネルＭＯＳＦＥＴ１１４の接続点と接続され、他端がＰチャネルＭＯＳＦＥＴ６１及びＮチャネルＭＯＳＦＥＴ６２のゲートと接続されている。そして、スイッチ１０４は、インバータ４０の出力信号に応じて、インバータ１０１の出力信号を出力するかどうかを制御する。具体的には、例えばインバータ４０の出力信号がＬレベルであればスイッチ１０４がオンとなってインバータ１０１の出力信号がインバータ３９に出力され、インバータ３９の出力信号がＨレベルであればスイッチ１０４がオフとなってインバータ１０１の出力信号はインバータ３９に出力されないこととなる。
The switch 104 has one end connected to a connection point between the P-
スイッチ１０５は、一端がＮチャネルＭＯＳＦＥＴ１１４のドレインと接続され、他端がＮチャネルＭＯＳＦＥＴ１１５のドレインと接続されている。そして、スイッチ１０５は、電源電圧監視回路５０から出力される信号ＣＭＰに応じて、ＮチャネルＭＯＳＦＥＴ１１５をＮチャネルＭＯＳＦＥＴ１１４に並列接続するかどうかを制御する。具体的には、例えば電源電圧監視回路５０の出力信号ＣＭＰがＬレベルであれば、スイッチ１０５がオンとなり、ＮチャネルＭＯＳＦＥＴ１１５がＮチャネルＭＯＳＦＥＴ１１４に並列接続された状態となる。また、例えば電源電圧監視回路５０の出力信号ＣＭＰがＨレベルであれば、スイッチ１０５がオフとなり、ＮチャネルＭＯＳＦＥＴ１１５がＮチャネルＭＯＳＦＥＴ１１４に並列接続されていない状態となる。
The
すなわち、シュミット回路２０ａでは、電源電圧Ｖccが５．０Ｖの場合は、電源電圧監視回路５０の出力信号ＣＭＰがＬレベルとなり、ＮチャネルＭＯＳＦＥＴ１１２がＮチャネルＭＯＳＦＥＴ１１１に並列接続されるとともに、ＮチャネルＭＯＳＦＥＴ１１５がＮチャネルＭＯＳＦＥＴ１１４に並列接続され、インバータ１００の閾値電圧が１．７Ｖ、インバータ１０１の閾値電圧が１．０Ｖとなる。
That is, in the
そして、電源電圧Ｖccが５．０Ｖの場合に、初期状態として、入力電圧Ｖin1がインバータ１０１の閾値電圧１．０Ｖより低く、インバータ３９に入力される信号がＨレベルであるとする。このとき、インバータ３９から出力される信号がＬレベル、インバータ４０から出力される信号がＨレベル、インバータ４１から出力される信号がＬレベルとなっている。これにより、スイッチ１０２がオン、スイッチ１０４がオフとなり、インバータ１００の出力信号がインバータ３９に入力される状態となっている。
When the power supply voltage Vcc is 5.0V, it is assumed that the input voltage Vin1 is lower than the threshold voltage 1.0V of the
そして、入力電圧Ｖin1がインバータ１００の閾値電圧１．７Ｖまで上昇すると、インバータ１００の出力信号がＬレベルとなり、インバータ３９の出力信号がＨレベル、インバータ４０の出力信号がＬレベル、インバータ４１の出力信号がＨレベルとなる。これにより、スイッチ１０２がオフ、スイッチ１０４がオンとなり、インバータ１０１の出力信号がインバータ３９に入力される状態となる。したがって、入力電圧Ｖin1が１．７Ｖ付近で上下したとしても、インバータ１０１の閾値電圧が１．０Ｖであるため、インバータ４１から出力される信号におけるチャタリングの発生を抑制することができる。
When the input voltage Vin1 increases to the threshold voltage 1.7V of the
その後、入力電圧Ｖin1がインバータ１０１の閾値電圧１．０Ｖまで下降すると、インバータ１０１の出力信号がＨレベルとなり、インバータ３９の出力信号がＬレベル、インバータ４０の出力信号がＨレベル、インバータ４１の出力信号がＬレベルとなる。これにより、スイッチ１０２がオン、スイッチ１０４がオフとなり、インバータ１００の出力信号がインバータ３９に入力される状態となる。したがって、入力電圧Ｖin1が１．０Ｖ付近で上下したとしても、インバータ１００の閾値電圧が１．７Ｖであるため、インバータ４１から出力される信号におけるチャタリングの発生を抑制することができる。
Thereafter, when the input voltage Vin1 decreases to the threshold voltage 1.0V of the
一方、電源電圧Ｖccが３．３Ｖの場合、電源電圧監視回路５０から出力される信号ＣＭＰがＨレベルとなり、スイッチ１０３，１０５がオフとなる。したがって、ＮチャネルＭＯＳＦＥＴ１１２がＮチャネルＭＯＳＦＥＴ１１１から切断され、ＮチャネルＭＯＳＦＥＴ１１５がＮチャネルＭＯＳＦＥＴ１１４から切断される。そのため、インバータ１００の閾値電圧は電源電圧Ｖccが３．３Ｖの状態において１．７Ｖとなり、インバータ１０１の閾値電圧は電源電圧Ｖccが３．３Ｖの状態において１．０Ｖとなる。したがって、前述した５．０Ｖの場合と同様に、インバータ４１から出力される信号がＬレベルからＨレベルとなる際の入力電圧Ｖin1の閾値電圧が１．７Ｖとなり、インバータ４１から出力される信号がＨレベルからＬレベルとなる際の入力電圧Ｖin1の閾値電圧が１．０Ｖとなる。
On the other hand, when the power supply voltage Vcc is 3.3 V, the signal CMP output from the power supply
すなわち、シュミット回路２０ａでは、電源電圧Ｖccが５．０Ｖまたは３．３Ｖの何れの場合であっても、入力電圧Ｖin1が上昇する際の閾値電圧が１．７Ｖ、入力電圧Ｖin1が下降する際の閾値電圧が１．０Ｖとなる。つまり、シュミット回路２０ａは、上位の閾値電圧（１．７Ｖ）と下位の閾値電圧（１．０Ｖ）が電源電圧Ｖccに応じて変化せず、電源電圧Ｖccが５．０Ｖの回路及び電源電圧Ｖccが３．３Ｖの回路の両方に適用することが可能となる。
That is, in the
以上、本実施形態のシュミット回路２０ａ（２０ｂ，２０ｃ）について説明した。前述したように、シュミット回路２０ａでは、電源電圧Ｖccの変化に応じた上位の閾値電圧（第１電圧）及び下位の閾値電圧（第２電圧）の変化を抑制することができる。したがって、ＩＣ１０における電源電圧Ｖccの推奨動作範囲が広がり、ＩＣ１０の汎用性を高めることができる。
The
また、シュミット回路２０ａは、図２に示したように、電源電圧Ｖccが５．０Ｖの場合のインバータ３５，３６と、電源電圧Ｖccが３．３Ｖの場合のインバータ３７，３８とを備え、電源電圧Ｖccの電圧レベルに応じてインバータ３５，３６またはインバータ３７，３８の何れを用いるかを選択する構成とすることができる。これにより、電源電圧Ｖccが５．０Ｖ、３．３Ｖの何れの場合であっても、上位の閾値電圧を例えば１．７Ｖ、下位の閾値電圧を例えば１．０Ｖとすることができる。
As shown in FIG. 2, the
また、シュミット回路２０ａは、図７に示したように、電源電圧Ｖccに応じてインバータ１００，１０１を構成するトランジスタの駆動能力を調整することにより、電源電圧Ｖccが５．０Ｖ、３．３Ｖの何れの場合であっても、上位の閾値電圧を例えば１．７Ｖ、下位の閾値電圧を例えば１．０Ｖとすることができる。
Further, as shown in FIG. 7, the
そして、シュミット回路２０ａでは、インバータ１００，１０１の接地側を、並列接続されるトランジスタ１１１，１１２，１１４，１１５により構成し、電源電圧Ｖccに応じて並列接続するかどうかを制御することによって駆動能力を調整することができる。なお、並列接続されるトランジスタの数は２つに限られない。また、電源側のトランジスタ１１０，１１３に並列接続されるトランジスタを設けることにより、電源側のトランジスタの駆動能力を調整することとしてもよい。
In the
また、電源電圧監視回路５０は、電源電圧Ｖccに応じた電圧Ｖaを生成する分圧抵抗７０，７１（電圧生成回路）と、電圧Ｖaに応じてオンオフするＰＮＰ型トランジスタ８３（出力トランジスタ）とを含んで構成することができる。つまり、電源電圧監視回路５０では、ＩＣ１０で生成される基準電圧を用いることなく、電源電圧Ｖccの電圧レベルを判定することができる。したがって、ＩＣ１０に入力されるチップイネーブル信号の判定等、基準電圧を用いることができない箇所においてもシュミット回路２０ａを適用することができる。
The power supply
そして、電源電圧監視回路５０では、電圧Ｖaに応じて電圧Ｖbを変化させ、さらに電圧Ｖbの変化に伴う電流Ｉ２の増減によって、ＰＮＰ型トランジスタ８３のオンオフの制御を行うことができる。
The power supply
また、電源電圧監視回路５０では、ＰＮＰ型トランジスタ８３から出力される比較結果に基づいて電圧Ｖaを上下させることにより、ヒステリシス制御を行うことができる。したがって、電源電圧Ｖccが変化して電源電圧監視回路５０の出力信号ＣＭＰが変化する際のチャタリングを抑制することができる。
Further, the power supply
そして、電源電圧監視回路５０におけるヒステリシス制御は、抵抗７１と直列に接続される抵抗７２と、ＰＮＰ型トランジスタ８３から出力される信号に基づいてオンオフするＮチャネルＭＯＳＦＥＴ７８とを用いて構成することができる。
The hysteresis control in the power supply
なお、本実施形態のシュミット回路２０ａでは電源電圧Ｖccが５．０Ｖ、３．３Ｖの電圧レベルに対応したインバータを設けることとしたが、対応可能な電圧レベルはこれに限られない。また、３つ以上の電圧レベルに対応可能とすることもできる。
In the
また、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。 Moreover, the said embodiment is for making an understanding of this invention easy, and is not for limiting and interpreting this invention. The present invention can be changed and improved without departing from the gist thereof, and the present invention includes equivalents thereof.
１０ 集積回路（ＩＣ）
２０ａ〜２０ｃ シュミット回路
２３ ＩＣ内部回路
２４〜２７ 端子
３０ ＣＰＵ
３５〜４２ インバータ
４３〜４８ スイッチ
５０ 電源電圧監視回路
５３，５５，５７，５９ ＰチャネルＭＯＳＦＥＴ
５４，５６，５８ ＮチャネルＭＯＳＦＥＴ
６０，６２，６４，６６ ＮチャネルＭＯＳＦＥＴ
６１，６３，６５ ＰチャネルＭＯＳＦＥＴ
７０〜７４ 抵抗
７５〜７７ ＰチャネルＭＯＳＦＥＴ
７８〜８０ ＮチャネルＭＯＳＦＥＴ
８１，８２ ＮＰＮ型トランジスタ
８３ ＰＮＰ型トランジスタ
８４ インバータ
１００，１０１ インバータ
１０２〜１０５ スイッチ
１１０，１１３ ＰチャネルＭＯＳＦＥＴ
１１１，１１２，１１４，１１５ ＮチャネルＭＯＳＦＥＴ
10 Integrated circuit (IC)
20a-
35 to 42
54, 56, 58 N-channel MOSFET
60, 62, 64, 66 N-channel MOSFET
61, 63, 65 P-channel MOSFET
70 to 74
78-80 N-channel MOSFET
81, 82
111, 112, 114, 115 N-channel MOSFET
Claims (8)
前記第１電圧より低い第２電圧を閾値として前記入力電圧を反転した第２出力電圧を出力する第２インバータと、
前記入力電圧が前記第１電圧まで上昇する際は前記第１インバータから出力される前記第１出力電圧を出力し、前記入力電圧が前記第２電圧まで下降する際は前記第２インバータから出力される前記第２出力電圧を出力する出力電圧選択回路と、
電源電圧の変化に応じた前記第１及び第２インバータにおける前記第１及び第２電圧の変化を抑制する閾値電圧制御回路と、
を備えることを特徴とするシュミット回路。 A first inverter that outputs a first output voltage obtained by inverting the input voltage using the first voltage as a threshold;
A second inverter that outputs a second output voltage obtained by inverting the input voltage using a second voltage lower than the first voltage as a threshold;
When the input voltage rises to the first voltage, the first output voltage outputted from the first inverter is outputted, and when the input voltage falls to the second voltage, it is outputted from the second inverter. An output voltage selection circuit for outputting the second output voltage;
A threshold voltage control circuit that suppresses changes in the first and second voltages in the first and second inverters in response to a change in power supply voltage;
A Schmitt circuit comprising:
前記第１インバータは、
前記電源電圧が所定電圧より高い場合に、前記第１電圧を閾値として前記入力電圧を反転して出力する第３インバータと、
前記電源電圧が前記所定電圧より低い場合に、前記第１電圧を閾値として前記入力電圧を反転して出力する第４インバータと、
を含んで構成され、
前記第２インバータは、
前記電源電圧が前記所定電圧より高い場合に、前記第２電圧を閾値として前記入力電圧を反転して出力する第５インバータと、
前記電源電圧が前記所定電圧より低い場合に、前記第２電圧を閾値として前記入力電圧を反転して出力する第６インバータと、
を含んで構成され、
前記閾値電圧制御回路は、
前記電源電圧と前記所定電圧との比較結果を出力する比較回路と、
前記比較回路から出力される前記比較結果に基づいて、前記電源電圧が前記所定電圧より高い場合は、前記第３インバータから出力される電圧を前記第１出力電圧として出力するとともに、前記第５インバータから出力される電圧を前記第２出力電圧として出力し、前記電源電圧が前記所定電圧より低い場合は、前記第４インバータから出力される電圧を前記第１出力電圧として出力するとともに、前記第６インバータから出力される電圧を前記第２出力電圧として出力する切替回路と、
を含んで構成されることを特徴とするシュミット回路。 A Schmitt circuit according to claim 1,
The first inverter is
A third inverter that inverts and outputs the input voltage using the first voltage as a threshold when the power supply voltage is higher than a predetermined voltage;
A fourth inverter that inverts and outputs the input voltage using the first voltage as a threshold when the power supply voltage is lower than the predetermined voltage;
Comprising
The second inverter is
A fifth inverter that inverts and outputs the input voltage using the second voltage as a threshold when the power supply voltage is higher than the predetermined voltage;
A sixth inverter that inverts and outputs the input voltage using the second voltage as a threshold when the power supply voltage is lower than the predetermined voltage;
Comprising
The threshold voltage control circuit includes:
A comparison circuit that outputs a comparison result between the power supply voltage and the predetermined voltage;
Based on the comparison result output from the comparison circuit, when the power supply voltage is higher than the predetermined voltage, the voltage output from the third inverter is output as the first output voltage, and the fifth inverter When the power supply voltage is lower than the predetermined voltage, the voltage output from the fourth inverter is output as the first output voltage, and the sixth output voltage is output as the second output voltage. A switching circuit that outputs the voltage output from the inverter as the second output voltage;
A Schmitt circuit comprising:
前記第１インバータは、
入力電極に前記電源電圧が印加され、制御電極に前記入力電圧が印加される第１トランジスタと、
入力電極が前記第１トランジスタの出力電極と接続され、制御電極に前記入力電圧が印加される第２トランジスタと、
を含んで構成され、
前記第２インバータは、
入力電極に前記電源電圧が印加され、制御電極に前記入力電圧が印加される第３トランジスタと、
入力電極が前記第３トランジスタの出力電極と接続され、制御電極に前記入力電圧が印加される第４トランジスタと、
を含んで構成され、
前記閾値電圧制御回路は、
前記電源電圧と前記所定電圧との比較結果を出力する比較回路と、
前記比較回路から出力される前記比較結果に基づいて、前記電源電圧が前記所定電圧より高い場合は、前記第１トランジスタの駆動能力を下げるか前記第２トランジスタの駆動能力を上げるとともに、前記第３トランジスタの駆動能力を下げるか前記第４トランジスタの駆動能力を上げ、前記電源電圧が前記所定電圧より低い場合は、前記第１トランジスタの駆動能力を上げるか前記第２トランジスタの駆動能力を下げるとともに、前記第３トランジスタの駆動能力を上げるか前記第４トランジスタの駆動能力を下げる切替回路と、
を含んで構成されることを特徴とするシュミット回路。 A Schmitt circuit according to claim 1,
The first inverter is
A first transistor in which the power supply voltage is applied to an input electrode and the input voltage is applied to a control electrode;
A second transistor in which an input electrode is connected to an output electrode of the first transistor and the input voltage is applied to a control electrode;
Comprising
The second inverter is
A third transistor in which the power supply voltage is applied to an input electrode and the input voltage is applied to a control electrode;
A fourth transistor in which an input electrode is connected to an output electrode of the third transistor and the input voltage is applied to a control electrode;
Comprising
The threshold voltage control circuit includes:
A comparison circuit that outputs a comparison result between the power supply voltage and the predetermined voltage;
Based on the comparison result output from the comparison circuit, when the power supply voltage is higher than the predetermined voltage, the driving capability of the first transistor is decreased or the driving capability of the second transistor is increased, and the third Decreasing the driving capability of the transistor or increasing the driving capability of the fourth transistor, and when the power supply voltage is lower than the predetermined voltage, increase the driving capability of the first transistor or decrease the driving capability of the second transistor, A switching circuit for increasing the driving capability of the third transistor or decreasing the driving capability of the fourth transistor;
A Schmitt circuit comprising:
前記第１又は第２トランジスタの少なくとも一方は、並列接続可能な複数のトランジスタにより構成され、
前記第３又は第４トランジスタの少なくとも一方は、並列接続可能な複数のトランジスタにより構成され、
前記切替回路は、前記比較回路から出力される前記比較結果に基づいて、前記複数のトランジスタのうち、並列接続されるトランジスタの数を切り替えて、前記第１〜第４トランジスタの駆動能力を変更すること、
を特徴とするシュミット回路。 A Schmitt circuit according to claim 3,
At least one of the first or second transistor is composed of a plurality of transistors that can be connected in parallel.
At least one of the third or fourth transistor is composed of a plurality of transistors that can be connected in parallel.
The switching circuit changes the driving capability of the first to fourth transistors by switching the number of transistors connected in parallel among the plurality of transistors based on the comparison result output from the comparison circuit. thing,
Schmidt circuit characterized by.
前記比較回路は、
前記電源電圧に応じた第３電圧を生成する電圧生成回路と、
前記第３電圧に応じてオンオフし、前記比較結果を出力する出力トランジスタと、
を含んで構成されること、
を特徴とするシュミット回路。 A Schmitt circuit according to any one of claims 2 to 4,
The comparison circuit is
A voltage generation circuit for generating a third voltage according to the power supply voltage;
An output transistor that turns on and off according to the third voltage and outputs the comparison result;
Comprising, including
Schmidt circuit characterized by.
前記電圧生成回路は、
一端が前記電源電圧側に接続される第１抵抗と、
一端が前記第１抵抗の他端と接続され、他端が接地側に接続される第２抵抗と、
を含んで構成され、
前記第１及び第２抵抗の接続点の電圧を前記第３電圧として出力し、
前記比較回路は、
第５及び第６トランジスタにより構成される電流ミラー回路と、
入力電極が前記第５トランジスタの出力電極と接続され、前記第３電圧が制御電極に印加される第７トランジスタと、
入力電極が前記第６トランジスタの出力電極と接続され、前記第３電圧が制御電極に印加される第８トランジスタと、
一端が前記第７トランジスタの出力電極と接続され、他端が前記第８トランジスタの出力電極と接続される第３抵抗と、
一端が前記第８トランジスタの出力電極と接続され、他端が接地側に接続される第４抵抗と、
を更に備え、
前記出力トランジスタの制御電極には、前記第６及び第８トランジスタの接続点の電圧が印加されること、
を特徴とするシュミット回路。 A Schmitt circuit according to claim 5,
The voltage generation circuit includes:
A first resistor having one end connected to the power supply voltage side;
A second resistor having one end connected to the other end of the first resistor and the other end connected to the ground side;
Comprising
A voltage at a connection point of the first and second resistors is output as the third voltage;
The comparison circuit is
A current mirror circuit composed of fifth and sixth transistors;
A seventh transistor in which an input electrode is connected to an output electrode of the fifth transistor and the third voltage is applied to a control electrode;
An eighth transistor having an input electrode connected to the output electrode of the sixth transistor and the third voltage applied to the control electrode;
A third resistor having one end connected to the output electrode of the seventh transistor and the other end connected to the output electrode of the eighth transistor;
A fourth resistor having one end connected to the output electrode of the eighth transistor and the other end connected to the ground side;
Further comprising
A voltage at a connection point of the sixth and eighth transistors is applied to a control electrode of the output transistor;
Schmidt circuit characterized by.
前記比較回路は、
前記出力トランジスタから出力される前記比較結果に基づいて、前記電源電圧が前記第１電圧まで上昇すると前記第３電圧を更に上昇させ、前記電源電圧が前記第２電圧まで下降すると前記第３電圧を更に下降させるヒステリシス制御回路を、
更に備えることを特徴とするシュミット回路。 A Schmitt circuit according to claim 5,
The comparison circuit is
Based on the comparison result output from the output transistor, the third voltage is further increased when the power supply voltage is increased to the first voltage, and the third voltage is increased when the power supply voltage is decreased to the second voltage. Hysteresis control circuit that lowers further,
A Schmitt circuit, further comprising:
前記比較回路は、
一端が前記第２抵抗の他端と接続され、他端が接地側に接続される第５抵抗と、
入力電極が前記第２及び第５抵抗の接続点と接続され、出力電極が接地側に接続され、前記出力トランジスタから出力される前記比較結果に応じてオンオフする第９トランジスタと、
を更に備えることを特徴とするシュミット回路。 A Schmitt circuit according to claim 6,
The comparison circuit is
A fifth resistor having one end connected to the other end of the second resistor and the other end connected to the ground;
A ninth transistor having an input electrode connected to a connection point of the second and fifth resistors, an output electrode connected to a ground side, and being turned on / off according to the comparison result output from the output transistor;
A Schmitt circuit further comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006278708A JP4887111B2 (en) | 2006-10-12 | 2006-10-12 | Schmidt circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006278708A JP4887111B2 (en) | 2006-10-12 | 2006-10-12 | Schmidt circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008098995A JP2008098995A (en) | 2008-04-24 |
| JP4887111B2 true JP4887111B2 (en) | 2012-02-29 |
Family
ID=39381373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006278708A Expired - Fee Related JP4887111B2 (en) | 2006-10-12 | 2006-10-12 | Schmidt circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4887111B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5421075B2 (en) * | 2009-11-11 | 2014-02-19 | セイコーインスツル株式会社 | Input circuit |
| JP5809550B2 (en) * | 2011-12-12 | 2015-11-11 | ラピスセミコンダクタ株式会社 | CR oscillation circuit and semiconductor integrated device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS591005B2 (en) * | 1980-06-13 | 1984-01-10 | 沖電気工業株式会社 | Schmidt trigger circuit |
| JPS6072037U (en) * | 1983-10-19 | 1985-05-21 | 三洋電機株式会社 | Schmitt circuit |
| JPH04152710A (en) * | 1990-10-16 | 1992-05-26 | Mitsubishi Electric Corp | Schmitt trigger circuit |
| JPH05299981A (en) * | 1992-04-16 | 1993-11-12 | Nippon Steel Corp | Schmidt trigger circuit |
| JPH07193471A (en) * | 1993-12-27 | 1995-07-28 | Nec Corp | Semiconductor waveform converter circuit |
| JPH1084261A (en) * | 1996-09-09 | 1998-03-31 | Canon Inc | Semiconductor circuit and electric circuit |
| JP4314967B2 (en) * | 2003-10-28 | 2009-08-19 | ヤマハ株式会社 | Schmidt circuit |
-
2006
- 2006-10-12 JP JP2006278708A patent/JP4887111B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008098995A (en) | 2008-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091001 |
|
| A711 | Notification of change in applicant |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111212 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141216 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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