JP4876440B2

JP4876440B2 - Semiconductor device

Info

Publication number: JP4876440B2
Application number: JP2005164611A
Authority: JP
Inventors: 将和彼末; 喜明中山; 靖士田中; 厚慈千田; 孝好成瀬
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2005-06-03
Filing date: 2005-06-03
Publication date: 2012-02-15
Anticipated expiration: 2025-06-03
Also published as: JP2006339530A

Description

本発明は、絶縁分離トレンチに取り囲まれた領域内に、横型ＭＯＳトランジスタのソースとドレインの各セルが配置されてなる半導体装置に関する。 The present invention, in the region surrounded by the isolation trenches, relates to a semiconductor device in which each cell of the source and drain of the lateral MOS transistor is disposed.

絶縁分離トレンチに取り囲まれた領域内に、横型ＭＯＳトランジスタのソースとドレインの各セルが配置されてなる半導体装置およびその製造方法が、例えば、特開平８−２１３６０４号公報（特許文献１）と特開平１０−３１３０６４号公報（特許文献２）に開示されている。 A semiconductor device in which the source and drain cells of a lateral MOS transistor are arranged in a region surrounded by an isolation trench and a manufacturing method thereof are disclosed in, for example, Japanese Patent Laid-Open No. 8-213604 (Patent Document 1). This is disclosed in Japanese Laid-Open Patent Publication No. 10-313064 (Patent Document 2).

図１０に、特許文献２と同様の、従来の半導体装置の代表例を示す。図１０（ａ）は、半導体装置９０の模式的な上面図であり、図１０（ｂ）は、図１０（ａ）における一点鎖線Ａ−Ａでの模式的な断面図である。 FIG. 10 shows a typical example of a conventional semiconductor device similar to Patent Document 2. FIG. 10A is a schematic top view of the semiconductor device 90, and FIG. 10B is a schematic cross-sectional view taken along one-dot chain line AA in FIG.

図１０（ａ），（ｂ）に示す半導体装置９０は、絶縁分離トレンチ２に取り囲まれた領域内に、横型ＭＯＳトランジスタのソース（Ｓ）とドレイン（Ｄ）の各セルが配置されてなる半導体装置である。 A semiconductor device 90 shown in FIGS. 10A and 10B is a semiconductor device in which the source (S) and drain (D) cells of the lateral MOS transistor are arranged in a region surrounded by the isolation trench 2. Device.

図１０（ａ）に示すように、半導体装置９０のソースとドレインの各セルは、実線で示した絶縁分離トレンチ２上に形成されたＬＯＣＯＳ（Local Oxidation of Silicon）３の端部を外周とする、トランジスタ形成領域ＴＲ内に、格子状に配置されている。図１０（ａ）に示す半導体装置９０は４×４のセルで構成され、内側のソースセルＳとドレインセルＤは交互に配置されているが、サージ耐量を大きくするために、ＬＯＣＯＳ３の端部に隣接するセルはソースセルＳのみで構成されている。従来の半導体装置においては、各セルの幅は、１２μｍ程度の値に設定される。また、従来の半導体装置においては、絶縁分離トレンチの端面からＬＯＣＯＳの端部までの距離は、７μｍ程度の値に設定される。尚、図中の点Ｃは、トランジスタ形成領域ＴＲの中心点を示している。 As shown in FIG. 10A, each of the source and drain cells of the semiconductor device 90 has an end portion of a LOCOS (Local Oxidation of Silicon) 3 formed on the insulating isolation trench 2 indicated by a solid line as an outer periphery. In the transistor formation region TR, they are arranged in a grid pattern. The semiconductor device 90 shown in FIG. 10A is composed of 4 × 4 cells, and the inner source cells S and drain cells D are alternately arranged. In order to increase the surge resistance, the end portion of the LOCOS 3 is arranged. The cell adjacent to is composed only of the source cell S. In the conventional semiconductor device, the width of each cell is set to a value of about 12 μm. In the conventional semiconductor device, the distance from the end face of the insulation isolation trench to the end portion of the LOCOS is set to a value of about 7 μm. Note that a point C in the figure indicates the center point of the transistor formation region TR.

半導体装置９０は、図１０（ｂ）に示すように、埋め込み絶縁膜１ａを有するＳＯＩ（Silicon On Insulator）構造の半導体基板１０に形成されている。埋め込み絶縁膜１ａ上のＳＯＩ層１ｂの厚さは、通常、１０μｍ程度に設定される。 As shown in FIG. 10B, the semiconductor device 90 is formed on a semiconductor substrate 10 having an SOI (Silicon On Insulator) structure having a buried insulating film 1a. The thickness of the SOI layer 1b on the buried insulating film 1a is usually set to about 10 μm.

半導体装置９０の横型ＭＯＳトランジスタは、横型２重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Double-diffused MOS）で、図１０（ｂ）に示すように、ソースセルＳのチャネルとなる第１ｐ型領域（チャネルＰ）４内には、第２ｐ型領域（ＡＤＢａｓｅ）５が形成されている。ＡＤＢａｓｅ５は、通常、５×１０^１５／ｃｍ^２程度の高ドーズ量でボロンをイオン注入した後、１０５０℃の熱処理でドライブインして形成する。また、第１ｐ型領域４および第２ｐ型領域５内に、横型ＭＯＳトランジスタのソースとなる高濃度ｎ型領域６が形成されている。
特開平８−２１３６０４号公報特開平１０−３１３０６４号公報 The lateral MOS transistor of the semiconductor device 90 is a lateral double-diffused MOS transistor (LDMOS), and a first p-type region (channel P) that becomes a channel of the source cell S as shown in FIG. ) 4 has a second p-type region (ADBase) 5 formed therein. The ADBase 5 is usually formed by ion-implanting boron at a high dose of about 5 × 10 ¹⁵ / cm ² and then driving in by heat treatment at 1050 ° C. Further, in the first p-type region 4 and the second p-type region 5, a high-concentration n-type region 6 serving as the source of the lateral MOS transistor is formed.
JP-A-8-213604 Japanese Patent Laid-Open No. 10-313064

図１０（ａ），（ｂ）に示す半導体装置９０は、ソースセルＳとドレインセルＤの大きさを小さくしていくと、小型で低オン抵抗のＬＤＭＯＳとすることができる。しかしながら、ソースセルＳとドレインセルＤの大きさを小さくしていくと、ソース−ドレイン間でリーク不良が多発して、製品歩留りが低下してしまう。また、上記のソース−ドレイン間のリーク不良は、トランジスタ形成領域ＴＲ内に配置されるセル数が少ない半導体装置ほど多発し、歩留り低下が顕著となる。 The semiconductor device 90 shown in FIGS. 10A and 10B can be a small and low on-resistance LDMOS when the size of the source cell S and the drain cell D is reduced. However, when the size of the source cell S and the drain cell D is reduced, leak defects frequently occur between the source and the drain, and the product yield is lowered. Further, the above-described source-drain leakage failure occurs more frequently in a semiconductor device having a smaller number of cells arranged in the transistor formation region TR, and the yield is significantly reduced.

そこで本発明は、ソースとドレインの各セルが格子状に配置された、小型で低オン抵抗の横型ＭＯＳトランジスタからなる半導体装置であって、ソース−ドレイン間におけるリーク不良が抑制され、製品歩留りが高い半導体装置を提供することを目的としている。 Therefore, the present invention is a semiconductor device composed of a small, low on-resistance lateral MOS transistor in which source and drain cells are arranged in a lattice pattern, in which leakage failure between the source and drain is suppressed, and the product yield is increased. and its object is to provide a semiconductor device with high.

請求項１に記載の発明は、絶縁分離トレンチに取り囲まれ、当該絶縁分離トレンチ上に形成されたＬＯＣＯＳの端部を外周とする、半導体基板のトランジスタ形成領域内に、横型ＭＯＳトランジスタのソースとドレインの各セルが、格子状に配置されてなる半導体装置であって、前記トランジスタ形成領域内の前記ＬＯＣＯＳの端部から離れた中央部に配置される前記ソースもしくはドレインの少なくとも一方のセルが、最大幅１０μｍ以下であり、前記ソースセルが、前記横型ＭＯＳトランジスタのチャネルとなる第１ｐ型領域内に形成され、ｐ型不純物を前記第１ｐ型領域より高濃度に含有する第２ｐ型領域と、前記第１ｐ型領域および第２ｐ型領域内に形成され、前記横型ＭＯＳトランジスタのソースとなる高濃度ｎ型領域とを有してなり、前記ＬＯＣＯＳの端部に隣接するセルが、ソースセルのみからなり、前記ＬＯＣＯＳの端部に隣接するソースセルにおいて、前記第２ｐ型領域が取り除かれてなることを特徴としている。 According to the first aspect of the present invention, the source and drain of the lateral MOS transistor are surrounded by the isolation trench and within the transistor formation region of the semiconductor substrate with the end portion of the LOCOS formed on the isolation trench as the outer periphery. Each of the cells is a semiconductor device arranged in a lattice pattern, and at least one of the source and drain cells arranged at the center of the transistor formation region away from the end of the LOCOS is Ri greatly 10μm der hereinafter the source cell, and the horizontal MOS transistor is formed in the 1p-type region serving as the channel of the 2p-type region containing a p-type impurity at a high concentration than said first 1p-type region, A high-concentration n-type region formed in the first p-type region and the second p-type region and serving as a source of the lateral MOS transistor; Ri, cells adjacent to the end of the LOCOS is comprised only the source cell, the source cell adjacent to the end of the LOCOS, the first 2p-type region is characterized by comprising been removed.

当該半導体装置においては、中央部に配置された最大幅１０μｍ以下のセル部分により、従来に較べて小型化できると共に、当該横型ＭＯＳトランジスタのオン抵抗を低減することができる。 In the semiconductor device, the cell portion having a maximum width of 10 μm or less arranged in the central portion can be reduced in size as compared with the prior art, and the on-resistance of the lateral MOS transistor can be reduced.

一方、ソースからドレインに渡る結晶欠陥があると、この結晶欠陥によって、ソース−ドレイン間にリーク不良が発生する。従って、最大幅１０μｍ以下の小さなセルでは、大きなセルに較べて、小さな結晶欠陥があってもリーク不良となり易い。しかしながら、上記半導体装置においては、最大幅１０μｍ以下の小さなセル部分が、絶縁分離トレンチ上に形成されたＬＯＣＯＳの端部から離れた、トランジスタ形成領域内の中央部に配置されるため、絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響を受け難い。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができる。
また、上記半導体装置において、前記ソースセルは、前記横型ＭＯＳトランジスタのチャネルとなる第１ｐ型領域内に形成され、ｐ型不純物を前記第１ｐ型領域より高濃度に含有する第２ｐ型領域と、前記第１ｐ型領域および第２ｐ型領域内に形成され、前記横型ＭＯＳトランジスタのソースとなる高濃度ｎ型領域とを有してなるように構成されている。
さらに、上記半導体装置は、前記ＬＯＣＯＳの端部に隣接するセルが、ソースセルのみからなり、前記ＬＯＣＯＳの端部に隣接するソースセルにおいて、前記第２ｐ型領域が取り除かれてなるように構成されている。
当該半導体装置では、ＬＯＣＯＳの端部に隣接するセルをソースセルのみとすることで、ドレインからサージが入った場合に、ＬＯＣＯＳの端部から離れた中央部に配置されるセルで分散させることができ、サージ耐量を大きくすることができる。
尚、ボロン（Ｂ）等のｐ型不純物が導入された領域では、イオン注入ダメージや応力によって結晶欠陥が発生し易いが、当該半導体装置では、ＬＯＣＯＳの端部に隣接するソースセルで第２ｐ型領域が取り除かれている。このため、絶縁分離トレンチやＬＯＣＯＳからの応力が大きなＬＯＣＯＳの端部に隣接するセルであっても、結晶欠陥の発生が抑制される。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。
また、請求項２に記載のように、上記半導体装置では、前記ＬＯＣＯＳの端部に隣接するソースセルにおいて、前記高濃度ｎ型領域も同時に取り除かれてなるように構成してもよい。
この場合には、ＬＯＣＯＳの端部に隣接するソースセルにおいて、チャネルが形成されない。このため、絶縁分離トレンチやＬＯＣＯＳからの応力が大きなＬＯＣＯＳの端部に隣接するセルであってもリーク不良が発生せず、製品歩留りを向上することができる。
請求項３に記載のように、上記半導体装置においては、前記第２ｐ型領域を、ドーズ量２×１０ ^１４／ｃｍ ^２以下のイオン注入により形成してもよい。
この場合には第２ｐ型領域のｐ型不純物濃度が低いため、結晶欠陥の発生を抑制することができる。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。 On the other hand, if there is a crystal defect from the source to the drain, a leak defect occurs between the source and the drain due to the crystal defect. Therefore, a small cell having a maximum width of 10 μm or less is likely to have a leak defect even if there is a small crystal defect as compared with a large cell. However, in the above semiconductor device, the small cell portion having a maximum width of 10 μm or less is disposed in the central portion in the transistor formation region away from the end portion of the LOCOS formed on the insulation isolation trench. And is less susceptible to crystal defects associated with the formation of LOCOS. Accordingly, a leak failure between the source and the drain due to crystal defects can be suppressed.
In the semiconductor device, the source cell is formed in a first p-type region that becomes a channel of the lateral MOS transistor, and includes a second p-type region containing a p-type impurity at a higher concentration than the first p-type region; A high-concentration n-type region formed in the first p-type region and the second p-type region and serving as a source of the lateral MOS transistor is configured.
Further, the semiconductor device is configured such that a cell adjacent to the end portion of the LOCOS includes only a source cell, and the second p-type region is removed from the source cell adjacent to the end portion of the LOCOS. ing.
In the semiconductor device, the cell adjacent to the end of the LOCOS is only the source cell, so that when a surge enters from the drain, the cell can be dispersed in the cell located in the center away from the end of the LOCOS. And surge resistance can be increased.
In the region where p-type impurities such as boron (B) are introduced, crystal defects are likely to occur due to ion implantation damage or stress. However, in the semiconductor device, the second p-type is formed in the source cell adjacent to the end of LOCOS. The area has been removed. For this reason, even if it is a cell adjacent to the edge part of LOCOS where the stress from an isolation trench or LOCOS is large, generation | occurrence | production of a crystal defect is suppressed. Therefore, a leak failure between the source and the drain due to crystal defects can be suppressed, and the product yield is improved.
According to a second aspect of the present invention, the semiconductor device may be configured such that the high-concentration n-type region is also removed at the same time in the source cell adjacent to the end of the LOCOS.
In this case, no channel is formed in the source cell adjacent to the end of LOCOS. For this reason, even if it is a cell adjacent to the end of LOCOS where the stress from the insulation isolation trench or LOCOS is large, a leakage defect does not occur, and the product yield can be improved.
In the semiconductor device, the second p-type region may be formed by ion implantation with a dose amount of 2 × 10 ¹⁴ / cm ² or less.
In this case, since the p-type impurity concentration in the second p-type region is low, the occurrence of crystal defects can be suppressed. Therefore, a leak failure between the source and the drain due to crystal defects can be suppressed, and the product yield is improved.

請求項４に記載の発明は、前記トランジスタ形成領域内に配置されるソースとドレインの全てのセルが、最大幅１０μｍ以下であることを特徴としている。 The invention according to claim 4 is characterized in that all of the source and drain cells arranged in the transistor formation region have a maximum width of 10 μm or less.

当該半導体装置においては、トランジスタ形成領域内に配置される全てのセルが最大幅１０μｍ以下となっているため、前述した小型化とオン抵抗の低減効果を、最大限に発揮させることができる。 In the semiconductor device, since all the cells arranged in the transistor formation region have a maximum width of 10 μm or less, the above-described downsizing and on-resistance reduction effects can be maximized.

請求項５に記載のように、前記トランジスタ形成領域の面積は、１．０×１０^６μｍ^２以下であってよい。請求項６に記載のように、前記トランジスタ形成領域の面積が、２．８×１０^４μｍ^２以下であってもよい。また、請求項７に記載のように、前記トランジスタ形成領域の面積が、５．８×１０^２μｍ^２以下であってもよい。 As described in claim 5, the area of the transistor forming region may be at 1.0 × 10 ⁶ μm ² or less. As described in claim 6, the area of the transistor forming region, may be 2.8 × 10 ⁴ μm ² or less. Further, as described in claim 7, the area of the transistor forming region, may be 5.8 × 10 ^² μm ² or less.

トランジスタ形成領域の面積が１．０×１０^６μｍ^２程度の比較的大きな半導体装置では、例えば６μｍ角のセルを用いた場合、１６５×１６５セルを格子状に配置することができる。当該半導体装置は、許容電流が大きい反面、前述した絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響が相対的に小さい。 In a relatively large semiconductor device in which the area of the transistor formation region is about 1.0 × 10 ⁶ μm ² , for example, when cells of 6 μm square are used, 165 × 165 cells can be arranged in a grid pattern. Although the semiconductor device has a large allowable current, the influence of the crystal defects accompanying the formation of the insulating isolation trench and the LOCOS described above is relatively small.

トランジスタ形成領域の面積が２．８×１０^４μｍ^２程度になると、前述した絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響が次第に重要になる。当該半導体装置では、例えば６μｍ角のセルを用いた場合、２８×２８セルを格子状に配置することができる。 When the area of the transistor formation region is about 2.8 × 10 ⁴ μm ² , the influence of the crystal defects accompanying the formation of the insulating isolation trench and LOCOS becomes increasingly important. In the semiconductor device, for example, when 6 μm square cells are used, 28 × 28 cells can be arranged in a lattice pattern.

トランジスタ形成領域の面積が５．８×１０^２μｍ^２程度の小さな半導体装置では、例えば６μｍ角のセルを用いた場合、４×４セルを格子状に配置することができる。当該半導体装置は、小型である反面、前述した絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響が大きい。 In a semiconductor device having a small transistor formation area of about 5.8 × 10 ² μm ² , for example, when 6 μm square cells are used, 4 × 4 cells can be arranged in a grid pattern. The semiconductor device is small, but is greatly affected by crystal defects associated with the formation of the insulating isolation trench and LOCOS described above.

請求項８に記載の発明は、上記半導体装置において、前記絶縁分離トレンチの前記トランジスタ形成領域側の端面から、前記ＬＯＣＯＳの端部までの距離が、２５μｍ以上であることを特徴としている。 According to an eighth aspect of the present invention, in the semiconductor device, a distance from an end surface of the insulating isolation trench on the transistor forming region side to an end portion of the LOCOS is 25 μm or more.

当該半導体装置におけるトランジスタ形成領域は、絶縁分離トレンチの端面から２５μｍ以上離れるため、絶縁分離トレンチからの応力も低減して、結晶欠陥の発生が抑制される。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。 Since the transistor formation region in the semiconductor device is 25 μm or more away from the end face of the insulating isolation trench, the stress from the insulating isolation trench is also reduced, and the generation of crystal defects is suppressed. Therefore, a leak failure between the source and the drain due to crystal defects can be suppressed, and the product yield is improved.

また、前記半導体基板がＳＯＩ構造の半導体基板である場合には、請求項９に記載のように、ＳＯＩ層の厚さを１４μｍ以上とすることが好ましい。 Further, when the semiconductor substrate is a semiconductor substrate of SOI structure, as described in claim 9, it is preferable that the thickness of the SOI layer more than 14 [mu] m.

これによれば、ＬＯＣＯＳの端部に隣接するセルであっても、ＳＯＩ層が厚いために絶縁分離トレンチやＬＯＣＯＳからの応力が緩和されて、結晶欠陥の発生を抑制することができる。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。 According to this, even in a cell adjacent to the end portion of LOCOS, since the SOI layer is thick, the stress from the insulating isolation trench and LOCOS is relieved, and the generation of crystal defects can be suppressed. Therefore, a leak failure between the source and the drain due to crystal defects can be suppressed, and the product yield is improved.

以下、本発明を実施するための最良の形態を、図に基づいて説明する。 The best mode for carrying out the present invention will be described below with reference to the drawings.

最初に、図１０（ａ），（ｂ）に示す半導体装置９０のソースセルＳとドレインセルＤの大きさを小さくした場合において、ソース−ドレイン間でリーク不良が多発する原因に関する調査結果を示す。 First, the results of investigation on the cause of frequent leakage failures between the source and drain when the size of the source cell S and drain cell D of the semiconductor device 90 shown in FIGS. .

図１は、ソースセルＳとドレインセルＤの大きさを６μｍ角に設定し、それぞれ、１６５×１６５セル，２８×２８セルおよび４×４セルからなる半導体装置について、トランジスタ形成領域ＴＲの中心点Ｃでの応力を測定し、トランジスタ形成領域ＴＲの面積に対してプロットした図である。応力測定には、ラマン分光測定を用いている。 In FIG. 1, the size of the source cell S and the drain cell D is set to 6 μm square, and the center point of the transistor formation region TR for a semiconductor device composed of 165 × 165 cells, 28 × 28 cells, and 4 × 4 cells, respectively. It is the figure which measured the stress in C and plotted with respect to the area of transistor formation region TR. For the stress measurement, Raman spectroscopic measurement is used.

１６５×１６５セルは、トランジスタ形成領域ＴＲの面積が約１．０×１０^６μｍ^２である。２８×２８セルは、トランジスタ形成領域ＴＲの面積が約２．８×１０^４μｍ^２である。また、４×４セルは、トランジスタ形成領域ＴＲの面積が約５．８×１０^２μｍ^２である。 In the 165 × 165 cell, the area of the transistor formation region TR is about 1.0 × 10 ⁶ μm ² . In the 28 × 28 cell, the area of the transistor formation region TR is about 2.8 × 10 ⁴ μm ² . In the 4 × 4 cell, the area of the transistor formation region TR is about 5.8 × 10 ² μm ² .

図１に示すように、トランジスタ形成領域ＴＲの面積が約２．８×１０^４μｍ^２以下の２８×２８セルより小さな半導体装置では、中心点Ｃでの応力が、約５０ＭＰａから１５０ＭＰａまで急激に増大している。 As shown in FIG. 1, in a semiconductor device smaller than a 28 × 28 cell in which the area of the transistor formation region TR is about 2.8 × 10 ⁴ μm ² or less, the stress at the center point C suddenly increases from about 50 MPa to 150 MPa. It is increasing.

図２（ａ），（ｂ）は、それぞれ、図１の２８×２８セルと４×４セルからなる半導体装置について、絶縁分離トレンチ端面からの距離に対する応力分布を測定した結果である。尚、絶縁分離トレンチの端面からＬＯＣＯＳの端部までの距離は、図１０（ａ），（ｂ）の半導体装置９０と同様に、７μｍに設定している。各グラフの横軸の矢印で示したＣ点は、それぞれ、２８×２８セルと４×４セルが配置されるトランジスタ形成領域ＴＲの中心点である。また、図２（ａ），（ｂ）の応力分布の測定も、ラマン分光測定を用いている。 FIGS. 2A and 2B show the results of measuring the stress distribution with respect to the distance from the end face of the isolation trench for the semiconductor device composed of 28 × 28 cells and 4 × 4 cells in FIG. 1, respectively. Incidentally, the distance from the end face of the insulating isolation trench to the end of the LOCOS is set to 7 μm as in the semiconductor device 90 of FIGS. 10A and 10B. Each point C indicated by an arrow on the horizontal axis of each graph is the center point of the transistor formation region TR in which 28 × 28 cells and 4 × 4 cells are arranged. In addition, the measurement of the stress distribution in FIGS. 2A and 2B also uses Raman spectroscopy.

図２（ａ）に示すように、２８×２８セルからなる半導体装置では、絶縁分離トレンチ端面からの距離が２５μｍ以下になると、絶縁分離トレンチに近づくに従って、応力が７０ＭＰａから１５０ＭＰａまで急激に増大している。また、図２（ｂ）に示すように、４×４セルからなる半導体装置では、トランジスタ形成領域ＴＲの全域に渡って、約１５０ＭＰａの大きな応力が発生している。 As shown in FIG. 2A, in a semiconductor device composed of 28 × 28 cells, when the distance from the end face of the insulating isolation trench becomes 25 μm or less, the stress rapidly increases from 70 MPa to 150 MPa as the insulating isolation trench is approached. ing. Further, as shown in FIG. 2B, in the semiconductor device composed of 4 × 4 cells, a large stress of about 150 MPa is generated over the entire transistor formation region TR.

トランジスタ形成領域の面積が１．０×１０^６μｍ^２程度の比較的大きな半導体装置では、上記のように、例えば６μｍ角のセルを用いた場合、１６５×１６５セルを格子状に配置することができる。当該半導体装置は、許容電流が大きい反面、前述した絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響が相対的に小さい。 In a relatively large semiconductor device in which the area of the transistor formation region is about 1.0 × 10 ⁶ μm ² , as described above, for example, when a 6 μm square cell is used, 165 × 165 cells may be arranged in a lattice pattern. it can. Although the semiconductor device has a large allowable current, the influence of the crystal defects accompanying the formation of the insulating isolation trench and the LOCOS described above is relatively small.

図１と図２（ａ），（ｂ）に示す結果より、絶縁分離トレンチ端面からの距離が２５μｍ以下になると絶縁分離トレンチに近づくに従って応力が急激に増大するため、このように大きな応力発生領域では、結晶欠陥が発生し易いと考えられる。従って、大きな応力発生領域において結晶欠陥が多発すると、小さな結晶欠陥があってもセルサイズを小さく設定しているため、リーク不良となってしまう。 From the results shown in FIG. 1 and FIGS. 2A and 2B, when the distance from the end face of the insulating isolation trench becomes 25 μm or less, the stress rapidly increases as approaching the insulating isolation trench. Then, it is considered that crystal defects are likely to occur. Therefore, if a large number of crystal defects occur in a large stress generation region, the cell size is set small even if there are small crystal defects, resulting in a leak failure.

上記問題を解決するために、本発明の半導体装置は、以下に示す実施形態の半導体装置とする。 In order to solve the above problem, the semiconductor device of the present invention is a semiconductor device according to the following embodiment.

図３は、本発明の基本となる半導体装置を説明するための図で、図３（ａ）は、半導体装置１００の模式的な上面図であり、図３（ｂ）は、図３（ａ）における一点鎖線Ｂ−Ｂでの模式的な断面図である。尚、図３（ａ），（ｂ）の半導体装置１００において、図１０（ａ），（ｂ）の半導体装置９０と同様の部分については、同じ符号を付した。 FIG. 3 is a diagram for explaining a semiconductor device that is the basis of the present invention. FIG. 3A is a schematic top view of the semiconductor device 100, and FIG. 3B is a diagram of FIG. It is typical sectional drawing in the dashed-dotted line BB in FIG. In the semiconductor device 100 of FIGS. 3A and 3B, the same reference numerals are given to the same portions as those of the semiconductor device 90 of FIGS. 10A and 10B.

図３（ａ），（ｂ）に示す半導体装置１００は、図１０（ａ），（ｂ）に示す半導体装置９０と同様に、絶縁分離トレンチ２に取り囲まれた領域内に、横型ＭＯＳトランジスタのソース（Ｓ）とドレイン（Ｄ）の各セルが配置されてなる半導体装置である。図３（ａ）に示すように、半導体装置１００のソースとドレインの各セルは、実線で示した絶縁分離トレンチ２上に形成されたＬＯＣＯＳ（Local Oxidation of Silicon）３の端部を外周とする、トランジスタ形成領域ＴＲ内に、格子状に配置されている。図３（ａ）に示す半導体装置１００は４×４のセルで構成され、内側のソースセルＳとドレインセルＤは交互に配置されているが、サージ耐量を大きくするために、ＬＯＣＯＳ３の端部に隣接するセルはソースセルＳのみで構成されている。尚、図中の点Ｃは、トランジスタ形成領域ＴＲの中心点を示している。 Similar to the semiconductor device 90 shown in FIGS. 10A and 10B, the semiconductor device 100 shown in FIGS. 3A and 3B has a lateral MOS transistor in a region surrounded by the insulating isolation trench 2. This is a semiconductor device in which source (S) and drain (D) cells are arranged. As shown in FIG. 3A, each of the source and drain cells of the semiconductor device 100 has an end portion of a LOCOS (Local Oxidation of Silicon) 3 formed on the insulating isolation trench 2 indicated by a solid line as an outer periphery. In the transistor formation region TR, they are arranged in a grid pattern. The semiconductor device 100 shown in FIG. 3A is composed of 4 × 4 cells, and the inner source cells S and drain cells D are alternately arranged. In order to increase the surge resistance, the end of the LOCOS 3 is arranged. The cell adjacent to is composed only of the source cell S. Note that a point C in the figure indicates the center point of the transistor formation region TR.

また、半導体装置１００は、図３（ｂ）に示すように、埋め込み絶縁膜１ａを有するＳＯＩ（Silicon On Insulator）構造の半導体基板１０に形成されている。半導体装置１００の横型ＭＯＳトランジスタは、横型２重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Double-diffused MOS）で、図３（ｂ）に示すように、ソースセルＳのチャネルとなる第１ｐ型領域（チャネルＰ）４内には、第２ｐ型領域（ＡＤＢａｓｅ）５が形成されている。また、第１ｐ型領域４および第２ｐ型領域５内に、横型ＭＯＳトランジスタのソースとなる高濃度ｎ型領域６が形成されている。 Further, as shown in FIG. 3B, the semiconductor device 100 is formed on a semiconductor substrate 10 having an SOI (Silicon On Insulator) structure having a buried insulating film 1a. The lateral MOS transistor of the semiconductor device 100 is a lateral double-diffused MOS transistor (LDMOS), and a first p-type region (channel P) serving as a channel of the source cell S as shown in FIG. ) 4 has a second p-type region (ADBase) 5 formed therein. Further, in the first p-type region 4 and the second p-type region 5, a high-concentration n-type region 6 serving as the source of the lateral MOS transistor is formed.

以上のように、図３（ａ），（ｂ）に示す半導体装置１００は、図１０（ａ），（ｂ）に示す半導体装置９０と同様の構造を有しているが、以下に示す各パラメータが、従来と異なる値に設定される。 As described above, the semiconductor device 100 shown in FIGS. 3A and 3B has the same structure as the semiconductor device 90 shown in FIGS. 10A and 10B. The parameter is set to a value different from the conventional value.

最初に、本発明の半導体装置においては、トランジスタ形成領域ＴＲ内のＬＯＣＯＳ３の端部から離れた中央部に配置されるソース（Ｓ）もしくはドレイン（Ｄ）の少なくとも一方のセルを、最大幅Ｌ０が１０μｍ以下のセルとする。図３（ａ），（ｂ）の半導体装置１００では、トランジスタ形成領域ＴＲ内に配置される４×４の全てのセルを、最大幅（一辺の長さ）Ｌ０が６μｍの正方形セルとしている。これによって、図３（ａ），（ｂ）の半導体装置１００は、図１０（ａ），（ｂ）の半導体装置９０と較べて、トランジスタ形成領域ＴＲの面積が小さくなると共に、トランジスタ形成領域ＴＲ内に形成されている横型ＭＯＳトランジスタのオン抵抗を低減することができる。 First, in the semiconductor device of the present invention, at least one of the source (S) and drain (D) cells disposed in the central portion apart from the end of the LOCOS 3 in the transistor formation region TR has a maximum width L0. The cell is 10 μm or less. In the semiconductor device 100 of FIGS. 3A and 3B, all 4 × 4 cells arranged in the transistor formation region TR are square cells having a maximum width (length of one side) L0 of 6 μm. Accordingly, the semiconductor device 100 of FIGS. 3A and 3B has a smaller area of the transistor formation region TR and the transistor formation region TR as compared with the semiconductor device 90 of FIGS. 10A and 10B. The on-resistance of the lateral MOS transistor formed inside can be reduced.

次に、最大幅１０μｍ以下のセルを用いると、前述したように、ソース−ドレイン間でリーク不良が多発して、製品歩留りが低下してしまう。これを防止する第１の方法として、図３（ａ），（ｂ）の半導体装置１００における絶縁分離トレンチ２のトランジスタ形成領域ＴＲ側の端面からＬＯＣＯＳの端部までの距離Ｌ１を、２５μｍ以上とする。これによって、図３（ａ），（ｂ）の半導体装置１００におけるトランジスタ形成領域ＴＲは、絶縁分離トレンチ２の端面から２５μｍ以上離れるため、図２（ｂ）に示したように絶縁分離トレンチ２からの応力も低減して、結晶欠陥の発生が抑制される。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。 Next, when a cell having a maximum width of 10 μm or less is used, as described above, leakage defects frequently occur between the source and the drain, and the product yield decreases. As a first method for preventing this, the distance L1 from the end face on the transistor formation region TR side of the insulating isolation trench 2 in the semiconductor device 100 of FIGS. 3A and 3B to the end of the LOCOS is 25 μm or more. To do. As a result, the transistor formation region TR in the semiconductor device 100 of FIGS. 3A and 3B is separated from the end face of the insulating isolation trench 2 by 25 μm or more. Therefore, as shown in FIG. Is also reduced, and the occurrence of crystal defects is suppressed. Therefore, a leak failure between the source and the drain due to crystal defects can be suppressed, and the product yield is improved.

図４は、図３（ａ），（ｂ）に示す半導体装置１００について、絶縁分離トレンチ２の端面からＬＯＣＯＳの端部までの距離Ｌ１を変えた場合の製品歩留りを調べた結果である。尚、図中のｎ数は、リーク試験に供したサンプルの数である。 FIG. 4 shows the results of examining the product yield when the distance L1 from the end face of the insulating isolation trench 2 to the end of the LOCOS is changed in the semiconductor device 100 shown in FIGS. 3 (a) and 3 (b). In addition, n number in a figure is the number of the samples used for the leak test.

図４に示すように、絶縁分離トレンチ２の端面からＬＯＣＯＳの端部までの距離Ｌ１を２５μｍ以上に設定することで、１００％の製品歩留りを得ることができる。 As shown in FIG. 4, a product yield of 100% can be obtained by setting the distance L1 from the end face of the insulating isolation trench 2 to the end of the LOCOS to be 25 μm or more.

ソース−ドレイン間のリーク不良を防止する第２の方法として、図３（ａ），（ｂ）の半導体装置１００において、第２ｐ型領域５を、ドーズ量２×１０^１４／ｃｍ^２以下のイオン注入により形成してもよい。 As a second method of preventing a leak failure between the source and the drain, in the semiconductor device 100 of FIGS. 3A and 3B, the second p-type region 5 is ionized with a dose of 2 × 10 ¹⁴ / cm ² or less. You may form by injection | pouring.

ボロン（Ｂ）等のｐ型不純物が導入された領域では、イオン注入ダメージや応力によって結晶欠陥が発生し易い。しかしながら、ドーズ量２×１０^１４／ｃｍ^２以下のイオン注入により形成した第２ｐ型領域５では、ｐ型不純物濃度が低いため、結晶欠陥の発生を抑制することができる。従って、これによっても、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。 In a region where a p-type impurity such as boron (B) is introduced, crystal defects are likely to occur due to ion implantation damage or stress. However, since the p-type impurity concentration is low in the second p-type region 5 formed by ion implantation with a dose amount of 2 × 10 ¹⁴ / cm ² or less, generation of crystal defects can be suppressed. Therefore, this can also suppress a leak failure between the source and the drain due to crystal defects, and improve the product yield.

図５は、図３（ａ），（ｂ）に示す半導体装置１００について、絶縁分離トレンチ２の端面からＬＯＣＯＳの端部までの距離Ｌ１は従来の７μｍに設定し、ドーズ量を変えて、第２ｐ型領域５をイオン注入により形成した場合の製品歩留りを調べた結果である。 5A and 5B, in the semiconductor device 100 shown in FIGS. 3A and 3B, the distance L1 from the end face of the insulating isolation trench 2 to the end of the LOCOS is set to 7 μm, and the dose is changed. It is the result of examining the product yield when the 2p type region 5 is formed by ion implantation.

図５に示すように、従来の５×１０^１５／ｃｍ^２程度の高ドーズ量で第２ｐ型領域５を形成すると、歩留りが９８％以下に低下するが、２×１０^１４／ｃｍ^２のドーズ量で第２ｐ型領域５を形成すると、１００％の製品歩留りを得ることができる。 As shown in FIG. 5, when the ^second p-type region 5 is formed with a conventional high dose of about 5 × 10 ¹⁵ / cm ² , the yield decreases to 98% or less, but the dose is 2 × 10 ¹⁴ / cm ² . When the second p-type region 5 is formed in an amount, 100% product yield can be obtained.

また、イオン注入により形成した第２ｐ型領域５を、従来より高温の１１００℃以上で熱処理しても効果的である。 It is also effective to heat-treat the second p-type region 5 formed by ion implantation at 1100 ° C. or higher, which is higher than before.

前述したように、ボロン（Ｂ）等のｐ型不純物を高ドーズ量でイオン注入すると、イオン注入ダメージや応力によって、結晶欠陥が発生しやすい。しかしながら、イオン注入後に１１００℃以上の高温で熱処理することによって、イオン注入ダメージを回復することができ、イオン注入による応力も低減することができる。従って、これによっても、第２ｐ型領域５における結晶欠陥の発生を抑制することができ、ソース−ドレイン間のリーク不良も低減されて、製品歩留りを向上することができる。 As described above, when a p-type impurity such as boron (B) is ion-implanted at a high dose, crystal defects are likely to occur due to ion implantation damage or stress. However, by performing heat treatment at a high temperature of 1100 ° C. or higher after ion implantation, ion implantation damage can be recovered, and stress due to ion implantation can be reduced. Therefore, it is also possible to suppress the generation of crystal defects in the second p-type region 5, reduce the leakage failure between the source and the drain, and improve the product yield.

図６は、トランジスタ形成領域ＴＲの面積（セル数）が異なる各半導体装置について、５×１０^１５／ｃｍ^２の高ドーズ量で第２ｐ型領域５を形成した後、熱処理温度を変えて、製品歩留りを調べた結果である。 FIG. 6 shows that each semiconductor device having a different area (number of cells) of the transistor formation region TR is formed by forming the second p-type region 5 at a high dose of 5 × 10 ¹⁵ / cm ² , and then changing the heat treatment temperature. It is the result of examining the yield.

図６に示すように、従来の１０５０℃の熱処理においてトランジスタ形成領域ＴＲの面積の小さな（セル数の少ない）半導体装置で発生していた歩留り低下が、１１００℃の熱処理によって回復していることがわかる。 As shown in FIG. 6, the yield reduction that occurred in the semiconductor device with a small area of the transistor formation region TR (small number of cells) in the conventional heat treatment at 1050 ° C. is recovered by the heat treatment at 1100 ° C. Recognize.

また、図３（ａ），（ｂ）に示す半導体装置１００において、絶縁分離トレンチ２の端面からＬＯＣＯＳの端部までの距離Ｌ１は従来の７μｍに設定し、ＬＯＣＯＳ３の端部に隣接するソースセルＳの第２ｐ型領域５を取り除いてもよい。 Further, in the semiconductor device 100 shown in FIGS. 3A and 3B, the distance L1 from the end face of the insulating isolation trench 2 to the end of the LOCOS is set to 7 μm, and the source cell adjacent to the end of the LOCOS 3 is used. The second p-type region 5 of S may be removed.

図７は、上記第２ｐ型領域５を取り除いた半導体装置の例で、本発明に係る半導体装置を示す図である。図７（ａ）は、半導体装置１０１の模式的な上面図であり、図７（ｂ）は、図７（ａ）における一点鎖線Ｄ−Ｄでの模式的な断面図である。 FIG. 7 is a diagram showing a semiconductor device according to the present invention as an example of the semiconductor device from which the second p-type region 5 is removed . FIG. 7A is a schematic top view of the semiconductor device 101, and FIG. 7B is a schematic cross-sectional view taken along one-dot chain line DD in FIG. 7A.

図７に示す半導体装置１０１は、図３の半導体装置１００と同様に、ＬＯＣＯＳ３の端部に隣接するセルがソースセルＳのみからなる。これにより、ドレインＤからサージが入った場合に、ＬＯＣＯＳ３の端部から離れた中央部に配置されるセルで分散させることができ、サージ耐量を大きくすることができる。 In the semiconductor device 101 illustrated in FIG. 7, the cell adjacent to the end of the LOCOS 3 includes only the source cell S, as in the semiconductor device 100 illustrated in FIG. 3. Thereby, when a surge enters from the drain D, it can disperse | distribute with the cell arrange | positioned in the center part distant from the edge part of LOCOS3, and surge tolerance can be enlarged.

また、半導体装置１０１では、図７（ｂ）に示すように、ＬＯＣＯＳ３の端部に隣接するソースセルＳにおいて、図３（ｂ）に示す第２ｐ型領域５が取り除かれている。このため、絶縁分離トレンチ２やＬＯＣＯＳ３からの応力が大きなＬＯＣＯＳ３の端部に隣接するセルであっても、結晶欠陥の発生が抑制される。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、この場合にも１００％の製品歩留りを得ることができる。 Further, in the semiconductor device 101, as shown in FIG. 7B, the second p-type region 5 shown in FIG. 3B is removed from the source cell S adjacent to the end of the LOCOS 3. For this reason, even if it is a cell adjacent to the edge part of LOCOS3 with a big stress from the insulation isolation trench 2 or LOCOS3, generation | occurrence | production of a crystal defect is suppressed. Therefore, a leak failure between the source and the drain due to crystal defects can be suppressed, and in this case, a product yield of 100% can be obtained.

さらに、図７（ａ），（ｂ）に示す半導体装置１０１において、ＬＯＣＯＳ３の端部に隣接するソースセルＳの高濃度ｎ型領域６を取り除いてもよい。 Further, in the semiconductor device 101 shown in FIGS. 7A and 7B, the high concentration n-type region 6 of the source cell S adjacent to the end of the LOCOS 3 may be removed.

図８は、上記高濃度ｎ型領域６を取り除いた半導体装置の例で、図８（ａ）は、半導体装置１０２の模式的な上面図であり、図８（ｂ）は、図８（ａ）における一点鎖線Ｅ−Ｅでの模式的な断面図である。 FIG. 8 is an example of a semiconductor device from which the high-concentration n-type region 6 has been removed. FIG. 8A is a schematic top view of the semiconductor device 102, and FIG. It is typical sectional drawing in the dashed-dotted line EE in FIG.

図８（ａ），（ｂ）に示す半導体装置１０２では、ＬＯＣＯＳ３の端部に隣接するセルは、高濃度ｎ型領域６が取り除かれているため、ソースとして機能せず、第１ｐ型領域４ではチャネルが形成されない。このため、絶縁分離トレンチ２やＬＯＣＯＳ３からの応力が大きなＬＯＣＯＳ３の端部に隣接するセルであっても、リーク不良が発生せず、この場合にも１００％の製品歩留りを得ることができる。 In the semiconductor device 102 shown in FIGS. 8A and 8B, the cell adjacent to the end of the LOCOS 3 does not function as a source because the high-concentration n-type region 6 is removed, and the first p-type region 4 Then, no channel is formed. For this reason, even if the cell is adjacent to the end of the LOCOS 3 where the stress from the insulating isolation trench 2 or the LOCOS 3 is large, a leakage defect does not occur, and in this case, a 100% product yield can be obtained.

尚、図３および図７，８に示した半導体装置１００〜１０２においては、トランジスタ形成領域ＴＲ内に配置された全てのセルが、最大幅１０μｍ以下の６μｍに設定されていた。しかしながら、本発明の半導体装置はこれに限らず、トランジスタ形成領域ＴＲ内のＬＯＣＯＳ３の端部から離れた中央部に配置されるソース（Ｓ）もしくはドレイン（Ｄ）の少なくとも一方のセルが、最大幅１０μｍ以下となるようにして、ＬＯＣＯＳ３の端部に隣接するセルは、従来のように、最大幅が１０μｍより大きなセルとしてもよい。 In the semiconductor devices 100 to 102 shown in FIGS. 3, 7, and 8, all the cells arranged in the transistor formation region TR are set to 6 μm with a maximum width of 10 μm or less. However, the semiconductor device of the present invention is not limited to this, and at least one of the source (S) and drain (D) cells disposed in the central portion apart from the end of the LOCOS 3 in the transistor formation region TR has a maximum width. The cell adjacent to the end portion of the LOCOS 3 so as to be 10 μm or less may be a cell having a maximum width larger than 10 μm as in the prior art.

上記半導体装置においては、中央部に配置された最大幅１０μｍ以下のセル部分により、従来に較べて小型化できると共に、当該横型ＭＯＳトランジスタのオン抵抗を低減することができる。一方、ソースからドレインに渡る結晶欠陥があると、この結晶欠陥によって、ソース−ドレイン間にリーク不良が発生する。従って、最大幅１０μｍ以下の小さなセルでは、大きなセルに較べて、小さな結晶欠陥があってもリーク不良となり易い。しかしながら、上記半導体装置においては、最大幅１０μｍ以下の小さなセル部分が、絶縁分離トレンチ上に形成されたＬＯＣＯＳの端部から離れた、トランジスタ形成領域内の中央部に配置されるため、絶縁分離トレンチやＬＯＣＯＳの形成に伴う結晶欠陥の影響を受け難い。従って、上記半導体装置においても、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができる。尚、トランジスタ形成領域ＴＲ内に配置される全てのセルを最大幅１０μｍ以下した場合には、上記した小型化とオン抵抗の低減効果を最大限に発揮させることができる。 In the semiconductor device, the cell portion having a maximum width of 10 μm or less arranged in the central portion can be reduced in size as compared with the prior art, and the on-resistance of the lateral MOS transistor can be reduced. On the other hand, if there is a crystal defect from the source to the drain, a leak defect occurs between the source and the drain due to the crystal defect. Therefore, a small cell having a maximum width of 10 μm or less is likely to have a leak defect even if there is a small crystal defect as compared with a large cell. However, in the above semiconductor device, the small cell portion having a maximum width of 10 μm or less is disposed in the central portion in the transistor formation region away from the end portion of the LOCOS formed on the insulation isolation trench. And is less susceptible to crystal defects associated with the formation of LOCOS. Therefore, also in the semiconductor device, a leakage defect between the source and the drain due to crystal defects can be suppressed. When all the cells arranged in the transistor formation region TR have a maximum width of 10 μm or less, the above-described downsizing and on-resistance reduction effects can be maximized.

ソース−ドレイン間のリーク不良を防止する第３の方法として、図３（ａ），（ｂ）の半導体装置１００において、ＳＯＩ層１ｂの厚さｔを１４μｍ以上としてもよい。 As a third method for preventing a leak failure between the source and the drain, the thickness t of the SOI layer 1b in the semiconductor device 100 of FIGS. 3A and 3B may be 14 μm or more.

これにより、ＬＯＣＯＳ３の端部に隣接するセルであっても、ＳＯＩ層１ｂが厚いために絶縁分離トレンチ２やＬＯＣＯＳ３からの応力が緩和されて、結晶欠陥の発生を抑制することができる。従って、結晶欠陥に起因するソース−ドレイン間のリーク不良も抑制することができ、製品歩留りが向上する。 Thereby, even in a cell adjacent to the end of LOCOS 3, since the SOI layer 1b is thick, the stress from the insulating isolation trench 2 and the LOCOS 3 is relieved, and the generation of crystal defects can be suppressed. Therefore, a leak failure between the source and the drain due to crystal defects can be suppressed, and the product yield is improved.

図９は、４×４セルおよび１６５×１６５セルからなる各半導体装置について、ＳＯＩ層１ｂの厚さを変えて、製品歩留りを調べた結果である。尚、試験に供した４×４セルおよび１６５×１６５セルからなる各半導体装置において、従来と同様に、絶縁分離トレンチ２の端面からＬＯＣＯＳの端部までの距離Ｌ１は７μｍｎに設定し、第２ｐ型領域５は５×１０^１５／ｃｍ^２のドーズ量でイオン注入により形成した後、１０５０℃で熱処理している。 FIG. 9 shows the result of examining the product yield of each semiconductor device composed of 4 × 4 cells and 165 × 165 cells while changing the thickness of the SOI layer 1b. In each of the semiconductor devices composed of 4 × 4 cells and 165 × 165 cells used for the test, the distance L1 from the end face of the insulating isolation trench 2 to the end portion of the LOCOS is set to 7 μm as in the conventional case, and the second p The mold region 5 is formed by ion implantation at a dose of 5 × 10 ¹⁵ / cm ² and then heat-treated at 1050 ° C.

図９に示すように、４×４セルおよび１６５×１６５セルからなるいずれの半導体装置においても、ＳＯＩ層１ｂの厚さｔを従来の１０μｍから１４μｍ以上に厚く設定することで、１００％の製品歩留りを得ることができる。 As shown in FIG. 9, in any semiconductor device composed of 4 × 4 cells and 165 × 165 cells, 100% product can be obtained by setting the thickness t of the SOI layer 1b from 10 μm to 14 μm or more. Yield can be obtained.

以上のようにして、上記した本発明の半導体装置は、ソースとドレインの各セルが格子状に配置された、小型で低オン抵抗の横型ＭＯＳトランジスタからなる半導体装置であって、ソース−ドレイン間におけるリーク不良が抑制され、製品歩留りが高い半導体装置となっている。 As described above, the above-described semiconductor device of the present invention is a semiconductor device composed of a small, low on-resistance lateral MOS transistor in which the source and drain cells are arranged in a lattice pattern, and has a source-drain connection. leak failure is suppressed, product yield becomes higher semiconductor device in.

１６５×１６５セル，２８×２８セルおよび４×４セルからなる半導体装置について、トランジスタ形成領域の中心点での応力を測定し、トランジスタ形成領域の面積に対してプロットした図である。FIG. 6 is a diagram in which stress at the center point of a transistor formation region is measured and plotted against the area of the transistor formation region for a semiconductor device composed of 165 × 165 cells, 28 × 28 cells, and 4 × 4 cells. （ａ），（ｂ）は、それぞれ、図１の２８×２８セルと４×４セルからなる半導体装置について、絶縁分離トレンチ端面からの距離に対する応力分布を測定した結果である。(A), (b) is the result of having measured the stress distribution with respect to the distance from the end face of an isolation trench about the semiconductor device which consists of 28x28 cell and 4x4 cell of FIG. 1, respectively. 本発明の基本となる半導体装置を説明するための図で、（ａ）は、半導体装置１００の模式的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ｂ−Ｂでの模式的な断面図である。A diagram for explaining a base semiconductor device of the present invention, (a) is a schematic top view of the semiconductor device 100, (b) is a schematic of a one-dot chain line B-B in (a) FIG. 図３（ａ），（ｂ）に示す半導体装置１００について、絶縁分離トレンチ２の端面からＬＯＣＯＳの端部までの距離Ｌ１を変えた場合の製品歩留りを調べた結果である。This is a result of examining the product yield when the distance L1 from the end face of the insulating isolation trench 2 to the end portion of the LOCOS is changed for the semiconductor device 100 shown in FIGS. 図３（ａ），（ｂ）に示す半導体装置１００について、ドーズ量を変えて、第２ｐ型領域５をイオン注入により形成した場合の製品歩留りを調べた結果である。This is a result of examining the product yield in the case where the second p-type region 5 is formed by ion implantation for the semiconductor device 100 shown in FIGS. トランジスタ形成領域ＴＲの面積（セル数）が異なる各半導体装置について、熱処理温度を変えて、製品歩留りを調べた結果である。This is the result of examining the product yield for each semiconductor device having a different area (number of cells) of the transistor formation region TR by changing the heat treatment temperature. 第２ｐ型領域を取り除いた半導体装置の例で、本発明に係る半導体装置を示す図である。（ａ）は、半導体装置１０１の模式的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ｄ−Ｄでの模式的な断面図である。It is an example of the semiconductor device which removed the 2nd p type field, and is a figure showing the semiconductor device concerning the present invention. (A) is a schematic top view of the semiconductor device 101, and (b) is a schematic cross-sectional view taken along one-dot chain line DD in (a). 高濃度ｎ型領域を取り除いた半導体装置の例で、（ａ）は、半導体装置１０２の模式的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ｅ−Ｅでの模式的な断面図である。In the example of the semiconductor device from which the high-concentration n-type region is removed, (a) is a schematic top view of the semiconductor device 102, and (b) is a schematic view taken along the alternate long and short dash line EE in (a). It is sectional drawing. ４×４セルおよび１６５×１６５セルからなる各半導体装置について、ＳＯＩ層の厚さを変えて、製品歩留りを調べた結果である。It is the result of examining the product yield for each semiconductor device composed of 4 × 4 cells and 165 × 165 cells by changing the thickness of the SOI layer. 従来の半導体装置の代表例で、（ａ）は、半導体装置９０の模式的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ａ−Ａでの模式的な断面図である。In a typical example of a conventional semiconductor device, (a) is a schematic top view of the semiconductor device 90, and (b) is a schematic cross-sectional view taken along one-dot chain line AA in (a).

Explanation of symbols

９０，１００〜１０２半導体装置
ＴＲトランジスタ形成領域
Ｓソース（セル）
Ｄドレイン（セル）
Ｌ０セルの最大幅
Ｌ１絶縁分離トレンチの端面からＬＯＣＯＳの端部までの距離
１０（ＳＯＩ構造）半導体基板
１ａ埋め込み絶縁膜
２絶縁分離トレンチ
３ＬＯＣＯＳ
４第１ｐ型領域（チャネルＰ）
５第２ｐ型領域（ＡＤＢａｓｅ）
６高濃度ｎ型領域
ｔＳＯＩ層の厚さ 90, 100 to 102 Semiconductor device TR Transistor formation region S Source (cell)
D Drain (cell)
L0 Maximum width of cell L1 Distance from end face of isolation trench to end of LOCOS 10 (SOI structure) Semiconductor substrate 1a Embedded insulating film 2 Insulation isolation trench 3 LOCOS
4 First p-type region (channel P)
5 Second p-type region (ADBase)
6 High-concentration n-type region t SOI layer thickness

Claims

In the transistor formation region of the semiconductor substrate, surrounded by the isolation trench and having an end portion of LOCOS formed on the isolation trench as an outer periphery,
A semiconductor device in which the source and drain cells of a lateral MOS transistor are arranged in a lattice pattern,
Wherein the source or drain of at least one cell from the LOCOS ends of the transistor forming region is disposed in a central portion away state, and are less than the maximum width 10 [mu] m,
The source cell is
A second p-type region formed in the first p-type region serving as a channel of the lateral MOS transistor and containing a p-type impurity at a higher concentration than the first p-type region;
A high concentration n-type region formed in the first p-type region and the second p-type region and serving as a source of the lateral MOS transistor;
The cell adjacent to the end of the LOCOS consists only of the source cell,
A semiconductor device , wherein the second p-type region is removed from a source cell adjacent to an end of the LOCOS .

The semiconductor device according to claim 1 , wherein the high-concentration n-type region is removed from a source cell adjacent to an end portion of the LOCOS .

The semiconductor device according to claim 1, wherein the second p-type region is formed by ion implantation with a dose amount of 2 × 10 ¹⁴ / cm ² or less .

The transistor all the cells of the source and drain arranged in the formation area A semiconductor device according to any one of claims 1 to 3, characterized in that the maximum width 10μm or less.

The area of the transistor forming region, the semiconductor device according to any one of claims 1 to 4, characterized in that 1.0 × 10 ⁶ μm ² or less.

The semiconductor device according to claim 5 , wherein an area of the transistor formation region is 2.8 × 10 ⁴ μm ² or less .

The semiconductor device according to claim 6 , wherein an area of the transistor formation region is 5.8 × 10 ² μm ² or less .

The insulation from the end surface of the transistor forming region side isolation trench, the distance to the end of the LOCOS A semiconductor device according to any one of claims 1 to 7, characterized in that at 25μm or more.

The semiconductor substrate is an SOI structure semiconductor substrate;
The thickness of the SOI layer, the semiconductor device according to any one of claims 1 to 8, characterized in that at 14μm or more.