JP4876321B2

JP4876321B2 - Method for manufacturing silicon carbide semiconductor device

Info

Publication number: JP4876321B2
Application number: JP2001101596A
Authority: JP
Inventors: 信之大矢; 剛山本; 光浩片岡
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-03-30
Filing date: 2001-03-30
Publication date: 2012-02-15
Anticipated expiration: 2021-03-30
Also published as: JP2002299620A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（ＳｉＣ）半導体装置に関し、特に大電力用のパワーＭＯＳＦＥＴに適した装置に関する。
【０００２】
【従来の技術】
ＳｉのパワーＭＯＳＦＥＴでは、オン抵抗低減に必要なセルサイズの小型化のために、また、ＦＥＴ特性の安定に必要な構造寸法の厳密な制御のために、自己整合（Self Aligment）の技術が使われている。この技術は、図９（ａ）〜（ｄ）に示すように、ゲートＪ１をマスクとしてｐ型不純物とｎ型不純物とを順にイオン注入し、拡散によってベース領域とソース領域を形成することで、ベース端とソース端の距離（＝チャネル長）、ソース端とゲート端の距離を厳密に制御し、かつ寸法精度が上がることによって合わせ余裕を排除してセルの小型化を図るものである。
【０００３】
ＳｉＣのパワーＭＯＳＦＥＴにおいては、イオン注入した不純物が熱拡散しないという問題や、イオン注入後の活性化温度が高く、ゲート材のｐｏ１ｙＳｉやゲート絶縁膜のＳｉＯ₂が溶融、蒸発してしまうという問題などがある。
【０００４】
このような問題を解決する技術として、特開２０００−２２１３７号公報では、ｐｏ１ｙＳｉの酸化及びその酸化膜の除去によってマスク端を移動させ、ＳｉＣパワーＭＯＳＦＥＴのベース端−ソース端及びソース端−ｐ⁺層端を自己整合する方法が述べられている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記公報に示されるように、１μｍ以上のマスク端を移動させるにはｐｏ１ｙＳｉの酸化を長時間行なう必要がある。また、最も深いベース形成のイオン注入を最後に行なう場合、他の不純物原子をはじき出してしまうおそれがある。さらに、ソース端−ｐ⁺層端の自己整合を行っているが、ここで示された自己整合はセルの小型化には効果がないため、２箇所の自己整合箇所を持っているＳｉに対してセルが大型化してしまう。
【０００６】
このため、ＳｉＣパワーＭＯＳＦＥＴにおいて望まれているセルの小型化と構造寸法の高精度化を十分に満たすことができない。
【０００７】
本発明は上記点に鑑みて成され、ＳｉＣパワーＭＯＳＦＥＴにおける自己整合技術を得ることで、ＳｉＣ半導体装置の小型化と構造寸法の高精度化を図れるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体層の表面にベース領域形成用のイオン注入マスクを形成する工程を有し、該工程には、ベース領域形成用のイオン注入マスク材をパターニングする際に、該イオン注入マスク材の一部にアライメントマークを形成する工程が含まれていることを特徴とする。このように、ベース領域形成用のイオン注入マスク材の一部を利用してアライメントマークを形成することで、アライメントマークとベース領域、ソース領域を自己整合的に形成することができる。これにより、ベース領域およびソース領域と、ゲート領域およびコンタクトホールとの間の誤差を小さくすることができ、より小型化を図ることが可能となる。なお、請求項２は、請求項１に記載の蓄積型の炭化珪素半導体装置を反転型にしたもので、請求項１と同様の効果を得ることができる。
【００１９】
さらに、請求項１または２に記載の発明では、アライメントマークを形成する工程では、ベース領域形成用のイオン注入マスク材の一部をカバーして、半導体層の表面をエッチングすることで、半導体層に凹部（２１ａ）によるアライメントマークを形成することを特徴とする。このようにすることで、半導体層の表面にもアライメントマークを正確に形成することができる。
【００２０】
請求項３に記載の発明では、ベース領域形成のイオン注入マスク材の一部をカバーする材料として、レジスト（２２）もしくはシリコン酸化膜もしくはＰｏｌｙＳｉを用いることを特徴とする。このような材料を用いることで、容易にカバーしている材料だけを除去することができる。
【００２１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２２】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態を適用したＳｉＣ半導体装置としてのパワーＭＯＳＦＥＴの断面構成を示す。以下、この図に基づいてパワーＭＯＳの構成についての説明を行う。
【００２３】
図１に示すように、ＳｉＣからなるｎ⁺型基板１の上にはＳｉＣからなるｎ^-型エピ層２が形成されている。このｎ^-型エピ層２の表層部の所定領域にはｐ型ベース領域３が形成され、さらに、ｐ型ベース領域３の表層部の所定領域にはｎ⁺型ソース領域４が形成されている。
【００２４】
また、ｎ⁺型ソース領域４とｎ^-型エピ層２との間に位置するｐ型ベース領域３の上に蓄積型チャネルを形成するべく、ｎ⁺型ソース領域４、ｐ型ベース領域３及びｎ^-型エピ層２の表面にはｎ^-型ＳｉＣ層からなる表面チャネル層５が形成されている。この表面チャネル層５の表面にはゲート絶縁膜６が形成されていると共にゲート電極７が形成され、これらベート電極、ゲート絶縁膜及び表面チャネル層５の周囲が絶縁膜８で囲まれた構成となっている。
【００２５】
そして、絶縁膜８に形成されたコンタクトホールを通じて、ｐ型ベース領域３及びｎ⁺型ソース領域４に電気的に接続されたソース電極９が形成され、図示しないがｎ⁺型基板１の裏面側にドレイン電極が形成されて図１に示すパワーＭＯＳＦＥＴが構成されている。
【００２６】
このように構成されたパワーＭＯＳＦＥＴにおいて、図中矢印で示したように、ｐ型ベース領域３の端部とｎ⁺型ソース領域４の端部との位置関係、つまりゲート長が自己整合的に形成されていると共に、ゲート電極７の端部と層間絶縁膜８の端部（コンタクトホールの端部）との位置関係が自己整合的に形成されている。
【００２７】
図２〜図４に、本実施形態におけるパワーＭＯＳＦＥＴの製造工程を示し、この図に基づいてパワーＭＯＳＦＥＴの製造方法についての説明を行う。
【００２８】
〔図２（ａ）、（ｂ）に示す工程〕
まず、ＳｉＣからなるｎ⁺型基板１の上にｎ^-型エピ層２が形成されたものを用意する。そして、ｎ^-型エピ層２の表面にシリコン酸化膜２１を形成した後、フォトリソグラフィによってシリコン酸化膜２１をパターニングする。これにより、シリコン酸化膜２１に対し、ｐ型ベース領域３の形成予定位置を開口させた開口部と、以下の工程でのマスク合わせに用いるアライメントマークとを同時に形成する。つまり、ｐ型ベース領域３の形成用マスクとアライメントマークとを同時に形成する。
【００２９】
このよなシリコン酸化膜２１をｐ型ベース領域３の形成用マスクとしており、シリコン酸化膜２１が通常の半導体製造に用いられるものであることから、特殊な製造装置を必要とせず、後工程での除去も例えば一度のＨＦエッチングによって容易である。
【００３０】
〔図２（ｃ）に示す工程〕
基板表面全面にレジスト２２を堆積したのち、レジスト２２をパターニングし、レジスト２２のうちアライメントマークが形成された部位を開口させる。その後、レジスト２２及びシリコン酸化膜２１をマスクとしたエッチングを施す。これにより、アライメントマークが形成された位置に凹部が形成される。このアライメントマークの近傍の断面構成を図５に示す。この図に示されるように、シリコン酸化膜２１に形成されたアライメントマークとなる開口部２１ａに沿って凹部２３が形成された状態となる。この凹部２３もシリコン酸化膜２１に形成された開口部２１ａと同様にアライメントマークとしての役割を果たし、以下の工程でのマスク合わせに用いられる。
【００３１】
なお、ここではシリコン酸化膜２１の一部をカバーする材料としてレジスト２２を用いているが、シリコン酸化膜、ＰｏｌｙＳｉ等を用いることも可能である。
【００３２】
〔図２（ｄ）に示す工程〕
レジスト２２を除去したのち、シリコン酸化膜２１をマスクとしたイオン注入を行うことで、ｐ型ベース領域３を形成する。このとき、ｐ型ベース領域３のマスクパターンとシリコン酸化膜２１に形成した開口部２１ａとが同時に形成してあることから、ｐ型ベース領域３がアライメントマーク（開口部２１ａ及び凹部２３）に対して自己整合的に形成される。なお、イオン注入欠陥を低減するために、高温イオン注入（例えば４００〜８００℃）を行う場合もあるが、この温度によってもリコン酸化膜２１は影響を受けない。
【００３３】
〔図３（ａ）に示す工程〕
基板表面全面にシリコン酸化膜２４をデポジションしたのち、シリコン酸化膜２４をエッチバックすることでシリコン酸化膜２１の側面にシリコン酸化膜２４が配置されたマスクを形成する。このとき、シリコン酸化膜２４のエッチバック量はほぼ一定であるため、シリコン酸化膜２１の両側面に残存するシリコン酸化膜２４の幅は同等になる。すなわち、シリコン酸化膜２４により、シリコン酸化膜２１の幅が均等に拡大された構成となる。
【００３４】
〔図３（ｂ）に示す工程〕
基板表面全面にレジスト２５を堆積したのち、アライメントマークに基づくマスク合わせを行い、レジスト２５をパターニングする。これにより、ｎ⁺型ソース領域４の形成予定領域の上においてレジスト２５を除去する。そして、レジスト２５及びシリコン酸化膜２１、２４をマスクとしたイオン注入を行うことで、ｎ⁺型ソース領域４を形成する。
【００３５】
このようにすれば、図３（ａ）に示す工程において、シリコン酸化膜２１の両側面に残存したシリコン酸化膜２４の幅が同等になっていることから、紙面左右両側において、ｎ⁺型ソース領域４とｎ^-型エピ層２との間の距離、すなわちチャネル長が同等になる。これにより、ｐ型ベース領域３の端部に対してｎ⁺型ソース領域４の端部の形成位置が自己整合的に決定される。
【００３６】
なお、このときのチャネル長は、シリコン酸化膜２４の幅によって決定され、シリコン酸化膜２４の膜厚を厚くすればチャネル長が長くなり、薄くすればチャネル長が短くなる。このため、シリコン酸化膜２４の膜厚に基づいてチャネル長を制御することが可能となる。
【００３７】
〔図３（ｃ）に示す工程〕
レジスト２５及びシリコン酸化膜２１、２４を除去したのち、例えば１６００℃の熱処理を行い、ｐ型ベース領域３及びｎ⁺型ソース領域４の不純物を活性化する。その後、基板表面全面にｎ^-型ＳｉＣからなる表面チャネル層５をエピタキシャル成長させる。
【００３８】
〔図３（ｄ）に示す工程〕
酸化雰囲気で熱処理することでゲート酸化膜６を形成し、その上にＰｏｌｙＳｉ層からなるゲート電極７を成膜する。このとき、図３（ｄ）には表れないが、パワーＭＯＳＦＥＴのセルの外部においては、ゲート電極形成用のＰｏｌｙＳｉ層をエッチングにより除去する。
【００３９】
〔図４（ａ）に示す工程〕
熱酸化によってゲート電極形成用のＰｏｌｙＳｉ層端部のゲート絶縁膜６を厚膜化したのち、ゲート電極７の上に層間絶縁膜２６を配置すると共に、層間絶縁膜２６の上にレジスト２７を堆積する。そして、フォトリソグラフィによってレジスト２７をパターニングしたのち、レジスト２７をマスクとしたエッチングを施す。これにより、層間絶縁膜２６、ゲート電極７、ゲート酸化膜６および表面チャネル層５をパターニングし、ｎ⁺型ソース領域４とｐ型ベース領域３との導通を図るためのコンタクトホールを形成する。
【００４０】
このようにすれば、ゲート電極７をパターニングするマスクとコンタクトホール形成用のマスクとを共有したことになり、ゲート電極７の端部とコンタクトホールとが自己整合的に形成される。なお、この工程では、レジスト２７をマスクとして層間絶縁膜２６、ゲート電極７、ゲート酸化膜６および表面チャネル層５のパターニングを行っているが、レジスト２７をマスクとして層間絶縁膜２６、ゲート電極７、ゲート酸化膜６のパターニングを行ったのち、レジスト２７を除去し、層間絶縁膜２６をマスクとして表面チャネル層５をパターニングするようにしても良い。
【００４１】
〔図４（ｂ）に示す工程〕
熱酸化により、ゲート電極７の端部においてゲート酸化膜６を厚膜化することで、ゲートの信頼性を向上させると共に、ゲート電極７の側面にも酸化膜２８を形成する。ただし、この時の熱酸化温度を９５０℃以下、具体的には７５０〜９５０℃とすることで、ＳｉＣ表面（ｎ⁺型ソース領域４やｐ型ベース領域３の表面）の酸化を防ぎつつ、ゲート電極７の端部に酸化膜２８を形成することができる。
【００４２】
〔図４（ｃ）、（ｄ）に示す工程〕
基板表面全面にシリコン酸化膜２９を成膜する。この後、シリコン酸化膜２９をエッチバックすることで、コンタクトホールの側面にシリコン酸化膜２９を残す。これにより、シリコン酸化膜２９、酸化膜２８およびシリコン酸化膜２６による絶縁膜８が構成される。
【００４３】
その後、製造工程は図示しないが、ソース電極９を形成したのち、ｎ⁺型基板１の裏面を研磨後、ドレイン電極を形成すると共に、絶縁膜８にゲート電極７用のコンタクトホール形成と配線形成を行うことで、図１に示すパワーＭＯＳＦＥＴが完成する。
【００４４】
以上説明した本実施形態におけるパワーＭＯＳＦＥＴの製造方法によると、図１中矢印で示したように、ｐ型ベース領域３の端部とｎ⁺型ソース領域４の端部との位置関係や、ゲート電極７の端部と層間絶縁膜８の端部（コンタクトホールの端部）との位置関係が自己整合的に決定される。さらに、ｐ型ベース領域３とアライメントマークとの位置関係も自己整合的に決定される。このため、パワーＭＯＳＦＥＴの小型化と構造寸法の高精度化を図れるようにすることが可能となる。
【００４５】
なお、図２（ｃ）のアライメントマーク形成を、図２（ｄ）のｐ型ベース領域３のイオン注入後や、図３（ａ）、（ｂ）のエッチバック後、ｎ⁺型ソース領域４のイオン注入後に行なっても良い。
【００４６】
また、ここではゲート電極７とコンタクトホールの絶縁性を得るために、酸化膜２８を形成するための熱酸化とシリコン酸化膜２９の成膜の２つの手段を用いたが、ゲート電圧に対して高い耐圧と信頼性を要求しない場合においては、どちらか一方の手段だけを用いた製造工程とすることで工程の簡略化が図れる。この場合、シリコン酸化膜２９の成膜のような手段を用いた方が容易に、ゲート電極７とソース電極９との間隔を大きくすることが可能である。
【００４７】
また、ここでは、ｐ型ベース領域３とアライメントマーク、ｐ型ベース領域３とｎ⁺型ソース領域４、ゲート電極７とコンタクトホールの３つの自己整合箇所をもつ製造方法について述べたが、そのうちの１つ、もしくは２つの自己整合箇所をもつ製造方法を用いてパワーＭＯＳＦＥＴを製作すれば、何も自己整合箇所のないパワーＭＯＳＦＥＴに対してセルの小型化、寸法精度の向上を図ることが可能である。
【００４８】
（第２実施形態）
第１実施形態においては、図１に示すように、エピ成長による表面チャネル層５を持つ蓄積型のパワーＭＯＳＦＥＴについて説明したが、エピ成長による表面チャネル層５を持たない反転型のパワーＭＯＳＦＥＴについても、同様に適応することが可能である。このようなパワーＭＯＳＦＥＴは、第１実施形態における図３（ｃ）の工程をなくすことによって形成される。
【００４９】
この構造で、ｐ型ベース領域３の濃度と独立してしきい値電圧を設定する場合は、しきい値電圧調整用のイオン注入を活性化熱処理前、例えばｐ型ベース領域３のイオン注入と同時に行えばよい。
【００５０】
この構造においては、第１実施形態の図４（ａ）と対応する図６に示されるように、コンタクトホール形成のドライエッチにおいて、ＳｉＣ（表面チャネル層）をエッチングする必要をなくすことができるというメリットがある。
【００５１】
（第３実施形態）
第１、第２実施形態においては、ｐ型ベース領域３の形成用マスクとしてシリコン酸化膜２１を用いているが、ＰｏｌｙＳｉを用いることもできる。このようなＰｏｌｙＳｉとすることで、特殊な製造装置を必要とせず、後工程での除去も容易に行うことができる。
【００５２】
この場合、図３（ａ）の工程において、ＰｏｌｙＳｉの上にシリコン酸化膜２４を成膜し、エッチバックすることでｎ⁺型ソース領域４の形成用マスクを構成することになるが、ＰｏｌｙＳｉとシリコン酸化膜２４とのエッチング選択比により、ＰｏｌｙＳｉがエッチングストッパとして働き、オーバエッチによってｐ型ベース領域３の形成用マスクがエッチングされすぎないようにできる。
【００５３】
また、ＰｏｌｙＳｉを用いる場合、ＰｏｌｙＳｉを熱酸化することでｎ⁺型ソース領域４の形成用マスクとすることも可能である。図７中の点線で示した部分が図２（ｄ）のシリコン酸化膜２１に相当するＰｏｌｙＳｉ３０であるとすると、ｐ型ベース領域３を形成した後にＰｏｌｙＳｉ３０を熱酸化すれば、ＰｏｌｙＳｉ３０が消費されて熱酸化膜３１となり、ｐ型ベース領域３から所定幅広がったマスクが形成される。これをｎ⁺型ソース領域４の形成用マスクとすれば、ｐ型ベース領域３とｎ⁺型ソース領域４との位置関係が自己整合的に決定されることになる。
【００５４】
このような熱酸化を用いる場合においても、上述したような９５０℃以下、具体的には７５０〜９５０℃で熱酸化を行うことで、ＳｉＣ表面に熱酸化膜が成長することを抑制することができる。ただし、熱酸化による場合と比べると、シリコン酸化膜２４を成膜する場合の方がマスク材の拡大量を容易に大きくすることができる。
【００５５】
（第４実施形態）
第１実施形態では、ｎ⁺型ソース領域４の形成用マスクの一部としてレジスト２５を用いたが、以下のように行っても良い。図８に、第１実施形態の図３（ａ）、（ｂ）に代わる製造工程を示す。
【００５６】
まず、図８（ａ）に示すように、シリコン酸化膜２４の上にレジスト（エッチング保護材）３２を配置したのち、レジスト３２をパターニングしシリコン酸化膜２４の表面の一部にレジスト３２を配置した状態とする。そして、レジスト３２をマスクとした状態でシリコン酸化膜２４をエッチバックする。その後、図８（ｂ）に示すように、レジストを除去する。これにより、シリコン酸化膜２１、２４によってｎ⁺型ソース領域４の形成用マスクが構成される。従って、シリコン酸化膜２１、２４をマスクとしたイオン注入を施せば、ｎ⁺型ソース領域４が形成される。
【００５７】
このように、シリコン酸化膜２１、２４のみによってｎ⁺型ソース領域４の形成用マスクを構成してもよい。このようにすることで高温でのイオン注入工程が可能となる。また、この場合、シリコン酸化膜２１をＰｏｌｙＳｉで代用することも可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるパワーＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示すパワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くパワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くパワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】アライメントマーク近傍の断面構成を示す図である。
【図６】本発明の第２実施形態におけるパワーＭＯＳＦＥＴの製造工程を示す図である。
【図７】本発明の第３実施形態におけるパワーＭＯＳＦＥＴの製造工程を示す図である。
【図８】本発明の第４実施形態におけるパワーＭＯＳＦＥＴの製造工程を示す図である。
【図９】Ｓｉ半導体装置の製造工程を示す図である。
【符号の説明】
１…ｎ⁺型基板、２…ｎ^-型エピ層、３…ｐ型ベース領域、
４…ｎ⁺型ソース領域、５…表面チャネル層、６…ゲート酸化膜、
７…ゲート電極、８…層間絶縁膜、９…ソース電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide (SiC) semiconductor device, and more particularly to a device suitable for a high-power power MOSFET.
[0002]
[Prior art]
In Si power MOSFETs, self-alignment technology is used to reduce the cell size required to reduce on-resistance and to strictly control the structural dimensions required to stabilize FET characteristics. It has been broken. In this technique, as shown in FIGS. 9A to 9D, p-type impurities and n-type impurities are sequentially ion-implanted using the gate J1 as a mask, and a base region and a source region are formed by diffusion. The distance between the base end and the source end (= channel length) and the distance between the source end and the gate end are strictly controlled, and the dimensional accuracy is increased to eliminate the alignment margin and reduce the cell size.
[0003]
In the power MOSFET of SiC, ion-implanted impurities and problems that no thermal diffusion, high activation temperature after the ion implantation, SiO ₂ is melted po1ySi and the gate insulating film of the gate material, such as a problem that evaporates There is.
[0004]
As a technique for solving such a problem, in Japanese Patent Laid-Open No. 2000-22137, the mask end is moved by the oxidation of po1ySi and the removal of the oxide film, and the base end-source end and source end-p ^{+ of the} SiC power MOSFET are obtained. A method for self-aligning the layer edges is described.
[0005]
[Problems to be solved by the invention]
However, as shown in the above publication, it is necessary to oxidize po1ySi for a long time in order to move the mask edge of 1 μm or more. In addition, when ion implantation for forming the deepest base is performed last, other impurity atoms may be ejected. Furthermore, although the source end-p ⁺ layer end self-alignment is performed, the self-alignment shown here has no effect on the miniaturization of the cell. This increases the size of the cell.
[0006]
For this reason, it is not possible to satisfactorily satisfy the cell miniaturization and the high accuracy of the structure dimensions which are desired in the SiC power MOSFET.
[0007]
The present invention has been made in view of the above points, and an object of the present invention is to obtain a self-alignment technique in an SiC power MOSFET, thereby reducing the size of the SiC semiconductor device and increasing the accuracy of the structure dimensions.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, the method includes a step of forming an ion implantation mask for forming a base region on the surface of the semiconductor layer, and the step includes forming an ion implantation mask for forming the base region. The patterning of the material includes a step of forming an alignment mark on a part of the ion implantation mask material. Thus, by forming an alignment mark using a part of the ion implantation mask material for forming the base region, the alignment mark, the base region, and the source region can be formed in a self-aligned manner. Thereby, an error between the base region and the source region, and the gate region and the contact hole can be reduced, and further miniaturization can be achieved. In addition, claim 2 is an inverted type of the storage type silicon carbide semiconductor device according to claim 1, and the same effect as that of claim 1 can be obtained.
[0019]
In the first or second aspect of the invention, in the step of forming the alignment mark, the surface of the semiconductor layer is etched by covering a part of the ion implantation mask material for forming the base region. An alignment mark is formed by a recess (21a). By doing so, alignment marks can be accurately formed also on the surface of the semiconductor layer.
[0020]
The invention described in claim 3 is characterized in that a resist (22), a silicon oxide film or PolySi is used as a material for covering a part of the ion implantation mask material for forming the base region. By using such a material, only the covered material can be easily removed.
[0021]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional configuration of a power MOSFET as a SiC semiconductor device to which an embodiment of the present invention is applied. Hereinafter, the configuration of the power MOS will be described with reference to FIG.
[0023]
As shown in FIG. 1, an n ⁻ type epi layer 2 made of SiC is formed on an n ⁺ type substrate 1 made of SiC. A p-type base region 3 is formed in a predetermined region of the surface layer portion of the n ⁻ -type epi layer 2, and an n ⁺ -type source region 4 is formed in a predetermined region of the surface layer portion of the p-type base region 3. .
[0024]
Further, in order to form a storage channel on the p-type base region 3 located between the n ⁺ -type source region 4 and the n ⁻ -type epi layer 2, the n ⁺ -type source region 4, the p-type base region 3, and A surface channel layer 5 made of an n ⁻ type SiC layer is formed on the surface of the n ⁻ type epi layer 2. A gate insulating film 6 and a gate electrode 7 are formed on the surface of the surface channel layer 5, and the periphery of the bait electrode, the gate insulating film, and the surface channel layer 5 is surrounded by an insulating film 8. It has become.
[0025]
Then, through a contact hole formed in the insulating film 8, p-type base region 3 and the n ⁺ -type source region 4 a source electrode 9 that is electrically connected to is formed, the back surface side of the not shown n ⁺ -type substrate 1 A drain electrode is formed on the power MOSFET to constitute the power MOSFET shown in FIG.
[0026]
In the power MOSFET configured as described above, as indicated by an arrow in the figure, the positional relationship between the end of the p-type base region 3 and the end of the n ⁺ -type source region 4, that is, the gate length is self-aligned. In addition, the positional relationship between the end portion of the gate electrode 7 and the end portion of the interlayer insulating film 8 (end portion of the contact hole) is formed in a self-aligning manner.
[0027]
2 to 4 show a manufacturing process of the power MOSFET in the present embodiment, and a manufacturing method of the power MOSFET will be described based on this figure.
[0028]
[Steps shown in FIGS. 2A and 2B]
First, a substrate in which an n ⁻ type epi layer 2 is formed on an n ⁺ type substrate 1 made of SiC is prepared. Then, after forming the silicon oxide film 21 on the surface of the n ⁻ -type epi layer 2, the silicon oxide film 21 is patterned by photolithography. As a result, an opening in which the formation position of the p-type base region 3 is opened and an alignment mark used for mask alignment in the following steps are formed simultaneously in the silicon oxide film 21. That is, the mask for forming the p-type base region 3 and the alignment mark are formed simultaneously.
[0029]
Such a silicon oxide film 21 is used as a mask for forming the p-type base region 3, and the silicon oxide film 21 is used for normal semiconductor manufacturing. The removal of the film is also easy, for example, by a single HF etching.
[0030]
[Step shown in FIG. 2 (c)]
After the resist 22 is deposited on the entire surface of the substrate, the resist 22 is patterned, and a portion of the resist 22 where the alignment mark is formed is opened. Thereafter, etching is performed using the resist 22 and the silicon oxide film 21 as a mask. Thereby, a recess is formed at the position where the alignment mark is formed. FIG. 5 shows a cross-sectional configuration in the vicinity of the alignment mark. As shown in this figure, the recess 23 is formed along the opening 21 a that serves as an alignment mark formed in the silicon oxide film 21. The recess 23 also serves as an alignment mark, like the opening 21a formed in the silicon oxide film 21, and is used for mask alignment in the following steps.
[0031]
Here, the resist 22 is used as a material covering a part of the silicon oxide film 21, but a silicon oxide film, PolySi, or the like can also be used.
[0032]
[Step shown in FIG. 2 (d)]
After removing the resist 22, ion implantation using the silicon oxide film 21 as a mask is performed to form the p-type base region 3. At this time, since the mask pattern of the p-type base region 3 and the opening 21a formed in the silicon oxide film 21 are formed at the same time, the p-type base region 3 is located with respect to the alignment mark (opening 21a and recess 23). And formed in a self-aligning manner. In order to reduce ion implantation defects, high-temperature ion implantation (for example, 400 to 800 ° C.) may be performed, but the recon oxide film 21 is not affected by this temperature.
[0033]
[Step shown in FIG. 3 (a)]
After the silicon oxide film 24 is deposited on the entire surface of the substrate, the silicon oxide film 24 is etched back to form a mask in which the silicon oxide film 24 is disposed on the side surface of the silicon oxide film 21. At this time, since the etch back amount of the silicon oxide film 24 is substantially constant, the widths of the silicon oxide film 24 remaining on both side surfaces of the silicon oxide film 21 are equal. That is, the width of the silicon oxide film 21 is uniformly expanded by the silicon oxide film 24.
[0034]
[Step shown in FIG. 3B]
After the resist 25 is deposited on the entire surface of the substrate, mask alignment based on alignment marks is performed, and the resist 25 is patterned. Thereby, the resist 25 is removed on the region where the n ⁺ type source region 4 is to be formed. Then, n ⁺ -type source region 4 is formed by performing ion implantation using resist 25 and silicon oxide films 21 and 24 as a mask.
[0035]
Thus, in the step shown in FIG. 3 (a), since the width of the silicon oxide film 24 remaining on both sides of the silicon oxide film 21 is made equal in the left-right sides, n ⁺ -type source The distance between the region 4 and the n ⁻ -type epi layer 2, that is, the channel length is equal. Thereby, the formation position of the end portion of the n ⁺ -type source region 4 is determined in a self-aligned manner with respect to the end portion of the p-type base region 3.
[0036]
Note that the channel length at this time is determined by the width of the silicon oxide film 24. If the thickness of the silicon oxide film 24 is increased, the channel length is increased, and if the thickness is decreased, the channel length is decreased. Therefore, the channel length can be controlled based on the thickness of the silicon oxide film 24.
[0037]
[Step shown in FIG. 3 (c)]
After removing the resist 25 and the silicon oxide films 21 and 24, heat treatment is performed at 1600 ° C., for example, to activate the impurities in the p-type base region 3 and the n ⁺ -type source region 4. Thereafter, the surface channel layer 5 made of n ⁻ type SiC is epitaxially grown on the entire surface of the substrate.
[0038]
[Step shown in FIG. 3 (d)]
A gate oxide film 6 is formed by heat treatment in an oxidizing atmosphere, and a gate electrode 7 made of a PolySi layer is formed thereon. At this time, although not shown in FIG. 3D, the PolySi layer for forming the gate electrode is removed by etching outside the cell of the power MOSFET.
[0039]
[Step shown in FIG. 4 (a)]
After thickening the gate insulating film 6 at the end of the PolySi layer for forming the gate electrode by thermal oxidation, an interlayer insulating film 26 is disposed on the gate electrode 7 and a resist 27 is deposited on the interlayer insulating film 26. To do. Then, after patterning the resist 27 by photolithography, etching is performed using the resist 27 as a mask. Thereby, interlayer insulating film 26, gate electrode 7, gate oxide film 6 and surface channel layer 5 are patterned to form a contact hole for achieving conduction between n ⁺ -type source region 4 and p-type base region 3.
[0040]
In this way, the mask for patterning the gate electrode 7 and the mask for forming the contact hole are shared, and the end of the gate electrode 7 and the contact hole are formed in a self-aligned manner. In this step, the interlayer insulating film 26, the gate electrode 7, the gate oxide film 6 and the surface channel layer 5 are patterned using the resist 27 as a mask. However, the interlayer insulating film 26 and the gate electrode 7 are patterned using the resist 27 as a mask. After patterning the gate oxide film 6, the resist 27 may be removed, and the surface channel layer 5 may be patterned using the interlayer insulating film 26 as a mask.
[0041]
[Step shown in FIG. 4B]
By thickening the gate oxide film 6 at the end of the gate electrode 7 by thermal oxidation, the reliability of the gate is improved and the oxide film 28 is also formed on the side surface of the gate electrode 7. However, by setting the thermal oxidation temperature at this time to 950 ° C. or lower, specifically 750 to 950 ° C., while preventing the oxidation of the SiC surface (the surface of the n ⁺ -type source region 4 or the p-type base region 3), An oxide film 28 can be formed at the end of the gate electrode 7.
[0042]
[Steps shown in FIGS. 4C and 4D]
A silicon oxide film 29 is formed on the entire surface of the substrate. Thereafter, the silicon oxide film 29 is etched back to leave the silicon oxide film 29 on the side surface of the contact hole. As a result, the insulating film 8 composed of the silicon oxide film 29, the oxide film 28, and the silicon oxide film 26 is formed.
[0043]
Thereafter, although a manufacturing process is not shown, after forming the source electrode 9, after polishing the back surface of the n ⁺ type substrate 1, a drain electrode is formed, and a contact hole for the gate electrode 7 and a wiring are formed in the insulating film 8 Thus, the power MOSFET shown in FIG. 1 is completed.
[0044]
According to the method for manufacturing the power MOSFET in the present embodiment described above, the positional relationship between the end of the p-type base region 3 and the end of the n ⁺ -type source region 4 as shown by the arrow in FIG. The positional relationship between the end of the electrode 7 and the end of the interlayer insulating film 8 (end of the contact hole) is determined in a self-aligning manner. Furthermore, the positional relationship between the p-type base region 3 and the alignment mark is also determined in a self-aligning manner. For this reason, it becomes possible to achieve miniaturization of the power MOSFET and high accuracy of the structure dimension.
[0045]
The alignment mark formation in FIG. 2C is performed after the ion implantation of the p-type base region 3 in FIG. 2D or the etch back in FIGS. 3A and 3B, and then the n ⁺ -type source region 4. This may be performed after the ion implantation.
[0046]
Here, in order to obtain insulation between the gate electrode 7 and the contact hole, two means of thermal oxidation for forming the oxide film 28 and film formation of the silicon oxide film 29 are used. When high breakdown voltage and reliability are not required, the manufacturing process using only one of the means can be simplified. In this case, the distance between the gate electrode 7 and the source electrode 9 can be easily increased by using means such as the formation of the silicon oxide film 29.
[0047]
In addition, here, a manufacturing method having three self-aligned portions of the p-type base region 3 and the alignment mark, the p-type base region 3 and the n ⁺ -type source region 4, the gate electrode 7 and the contact hole is described. If a power MOSFET is manufactured using a manufacturing method having one or two self-aligned locations, it is possible to reduce the size of the cell and improve the dimensional accuracy of a power MOSFET that has no self-aligned locations. is there.
[0048]
(Second Embodiment)
In the first embodiment, as shown in FIG. 1, the storage type power MOSFET having the surface channel layer 5 by epi growth has been described. However, the inversion type power MOSFET having no surface channel layer 5 by epi growth is also applicable. It is possible to adapt as well. Such a power MOSFET is formed by eliminating the step of FIG. 3C in the first embodiment.
[0049]
In this structure, when the threshold voltage is set independently of the concentration of the p-type base region 3, ion implantation for threshold voltage adjustment is performed before the activation heat treatment, for example, ion implantation of the p-type base region 3. You can do it at the same time.
[0050]
In this structure, as shown in FIG. 6 corresponding to FIG. 4A of the first embodiment, it is possible to eliminate the need to etch SiC (surface channel layer) in dry etching for forming contact holes. There are benefits.
[0051]
(Third embodiment)
In the first and second embodiments, the silicon oxide film 21 is used as a mask for forming the p-type base region 3, but PolySi can also be used. By using such PolySi, a special manufacturing apparatus is not required, and removal in a subsequent process can be easily performed.
[0052]
In this case, in the step of FIG. 3A, a silicon oxide film 24 is formed on PolySi and etched back to form a mask for forming the n ⁺ -type source region 4. Depending on the etching selectivity with respect to the silicon oxide film 24, PolySi acts as an etching stopper, and the mask for forming the p-type base region 3 can be prevented from being etched excessively by overetching.
[0053]
In the case of using PolySi, it is possible to form a mask for forming the n ⁺ -type source region 4 by thermally oxidizing PolySi. If the portion indicated by the dotted line in FIG. 7 is PolySi 30 corresponding to the silicon oxide film 21 in FIG. 2D, if the PolySi 30 is thermally oxidized after the p-type base region 3 is formed, the PolySi 30 is consumed. A thermal oxide film 31 is formed, and a mask extending from the p-type base region 3 by a predetermined width is formed. If this as a mask for forming the n ⁺ -type source region 4, so that the positional relationship between the p-type base region 3 and the n ⁺ -type source region 4 is determined in a self-aligned manner.
[0054]
Even in the case of using such thermal oxidation, it is possible to suppress the growth of a thermal oxide film on the SiC surface by performing thermal oxidation at 950 ° C. or lower, specifically 750 to 950 ° C. as described above. it can. However, the amount of expansion of the mask material can be easily increased in the case of forming the silicon oxide film 24 as compared with the case of thermal oxidation.
[0055]
(Fourth embodiment)
In the first embodiment, the resist 25 is used as a part of the mask for forming the n ⁺ -type source region 4, but it may be performed as follows. FIG. 8 shows a manufacturing process in place of FIGS. 3A and 3B of the first embodiment.
[0056]
First, as shown in FIG. 8A, after a resist (etching protection material) 32 is disposed on the silicon oxide film 24, the resist 32 is patterned and the resist 32 is disposed on a part of the surface of the silicon oxide film 24. It will be in the state. Then, the silicon oxide film 24 is etched back with the resist 32 as a mask. Thereafter, the resist is removed as shown in FIG. Thereby, the silicon oxide films 21 and 24 constitute a mask for forming the n ⁺ type source region 4. Therefore, if ion implantation is performed using the silicon oxide films 21 and 24 as a mask, the n ⁺ type source region 4 is formed.
[0057]
As described above, the mask for forming the n ⁺ -type source region 4 may be constituted only by the silicon oxide films 21 and 24. In this way, an ion implantation process at a high temperature is possible. In this case, it is also possible to substitute the silicon oxide film 21 with PolySi.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional configuration of a power MOSFET according to a first embodiment of the present invention.
2 is a diagram showing a manufacturing process of the power MOSFET shown in FIG. 1. FIG.
3 is a diagram showing manufacturing steps of the power MOSFET subsequent to FIG. 2. FIG.
4 is a diagram showing manufacturing steps of the power MOSFET subsequent to FIG. 3. FIG.
FIG. 5 is a diagram showing a cross-sectional configuration in the vicinity of an alignment mark.
FIG. 6 is a diagram showing manufacturing steps of a power MOSFET in a second embodiment of the present invention.
FIG. 7 is a diagram showing manufacturing steps of a power MOSFET in a third embodiment of the present invention.
FIG. 8 is a diagram showing manufacturing steps of a power MOSFET in a fourth embodiment of the present invention.
FIG. 9 is a diagram showing a manufacturing process of the Si semiconductor device.
[Explanation of symbols]
1 ... n ⁺ type substrate, 2 ... n ^- type epi layer, 3 ... p type base region,
4 ... n ⁺ type source region, 5 ... surface channel layer, 6 ... gate oxide film,
7: gate electrode, 8: interlayer insulating film, 9: source electrode.

Claims

A semiconductor substrate (1) having a main surface and a back surface opposite to the main surface and made of silicon carbide;
A first conductivity type semiconductor layer (2) made of silicon carbide formed on the main surface of the semiconductor substrate;
A second conductivity type base region (3) formed in a predetermined region of the surface layer portion of the semiconductor layer and having a predetermined depth;
A first conductivity type source region (4) formed in a predetermined region of a surface layer portion of the base region and shallower than a depth of the base region;
A surface channel layer (5) of a first conductivity type made of silicon carbide formed so as to connect the source region and the semiconductor layer at the surface portion of the base region and the surface portion of the semiconductor layer;
A gate insulating film (6) formed on the surface of the surface channel layer;
A gate electrode (7) formed on the gate insulating film;
A source electrode (9) formed in contact with the base region and the source region;
In a method for manufacturing a silicon carbide semiconductor device comprising a drain electrode formed on the back surface of the semiconductor substrate,
Forming a base region forming ion implantation mask on the surface of the semiconductor layer, and in this step, when patterning the base region forming ion implantation mask material, Part of the process includes forming alignment marks ,
In the step of forming the alignment mark, by covering a part of the ion implantation mask material for forming the base region and etching the surface of the semiconductor layer, the alignment mark by the recess (21a) is formed on the semiconductor layer. A method for manufacturing a silicon carbide semiconductor device, comprising: forming a silicon carbide semiconductor device.

A semiconductor substrate (1) having a main surface and a back surface opposite to the main surface and made of silicon carbide;
A first conductivity type semiconductor layer (2) made of silicon carbide formed on the main surface of the semiconductor substrate;
A second conductivity type base region (3) formed in a predetermined region of the surface layer portion of the semiconductor layer and having a predetermined depth;
A first conductivity type source region (4) formed in a predetermined region of a surface layer portion of the base region and shallower than a depth of the base region;
A gate insulating film (6) formed on a surface of the base region located between the semiconductor layer and the source region;
A gate electrode (7) formed on the gate insulating film;
A source electrode (9) formed in contact with the base region and the source region;
In a method for manufacturing a silicon carbide semiconductor device comprising a drain electrode formed on the back surface of the semiconductor substrate,
Forming a base region forming ion implantation mask on the surface of the semiconductor layer, and in this step, when patterning the base region forming ion implantation mask material, Part of the process includes forming alignment marks ,
In the step of forming the alignment mark, by covering a part of the ion implantation mask material for forming the base region and etching the surface of the semiconductor layer, the alignment mark by the recess (21a) is formed on the semiconductor layer. A method for manufacturing a silicon carbide semiconductor device, comprising: forming a silicon carbide semiconductor device.

3. The method of manufacturing a silicon carbide semiconductor device according to claim 1, wherein a resist (22), a silicon oxide film, or PolySi is used as a material for covering a part of the ion implantation mask material for forming the base region. .