JP4864957B2 - 半導体チップ - Google Patents
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Description
本発明は液晶表示装置に係わり、特に、液晶表示パネルを制御駆動する半導体集積回路の入出力端子に接続される入出力配線を削減した液晶表示装置に関する。
液晶表示装置は、超薄型、低電圧駆動、低消費電力の特徴を有しており、各種電子機器の表示デバイスとして数多く使用されている。この液晶表示装置の中で小型のものは、携帯用電卓、あるいは、ディジタル時計の表示デバイスとして使用され発展してきたが、近年携帯電話の表示デバイスとして新たな用途を開拓している。
このような携帯電話に使用される小型液晶表示装置としては、ＴＮ（Twisted Nematic ）方式あるいはＳＴＮ（Super Twisted Nematic ）方式の単純マトリック形液晶表示装置が用いられている。
そして、携帯電話に使用される単純マトリック形液晶表示装置の１つに、１個の半導体集積回路から構成され液晶表示パネル（ＬＣＤ）を駆動制御するＬＣＤコントローラと液晶表示パネル（ＬＣＤ）とが、チップ・オン・ガラス（ＣＯＧ）方式（以下、チップ・オン・ガラス方式と称す。）で接続される液晶表示モジュールが公知である。
このような携帯電話に使用される小型液晶表示装置としては、ＴＮ（Twisted Nematic ）方式あるいはＳＴＮ（Super Twisted Nematic ）方式の単純マトリック形液晶表示装置が用いられている。
そして、携帯電話に使用される単純マトリック形液晶表示装置の１つに、１個の半導体集積回路から構成され液晶表示パネル（ＬＣＤ）を駆動制御するＬＣＤコントローラと液晶表示パネル（ＬＣＤ）とが、チップ・オン・ガラス（ＣＯＧ）方式（以下、チップ・オン・ガラス方式と称す。）で接続される液晶表示モジュールが公知である。
このチップ・オン・ガラス方式の液晶表示モジュールは、一対のガラス基板間に液晶を注入封止される液晶表示パネルを有し、当該液晶表示パネルを構成する一対のガラス基板の一方のガラス基板上に、１個の半導体集積回路からなるＬＣＤコントローラ（ＬＳＩ）が搭載される。
また、前記一方のガラス基板上には、ＬＣＤコントローラ（ＬＳＩ）の液晶出力端子に接続され、ＬＣＤコントローラ（ＬＳＩ）から液晶表示パネル（ＬＣＤ）内の電極（セグメント電極およびコモン電極）に液晶駆動電圧（セグメント電圧およびコモン電圧）を出力する液晶出力配線、ＬＣＤコントローラ（ＬＳＩ）の入出力端子に接続され、ＬＣＤコントローラ（ＬＳＩ）に各種信号および電源電圧を入力し、ＬＣＤコントローラ（ＬＳＩ）から各種信号を出力する入出力配線も一緒に形成される。この入出力配線は、前記一方のガラス基板の端部に引き出され、前記一方のガラス基板の端部でプリント配線基板と接続され、中央処理装置（ＣＰＵ）等が搭載されるプリント回路基板と接続される。
このように、チップ・オン・ガラス方式の液晶表示モジュールでは、一枚のガラス基板上に、液晶表示パネル、ＬＣＤコントローラ（ＬＳＩ）、液晶出力配線および入出力配線が形成されるので、液晶表示モジュールの外形寸法を小型化することが可能である。
また、前記一方のガラス基板上には、ＬＣＤコントローラ（ＬＳＩ）の液晶出力端子に接続され、ＬＣＤコントローラ（ＬＳＩ）から液晶表示パネル（ＬＣＤ）内の電極（セグメント電極およびコモン電極）に液晶駆動電圧（セグメント電圧およびコモン電圧）を出力する液晶出力配線、ＬＣＤコントローラ（ＬＳＩ）の入出力端子に接続され、ＬＣＤコントローラ（ＬＳＩ）に各種信号および電源電圧を入力し、ＬＣＤコントローラ（ＬＳＩ）から各種信号を出力する入出力配線も一緒に形成される。この入出力配線は、前記一方のガラス基板の端部に引き出され、前記一方のガラス基板の端部でプリント配線基板と接続され、中央処理装置（ＣＰＵ）等が搭載されるプリント回路基板と接続される。
このように、チップ・オン・ガラス方式の液晶表示モジュールでは、一枚のガラス基板上に、液晶表示パネル、ＬＣＤコントローラ（ＬＳＩ）、液晶出力配線および入出力配線が形成されるので、液晶表示モジュールの外形寸法を小型化することが可能である。
なお、この種の液晶表示モジュールについては、下記特許文献１、２に記載されている。
特開平６−１１８４３３号公報
特開昭６３−１９１１３０号公報
このチップ・オン・ガラス方式の液晶表示モジュールでは、一方のガラス基板上に形成される液晶出力配線は、液晶表示パネルと直接接続されるため、液晶出力配線の引き回し等の問題は生じない。
しかしながら、一般に、一方のガラス基板上に形成される入出力配線は、ＬＣＤコントローラ（ＬＳＩ）の入出力端子からクロスすることなく、一方のガラス基板の端部に引き出されるため、ＬＣＤコントローラ（ＬＳＩ）の入出力端子の並び順と、プリント回路基板の入出力端子との並び順が異なると、プリント回路基板内で、例えば、ＬＣＤコントローラ（ＬＳＩ）に各種信号を供給する信号線と、ＬＣＤコントローラ（ＬＳＩ）からの出力信号が供給される信号線とを、電源電位（ＶＣＣ）あるいは基準電位（ＧＮＤ）等の電源配線とクロスさせる必要が生じる。そのため、プリント回路基板内で、複雑な引き回し配線を行う必要があった。
しかしながら、一般に、一方のガラス基板上に形成される入出力配線は、ＬＣＤコントローラ（ＬＳＩ）の入出力端子からクロスすることなく、一方のガラス基板の端部に引き出されるため、ＬＣＤコントローラ（ＬＳＩ）の入出力端子の並び順と、プリント回路基板の入出力端子との並び順が異なると、プリント回路基板内で、例えば、ＬＣＤコントローラ（ＬＳＩ）に各種信号を供給する信号線と、ＬＣＤコントローラ（ＬＳＩ）からの出力信号が供給される信号線とを、電源電位（ＶＣＣ）あるいは基準電位（ＧＮＤ）等の電源配線とクロスさせる必要が生じる。そのため、プリント回路基板内で、複雑な引き回し配線を行う必要があった。
特に、ＬＣＤコントローラ（ＬＳＩ）の内部状態（動作モードあるいはデバイスＩＤ情報）を変更するモード端子が設けられるＬＣＤコントローラ（ＬＳＩ）においては、当該モード端子に接続される入出力配線を含む全ての入出力配線を、クロスすることなく一方のガラス基板の端部に引き出し、当該モード端子をプリント配線基板を介して、プリント回路基板の電源電位（ＶＣＣ）あるいは基準電位（ＧＮＤ）の電源配線に接続し、当該モード端子を、常時電源電位（ＶＣＣ）にプルアップするか、基準電位（ＧＮＤ）にプルダウンしていた。
そのため、モード端子が設けられるＬＣＤコントローラ（ＬＳＩ）を搭載した液晶表示モジュールにおいては、一方のガラス基板上に数多くの入出力配線を形成する必要があり、入出力配線の配線パターンが複雑化し、入出力配線の配線パターンの自由度が損なわれ、さらに、プリント配線基板を介して接続されるプリント回路基板内でより複雑な引き回し配線を行う必要があった。
そのため、モード端子が設けられるＬＣＤコントローラ（ＬＳＩ）を搭載した液晶表示モジュールにおいては、一方のガラス基板上に数多くの入出力配線を形成する必要があり、入出力配線の配線パターンが複雑化し、入出力配線の配線パターンの自由度が損なわれ、さらに、プリント配線基板を介して接続されるプリント回路基板内でより複雑な引き回し配線を行う必要があった。
本発明の目的は、半導体集積回路の入出力端子に接続される入出力配線数を削減して、入出力配線の配線パターンをシンプルな配線パターンとし、入出力配線の配線パターンの自由度を向上させた液晶表示装置およびその製造方法を提供することにある。
本発明の他の目的は、半導体集積回路の入出力端子に接続される入出力配線数を削減して、外形寸法の小型化を図り、コストを低減させた液晶表示装置およびその製造方法を提供することにある。
本発明の他の目的は、外形寸法の小型化を図り、コストを低減させた携帯電話を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本発明の他の目的は、半導体集積回路の入出力端子に接続される入出力配線数を削減して、外形寸法の小型化を図り、コストを低減させた液晶表示装置およびその製造方法を提供することにある。
本発明の他の目的は、外形寸法の小型化を図り、コストを低減させた携帯電話を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
液晶表示パネルと、前記液晶表示パネルを駆動制御する半導体集積回路とを具備する液晶表示装置であって、前記半導体集積回路は、前記半導体集積回路の動作中に電源電位あるいは基準電位に固定されるモード端子を有する液晶表示装置において、前記半導体集積回路は、前記半導体集積回路の内部で、電源電位あるいは基準電位に接続される電源ダミー端子を備え、前記モード端子が前記電源ダミー端子に接続される。
前記モード端子は、複数個備えられ、前記複数のモード端子の間に、前記電源ダミー端子が配置される。
前記液晶表示パネルは、一対の絶縁基板を備え、前記一対の絶縁基板の一方の絶縁基板上に、前記半導体集積回路が搭載され、前記一対の絶縁基板上に形成された配線パターンにより、前記モード端子が前記電源ダミー端子と接続されている。
前記半導体集積回路は、前記半導体集積回路の内部の配線層により、互いに接続される複数のダミー端子を備える。
液晶表示パネルと、前記液晶表示パネルを駆動制御する半導体集積回路とを具備する液晶表示装置であって、前記半導体集積回路は、前記半導体集積回路の動作中に電源電位あるいは基準電位に固定されるモード端子を有する液晶表示装置において、前記半導体集積回路は、前記半導体集積回路の内部で、電源電位あるいは基準電位に接続される電源ダミー端子を備え、前記モード端子が前記電源ダミー端子に接続される。
前記モード端子は、複数個備えられ、前記複数のモード端子の間に、前記電源ダミー端子が配置される。
前記液晶表示パネルは、一対の絶縁基板を備え、前記一対の絶縁基板の一方の絶縁基板上に、前記半導体集積回路が搭載され、前記一対の絶縁基板上に形成された配線パターンにより、前記モード端子が前記電源ダミー端子と接続されている。
前記半導体集積回路は、前記半導体集積回路の内部の配線層により、互いに接続される複数のダミー端子を備える。
一対の絶縁基板を備える液晶表示パネルと、前記一対の絶縁基板の一方の絶縁基板上に前記液晶表示パネルを駆動制御する半導体集積回路とを具備する液晶表示装置であって、前記半導体集積回路は、前記半導体集積回路の動作中に電源電位あるいは基準電位に固定されるモード端子と、前記半導体集積回路の内部で電源電位あるいは基準電位に接続される電源ダミー端子とを備え、前記モード端子が前記電源ダミー端子に接続される液晶表示装置の製造方法において、前記一対の絶縁基板上に配線パターンを形成する工程と、前記一対の絶縁基板間に液晶を注入封止する工程と、前記一対の絶縁基板の一方の絶縁基板上に、前記半導体集積回路をボンディングし、前記一対の絶縁基板上に形成された配線パターンにより、前記モード端子と前記電源ダミー端子とを接続する工程とを、少なくとも具備する。
携帯電話が、前記手段の液晶表示装置を具備する。
携帯電話が、前記手段の液晶表示装置を具備する。
前記手段によれば、液晶表示装置において、半導体集積回路が、その動作中に電源電位あるいは基準電位に固定されるモード端子を有し、当該モード端子を、半導体集積回路の内部で電源電位あるいは基準電位に接続される電源ダミー端子に接続する。これにより、半導体集積回路の入出力端子に接続される入出力配線を削減することができ、液晶表示装置の外形寸法を小型化し、液晶表示装置のコストを低減することが可能となる。
前記手段によれば、複数のモード端子の間に、電源ダミー端子を配置するようにしたので、モード端子と電源ダミー端子とを簡単に接続することが可能となる。
前記手段によれば、絶縁基板上に形成された配線パターンにより、モード端子と電源ダミー端子とを接続するようにしたので、半導体集積回路の入出力端子に接続される入出力配線を削減でき、これにより、絶縁基板上の入出力配線の配線パターンをシンプルな配線パターンにし、入出力配線の配線パターンの自由度を向上させることが可能となる。
前記手段によれば、半導体集積回路は、半導体集積回路の内部の配線層により、互いに接続される複数のダミー端子を備え、これにより、半導体集積回路の入出力端子に接続される入出力配線のクロス配線が可能となる。
前記手段の液晶表示装置を携帯電話の表示手段として使用することにより、携帯電話の外形寸法を小型化、携帯電話のコストを低減することが可能となる。
前記手段によれば、複数のモード端子の間に、電源ダミー端子を配置するようにしたので、モード端子と電源ダミー端子とを簡単に接続することが可能となる。
前記手段によれば、絶縁基板上に形成された配線パターンにより、モード端子と電源ダミー端子とを接続するようにしたので、半導体集積回路の入出力端子に接続される入出力配線を削減でき、これにより、絶縁基板上の入出力配線の配線パターンをシンプルな配線パターンにし、入出力配線の配線パターンの自由度を向上させることが可能となる。
前記手段によれば、半導体集積回路は、半導体集積回路の内部の配線層により、互いに接続される複数のダミー端子を備え、これにより、半導体集積回路の入出力端子に接続される入出力配線のクロス配線が可能となる。
前記手段の液晶表示装置を携帯電話の表示手段として使用することにより、携帯電話の外形寸法を小型化、携帯電話のコストを低減することが可能となる。
本発明の構成について実施の形態とともに説明する。
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の一実施の形態であるチップ・オン・ガラス方式の液晶表示モジュール（ＬＣＭ）の概略構成を示すブロック図である。
同図に示すように、本実施の形態の液晶表示モジュール（ＬＣＭ）は、液晶表示パネル（ＬＣＤ）を具備する。この液晶表示パネル（ＬＣＤ）は、シール材３を介して、互いに接着されたガラス基板１とガラス基板２との間に注入封止される液晶層を有する。
また、ガラス基板１上には、１個の大規模半導体集積回路からなるＬＣＤコントローラ（ＬＳＩ）が搭載され、さらに、ガラス基板１上には、ＬＣＤコントローラ（ＬＳＩ）の液晶出力端子に接続され、ＬＣＤコントローラ（ＬＳＩ）から液晶表示パネル（ＬＣＤ）内の電極（セグメント電極およびコモン電極）に液晶駆動電圧（セグメント電圧およびコモン電圧）を出力する液晶出力配線、ＬＣＤコントローラ（ＬＳＩ）の入出力端子に接続され、ＬＣＤコントローラ（ＬＳＩ）に各種信号および電源電圧を入力し、ＬＣＤコントローラ（ＬＳＩ）から各種信号を出力する入出力配線も一緒に形成される。この液晶出力配線および入出力配線は、透明導電膜（Indium-Tin-Oxide；ＩＴＯ）で形成される。
この入出力配線は、ガラス基板１の端部に引き出され、ガラス基板１の端部でヒートシール（プリント配線基板）４と接続され、中央処理装置（ＣＰＵ）等が搭載されるプリント回路基板と接続される。
ガラス基板１上に搭載されるＬＣＤコントローラ（ＬＳＩ）は、ガラス基板１上に形成される透明導電膜（ＩＴＯ）（入出力配線、液晶出力配線）の上にフェースダウンされ、ＬＣＤコントローラ（ＬＳＩ）のパッド部に蒸着されている金バンプにより、透明導電膜（ＩＴＯ）と接続される。
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の一実施の形態であるチップ・オン・ガラス方式の液晶表示モジュール（ＬＣＭ）の概略構成を示すブロック図である。
同図に示すように、本実施の形態の液晶表示モジュール（ＬＣＭ）は、液晶表示パネル（ＬＣＤ）を具備する。この液晶表示パネル（ＬＣＤ）は、シール材３を介して、互いに接着されたガラス基板１とガラス基板２との間に注入封止される液晶層を有する。
また、ガラス基板１上には、１個の大規模半導体集積回路からなるＬＣＤコントローラ（ＬＳＩ）が搭載され、さらに、ガラス基板１上には、ＬＣＤコントローラ（ＬＳＩ）の液晶出力端子に接続され、ＬＣＤコントローラ（ＬＳＩ）から液晶表示パネル（ＬＣＤ）内の電極（セグメント電極およびコモン電極）に液晶駆動電圧（セグメント電圧およびコモン電圧）を出力する液晶出力配線、ＬＣＤコントローラ（ＬＳＩ）の入出力端子に接続され、ＬＣＤコントローラ（ＬＳＩ）に各種信号および電源電圧を入力し、ＬＣＤコントローラ（ＬＳＩ）から各種信号を出力する入出力配線も一緒に形成される。この液晶出力配線および入出力配線は、透明導電膜（Indium-Tin-Oxide；ＩＴＯ）で形成される。
この入出力配線は、ガラス基板１の端部に引き出され、ガラス基板１の端部でヒートシール（プリント配線基板）４と接続され、中央処理装置（ＣＰＵ）等が搭載されるプリント回路基板と接続される。
ガラス基板１上に搭載されるＬＣＤコントローラ（ＬＳＩ）は、ガラス基板１上に形成される透明導電膜（ＩＴＯ）（入出力配線、液晶出力配線）の上にフェースダウンされ、ＬＣＤコントローラ（ＬＳＩ）のパッド部に蒸着されている金バンプにより、透明導電膜（ＩＴＯ）と接続される。
図２は、図１の液晶表示パネル（ＬＣＤ）の一例の概略構成を示す斜視図、図３は、図１の液晶表示パネル（ＬＣＤ）の一例の概略構成を示す要部断面図である。
図２、図３に示す液晶表示パネル（ＬＣＤ）は、ＳＴＮ方式の液晶表示パネルである。液晶表示パネル（ＬＣＤ）は、図２、図３に示すように、液晶層１０を基準にして、ガラス基板１側には帯状の透明導電膜（ＩＴＯ）からなる複数のセグメント電極１１が形成され、ガラス基板２側には帯状の透明導電膜（ＩＴＯ）からなる複数のコモン電極１２が形成される。ガラス基板１の内側（液晶層側）には、複数のセグメント電極１１、配向膜１３とが順次積層され、ガラス基板２の内側（液晶層側）には、複数のコモン電極１２、配向膜１４とが順次積層される。また、ガラス基板１の外側には、偏光板１５および位相差板１７が形成され、ガラス基板２の外側には、偏光板１６が形成される。
セグメント電極１１とコモン電極１２とは互いに直交し、セグメント電極１１とコモン電極１２との交差部が画素領域を構成する。
なお、液晶層１０の中に、液晶層１０のギャップ長を一定にするスペーサを配置することも可能である。また、図２、図３に示す液晶表示パネル（ＬＣＤ）において、ガラス基板２の下側に、液晶表示パネル（ＬＣＤ）を照射するバックライトが備えられる。
図２、図３に示す液晶表示パネル（ＬＣＤ）は、ＳＴＮ方式の液晶表示パネルである。液晶表示パネル（ＬＣＤ）は、図２、図３に示すように、液晶層１０を基準にして、ガラス基板１側には帯状の透明導電膜（ＩＴＯ）からなる複数のセグメント電極１１が形成され、ガラス基板２側には帯状の透明導電膜（ＩＴＯ）からなる複数のコモン電極１２が形成される。ガラス基板１の内側（液晶層側）には、複数のセグメント電極１１、配向膜１３とが順次積層され、ガラス基板２の内側（液晶層側）には、複数のコモン電極１２、配向膜１４とが順次積層される。また、ガラス基板１の外側には、偏光板１５および位相差板１７が形成され、ガラス基板２の外側には、偏光板１６が形成される。
セグメント電極１１とコモン電極１２とは互いに直交し、セグメント電極１１とコモン電極１２との交差部が画素領域を構成する。
なお、液晶層１０の中に、液晶層１０のギャップ長を一定にするスペーサを配置することも可能である。また、図２、図３に示す液晶表示パネル（ＬＣＤ）において、ガラス基板２の下側に、液晶表示パネル（ＬＣＤ）を照射するバックライトが備えられる。
図４は、図１の液晶表示パネル（ＬＣＤ）の他の例の概略構成を示す要部断面図である。
図４に示す液晶表示パネル（ＬＣＤ）は、反射形ＴＮ方式の液晶表示パネルである。
図４に示す液晶表示パネル（ＬＣＤ）の内部の構成は、図３に示す液晶表示パネル（ＬＣＤ）と同じであるが、図４に示す液晶表示パネル（ＬＣＤ）では、ガラス基板１の外側に偏光板１５が形成され、ガラス基板２の外側に、偏光板１６および反射板１８が形成される。
図４に示す液晶表示パネル（ＬＣＤ）は、反射形ＴＮ方式の液晶表示パネルである。
図４に示す液晶表示パネル（ＬＣＤ）の内部の構成は、図３に示す液晶表示パネル（ＬＣＤ）と同じであるが、図４に示す液晶表示パネル（ＬＣＤ）では、ガラス基板１の外側に偏光板１５が形成され、ガラス基板２の外側に、偏光板１６および反射板１８が形成される。
図５は、ガラス基板１上の透明導電膜（ＩＴＯ）の配線パターンを、セグメント電極１１およびコモン電極１２と対応付けて示す平面図である。
同図中において、点線枠で示した部分に、ＬＣＤコントローラ（ＬＳＩ）がフェースダウンされ、ＬＣＤコントローラ（ＬＳＩ）のパッド部に蒸着されている金バンプにより、透明導電膜（ＩＴＯ）と接続される。ＬＣＤコントローラ（ＬＳＩ）から、液晶表示パネル（ＬＣＤ）内のセグメント電極１１にセグメント電圧およびコモン電極１２にコモン電圧を供給する液晶出力配線は、セグメント側液晶出力配線２０とコモン側液晶出力配線２１の２つに分割される。
セグメント側液晶出力配線２０の大部分は、液晶表示パネル（ＬＣＤ）内のセグメント電極１１と連続して一体的に形成されており、セグメント側液晶出力配線２０の液晶表示パネル（ＬＣＤ）内の部分がセグメント電極１１を構成する。コモン側液晶出力配線２１は、上側のコモン側液晶出力配線２１ａと下側のコモン側液晶出力配線２１ｂとの２つに分割され、セグメント側液晶出力配線２０の一部およびコモン側液晶出力配線（２１ａ，２１ｂ）は、シール材３に設けられた接続領域２６を介して各コモン電極１２と接続される。
同図中において、点線枠で示した部分に、ＬＣＤコントローラ（ＬＳＩ）がフェースダウンされ、ＬＣＤコントローラ（ＬＳＩ）のパッド部に蒸着されている金バンプにより、透明導電膜（ＩＴＯ）と接続される。ＬＣＤコントローラ（ＬＳＩ）から、液晶表示パネル（ＬＣＤ）内のセグメント電極１１にセグメント電圧およびコモン電極１２にコモン電圧を供給する液晶出力配線は、セグメント側液晶出力配線２０とコモン側液晶出力配線２１の２つに分割される。
セグメント側液晶出力配線２０の大部分は、液晶表示パネル（ＬＣＤ）内のセグメント電極１１と連続して一体的に形成されており、セグメント側液晶出力配線２０の液晶表示パネル（ＬＣＤ）内の部分がセグメント電極１１を構成する。コモン側液晶出力配線２１は、上側のコモン側液晶出力配線２１ａと下側のコモン側液晶出力配線２１ｂとの２つに分割され、セグメント側液晶出力配線２０の一部およびコモン側液晶出力配線（２１ａ，２１ｂ）は、シール材３に設けられた接続領域２６を介して各コモン電極１２と接続される。
図６は、図５に示す接続領域２６の一例の概略構成を示す図である。
同図に示す例では、シール材３中に銀ペースト（ＡＧＰ）が形成され、これにより、コモン側液晶出力配線（２１ａ，２１ｂ）（またはセグメント側液晶出力配線２０の一部）からシール材３中の銀ペースト材（ＡＧＰ）を介して、コモン電極１２にコモン電圧を印加するようにしたものである。この場合に、シール材３および銀ペースト材（ＡＧＰ）は、公知のスクリーン印刷により形成することができる。
図７は、図５に示す接続領域２６の他の例の概略構成を示す図である。
同図に示す例では、シール材３に異方性導電材料で形成されるシール材３を使用し、コモン側液晶出力配線（２１ａ，２１ｂ）（またはセグメント側液晶出力配線２０の一部）からシール材３を介して、コモン電極１２にコモン電圧を印加するようにしたものである。
この異方性導電材料で形成されるシール材３としては、例えば、導電性ビーズ３１が分散された合成樹脂を使用することができる。この場合に、合成樹脂に分散される導電性ビーズ３１の分散量を適切に設定することにより、接続領域２６において、隣接するコモン側液晶出力配線（２１ａ，２１ｂ）およびコモン電極１２間での短絡を防ぐことが可能である。
同図に示す例では、シール材３中に銀ペースト（ＡＧＰ）が形成され、これにより、コモン側液晶出力配線（２１ａ，２１ｂ）（またはセグメント側液晶出力配線２０の一部）からシール材３中の銀ペースト材（ＡＧＰ）を介して、コモン電極１２にコモン電圧を印加するようにしたものである。この場合に、シール材３および銀ペースト材（ＡＧＰ）は、公知のスクリーン印刷により形成することができる。
図７は、図５に示す接続領域２６の他の例の概略構成を示す図である。
同図に示す例では、シール材３に異方性導電材料で形成されるシール材３を使用し、コモン側液晶出力配線（２１ａ，２１ｂ）（またはセグメント側液晶出力配線２０の一部）からシール材３を介して、コモン電極１２にコモン電圧を印加するようにしたものである。
この異方性導電材料で形成されるシール材３としては、例えば、導電性ビーズ３１が分散された合成樹脂を使用することができる。この場合に、合成樹脂に分散される導電性ビーズ３１の分散量を適切に設定することにより、接続領域２６において、隣接するコモン側液晶出力配線（２１ａ，２１ｂ）およびコモン電極１２間での短絡を防ぐことが可能である。
図７に示す導電性ビーズ３１としては、透明導電膜を塗布したビーズ、金属粉を塗布したビーズ、カーボンを塗布したビーズ、あるいは、金属製のビーズ等の導電性を有するビーズであれば、全て使用可能である。また、図７において、導電性ビーズ３１の代わりに、導電性ファイバ（ＡＣＦ）を用いることもできる。
図５において、入出力配線２２は、ガラス基板１の端部に引き出され、ガラス基板１の端部でヒートシール４と接続される。また、入出力配線２２の中の電源電位（ＶＣＣ）配線は、ＬＣＤコントローラ（ＬＳＩ）が搭載される部分に幅広く形成された第１の領域２３を有し、同様に、入出力配線２２の中の基準電位（ＧＮＤ）配線は、ＬＣＤコントローラ（ＬＳＩ）が搭載される部分に幅広く形成された第２の領域２４を有する。
なお、図５において、２５は後述するＬＣＤコントローラ（ＬＳＩ）のパッド間を接続するパッド間接続配線である。
図５において、入出力配線２２は、ガラス基板１の端部に引き出され、ガラス基板１の端部でヒートシール４と接続される。また、入出力配線２２の中の電源電位（ＶＣＣ）配線は、ＬＣＤコントローラ（ＬＳＩ）が搭載される部分に幅広く形成された第１の領域２３を有し、同様に、入出力配線２２の中の基準電位（ＧＮＤ）配線は、ＬＣＤコントローラ（ＬＳＩ）が搭載される部分に幅広く形成された第２の領域２４を有する。
なお、図５において、２５は後述するＬＣＤコントローラ（ＬＳＩ）のパッド間を接続するパッド間接続配線である。
図８、図９は、本実施の形態の液晶表示モジュール（ＬＣＭ）の製造方法の一例を説明するための要部断面図である。
次に、本実施の形態の液晶表示モジュール（ＬＣＭ）の製造方法の一例を図８、図９を用いて説明する。
（１）工程１
ガラス基板１およびガラス基板２を洗浄する。（図８（ａ））
（２）工程２
ガラス基板２の上に蒸着、スパッタ等によりＩＴＯ膜を形成し、その後、ホトリソグラフィ技術でコモン電極１２を形成する。同様に、ガラス基板１上にセグメント電極１１、液晶出力配線（セグメント側液晶出力配線２０、コモン側液晶出力配線２１）、入出力配線２２、第１の領域２３、第２の領域２４およびパッド間接続配線２５を形成する。（図８（ｂ））
（３）工程３
ガラス基板１上のセグメント電極１１およびガラス基板２上のコモン電極１２の表面を含む、ガラス基板１およびガラス基板２の表示面全体に配向膜（１３，１４）を形成した後、ラビング処理を施す。（図８（ｃ））
（４）工程４
ガラス基板１の外周辺部にシール剤３を塗布する。（図８（ｄ））
次に、本実施の形態の液晶表示モジュール（ＬＣＭ）の製造方法の一例を図８、図９を用いて説明する。
（１）工程１
ガラス基板１およびガラス基板２を洗浄する。（図８（ａ））
（２）工程２
ガラス基板２の上に蒸着、スパッタ等によりＩＴＯ膜を形成し、その後、ホトリソグラフィ技術でコモン電極１２を形成する。同様に、ガラス基板１上にセグメント電極１１、液晶出力配線（セグメント側液晶出力配線２０、コモン側液晶出力配線２１）、入出力配線２２、第１の領域２３、第２の領域２４およびパッド間接続配線２５を形成する。（図８（ｂ））
（３）工程３
ガラス基板１上のセグメント電極１１およびガラス基板２上のコモン電極１２の表面を含む、ガラス基板１およびガラス基板２の表示面全体に配向膜（１３，１４）を形成した後、ラビング処理を施す。（図８（ｃ））
（４）工程４
ガラス基板１の外周辺部にシール剤３を塗布する。（図８（ｄ））
（５）工程５
ガラス基板１とガラス基板２とのパターン面を合わせ、ガラス基板（１，２）の外面を加圧した状態で加熱しシール材３を硬化させ、ガラス基板１とガラス基板２とを接着シールする。（図８（ｅ））
（６）工程６
シール材３の開口部３０から液晶層１０を注入し、開口部３０をエポキシ樹脂等で封止し、その後、ガラス基板１の外側に、偏光板１５および位相差板１７を形成し、また、ガラス基板２の外側に、偏光板１６を形成する。（図９（ｆ））
（７）工程７
ガラス基板１とＬＣＤコントローラ（ＬＳＩ）とを位置決めし、ＬＣＤコントローラ（ＬＳＩ）をガラス基板１上にフェースダウンしボンディングにより、ＬＣＤコントローラ（ＬＳＩ）のパッド部に蒸着されている金バンプを、ガラス基板１上に形成された透明導電膜（ＩＴＯ）と接続する。これにより、ＬＣＤコントローラ（ＬＳＩ）の各パッド部を、液晶出力配線（セグメント側液晶出力配線２０、コモン側液晶出力配線２１）、入出力配線２２、およびパッド間接続配線２５に接続する。（図９（ｇ））
（８）工程８
ガラス基板１の端部に引き出された入出力配線２２とヒートシール４とを位置決めし、ヒートツールで加圧・加熱して、ガラス基板１の端部にヒートシール４を接続する。その後、露出する部分に絶縁性樹脂、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコーン系樹脂を塗布し、保護膜を形成する。（図９（ｈ））
ガラス基板１とガラス基板２とのパターン面を合わせ、ガラス基板（１，２）の外面を加圧した状態で加熱しシール材３を硬化させ、ガラス基板１とガラス基板２とを接着シールする。（図８（ｅ））
（６）工程６
シール材３の開口部３０から液晶層１０を注入し、開口部３０をエポキシ樹脂等で封止し、その後、ガラス基板１の外側に、偏光板１５および位相差板１７を形成し、また、ガラス基板２の外側に、偏光板１６を形成する。（図９（ｆ））
（７）工程７
ガラス基板１とＬＣＤコントローラ（ＬＳＩ）とを位置決めし、ＬＣＤコントローラ（ＬＳＩ）をガラス基板１上にフェースダウンしボンディングにより、ＬＣＤコントローラ（ＬＳＩ）のパッド部に蒸着されている金バンプを、ガラス基板１上に形成された透明導電膜（ＩＴＯ）と接続する。これにより、ＬＣＤコントローラ（ＬＳＩ）の各パッド部を、液晶出力配線（セグメント側液晶出力配線２０、コモン側液晶出力配線２１）、入出力配線２２、およびパッド間接続配線２５に接続する。（図９（ｇ））
（８）工程８
ガラス基板１の端部に引き出された入出力配線２２とヒートシール４とを位置決めし、ヒートツールで加圧・加熱して、ガラス基板１の端部にヒートシール４を接続する。その後、露出する部分に絶縁性樹脂、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコーン系樹脂を塗布し、保護膜を形成する。（図９（ｈ））
図１０は、本実施の形態のＬＣＤコントローラ（ＬＳＩ）内の機能モジュールの配置と、入出力端子の配置を示す図である。
同図において、コモンドライバブロック４４およびセグメントドライバブロック４５は、液晶表示パネル（ＬＣＤ）に画像を時分割駆動で表示するためのブロックである。コモンドライバブロック４４は、端子（ＣＯＭ１〜ＣＯＭ３２，ＣＯＭＳ２）から液晶表示パネル（ＬＣＤ）内のコモン電極１１にコモン電圧を出力する。セグメントドライバブロック４５は、端子（ＳＥＧ１〜ＳＥＧ６０）から液晶表示パネル（ＬＣＤ）内のセグメント電極１１にセグメント電圧を出力する。
アナウシイエータ表示部ブロック４６は、液晶表示パネル（ＬＣＤ）にアイコンまたはマークをスタティック駆動で表示するためのブロックであり、端子（ＡＣＯＭ１）から液晶表示パネル（ＬＣＤ）内のコモン電極１２の一部にスタティック駆動コモン電圧を、端子（ＡＳＥＧ１〜ＡＳＥＧ１２）から液晶表示パネル（ＬＣＤ）内のセグメント電極１１の一部にスタティック駆動セグメント電圧を出力する。
オペアンプブロック４８は、端子（ＯＰＯＦＦ）に基準電位（ＧＮＤ）が入力されると、電源電位（ＶＣＣ）と第２の基準電位（ＶＥＥ）との間を分圧し５レベルの液晶駆動電圧（Ｖ１〜Ｖ５）を出力する。端子（ＯＰＯＦＦ）に電源電位（ＶＣＣ）が入力されると、オペアンプブロック４８はＯＦＦとなり、端子（Ｖ１ＯＵＴ〜Ｖ５ＯＵＴ）に外部から５レベルの液晶駆動電圧（Ｖ１〜Ｖ５）が入力される。ここで、端子（ＶＲＥＦＰ）、端子（ＶＲＥＦ）および端子（ＶＲＥＦＭ）は、液晶駆動電圧に応じて内蔵オペアンプの駆動能力を調整する端子である。
同図において、コモンドライバブロック４４およびセグメントドライバブロック４５は、液晶表示パネル（ＬＣＤ）に画像を時分割駆動で表示するためのブロックである。コモンドライバブロック４４は、端子（ＣＯＭ１〜ＣＯＭ３２，ＣＯＭＳ２）から液晶表示パネル（ＬＣＤ）内のコモン電極１１にコモン電圧を出力する。セグメントドライバブロック４５は、端子（ＳＥＧ１〜ＳＥＧ６０）から液晶表示パネル（ＬＣＤ）内のセグメント電極１１にセグメント電圧を出力する。
アナウシイエータ表示部ブロック４６は、液晶表示パネル（ＬＣＤ）にアイコンまたはマークをスタティック駆動で表示するためのブロックであり、端子（ＡＣＯＭ１）から液晶表示パネル（ＬＣＤ）内のコモン電極１２の一部にスタティック駆動コモン電圧を、端子（ＡＳＥＧ１〜ＡＳＥＧ１２）から液晶表示パネル（ＬＣＤ）内のセグメント電極１１の一部にスタティック駆動セグメント電圧を出力する。
オペアンプブロック４８は、端子（ＯＰＯＦＦ）に基準電位（ＧＮＤ）が入力されると、電源電位（ＶＣＣ）と第２の基準電位（ＶＥＥ）との間を分圧し５レベルの液晶駆動電圧（Ｖ１〜Ｖ５）を出力する。端子（ＯＰＯＦＦ）に電源電位（ＶＣＣ）が入力されると、オペアンプブロック４８はＯＦＦとなり、端子（Ｖ１ＯＵＴ〜Ｖ５ＯＵＴ）に外部から５レベルの液晶駆動電圧（Ｖ１〜Ｖ５）が入力される。ここで、端子（ＶＲＥＦＰ）、端子（ＶＲＥＦ）および端子（ＶＲＥＦＭ）は、液晶駆動電圧に応じて内蔵オペアンプの駆動能力を調整する端子である。
昇圧回路ブロック４９は、端子（ＶＣＩ）に入力される電圧を、２倍（または３倍）に昇圧して、端子（Ｖ５ＯＵＴ２）（または端子（Ｖ５ＯＵＴ３））から出力する。この端子（Ｖ５ＯＵＴ２）（または端子（Ｖ５ＯＵＴ３））と端子（ＶＥＥ）と外部で接続することにより、ＬＣＤコントローラ（ＬＳＩ）内の第２基準電位（ＶＥＥ）となる。なお、昇圧回路ブロック４９を使用する場合には、端子（Ｃ１）と端子（Ｃ２）との間に昇圧コンデンサが接続される。
発振回路ブロック５０は、端子（ＯＳＣ１）と端子（ＯＳＣ２）との間に抵抗を接続することにより、ＬＣＤコントローラ（ＬＳＩ）内部で使用されるクロック信号を生成する。また、ＬＣＤコントローラ（ＬＳＩ）内部で使用されるクロック信号として外部クロック信号を使用する場合には、端子（ＯＳＣ１）に外部クロック信号を入力する。
低耐圧バッファブロック４７には、入出力信号の入出力バッファ回路が配置され、低耐圧論理ロジックブロック５１には、各種レジスタあるいは制御回路等が配置され、また、ＲＯＭブロック５２およびＲＡＭブロック５３には、ＲＯＭおよびＲＡＭのメモリが配置される。
発振回路ブロック５０は、端子（ＯＳＣ１）と端子（ＯＳＣ２）との間に抵抗を接続することにより、ＬＣＤコントローラ（ＬＳＩ）内部で使用されるクロック信号を生成する。また、ＬＣＤコントローラ（ＬＳＩ）内部で使用されるクロック信号として外部クロック信号を使用する場合には、端子（ＯＳＣ１）に外部クロック信号を入力する。
低耐圧バッファブロック４７には、入出力信号の入出力バッファ回路が配置され、低耐圧論理ロジックブロック５１には、各種レジスタあるいは制御回路等が配置され、また、ＲＯＭブロック５２およびＲＡＭブロック５３には、ＲＯＭおよびＲＡＭのメモリが配置される。
キースキャン回路制御ブロック５４は、例えば、携帯電話におけるキー入力状態を検出する制御ブロックであり、端子（ＫＳＴ０〜ＫＳＴ７）から時分割にストローブ信号を出力し、端子（ＫＩＮ０〜ＫＩＮ３）からストローブ信号に同期してキー状態を取り込む。
端子（ＩＭ）は、本実施の形態の液晶表示モジュール（ＬＣＭ）と中央処理装置（ＣＰＵ）とのシリアルインタフェースモードを選択する端子である。この端子（ＩＭ）に電源電位（ＶＣＣ）を印加すると、クロック同期シリアルインタフェースモードとなり、この端子（ＩＭ）に基準電位（ＶＥＥ）を印加すると、Ｉ２Ｃバスインタフェースモードとなる。また、Ｉ２Ｃバスインタフェースモード時に、端子（ＩＤ１／ＣＳ＊）および端子（ＩＤ０）は、ＬＣＤコントローラ（ＬＳＩ）に割り付けたデバイスＩＤコードの下位２ビットを設定する端子となる。また、シリアルインタフェースモード時に、端子（ＩＤ１／ＣＳ＊）はチップ選択信号が入力される端子、端子（ＩＤ０）は、ＬＣＤコントローラ（ＬＳＩ）に割り付けたデバイスＩＤコードの下位１ビットを設定する端子となる。
端子（ＩＭ）は、本実施の形態の液晶表示モジュール（ＬＣＭ）と中央処理装置（ＣＰＵ）とのシリアルインタフェースモードを選択する端子である。この端子（ＩＭ）に電源電位（ＶＣＣ）を印加すると、クロック同期シリアルインタフェースモードとなり、この端子（ＩＭ）に基準電位（ＶＥＥ）を印加すると、Ｉ２Ｃバスインタフェースモードとなる。また、Ｉ２Ｃバスインタフェースモード時に、端子（ＩＤ１／ＣＳ＊）および端子（ＩＤ０）は、ＬＣＤコントローラ（ＬＳＩ）に割り付けたデバイスＩＤコードの下位２ビットを設定する端子となる。また、シリアルインタフェースモード時に、端子（ＩＤ１／ＣＳ＊）はチップ選択信号が入力される端子、端子（ＩＤ０）は、ＬＣＤコントローラ（ＬＳＩ）に割り付けたデバイスＩＤコードの下位１ビットを設定する端子となる。
ＬＣＤコントローラ（ＬＳＩ）に割り付けたデバイスＩＤコードの下位ビットを設定するためには、この端子（ＩＤ１／ＣＳ＊）あるいは端子（ＩＤ０）に、必ず電源電位（ＶＣＣ）あるいは基準電位（ＶＥＥ）を印加する必要がある。
以降、この端子（ＩＭ）、端子（ＩＤ１／ＣＳ＊）および端子（ＩＤ０）を、モード端子４１と称する。
このモード端子４１に印加される電位は、図１１に示すように、ＣＭＯＳインバータ回路４２を介して、モード選択回路４３に入力され、当該モード端子４１に印加される電位に応じて、モード選択回路４３は、ＬＣＤコントローラ（ＬＳＩ）の内部状態（動作モードまたはデバイスＩＤ情報）を変更する。このモード選択回路４３に関係する回路モジュールは、図１０に示すようにモード端子４１の近くに配置される。
以降、この端子（ＩＭ）、端子（ＩＤ１／ＣＳ＊）および端子（ＩＤ０）を、モード端子４１と称する。
このモード端子４１に印加される電位は、図１１に示すように、ＣＭＯＳインバータ回路４２を介して、モード選択回路４３に入力され、当該モード端子４１に印加される電位に応じて、モード選択回路４３は、ＬＣＤコントローラ（ＬＳＩ）の内部状態（動作モードまたはデバイスＩＤ情報）を変更する。このモード選択回路４３に関係する回路モジュールは、図１０に示すようにモード端子４１の近くに配置される。
図１０では、このモード端子４１の隣に、例えば、端子（ＩＭ）と端子（ＩＤ０）との間、端子（ＩＤ０）と端子（ＩＤ１／ＣＳ＊）との間に２個の電源ダミー端子（ＶＣＣＤＵＭＭＹ１，ＶＣＣＤＵＭＭＹ２）が配置される。この電源ダミー端子（ＶＣＣＤＵＭＭＹ１，ＶＣＣＤＵＭＭＹ２）は、ＬＣＤコントローラ（ＬＳＩ）内部で電源電位（ＶＣＣ）の電源配線と接続されている。したがって、パッド間接続配線２５により、端子（ＩＭ）、端子（ＩＤ０）および端子（ＩＤ１／ＣＳ＊）を、電源ダミー端子（ＶＣＣＤＵＭＭＹ１，ＶＣＣＤＵＭＭＹ２）に接続することにより、端子（ＩＭ）、端子（ＩＤ０）および端子（ＩＤ１／ＣＳ＊）に電源電位（ＶＣＣ）を印加することができる。また、第２の領域２４が、端子（ＩＭ）、端子（ＩＤ０）および端子（ＩＤ１／ＣＳ＊）に近接して設けられるので、端子（ＩＭ）、端子（ＩＤ０）および端子（ＩＤ１／ＣＳ＊）を、第２の領域２４に接続することにより、端子（ＩＭ）、端子（ＩＤ０）および端子（ＩＤ１／ＣＳ＊）に基準電源電位（ＧＮＤ）を印加することができる。これにより、ガラス基板１上の入出力配線２２の本数を低減することができる。
図１２は、本実施の形態のＬＣＤコントローラ（ＬＳＩ）内部の機能ブロックを示すブロック図である。
図１０に示すコモンドライバブロック４４は、コモンシフトレジスタ１０１とコモンドライバ１０２とを具備する。コモンシフトレジスタ１０１は、タイミング発生回路１１０から入力される出力タイミング制御用タイミング信号に基づき、１水平走査時間毎に駆動されるコモン電極１２を選択する。コモンドライバ１０２は、前記選択されたコモン電極１２およびそれ以外のコモン電極１２に対して、液晶駆動電圧選択回路１０６から供給される異なる電圧レベルの液晶駆動電圧の内から所定の液晶駆動電圧を選択して出力する。
図１０に示すセグメントドライバブロック４５は、セグメントシフトレジスタ１０３、ラッチ回路１０４およびセグメントドライバ１０５を具備する。セグメントシフトレジスタ１０３は、タイミング発生回路１１０から入力される表示デ−タラッチ用タイミング信号に基づき、表示データ取り込み用信号を生成する。ラッチ回路１０４は、当該表示データ取り込み用信号に基づき、表示データをラッチし、出力タイミング制御用タイミング信号に基づき、前記ラッチした表示データをセグメントドライバ１０５に出力する。セグメントドライバ１０５は、１水平分の表示データが「１」あるいは「０」の各セグメント電極１１に対して、当該表示データに基づき、液晶駆動電圧選択回路１０６から供給される異なる電圧レベルの液晶駆動電圧の内から所定の液晶駆動電圧を選択して出力する。
図１０に示すコモンドライバブロック４４は、コモンシフトレジスタ１０１とコモンドライバ１０２とを具備する。コモンシフトレジスタ１０１は、タイミング発生回路１１０から入力される出力タイミング制御用タイミング信号に基づき、１水平走査時間毎に駆動されるコモン電極１２を選択する。コモンドライバ１０２は、前記選択されたコモン電極１２およびそれ以外のコモン電極１２に対して、液晶駆動電圧選択回路１０６から供給される異なる電圧レベルの液晶駆動電圧の内から所定の液晶駆動電圧を選択して出力する。
図１０に示すセグメントドライバブロック４５は、セグメントシフトレジスタ１０３、ラッチ回路１０４およびセグメントドライバ１０５を具備する。セグメントシフトレジスタ１０３は、タイミング発生回路１１０から入力される表示デ−タラッチ用タイミング信号に基づき、表示データ取り込み用信号を生成する。ラッチ回路１０４は、当該表示データ取り込み用信号に基づき、表示データをラッチし、出力タイミング制御用タイミング信号に基づき、前記ラッチした表示データをセグメントドライバ１０５に出力する。セグメントドライバ１０５は、１水平分の表示データが「１」あるいは「０」の各セグメント電極１１に対して、当該表示データに基づき、液晶駆動電圧選択回路１０６から供給される異なる電圧レベルの液晶駆動電圧の内から所定の液晶駆動電圧を選択して出力する。
図１３は、本実施の形態の時分割駆動方法において、セグメント電極１１に印加されるセグメント電圧およびコモン電極１２に印加されるコモン電圧の一例を説明するための図である。
本実施の形態の液晶表示モジュール（ＬＣＭ）では、液晶層１０に直流電圧が印加されないように、複数のセグメント電極１１に印加されるセグメント電圧と、複数のコモン電極１２とに印加されるコモン電圧とを所定の周期で反転させる、いわゆる交流化駆動方式が採用される。
図１３に示す例では、例えば、負極性（表示データ「１」のセグメント電極１１に印加されるセグメント電圧が、コモン電極１２に印加されるコモン電圧よりも低電圧）の場合に、表示データ「１」の各セグメント電極１１には、液晶駆動電圧選択回路１０６から供給されるＶ５のセグメント電圧が、表示データ「０」の各セグメント電極１１には、液晶駆動電圧選択回路１０６から供給されるＶ３のセグメント電圧が印加され、また、選択されたコモン電極１２には、液晶駆動電圧選択回路１０６から供給されるＶ６のコモン電圧が、非選択のコモン電極１２には、液晶駆動電圧選択回路１０６から供給されるＶ４のコモン電圧が印加される。
また、正極性（表示データ「１」のセグメント電極１１に印加されるセグメント電圧が、コモン電極１２に印加されるコモン電圧よりも高電圧）の場合に、表示データ「１」の各セグメント電極１１には、液晶駆動電圧選択回路１０６から供給されるＶ６のセグメント電圧が、表示データ「０」の各セグメント電極１１には、液晶駆動電圧選択回路１０６から供給されるＶ２のセグメント電圧が印加され、選択されたコモン電極１２には、液晶駆動電圧選択回路１０６から供給されるＶ５のコモン電圧が印加され、非選択のコモン電極１２には、液晶駆動電圧選択回路１０６から供給されるＶ１のコモン電圧が印加される。
本実施の形態の液晶表示モジュール（ＬＣＭ）では、液晶層１０に直流電圧が印加されないように、複数のセグメント電極１１に印加されるセグメント電圧と、複数のコモン電極１２とに印加されるコモン電圧とを所定の周期で反転させる、いわゆる交流化駆動方式が採用される。
図１３に示す例では、例えば、負極性（表示データ「１」のセグメント電極１１に印加されるセグメント電圧が、コモン電極１２に印加されるコモン電圧よりも低電圧）の場合に、表示データ「１」の各セグメント電極１１には、液晶駆動電圧選択回路１０６から供給されるＶ５のセグメント電圧が、表示データ「０」の各セグメント電極１１には、液晶駆動電圧選択回路１０６から供給されるＶ３のセグメント電圧が印加され、また、選択されたコモン電極１２には、液晶駆動電圧選択回路１０６から供給されるＶ６のコモン電圧が、非選択のコモン電極１２には、液晶駆動電圧選択回路１０６から供給されるＶ４のコモン電圧が印加される。
また、正極性（表示データ「１」のセグメント電極１１に印加されるセグメント電圧が、コモン電極１２に印加されるコモン電圧よりも高電圧）の場合に、表示データ「１」の各セグメント電極１１には、液晶駆動電圧選択回路１０６から供給されるＶ６のセグメント電圧が、表示データ「０」の各セグメント電極１１には、液晶駆動電圧選択回路１０６から供給されるＶ２のセグメント電圧が印加され、選択されたコモン電極１２には、液晶駆動電圧選択回路１０６から供給されるＶ５のコモン電圧が印加され、非選択のコモン電極１２には、液晶駆動電圧選択回路１０６から供給されるＶ１のコモン電圧が印加される。
図１０に示すアナウンシエータ表示ブロック４６は、アナウンシエータドレイバ１０８を具備する。アナウンシエータドレイバ１０８は、端子（ＡＳＥＧ１〜ＡＳＥＧ１２）に接続されるセグメント電極１１の内で、選択されたセグメント電極１１に対して、図１４（ｂ）の電圧波形のセグメント電圧を、端子（ＡＳＥＧ１〜ＡＳＥＧ１２）に接続される非選択のセグメント電極１１に対して、図１４（ａ）の電圧波形のセグメント電圧を出力する。また、端子（ＡＣＯＭ１）に接続されるコモン電極１２に対して、図１４（ｃ）の電圧波形のコモン電圧を出力する。
これにより、端子（ＡＳＥＧ１〜ＡＳＥＧ１２）に接続される非選択のセグメント電極１１と、端子（ＡＣＯＭ１）に接続されるコモン電極１２との間の液晶層１０には液晶駆動電圧が印加されず、端子（ＡＳＥＧ１〜ＡＳＥＧ１２）に接続される選択されたセグメント電極１１と、端子（ＡＣＯＭ１）に接続されるコモン電極１２との間の液晶層１０には、２×（ＶＣＣ−ＡＧＮＤ）の電位差の液晶駆動電圧が印加される。
図１０に示すオペアンプブロック４８は、５個の抵抗（１２１〜１２５）と１個の可変抵抗１２６と直列に接続された直列抵抗回路と、当該直列回路の接続点に接続される５個のボルテージホロワ回路（１３１〜１３５）とを具備する。端子（ＯＰＯＦＦ）に基準電位（ＧＮＤ）が入力されると、電源電位（ＶＣＣ）と第２の基準電位（ＶＥＥ）との間を分圧し、各ボルテージホロワ回路（１３１〜１３５）から５レベルの液晶駆動電圧（Ｖ１〜Ｖ５）を出力する。
この５レベルの液晶駆動電圧（Ｖ１〜Ｖ５）と、電源電位（ＶＣＣ）（Ｖ６の液晶駆動電圧）とが、液晶駆動電圧選択回路１０６に出力される。
これにより、端子（ＡＳＥＧ１〜ＡＳＥＧ１２）に接続される非選択のセグメント電極１１と、端子（ＡＣＯＭ１）に接続されるコモン電極１２との間の液晶層１０には液晶駆動電圧が印加されず、端子（ＡＳＥＧ１〜ＡＳＥＧ１２）に接続される選択されたセグメント電極１１と、端子（ＡＣＯＭ１）に接続されるコモン電極１２との間の液晶層１０には、２×（ＶＣＣ−ＡＧＮＤ）の電位差の液晶駆動電圧が印加される。
図１０に示すオペアンプブロック４８は、５個の抵抗（１２１〜１２５）と１個の可変抵抗１２６と直列に接続された直列抵抗回路と、当該直列回路の接続点に接続される５個のボルテージホロワ回路（１３１〜１３５）とを具備する。端子（ＯＰＯＦＦ）に基準電位（ＧＮＤ）が入力されると、電源電位（ＶＣＣ）と第２の基準電位（ＶＥＥ）との間を分圧し、各ボルテージホロワ回路（１３１〜１３５）から５レベルの液晶駆動電圧（Ｖ１〜Ｖ５）を出力する。
この５レベルの液晶駆動電圧（Ｖ１〜Ｖ５）と、電源電位（ＶＣＣ）（Ｖ６の液晶駆動電圧）とが、液晶駆動電圧選択回路１０６に出力される。
昇圧回路１１１およびクロック信号発生回路１１２は、図１０に示す昇圧回路ブロック４９および発振回路ブロック５０を構成する。
キャラクタジェネレータＲＯＭ（１５３）は、８ビットの文字コードから５×８ビットの文字パターンを発生する。このキャラクタジェネレータＲＯＭ（１５３）は、図１０に示すＲＯＭブロック５２に設けられる。
表示データＲＡＭ（１５４）は、８ビットの文字コードを記憶するランダムアクセスメモリ（ＲＡＭ）である。キャラクタジェネレータＲＡＭ（１５２）は、ユーザがプログラムで自由に文字パターンが書き替えられるユーザフォント用ランダムアクセスメモリ（ＲＡＭ）である。セグメントＲＡＭ（１５１）は、ユーザプログラムで自由にアイコンあるいはマーク等のセグメントを制御するランダムアクセスメモリ（ＲＡＭ）である。この表示データＲＡＭ（１５４）、キャラクタジェネレータＲＡＭ（１５２）およびセグメントＲＡＭ（１５１）は、図１０に示すＲＡＭブロック５３に設けられる。
カーソル・ブリンク制御回路１１８は、カーソルを点滅または白黒反転させる回路である。カーソル・ブリンク制御回路１１８、セグメントＲＡＭ（１５１）、キャラクタジェネレータＲＡＭ（１５２）およびキャラクタジェネレータＲＯＭ（１５３）からの表示用データ（ドットデータ）は、並直変換回路１０７で直列データに変換され、ラッチ回路１０４に送出される。この並直変換回路１０７およびカーソル・ブリンク制御回路１１８は、図１０に示す低耐圧論理ロジックブロック５１に設けられる。
キャラクタジェネレータＲＯＭ（１５３）は、８ビットの文字コードから５×８ビットの文字パターンを発生する。このキャラクタジェネレータＲＯＭ（１５３）は、図１０に示すＲＯＭブロック５２に設けられる。
表示データＲＡＭ（１５４）は、８ビットの文字コードを記憶するランダムアクセスメモリ（ＲＡＭ）である。キャラクタジェネレータＲＡＭ（１５２）は、ユーザがプログラムで自由に文字パターンが書き替えられるユーザフォント用ランダムアクセスメモリ（ＲＡＭ）である。セグメントＲＡＭ（１５１）は、ユーザプログラムで自由にアイコンあるいはマーク等のセグメントを制御するランダムアクセスメモリ（ＲＡＭ）である。この表示データＲＡＭ（１５４）、キャラクタジェネレータＲＡＭ（１５２）およびセグメントＲＡＭ（１５１）は、図１０に示すＲＡＭブロック５３に設けられる。
カーソル・ブリンク制御回路１１８は、カーソルを点滅または白黒反転させる回路である。カーソル・ブリンク制御回路１１８、セグメントＲＡＭ（１５１）、キャラクタジェネレータＲＡＭ（１５２）およびキャラクタジェネレータＲＯＭ（１５３）からの表示用データ（ドットデータ）は、並直変換回路１０７で直列データに変換され、ラッチ回路１０４に送出される。この並直変換回路１０７およびカーソル・ブリンク制御回路１１８は、図１０に示す低耐圧論理ロジックブロック５１に設けられる。
シリアルインタフェース１１３は、端子（ＩＭ）への印加電圧により、クロック同期シリアルインタフェースモードと、Ｉ２Ｃバスインタフェースモードとが選択される。中央処理装置（ＣＰＵ）からシリアルインタフェース１１３を介して送信されるアドレス情報とデータとは、インストラクションレジスタ１５１とデータレジスタ１５３に記憶される。このインストラクションレジスタ１５１に記憶されたアドレス情報は、インストラクションデコーダ１１６において、表示データＲＡＭ（１５４）のアドレス情報と、セグメントＲＡＭ（１５１）、キャラクタジェネレータＲＡＭ（１５２）およびキャラクタジェネレータＲＯＭ（１５３）のアドレス情報とに振り分けられる。
インストラクションデコーダ１１６で振り分けられたセグメントＲＡＭ（１５１）、キャラクタジェネレータＲＡＭ（１５２）およびキャラクタジェネレータＲＯＭ（１５３）のアドレス情報は、アドレスカウンタ１１７に入力される。このアドレスカウンタ１１７により、セグメントＲＡＭ（１５１）、キャラクタジェネレータＲＡＭ（１５２）およびキャラクタジェネレータＲＯＭ（１５３）がアクセスされる。
このインストラクションデコーダ１１６、アドレスカウンタ１１７、インストラクションレジスタ１５１、データレジスタ１５３およびビジィフラグ１５２は、図１０に示す低耐圧論理ロジックブロック５１に設けられる。
インストラクションデコーダ１１６で振り分けられたセグメントＲＡＭ（１５１）、キャラクタジェネレータＲＡＭ（１５２）およびキャラクタジェネレータＲＯＭ（１５３）のアドレス情報は、アドレスカウンタ１１７に入力される。このアドレスカウンタ１１７により、セグメントＲＡＭ（１５１）、キャラクタジェネレータＲＡＭ（１５２）およびキャラクタジェネレータＲＯＭ（１５３）がアクセスされる。
このインストラクションデコーダ１１６、アドレスカウンタ１１７、インストラクションレジスタ１５１、データレジスタ１５３およびビジィフラグ１５２は、図１０に示す低耐圧論理ロジックブロック５１に設けられる。
ＬＥＤ出力ポート１１９は、端子（ＬＥＤ０〜ＬＥＤ２）に接続される３本のＬＥＤ駆動ポートと、端子（ＰＯＲＴ０〜ＰＯＲＴ２）に接続される３本の汎用出力ポートを具備する。端子（ＬＥＤ０〜ＬＥＤ２）に接続される発光ダイオードの点灯等は、シリアルインタフェース１１３を経由して制御可能である。このＬＥＤ出力ポート１１９は、図１０に示す低耐圧論理ロジックブロック５１に設けられる。
タイミング発生回路１１０は、クロック信号発生回路１１２からのクロック信号により、コモンシフトレジスタ１０１、セグメントシフトレジスタ１０３、ラッチ回路１０４、表示データＲＡＭ（１５４）、キャラクタジェネレータＲＡＭ（１５２）、セグメントＲＡＭ（１５１）等の内部回路を動作させるためのタイミング信号を生成する。このタイミング発生回路１１０は、図１０に示す低耐圧論理ロジックブロック５１に設けられる。
図１０に示すキースキャン回路制御ブロック５４は、キースキャンタイミング制御回路１１５とキースキャンレジスタ１１４と具備する。
タイミング発生回路１１０は、クロック信号発生回路１１２からのクロック信号により、コモンシフトレジスタ１０１、セグメントシフトレジスタ１０３、ラッチ回路１０４、表示データＲＡＭ（１５４）、キャラクタジェネレータＲＡＭ（１５２）、セグメントＲＡＭ（１５１）等の内部回路を動作させるためのタイミング信号を生成する。このタイミング発生回路１１０は、図１０に示す低耐圧論理ロジックブロック５１に設けられる。
図１０に示すキースキャン回路制御ブロック５４は、キースキャンタイミング制御回路１１５とキースキャンレジスタ１１４と具備する。
図１５は、本実施の形態の半導体集積回路（ＬＳＩ）内部の電源配線を示す図である。
同図において、６１は電源電位（ＶＣＣ）の電源配線、６２は第２の基準電位（ＶＥＥ）の電源配線、６３は基準電位（ＧＮＤ）の電源配線、６４は第３の基準電位（ＡＧＮＤ）の電源配線である。図１５に示すように、各電源ダミー端子（ＶＣＣＤＵＭＭＹ１，ＶＣＣＤＵＭＭＹ２）は、電源配線６１に接続されている。
図１６は、ＬＣＤコントローラ（ＬＳＩ）が搭載される部分のガラス基板１上の透明導電膜（ＩＴＯ）のより具体的な配線パターンの一例を、ＬＣＤコントローラ（ＬＳＩ）と対応させて示す図である。
同図において、電源電位端子（ＶＣＣ）８０に電源電位（ＶＣＣ）が、基準電位端子（ＧＮＤ）８２に、基準電位（ＧＮＤ）が入力される。端子（ＯＰＯＦＦ）は、第２の領域２４を介して基準電位端子（ＧＮＤ）８２に接続される。したがって、オペアンプブロック４８は、電源電位（ＶＣＣ）と第２の基準電位（ＶＥＥ）との間を分圧し、各ボルテージホロワ回路から５レベルの液晶駆動電圧（Ｖ１〜Ｖ５）を出力する。
同図において、６１は電源電位（ＶＣＣ）の電源配線、６２は第２の基準電位（ＶＥＥ）の電源配線、６３は基準電位（ＧＮＤ）の電源配線、６４は第３の基準電位（ＡＧＮＤ）の電源配線である。図１５に示すように、各電源ダミー端子（ＶＣＣＤＵＭＭＹ１，ＶＣＣＤＵＭＭＹ２）は、電源配線６１に接続されている。
図１６は、ＬＣＤコントローラ（ＬＳＩ）が搭載される部分のガラス基板１上の透明導電膜（ＩＴＯ）のより具体的な配線パターンの一例を、ＬＣＤコントローラ（ＬＳＩ）と対応させて示す図である。
同図において、電源電位端子（ＶＣＣ）８０に電源電位（ＶＣＣ）が、基準電位端子（ＧＮＤ）８２に、基準電位（ＧＮＤ）が入力される。端子（ＯＰＯＦＦ）は、第２の領域２４を介して基準電位端子（ＧＮＤ）８２に接続される。したがって、オペアンプブロック４８は、電源電位（ＶＣＣ）と第２の基準電位（ＶＥＥ）との間を分圧し、各ボルテージホロワ回路から５レベルの液晶駆動電圧（Ｖ１〜Ｖ５）を出力する。
また、端子（ＶＣＩ）は、ＬＣＤコントローラ（ＬＳＩ）の外側のガラス基板１上に形成された透明導電膜（ＩＴＯ）により、電源電位端子（ＶＣＣ）８０に接続されている。したがって、昇圧回路ブロック４９は、電源電位（ＶＣＣ）を３倍に昇圧して端子（Ｖ５ＯＵＴ３）から出力する。この端子（Ｖ５ＯＵＴ３）は、ＬＣＤコントローラ（ＬＳＩ）の外側のガラス基板１上に形成された透明導電膜（ＩＴＯ）により、第２の基準電位（ＶＥＥ）入力端子である端子（ＶＥＥ）に接続されている。
モード端子４１の１つである端子（ＩＭ）は、第２の接続領域２４を介して基準電位端子（ＧＮＤ）８２に接続されている。したがって、図１６に示す配線パターン上に搭載されるＬＣＤコントローラ（ＬＳＩ）は、中央処理装置（ＣＰＵ）との間で、Ｉ２Ｃバスインタフェースモードでデータの送受信を行う。また、モード端子４１の１つである端子（ＩＤ１／ＣＳ＊）は、パッド間接続配線２５により電源ダミー端子（ＶＣＣＤＵＭＭＹ２）に接続され、モード端子４１の１つである端子（ＩＤ０）は、第２の接続領域２４を介して基準電圧端子（ＧＮＤ）８２に接続されている。
モード端子４１の１つである端子（ＩＭ）は、第２の接続領域２４を介して基準電位端子（ＧＮＤ）８２に接続されている。したがって、図１６に示す配線パターン上に搭載されるＬＣＤコントローラ（ＬＳＩ）は、中央処理装置（ＣＰＵ）との間で、Ｉ２Ｃバスインタフェースモードでデータの送受信を行う。また、モード端子４１の１つである端子（ＩＤ１／ＣＳ＊）は、パッド間接続配線２５により電源ダミー端子（ＶＣＣＤＵＭＭＹ２）に接続され、モード端子４１の１つである端子（ＩＤ０）は、第２の接続領域２４を介して基準電圧端子（ＧＮＤ）８２に接続されている。
図１６において、第１の接続領域２３は、左上の電源端子（ＶＣＣ）８１にも接続されている。これは、左上の電源端子（ＶＣＣ）８１には、ＬＣＤコントローラ（ＬＳＩ）内部で、図１５に示す電源配線６１と接続されない異なる電源電位（ＶＣＣ）の電源配線（図１５に図示せず）と接続されているためである。第２の接続領域２４は、中央の基準電源端子（ＧＮＤ）８３にも接続されている。これは、図１５に示すように、基準電位（ＧＮＤ）の電源配線６３が、ＬＣＤコントローラ（ＬＳＩ）内部で２分割され、ＬＣＤコントローラ（ＬＳＩ）内部で基準電位（ＧＮＤ）の電源配線６３が互いに接続されていないためである。
なお、図１６において、端子（ＤＭＹ１５〜ＤＡＹ１８）はダミー端子、７８はＡｌ（アルミニウム）ジャンパー配線である。この端子（ＤＭＹ１５〜ＤＡＹ１８）と、Ａｌジャンパー配線７８を設ける理由については後述する。
なお、図１６において、端子（ＤＭＹ１５〜ＤＡＹ１８）はダミー端子、７８はＡｌ（アルミニウム）ジャンパー配線である。この端子（ＤＭＹ１５〜ＤＡＹ１８）と、Ａｌジャンパー配線７８を設ける理由については後述する。
図１７は、図１６に示す端子（ＩＤ１／ＣＳ＊）と電源ダミー端子（ＶＣＣＤＵＭＭＹ２）との接続部Ａ−Ａ’のＬＣＤコントローラ（ＬＳＩ）を含めた断面構造を示す図である。
同図に示すように、端子（ＩＤ１／ＣＳ＊）は、Ａｌ（アルミニウム）パッド部７４と、透明導電膜（ＩＴＯ）との接続を可能とするための金バンプ７７とで形成される。電源ダミー端子（ＶＣＣＤＵＭＭＹ２）は、Ａｌパッド部７５と、金バンプ７７とで形成される。この場合に、金バンプ７７は、例えば、蒸着により形成される。
このように、Ａｌパッド部７４→金バンプ７７→パッド間接続配線（透明導電膜（ＩＴＯ））→金バンプ７７→Ａｌパッド部７５の経路で、端子（ＩＤ１／ＣＳ＊）と電源ダミー端子（ＶＣＣＤＵＭＭＹ２）とが接続される。なお、図１７において、７１はウエハ基板、７２はフィールド酸化膜（選択酸化珪素膜）、７３は層間膜、７６は保護膜（パッシベーション膜）である。
同図に示すように、端子（ＩＤ１／ＣＳ＊）は、Ａｌ（アルミニウム）パッド部７４と、透明導電膜（ＩＴＯ）との接続を可能とするための金バンプ７７とで形成される。電源ダミー端子（ＶＣＣＤＵＭＭＹ２）は、Ａｌパッド部７５と、金バンプ７７とで形成される。この場合に、金バンプ７７は、例えば、蒸着により形成される。
このように、Ａｌパッド部７４→金バンプ７７→パッド間接続配線（透明導電膜（ＩＴＯ））→金バンプ７７→Ａｌパッド部７５の経路で、端子（ＩＤ１／ＣＳ＊）と電源ダミー端子（ＶＣＣＤＵＭＭＹ２）とが接続される。なお、図１７において、７１はウエハ基板、７２はフィールド酸化膜（選択酸化珪素膜）、７３は層間膜、７６は保護膜（パッシベーション膜）である。
図１８は、ＬＣＤコントローラ（ＬＳＩ）が搭載される部分のガラス基板１上の透明導電膜（ＩＴＯ）のより具体的な配線パターンの他の例を、ＬＣＤコントローラ（ＬＳＩ）と対応させて示す図である。
同図において、電源電位端子（ＶＣＣ）８５に電源電位（ＶＣＣ）が、基準電位端子（ＧＮＤ）８７に、基準電位（ＧＮＤ）が入力される。前記した如く、電源電位端子（ＶＣＣ）８５と中央の電源電位端子（ＶＣＣ）８６とは、ＬＣＤコントローラ（ＬＳＩ）内部で接続されていない。同じく、基準電位端子（ＧＮＤ）８７と中央の基準電位端子（ＧＮＤ）８８とは、ＬＣＤコントローラ（ＬＳＩ）内部で接続されていない。
この場合に、図１６のように、ＬＣＤコントローラ（ＬＳＩ）の外側のガラス基板１上に形成された透明導電膜（ＩＴＯ）により、電源電位端子（ＶＣＣ）８５と中央の電源電位端子（ＶＣＣ）８６とを接続すればよいが、ＬＣＤコントローラ（ＬＳＩ）が搭載されるガラス基板１上に形成された透明導電膜（ＩＴＯ）により、電源電位端子（ＶＣＣ）８５と中央の電源電位端子（ＶＣＣ）８６とを接続したい場合も考えられる。
しかしながら、この場合には、第１の接続領域２３と第２の接続領域２４とをクロスさせる必要がある。そのため、図１８に示す例では、第３の接続領域２３ａを設け、第３の接続領域２３ａと第１の接続領域２３とを、ＬＣＤコントローラ（ＬＳＩ）内部に設けたＡｌジャンパー配線７８で接続する。それ以外の構成は、図１６の配線パターンと同じである。
同図において、電源電位端子（ＶＣＣ）８５に電源電位（ＶＣＣ）が、基準電位端子（ＧＮＤ）８７に、基準電位（ＧＮＤ）が入力される。前記した如く、電源電位端子（ＶＣＣ）８５と中央の電源電位端子（ＶＣＣ）８６とは、ＬＣＤコントローラ（ＬＳＩ）内部で接続されていない。同じく、基準電位端子（ＧＮＤ）８７と中央の基準電位端子（ＧＮＤ）８８とは、ＬＣＤコントローラ（ＬＳＩ）内部で接続されていない。
この場合に、図１６のように、ＬＣＤコントローラ（ＬＳＩ）の外側のガラス基板１上に形成された透明導電膜（ＩＴＯ）により、電源電位端子（ＶＣＣ）８５と中央の電源電位端子（ＶＣＣ）８６とを接続すればよいが、ＬＣＤコントローラ（ＬＳＩ）が搭載されるガラス基板１上に形成された透明導電膜（ＩＴＯ）により、電源電位端子（ＶＣＣ）８５と中央の電源電位端子（ＶＣＣ）８６とを接続したい場合も考えられる。
しかしながら、この場合には、第１の接続領域２３と第２の接続領域２４とをクロスさせる必要がある。そのため、図１８に示す例では、第３の接続領域２３ａを設け、第３の接続領域２３ａと第１の接続領域２３とを、ＬＣＤコントローラ（ＬＳＩ）内部に設けたＡｌジャンパー配線７８で接続する。それ以外の構成は、図１６の配線パターンと同じである。
図１９は、図１８に示すダミー端子（ＤＡＹ１６）とダミー端子（ＤＡＹ１７）との接続部Ｂ−Ｂ’のＬＣＤコントローラ（ＬＳＩ）を含めた断面構造を示す図である。
同図に示すように、ダミー端子（ＤＡＹ１６）とダミー端子（ＤＡＹ１７）は、Ａｌジャンパー配線７８を介して互いに接続されている。したがって、第３の接続領域２３ａ→金バンプ７７→Ａｌジャンパ→配線７８→金バンプ７７→第１の接続領域２３の経路で、電源電位端子（ＶＣＣ）８５と中央の電源電位端子（ＶＣＣ）８６とが接続される。
図１６、図１８から理解できるように、本実施の形態の液晶表示モジュール（ＬＣＭ）では、ＬＣＤコントローラ（ＬＳＩ）に電源電圧を供給する電源配線を、ＬＣＤコントローラ（ＬＳＩ）の中央部だけでなく、ＬＣＤコントローラ（ＬＳＩ）の端部（上端あるいは下端）からも引き出して、ヒートシール４と接続することができる。したがって、携帯機器に実装されるプリント回路基板の電源配線に合わせて、液晶表示モジュール（ＬＣＭ）の電源配線を入れ替えることができ、携帯機器に実装される各種のプリント回路基板に対応することが可能となる。
同図に示すように、ダミー端子（ＤＡＹ１６）とダミー端子（ＤＡＹ１７）は、Ａｌジャンパー配線７８を介して互いに接続されている。したがって、第３の接続領域２３ａ→金バンプ７７→Ａｌジャンパ→配線７８→金バンプ７７→第１の接続領域２３の経路で、電源電位端子（ＶＣＣ）８５と中央の電源電位端子（ＶＣＣ）８６とが接続される。
図１６、図１８から理解できるように、本実施の形態の液晶表示モジュール（ＬＣＭ）では、ＬＣＤコントローラ（ＬＳＩ）に電源電圧を供給する電源配線を、ＬＣＤコントローラ（ＬＳＩ）の中央部だけでなく、ＬＣＤコントローラ（ＬＳＩ）の端部（上端あるいは下端）からも引き出して、ヒートシール４と接続することができる。したがって、携帯機器に実装されるプリント回路基板の電源配線に合わせて、液晶表示モジュール（ＬＣＭ）の電源配線を入れ替えることができ、携帯機器に実装される各種のプリント回路基板に対応することが可能となる。
本実施の形態の液晶表示モジュール（ＬＣＭ）は、例えば、携帯電話の１つであるＰＨＳシステムの表示デバイスとして使用可能である。
図２０は、本実施の形態の液晶表示モジュール（ＬＣＭ）が使用される従来のＰＨＳシステムの概略構成を示すブロック図である。
同図に示すＰＨＳシステムは、音声データの圧縮伸長を行うＡＤＰＣＭコーデック回路２０１、スピーカ２０２、マイク２０３、液晶表示パネル２０４、キーボード２０５、ディジタルデータを時分割多重化するＴＤＭＡ回路２０６、登録されたＩＤ番号を格納するＥ２ＰＲＯＭ２０９、プログラムを記憶するＲＯＭ２０８、ＳＲＡＭ２０７等のメモリ、無線のキャリア周波数を設定するＰＬＬ回路２１０、無線で送受信するためのＲＦ回路２１１およびそれらを制御するマイコン２１２で構成される。
本実施の形態の液晶表示モジュール（ＬＣＭ）は、図２０に示す液晶表示パネル２０４として使用可能である。
図２１は、本実施の形態の液晶表示モジュール（ＬＣＭ）が実装される携帯電話を説明するための図である。
本実施の形態の液晶表示モジュール（ＬＣＭ）は、ヒートシール４により中央処理装置（ＣＰＵ）が搭載されるプリント回路基板９２と接続され、携帯電話９１に実装される。
図２０は、本実施の形態の液晶表示モジュール（ＬＣＭ）が使用される従来のＰＨＳシステムの概略構成を示すブロック図である。
同図に示すＰＨＳシステムは、音声データの圧縮伸長を行うＡＤＰＣＭコーデック回路２０１、スピーカ２０２、マイク２０３、液晶表示パネル２０４、キーボード２０５、ディジタルデータを時分割多重化するＴＤＭＡ回路２０６、登録されたＩＤ番号を格納するＥ２ＰＲＯＭ２０９、プログラムを記憶するＲＯＭ２０８、ＳＲＡＭ２０７等のメモリ、無線のキャリア周波数を設定するＰＬＬ回路２１０、無線で送受信するためのＲＦ回路２１１およびそれらを制御するマイコン２１２で構成される。
本実施の形態の液晶表示モジュール（ＬＣＭ）は、図２０に示す液晶表示パネル２０４として使用可能である。
図２１は、本実施の形態の液晶表示モジュール（ＬＣＭ）が実装される携帯電話を説明するための図である。
本実施の形態の液晶表示モジュール（ＬＣＭ）は、ヒートシール４により中央処理装置（ＣＰＵ）が搭載されるプリント回路基板９２と接続され、携帯電話９１に実装される。
以上説明したように、本実施の形態の液晶表示モジュール（ＬＣＭ）では、端子（ＩＭ）および端子（ＩＤ０）を、第２の接続領域２４に接続し、端子（ＩＤ１／ＣＳ＊）を、パッド間接続配線２５により、電源ダミー端子（ＶＣＣＤＵＭＭＹ２）に接続している。
これにより、端子（ＩＭ）、端子（ＩＤ０）および端子（ＩＤ１／ＣＳ＊）を、入出力配線２２でガラス基板１の端部に引き出し、ヒートシール４と接続する必要がなくなる。したがって、ガラス基板１上の入出力配線２２の本数を低減することが可能となる。
よって、ガラス基板１上の透明導電膜（ＩＴＯ）からなる入出力配線の配線パターンにおいて、電源電位配線および基準電源配線と、通常の信号配線とが、ガラス基板１上でクロスしないシンプルな配線パターンとすることができる。これにより、入出力配線２２の配線パターンを簡単化でき、それに伴い、液晶表示モジュール（ＬＣＭ）を簡単に製造することが可能となり、液晶表示モジュール（ＬＣＭ）のコストを低減することが可能となる。
また、ヒートシール４の面積を小さくでき、ヒートシール４のコストを低減することが可能となる。
これにより、端子（ＩＭ）、端子（ＩＤ０）および端子（ＩＤ１／ＣＳ＊）を、入出力配線２２でガラス基板１の端部に引き出し、ヒートシール４と接続する必要がなくなる。したがって、ガラス基板１上の入出力配線２２の本数を低減することが可能となる。
よって、ガラス基板１上の透明導電膜（ＩＴＯ）からなる入出力配線の配線パターンにおいて、電源電位配線および基準電源配線と、通常の信号配線とが、ガラス基板１上でクロスしないシンプルな配線パターンとすることができる。これにより、入出力配線２２の配線パターンを簡単化でき、それに伴い、液晶表示モジュール（ＬＣＭ）を簡単に製造することが可能となり、液晶表示モジュール（ＬＣＭ）のコストを低減することが可能となる。
また、ヒートシール４の面積を小さくでき、ヒートシール４のコストを低減することが可能となる。
また、液晶表示モジュール（ＬＣＭ）に接続されるプリント配線回路基板内で、複雑な引き回し配線を行う必要が少なくなるので、プリント回路基板の面積の縮小、プリント回路基板のコストを低減することが可能となる。
また、本実施の形態の液晶表示モジュール（ＬＣＭ）では、ＬＣＤコントローラ（ＬＳＩ）に電源電圧を供給する電源配線を、ＬＣＤコントローラ（ＬＳＩ）の中央部だけでなく、ＬＣＤコントローラ（ＬＳＩ）の端部（上端あるいは下端）からも引き出して、ヒートシール４と接続することができる。したがって、携帯機器に実装されるプリント回路基板の電源配線に合わせて、液晶表示モジュール（ＬＣＭ）の電源配線を入れ替えることができ、携帯機器に実装される各種のプリント回路基板に対応することが可能となる。
したがって、本実施の形態の液晶表示モジュール（ＬＣＭ）では、電源配線の配線パターンの自由度を向上させることができる。
また、本実施の形態の液晶表示モジュール（ＬＣＭ）を携帯電話に実装することにより、携帯電話の小型化を図ることができ、コストを低減することが可能となる。
また、本実施の形態の液晶表示モジュール（ＬＣＭ）では、ＬＣＤコントローラ（ＬＳＩ）に電源電圧を供給する電源配線を、ＬＣＤコントローラ（ＬＳＩ）の中央部だけでなく、ＬＣＤコントローラ（ＬＳＩ）の端部（上端あるいは下端）からも引き出して、ヒートシール４と接続することができる。したがって、携帯機器に実装されるプリント回路基板の電源配線に合わせて、液晶表示モジュール（ＬＣＭ）の電源配線を入れ替えることができ、携帯機器に実装される各種のプリント回路基板に対応することが可能となる。
したがって、本実施の形態の液晶表示モジュール（ＬＣＭ）では、電源配線の配線パターンの自由度を向上させることができる。
また、本実施の形態の液晶表示モジュール（ＬＣＭ）を携帯電話に実装することにより、携帯電話の小型化を図ることができ、コストを低減することが可能となる。
なお、本実施の形態では、本発明をチップ・オン・ガラス方式の液晶表示モジュール（ＬＣＭ）に適用した実施の形態について説明したが、これに限定されるものではなく、本発明は、図２２に示すように、ＬＣＤコントローラと液晶表示パネル（ＬＣＤ）とがチップ・オン・ボード（ＣＯＢ）方式で接続される液晶表示装置、あるいは、図２３に示すように、ＬＣＤコントローラと液晶表示パネル（ＬＣＤ）とがテープ・キャリア・パッケージ（ＴＣＰ）方式で接続される液晶表示装置にも適用可能である。
また、液晶表示パネル（ＬＣＤ）を構成するガラス基板（１，２）に代えて、ポリマフィルムを用いることも可能である。
また、電源ダミー端子（ＶＣＣＤＵＭＭＹ１，ＶＣＣＤＵＭＭＹ２）は、必ずしもモード端子４１の隣に設置する必要はなく、パッド間接続配線２５の配線パターンを図２４に示す配線パターンとすることにより、電源ダミー端子（ＶＣＣＤＵＭＭＹ１，ＶＣＣＤＵＭＭＹ２）とモード端子４１とは離れていてもよい。さらに、電源ダミー端子（ＶＣＣＤＵＭＭＹ１，ＶＣＣＤＵＭＭＹ２）に、ＬＣＤコントローラ（ＬＳＩ）内部で基準電位（ＶＧＮＤ）の電源配線と接続し、パッド間接続配線２５でモード端子４１に基準電位（ＶＧＮＤ）を印加するようにしてもよい。
また、液晶表示パネル（ＬＣＤ）を構成するガラス基板（１，２）に代えて、ポリマフィルムを用いることも可能である。
また、電源ダミー端子（ＶＣＣＤＵＭＭＹ１，ＶＣＣＤＵＭＭＹ２）は、必ずしもモード端子４１の隣に設置する必要はなく、パッド間接続配線２５の配線パターンを図２４に示す配線パターンとすることにより、電源ダミー端子（ＶＣＣＤＵＭＭＹ１，ＶＣＣＤＵＭＭＹ２）とモード端子４１とは離れていてもよい。さらに、電源ダミー端子（ＶＣＣＤＵＭＭＹ１，ＶＣＣＤＵＭＭＹ２）に、ＬＣＤコントローラ（ＬＳＩ）内部で基準電位（ＶＧＮＤ）の電源配線と接続し、パッド間接続配線２５でモード端子４１に基準電位（ＶＧＮＤ）を印加するようにしてもよい。
このように、本実施の形態によれば、以下の作用効果が得られる。
液晶表示装置において、液晶表示パネルを駆動制御する半導体集積回路の入出力端子に接続される入出力配線の本数を削減することができ、入出力配線の配線パターンをシンプルな配線パターンとし、入出力配線の配線パターンの自由度を向上させることが可能となる。これにより、液晶表示装置の小型化を図り、液晶表示装置コストを低減することが可能となる。
液晶表示装置に接続されるプリント配線基板の簡素化、部品点数の削減および小型化を図ることができ、これにより、プリント配線基板のコストを低減することが可能となる。
プリント配線基板を介して、液晶表示装置と接続されるプリント回路基板内での信号配線の引き回し配線が少なくなり、プリント回路基板の面積を小さくすることが可能となる。これにより、プリント回路基板のコストを低減することが可能となる。
本発明の液晶表示装置を携帯電話等の携帯機器に使用することにより、携帯機器の小型化を図ることができ、携帯機器のコストを低減することが可能となる。
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
液晶表示装置において、液晶表示パネルを駆動制御する半導体集積回路の入出力端子に接続される入出力配線の本数を削減することができ、入出力配線の配線パターンをシンプルな配線パターンとし、入出力配線の配線パターンの自由度を向上させることが可能となる。これにより、液晶表示装置の小型化を図り、液晶表示装置コストを低減することが可能となる。
液晶表示装置に接続されるプリント配線基板の簡素化、部品点数の削減および小型化を図ることができ、これにより、プリント配線基板のコストを低減することが可能となる。
プリント配線基板を介して、液晶表示装置と接続されるプリント回路基板内での信号配線の引き回し配線が少なくなり、プリント回路基板の面積を小さくすることが可能となる。これにより、プリント回路基板のコストを低減することが可能となる。
本発明の液晶表示装置を携帯電話等の携帯機器に使用することにより、携帯機器の小型化を図ることができ、携帯機器のコストを低減することが可能となる。
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話に使用される液晶表示装置に適用した場合について説明したが、それに限定されるものではなく、例えば、電話等の小型の通信機器、あるいは、小型の電子機器に使用可能である。
１,２…ガラス基板、３…シール材、４…ヒートシール、１０…液晶層、１１…セグメント電極、１２…コモン電極、１３,１４…配向膜、１５,１６…偏光板、１７…位相差板、１８…反射板、２０…セグメント側液晶出力配線、２１ａ,２１ｂ…コモン側液晶出力配線、２２…入出力配線、２３…第１の領域、２４…第２の領域、２５…パッド間接続配線、２６…接続領域、３０…開口部、３１…導電性ビーズ、４１…モード端子、４２…ＣＭＯＳインバータ回路、４３…モード選択回路、４４…コモンドライバブロック、４５…セグメントドライバブロック、４６…アナウシイエータ表示部ブロック、４７…低耐圧バッファブロック、４８…オペアンプブロック、４９…昇圧回路ブロック、５０…発振回路ブロック、５１…低耐圧論理ロジックブロック、５２…ＲＯＭブロック、５３…ＲＡＭブロック、５４…キースキャン回路制御ブロック、６１…電源電位（ＶＣＣ）の電源配線、６２…第２の基準電位（ＶＥＥ）の電源配線、６３…基準電位（ＧＮＤ）の電源配線、６４…第３の基準電位（ＡＧＮＤ）の電源配線、７１…ウエハ基板、７２…フィールド酸化膜（選択酸化珪素膜）、７３…層間膜、７４,７５…Ａｌ（アルミニウム）パッド部、７６…保護膜（パッシベーション膜）、７７…金バンプ、７８…Ａｌ（アルミニウム）ジャンパー配線、８０,８５,８６…電源電位端子（ＶＣＣ）、８１…電源端子（ＶＣＣ）、８２,８７,８８…基準電位端子（ＧＮＤ）、８３…基準電源端子（ＧＮＤ）、９１…携帯電話、９２…プリント回路基板、１０１…コモンシフトレジスタ、１０２…コモンドライバ、１０３…セグメントシフトレジスタ、１０４…ラッチ回路、１０５…セグメントドライバ、１０６…液晶駆動電圧選択回路、１０７…並直変換回路、１０８…アナウンシエータドレイバ、１１０…タイミング発生回路、１１１…昇圧回路、１１２…クロック信号発生回路、１１３…シリアルインタフェース、１１４…キースキャンレジスタ、１１５…キースキャンタイミング制御回路、１１６…インストラクションデコーダ、１１７…アドレスカウンタ、１１８…カーソル・ブリンク制御回路、１１９…ＬＥＤ出力ポート、１２１〜１２５…抵抗、１２６…可変抵抗、１３１〜１３５…ボルテージホロワ回路、（１５１）…セグメントＲＡＭ、（１５２）…キャラクタジェネレータＲＡＭ、（１５３）…キャラクタジェネレータＲＯＭ、（１５４）…表示データＲＡＭ、１５１…インストラクションレジスタ、１５２…ビジィフラグ、１５３…データレジスタ、２０１…ＡＤＰＣＭコーデック回路、２０２…スピーカ、２０３…マイク、２０４…液晶表示パネル、２０５…キーボード、２０６…ＴＤＭＡ回路、２０７…ＳＲＡＭ、２０８…ＲＯＭ、２０９…Ｅ２ＰＲＯＭ、２１０…ＰＬＬ回路、２１１…ＲＦ回路、２１２…マイコン。
Claims (7)
- 第１基板と、第２基板と、前記第１基板と前記第２基板との間に形成された液晶層とを有する液晶表示パネルを駆動するための半導体集積回路を有する長方形状の半導体チップであって、
前記半導体チップは、
前記第１基板に形成された出力用配線に接続するための複数の出力用端子であって、一対の長辺の一方に沿って配置された複数の出力用端子と、
前記第１基板に形成された入力用配線に接続するための電源用端子であって、前記一対の長辺の他方に沿って配置され、且つ、電源電位あるいは基準電位が供給される電源用端子と、
前記一対の長辺の他方に沿って配置され、且つ、入力される電圧が電源電位あるいは基準電位であるかによって、前記半導体集積回路で異なる動作モードを選択するための複数のモード端子と、
前記一対の長辺の他方に沿って配置され、且つ、前記半導体チップの内部配線によって前記電源用端子と電気的に接続された電源用ダミー端子とを有し、
前記複数のモード端子は、それぞれ、前記電源用端子よりも前記電源用ダミー端子に近い位置に配置されており、
前記複数のモード端子のうちの１つと前記電源用ダミー端子は、前記半導体チップが前記第１基板に実装されたときに、前記第１基板上に形成された配線であって、且つ、前記複数のモード端子と前記電源用ダミー端子以外の端子とは接続しない配線によって電気的に接続されるように配置されており、
前記複数の出力用端子、前記電源用端子、前記複数のモード端子、及び、前記電源用ダミー端子は、それぞれバンプを含んで構成されていることを特徴とする半導体チップ。 - 第１基板と、第２基板と、前記第１基板と前記第２基板との間に形成された液晶層とを有する液晶表示パネルを駆動するための半導体集積回路を有する長方形状の半導体チップであって、
前記半導体チップは、
前記第１基板に形成された出力用配線に接続するための複数の出力用端子であって、一対の長辺の一方に沿って配置された複数の出力用端子と、
前記第１基板に形成された入力用配線に接続するための電源用端子であって、前記一対の長辺の他方に沿って配置され、且つ、電源電位あるいは基準電位が供給される電源用端子と、
前記一対の長辺の他方に沿って配置され、且つ、入力される電圧が電源電位あるいは基準電位であるかによって、前記半導体集積回路で異なる動作モードを選択するための複数のモード端子と、
前記一対の長辺の他方に沿って配置され、且つ、前記半導体チップの内部配線によって前記電源用端子と電気的に接続された電源用ダミー端子とを有し、
前記半導体チップの長辺方向において、前記複数のモード端子のうちの１つは、前記電源用ダミー端子の隣に配置されており、
前記複数のモード端子のうちの１つと前記電源用ダミー端子は、前記半導体チップが前記第１基板に実装されたときに、前記第１基板上に形成された配線であって、且つ、前記複数のモード端子と前記電源用ダミー端子以外の端子とは接続しない配線によって電気的に接続されるように配置されており、
前記複数の出力用端子、前記電源用端子、前記複数のモード端子、及び、前記電源用ダミー端子は、それぞれバンプを含んで構成されていることを特徴とする半導体チップ。 - 液晶表示パネルを駆動するための半導体集積回路を有する長方形状の半導体チップであって、
前記半導体チップは、
一対の長辺の一方に沿って配置された複数の出力用端子と、
前記一対の長辺の他方に沿って配置され、且つ、電源電位あるいは基準電位が供給される電源用端子と、
前記一対の長辺の他方に沿って配置され、且つ、入力される電圧が電源電位あるいは基準電位であるかによって、前記半導体集積回路で異なる動作モードを選択するための複数のモード端子と、
前記一対の長辺の他方に沿って配置され、且つ、前記半導体チップの内部配線によって前記電源用端子と電気的に接続された電源用ダミー端子とを有し、
前記複数のモード端子は、それぞれ、前記電源用端子よりも前記電源用ダミー端子に近い位置に配置されており、
前記複数の出力用端子、前記電源用端子、前記複数のモード端子、及び、前記電源用ダミー端子は、それぞれバンプを含んで構成されていることを特徴とする半導体チップ。 - 液晶表示パネルを駆動するための半導体集積回路を有する長方形状の半導体チップであって、
前記半導体チップは、
一対の長辺の一方に沿って配置された複数の出力用端子と、
前記一対の長辺の他方に沿って配置され、且つ、電源電位あるいは基準電位が供給される電源用端子と、
前記一対の長辺の他方に沿って配置され、且つ、入力される電圧が電源電位あるいは基準電位であるかによって、前記半導体集積回路で異なる動作モードを選択するための複数のモード端子と、
前記一対の長辺の他方に沿って配置され、且つ、前記半導体チップの内部配線によって前記電源用端子と電気的に接続された電源用ダミー端子とを有し、
前記半導体チップの長辺方向において、前記複数のモード端子のうちの１つは、前記電源用ダミー端子の隣に配置されており、
前記複数の出力用端子、前記電源用端子、前記複数のモード端子、及び、前記電源用ダミー端子は、それぞれバンプを含んで構成されていることを特徴とする半導体チップ。 - 請求項１〜４の何れか１項に記載の半導体チップにおいて、
前記複数のモード端子の間に、前記電源用ダミー端子が配置されていることを特徴とする半導体チップ。 - 請求項１〜５の何れか１項に記載の半導体チップにおいて、
前記半導体集積回路の異なる動作モードは、シリアルインターフェイスモードと、バスインターフェイスモードであることを特徴とする半導体チップ。 - 請求項１〜６の何れか１項に記載の半導体チップにおいて、
前記バンプは、金を含む材料で形成されていることを特徴とする半導体チップ。
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