JP4857960B2

JP4857960B2 - スイッチング装置

Info

Publication number: JP4857960B2
Application number: JP2006183543A
Authority: JP
Inventors: 清司高松
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-07-03
Filing date: 2006-07-03
Publication date: 2012-01-18
Anticipated expiration: 2026-07-03
Also published as: JP2008016948A

Description

本発明は、スイッチング装置に関する。

従来、スイッチング装置としては、図７に示すように、メインスイッチとしてのＰチャネルのＭＯＳＦＥＴ１２４のゲート１２４Ｇにダイオード１２５及び抵抗１２６を介してＮチャネルのＭＯＳＦＥＴ１２８を接続し、ＭＯＳＦＥＴ１２４のドレイン１２４Ｄとソース１２４Ｓとにスナバ回路１４０を接続し、入力端子１２２ａ側からＭＯＳＦＥＴ１２４のゲート１２４Ｇ側に電流を供給可能なＮＰＮトランジスタ１３４を備えたものが提案されている（例えば、非特許文献１参照）。この非特許文献１に記載されたスイッチング装置１２０は、ＭＯＳＦＥＴ１２８をオンしてＭＯＳＦＥＴ１２４のゲート１２４Ｇを抵抗１２６を介してグランドに接続して電位を下げてＭＯＳＦＥＴ１２４をオンし、ＭＯＳＦＥＴ１２８をオフしてＮＰＮトランジスタ１３４をターンオンしてＭＯＳＦＥＴ１２４のゲート１２４Ｇの電位を高めることによりＭＯＳＦＥＴ１２４をオフする。
トランジスタ技術ＳＰＥＣＩＡＬＮｏ．８８，「改訂新版ダイオード／トランジスタ／ＦＥＴ活用入門」Ｐ２５９（図１２．３５），ＣＱ出版株式会社

しかしながら、この特許文献１に記載されたスイッチング装置１２０では、メインスイッチをオフする際の出力電圧の低下の安定性などについては考慮されておらず、ＭＯＳＦＥＴ１２８をオフしたあともＭＯＳＦＥＴ１２４からの出力電圧が低下しにくいことがあった。ＭＯＳＦＥＴ１２４からの出力電圧が低下しにくいとＭＯＳＦＥＴ１２４の温度が上昇することがあるため、ＭＯＳＦＥＴ１２４からの出力電圧を速やかに低下させることが望まれた。

本発明は、このような課題に鑑みなされたものであり、第１スイッチング素子のオフ時において第１スイッチング素子の出力電圧を速やかに低下することができるスイッチング装置を提供することを目的の一つとする。また、オフ時において安定した状態で第１スイッチング素子の電圧を低下することができるスイッチング装置を提供することを目的の一つとする。

本発明は、上述の目的の少なくとも一部を達成するために以下の手段を採った。

本発明のスイッチング装置は、
入力端子と出力端子とに接続されスイッチングを司る第１制御端子を有し該入力端子から入力した電力をスイッチング可能な第１スイッチング素子と、
前記第１制御端子に接続されスイッチングを司る第２制御端子を有し該第１スイッチング素子のスイッチングを行う第２スイッチング素子と、
前記第２制御端子に接続され前記第２スイッチング素子のスイッチングを行う信号を出力する駆動回路と、
前記第１スイッチング素子の前記入力端子側に接続され前記第１スイッチング素子をオフする際に前記駆動回路が前記第２スイッチング素子をオフすると前記第１スイッチング素子から電流を引き込み可能である電圧低下回路と、
を備えたものである。

このスイッチング装置では、第１スイッチング素子をオフする際に駆動回路が第２スイッチング素子をオフすると、第１スイッチング素子の前記入力端子側に接続された電圧低下回路が第１スイッチング素子から電流を引き込む。したがって、第１スイッチング素子のオフ時において第１スイッチング素子の出力電圧を速やかに低下することができる。このため、第１スイッチング素子の温度上昇を抑えることができるし、ひいては、第１スイッチング素子のオフ時の損傷の発生を抑制することができる。

本発明のスイッチング装置において、前記第１スイッチング素子は、ＰチャネルのＭＯＳＦＥＴであり、ソースが前記入力端子側に接続され、ドレインが前記出力端子側に接続され、前記第１制御端子としてのゲートが前記第２のスイッチング素子側に接続されているものとしてもよい。こうすれば、ＰチャネルのＭＯＳＦＥＴを利用することにより比較的小さな駆動電流でスイッチングを行うことができる。

本発明のスイッチング装置において、前記第２スイッチング素子は、前記第１制御端子に第１抵抗を介して接続され、前記第１制御端子を前記第１抵抗を介してグランドに接続させ前記第１制御端子の電位を下げることにより前記第１スイッチング素子をオンするものとしてもよい。こうすれば、グランドへ接続することにより比較的簡単に第１スイッチング素子をオンすることができるし、第１抵抗を介するため比較的小さな電流で第１スイッチング素子をオンすることができる。

本発明のスイッチング装置において、前記電圧低下回路は、前記第１スイッチング素子の前記入力端子側と前記第２スイッチング素子の前記駆動回路側とに接続されているものとしてもよい。こうすれば、駆動回路が第２スイッチング素子をオン、オフすると、それに連動して電圧低下回路が第１スイッチング素子から電流を引き込むため、構成を簡略化することができる。

本発明のスイッチング装置において、前記電圧低下回路は、前記駆動回路側に接続された第１コンデンサと、前記第１コンデンサに第２抵抗を介して接続され前記第１スイッチング素子の前記入力端子側から前記第１コンデンサに電流が流れると前記入力端子側から前記第１制御端子に電流を供給可能である第３スイッチング素子と、を備えているものとしてもよい。こうすれば、第１スイッチング素子から第３スイッチング素子の制御端子及び第２抵抗を介して電流を第１コンデンサに引き込むため、オフ時において安定した状態で第１スイッチング素子の電圧を低下することができるし、比較的簡単な構成で第１スイッチング素子から電流を引き込むことができる。なお、前記第２抵抗は前記第１抵抗に比べて抵抗値が小さいものとしてもよい。このとき、前記第３スイッチング素子は、ＰＮＰトランジスタであり、ベースが前記第１コンデンサ側に接続され、エミッタが前記入力端子側に接続され、コレクタが前記第１制御端子側に接続されているものとしてもよい。こうすれば、第１スイッチング素子から電流を引き込むとベース電流が流れて第３スイッチング素子がターンオンし、第１スイッチング素子の第１制御端子側に電流を供給してこの制御端子の電圧が上昇するため、第１スイッチング素子をオフしやすい。また、前記電圧低下回路は、前記第２抵抗から前記入力端子側に順方向に接続され前記第１コンデンサの電荷を前記入力端子側へ供給可能な整流素子と、前記整流素子と並列に接続された第３抵抗と、を備えているものとしてもよい。こうすれば、第１コンデンサに蓄積された電荷を入力端子側へ確実に逃がすことができるし、第３抵抗により整流素子を保護することができる。

本発明のスイッチング装置は、前記第１スイッチング素子の前記出力端子側から第４抵抗を介して前記第１スイッチング素子の制御端子側に接続された第２コンデンサ、を備えたものとしてもよい。こうすれば、第１スイッチング素子のオン時に流れる電流を抑えることにより第１スイッチング素子を保護することができる。

次に、本発明を実施するための最良の形態を図面を用いて説明する。

図１は、本発明の一実施形態であるスイッチ装置２０の構成の概略を示す構成図である。本実施形態のスイッチ装置２０は、電子機器の省電力用のロードスイッチとして構成されており、入力端子２２ａと出力端子２３ａとに接続されたメインスイッチとしての第１スイッチング素子２４と、第１スイッチング素子２４のオンオフを司る第２スイッチング素子２８と、第１スイッチング素子２４のオフ時に出力端子２３ａの電圧を迅速に低下させる電圧低下回路３０と、第１スイッチング素子２４のオン時に第１スイッチング素子２４を保護する保護回路４０と、第１スイッチング素子２４のスイッチングを司るＡＳＩＣ（Application Specific Integrated Circuit）５０とを備えている。なお、入力端子２２ｂと出力端子２３ｂとのラインはグランド電位となっている。

第１スイッチング素子２４は、比較的小さな熱容量を有するＰチャネルのＭＯＳＦＥＴであり、第１ソース２４Ｓが入力端子２２ａに接続され、第１ドレイン２４Ｄが出力端子２３ａに接続され、第１ゲート２４Ｇが第１抵抗２６を介して第２スイッチング素子２８に接続されている。この第１スイッチング素子２４は、第１ソース２４Ｓと第１ゲート２４Ｇとの電位差に基づいてスイッチングを行うものであり、第１ゲート２４Ｇが第２スイッチング素子２８によって第１抵抗２６を介してグランドに接続され第５抵抗４４と第１抵抗２６との比に応じて図中Ａ点の電位が降下することによりオンし、第２スイッチング素子２８によってグランドから切り離されるとオフするように構成されている。本実施形態では、入力端子２２ａに入力される入力電圧Ｖｉｎは、ＡＳＩＣ５０が出力する電圧（例えば３．３Ｖ）よりも高い電圧（例えば２０Ｖ）となっている。

第２スイッチング素子２８は、ＮチャネルのＭＯＳＦＥＴであり、第１スイッチング素子２４の第１ゲート２４Ｇに第１抵抗２６を介して第２ドレイン２８Ｄが接続され、グランド電位である入力端子２２ｂと出力端子２３ｂとのラインに第２ソース２８Ｓが接続され、ＡＳＩＣ５０に第２ゲート２８Ｇが接続されている。この第２スイッチング素子２８は、ＡＳＩＣ５０から第２ゲート２８Ｇに電圧が印加されるとオンして第１スイッチング素子２４の第１ゲート２４Ｇを第１抵抗２６を介してグランドに接続する。また、第２スイッチング素子２８の第２ソース２８Ｓ側と第１スイッチング素子２４の第１ソース２４Ｓ側との間には、比較的大きな抵抗値（例えば４７０ｋΩなど）を有する第１抵抗２６と比較的大きな抵抗値（例えば４７０ｋΩなど）を有する第５抵抗４４とが直列に接続されており、第１スイッチング素子２４のオン時の第２スイッチング素子２８の第２ゲート２８Ｇ−第２ソース２８Ｓ間の電位が低くなると共に第２スイッチング素子２８に流れる電流が小さくなっている。

電圧低下回路３０は、第２スイッチング素子２８のＡＳＩＣ５０側に接続された第１コンデンサ３１と、第１コンデンサ３１に第２抵抗３２を介して接続されると共に第１スイッチング素子２４の第１ソース２４Ｓ側と第１スイッチング素子２４の第１ゲート２４Ｇ側とに接続された第３スイッチング素子３４と、第２抵抗３２から第１スイッチング素子２４の入力端子２２ａ側に順方向に接続されたダイオード３６と、ダイオード３６と並列に接続された第３抵抗３８とを備えている。第３スイッチング素子３４は、ＰＮＰトランジスタであり、ベース３４Ｂが第２抵抗３２に接続され、エミッタ３４Ｅが第１スイッチング素子２４の第１ソース２４Ｓ側に接続され、コレクタ３４Ｃが第１ゲート２４Ｇ側に接続されている。したがって、第３スイッチング素子３４は、第１スイッチング素子２４の第１ソース２４Ｓ側から第１コンデンサ３１側に、エミッタ３４Ｅ，ベース３４Ｂ，第２抵抗３２を介して電流が流れると第１ソース２４Ｓ側から第１ゲート２４Ｇ側へ電流を増幅して供給するようになっている。また、第１コンデンサ３１は、第２ゲート２８Ｇの電位が下がると第１スイッチング素子２４の第１ソース２４Ｓから電流を引き込むようになっている。なお、第２抵抗３２は、比較的小さな抵抗値（例えば１０ｋΩなど）を有するものである。また、第３抵抗３８は、比較的高い抵抗値（例えば４７０ｋΩなど）を有するものである。

保護回路４０は、第１スイッチング素子２４のオン時に急激な電流の増加などを抑制する回路であり、第１スイッチング素子２４の第１ゲート２４Ｇと第１抵抗２６との間に接続された第２コンデンサ４１と、第２コンデンサ４１と第１スイッチング素子２４の出力端子２３ａ側とに接続された比較的抵抗値の小さい（例えば１０ｋΩなど）第４抵抗４２とを備えている。

ＡＳＩＣ５０は、スイッチ装置２０を制御する機能を備えたＩＣチップであり、第１スイッチング素子２４のスイッチング信号として第２スイッチング素子２８の第２ゲート２８Ｇへ電圧印加の実行及び中止を行うことにより、第１スイッチング素子２４のスイッチングを行う。

次に、こうして構成された本実施形態のスイッチ装置２０の動作、まず第１スイッチング素子２４をオンし入力端子２２ａと出力端子２３ａとを導通する動作について説明する。図２は、第１スイッチング素子２４をオンしたときの説明図であり、図３は、第１スイッチング素子２４のオン時の出力端子２３ａでの出力電圧Ｖｏｕｔとドレイン電流Ｉｄとの経時変化を表す説明図である。まず、ＡＳＩＣ５０がスイッチオンの信号として第２スイッチング素子２８の第２ゲート２８Ｇに電圧を印加すると、第２ソース２８Ｓよりも第２ゲート２８Ｇが高い電位となり、第２スイッチング素子２８がオンする。すると第１スイッチング素子２４の第１ゲート２４Ｇが第１抵抗２６を介してグランドに接続し、第１ゲート２４Ｇが第１ソース２４Ｓよりも低い電位となり第１スイッチング素子２４がオンする（図３のｔ１）。このとき、第１コンデンサ３１のＡＳＩＣ５０側の電位が高くなるため、第１コンデンサ３１に蓄積されている電荷がダイオード３６及び第３抵抗３８を介して入力端子２２ａ側に流れる。また、第１スイッチング素子２４がオンするとドレイン電流Ｉｄが第１ソース２４Ｓから第１ドレイン２４Ｄを介して出力端子２３ａ側に流れるが、第２コンデンサ４１が第４抵抗４２を介して電荷を蓄えることにより第１スイッチング素子のオン時に流れる電流を抑える。そして、所定時間が経過すると、出力電圧Ｖｏｕｔ及びドレイン電流Ｉｄが安定する（図３のｔ２）。このように、入力端子２２ａと出力端子２３ａとが導通するのである。

続いて、第１スイッチング素子２４をオフし入力端子２２ａと出力端子２３ａとの導通を遮断する動作について説明する。図４は、第１スイッチング素子２４をオフしたときの説明図であり、図５は、第１スイッチング素子２４のオフ時の出力端子２３ａでの出力電圧Ｖｏｕｔとドレイン電流Ｉｄとの経時変化を表す説明図である。まず、ＡＳＩＣ５０がスイッチオフの信号として第２スイッチング素子２８の第２ゲート２８Ｇに電圧を印加しないようにすると、第２ゲート２８Ｇの電位が第２ソース２８Ｓの電位に低下し、第２スイッチング素子２８がオフする。すると第１スイッチング素子２４の第１ゲート２４Ｇのグランドへの接続が解除され、第１ゲート２４Ｇが第１ソース２４Ｓの電位に近づく（図５のｔ３）。このとき、第１コンデンサ３１のＡＳＩＣ５０側の電位が低くなるため、第１スイッチング素子２４から第３スイッチング素子３４のエミッタ３４Ｅやベース３４Ｂ，第２抵抗３２を介して第１コンデンサ３１に電流が流れ、電荷を第１コンデンサ３１が蓄えると共に第３スイッチング素子３４がターンオンする。第３スイッチング素子３４がターンオンすると、第１ソース２４Ｓ側から第３スイッチング素子３４を介して第１ゲート２４Ｇ側に電流が流れる。そして、所定時間が経過すると、出力電圧Ｖｏｕｔ及びドレイン電流Ｉｄが最低値となりスイッチオフ状態となる（図５のｔ４）。このとき、電圧低下回路３０は、電流を第１ソース２４Ｓから第１コンデンサ３１側に引き込むと共に第１ゲート２４Ｇ側に電流を流すため、電圧低下回路３０がないもの（図５の点線及びｔ５参照）と比べて速やかに且つ安定した状態で出力電圧Ｖｏｕｔ及びドレイン電流Ｉｄが低下する。このように、入力端子２２ａと出力端子２３ａとの導通が遮断されるのである。

ここで、本実施形態の構成要素と本発明の構成要素との対応関係を明らかにする。本実施形態の第１ゲート２４Ｇが本発明の第１制御端子に相当し、第２ゲート２８Ｇが第２制御端子に相当し、駆動回路がＡＳＩＣ５０に相当し、整流素子がダイオード３６に相当する。

以上詳述した本実施形態のスイッチ装置２０によれば、第１スイッチング素子２４をオフする際にＡＳＩＣ５０が第２スイッチング素子２８をオフすると、第１スイッチング素子２４の入力端子２２ａ側（第１ソース２４Ｓ）と第２スイッチング素子２８のＡＳＩＣ５０側（第２ゲート２８Ｇ）とに接続された電圧低下回路３０が第１スイッチング素子２４の第１ソース２４Ｓ側から電流を引き込む。したがって、第１スイッチング素子２４のオフ時において第１スイッチング素子２４の出力電圧Ｖｏｕｔを速やかに低下することができる。このため、第１スイッチング素子２４の温度上昇を抑えることができるし、ひいては、オフ時の第１スイッチング素子２４の熱による損傷の発生を抑制することができる。また、熱容量の小さなＭＯＳＦＥＴを採用することが可能であるため、利用可能なＭＯＳＦＥＴの範囲を広げることができ、熱容量が小さなＭＯＳＦＥＴを採用した場合にはコストを低減させることができる。また、ＡＳＩＣ５０が第２スイッチング素子２８をオフすると、それに連動して電圧低下回路３０が第１スイッチング素子２４から電流を引き込むため、構成を簡略化することができる。

また、第１スイッチング素子２４としてＰチャネルのＭＯＳＦＥＴを利用することにより比較的小さな駆動電流でスイッチングを行うことができる。更に、第１スイッチング素子２４の第１ゲート２４Ｇを第１抵抗２６を介してグランドに接続することにより第１スイッチング素子２４をオンするため、比較的簡単に第１スイッチング素子２４をオンすることができるし、第１抵抗２６を介するため比較的小さな電流で第１スイッチング素子２４をオンすることができる。更にまた、電圧低下回路３０は、第１スイッチング素子２４から第３スイッチング素子３４のベース３４Ｂ及び第２抵抗３２を介して電流を第１コンデンサ３１に引き込むため、オフ時において安定した状態で第１スイッチング素子の電圧を低下することができるし、比較的簡単な構成で第１スイッチング素子２４から電流を引き込むことができる。また、第３スイッチング素子３４は、ＰＮＰトランジスタであり、ＡＳＩＣ５０が第２スイッチング素子２８をオフすると第１ソース２４Ｓから電流を引き込むと共にターンオンして第１ゲート２４Ｇ側に電流を供給し第１ゲート２４Ｇの電圧が上昇するため、第１スイッチング素子２４をオフしやすい。そして、電圧低下回路３０は、第１コンデンサ３１の電荷を入力端子２２ａ側へ供給可能なダイオード３６と、ダイオード３６と並列に接続された第３抵抗３８とを備えているため、第１コンデンサ３１に蓄積された電荷を入力端子２２ａ側へ確実に逃がすことができるし、第３抵抗３８によりダイオード３６を保護することができる。そしてまた、第１スイッチング素子２４の出力端子２３ａ側から第４抵抗４２を介して第１スイッチング素子２４の第１ゲート２４Ｇ側に接続された第２コンデンサを備えているため、第１スイッチング素子２４のオン時に流れる電流を抑えることにより第１スイッチング素子２４を保護することができる。そして更に、入力端子２２ａから入力し出力端子２３ａへ出力する電圧Ｖｉｎ、Ｖｏｕｔよりも低い電圧でスイッチ装置２０を駆動可能であるため、比較的安全にスイッチ装置２０を駆動することができる。また、第１抵抗２６や第３抵抗３８，第５抵抗４４など、スイッチ装置２０の駆動に関する抵抗が比較的大きな抵抗値を有し駆動時に流れる電流が小さいため、省電力化を一層図ることができる。

なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。

例えば、上述した実施形態では、第２スイッチング素子２８をＮチャネルのＭＯＳＦＥＴとしたが、バイアス抵抗を内蔵したＮＰＮトランジスタ、いわゆるデジタルトランジスタとしてもよい。こうしても、第１スイッチング素子２４のオフ時において第１スイッチング素子２４からの出力電圧を速やかに低下することができる。

上述した実施形態では、電圧低下回路３０の一端は、第２スイッチング素子２８のＡＳＩＣ５０側（第２ゲート２８Ｇ）に接続されているものとしたが、ここに接続されていないものとしてもよい。このとき、第１コンデンサ３１の一端には第１スイッチング素子２４のオン、オフに伴い電位が上昇、降下する回路を設ける。こうすれば、第１コンデンサ３１の電位を変化させる構成が必要となるが、第１スイッチング素子のオフ時において第１スイッチング素子の出力電圧を速やかに低下することはできる。

上述した実施形態では、電子機器の省電力用のロードスイッチとして構成されたスイッチ装置２０としたが、図６に示すように、この構成を備えたＤＣ−ＤＣコンバータ装置６０としてもよい。具体的には、第１スイッチング素子２４の出力端子側（第１ドレイン２４Ｄ側）と出力端子２３ａとに接続されたコイル６２と、出力端子２３ｂからコイル６２の第１スイッチング素子２４側に順方向に接続された第２ダイオード６１と、出力端子２３ｂからコイル６２の出力端子２３ａ側に接続された第３コンデンサ６４とを備えている。そして、ＤＣ−ＤＣコンバータ装置６０において、第１スイッチング素子２４のスイッチングを行うことにより入力端子２２ａに入力した入力電圧Ｖｉｎを変更して出力端子２３ａへ出力する。こうしても、第１スイッチング素子２４のオフ時において第１スイッチング素子２４からの出力電圧を速やかに低下することができる。特に、第１スイッチング素子２４の出力端子２３ａ側にコイル６２が接続されており、第１スイッチング素子２４のオフ時に出力電圧Ｖｏｕｔが低下しにくいため、本発明を適用する意義が高い。

スイッチ装置２０の構成の概略を示す構成図である。第１スイッチング素子２４をオンしたときの説明図である。オン時の出力電圧とドレイン電流との経時変化を表す説明図である。第１スイッチング素子２４をオフしたときの説明図である。オフ時の出力電圧とドレイン電流との経時変化を表す説明図である。ＤＣ−ＤＣコンバータ装置６０の構成の概要を示す構成図である。従来のスイッチ装置１２０の構成の概略を示す構成図である。

符号の説明

２０スイッチ装置、２２ａ，ｂ入力端子、２３ａ，ｂ出力端子、２４第１スイッチング素子、２６第１抵抗、２８第２スイッチング素子、３０電圧低下回路、３１第１コンデンサ、３２第２抵抗、３４第３スイッチング素子、３６ダイオード、３８第３抵抗、４０保護回路、４１第２コンデンサ、４２第４抵抗、４４第５抵抗、５０ＡＳＩＣ、６０ＤＣ−ＤＣコンバータ装置、６１第２ダイオード、６２コイル、６４第３コンデンサ。

Claims

入力端子と出力端子とに接続されスイッチングを司る第１制御端子を有し該入力端子から入力した電力をスイッチング可能な第１スイッチング素子と、
前記第１制御端子に接続されスイッチングを司る第２制御端子を有し該第１スイッチング素子のスイッチングを行う第２スイッチング素子と、
前記第２制御端子に接続され前記第２スイッチング素子のスイッチングを行う信号を出力する駆動回路と、
前記第１スイッチング素子の前記入力端子側に接続され前記第１スイッチング素子をオフする際に前記駆動回路が前記第２スイッチング素子をオフすると前記第１スイッチング素子から電流を引き込み可能である電圧低下回路と、
を備え、
前記電圧低下回路は、前記第２スイッチング素子の前記駆動回路側に接続されるか又は前記第１スイッチング素子のオン、オフに伴い電位が上昇、降下する回路に接続された第１コンデンサと、前記第１コンデンサに第２抵抗を介して接続され前記第１スイッチング素子の前記入力端子側から前記第１コンデンサに電流が流れると前記入力端子側から前記第１制御端子に電流を供給可能である第３スイッチング素子と、を備えている、
スイッチング装置。
前記第１スイッチング素子は、ＰチャネルのＭＯＳＦＥＴであり、ソースが前記入力端子側に接続され、ドレインが前記出力端子側に接続され、前記第１制御端子としてのゲートが前記第２のスイッチング素子側に接続されている、
請求項１に記載のスイッチング装置。
前記第２スイッチング素子は、前記第１制御端子に第１抵抗を介して接続され、前記第１制御端子を前記第１抵抗を介してグランドに接続させ前記第１制御端子の電位を下げることにより前記第１スイッチング素子をオンする、
請求項２に記載のスイッチング装置。
前記第３スイッチング素子は、ＰＮＰトランジスタであり、ベースが前記第１コンデンサ側に接続され、エミッタが前記入力端子側に接続され、コレクタが前記第１制御端子側に接続されている、
請求項１〜３のいずれかに記載のスイッチング装置。
前記電圧低下回路は、前記第２抵抗から前記入力端子側に順方向に接続され前記第１コンデンサの電荷を前記入力端子側へ供給可能な整流素子と、前記整流素子と並列に接続された第３抵抗と、を備えている、
請求項１〜４のいずれかに記載のスイッチング装置。
請求項１〜５のいずれかに記載のスイッチング装置であって、
前記第１スイッチング素子の前記出力端子側から第４抵抗を介して前記第１スイッチング素子の制御端子側に接続された第２コンデンサ、
を備えたスイッチング装置。