JP4483867B2 - 電源装置 - Google Patents

Description

この発明は、スイッチング電源装置、特に直流動作する高圧放電灯を点灯するためのスイッチング電源装置に関するものである。

従来、ＤＣ−ＤＣコンバータを基本回路としたスイッチング電源装置が存在し、その一用途として、高圧放電灯用の電源装置が各種考案されている。なお、以下の従来の電源装置の説明は、本発明の関わる部分のみを概略的に行い、詳細な部分は省略する。
図３は特許文献１に示すＤＣ−ＤＣコンバータからなる電源装置３０の回路図である。
特許文献１に記載の電源装置３０は、基本構成として、直流電源Ｖｉｎの一方端と出力端子Ｐｏの一方端との間に、スイッチング素子であるＭＯＳＦＥＴＱ１、共振用コイルＬ２、およびチョークコイルＬ１を直列接続しており、チョークコイルＬ１の共振用コイルＬ２側と、直流電源Ｖｉｎおよび出力端子Ｐｏの他方端との間に整流ダイオードＤ１を接続している。また、電源装置３０は、共振用コイルＬ２と整流ダイオードＤ１との直列回路に、コンデンサＣ５とスイッチング素子であるＭＯＳＦＥＴＱ２との直列回路を並列接続している。さらに、電源装置３０は、ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２とを同じにＯＮ状態にせず、所定のデッドタイムを挟んでＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２とを交互にＯＮ／ＯＦＦ制御する制御回路１１を備える。

このような電源装置３０は、該電源装置３０が組み込まれているセットからの電源動作制御信号により、動作状態と待機状態とが制御されることがある。そして、待機状態では、通常、ＭＯＳＦＥＴＱ１がＯＦＦ状態に制御され、ＭＯＳＦＥＴＱ２がＯＮ状態に制御された状態で、制御が停止している。

特開２００３−１８９６０２公報

ところが、従来の電源装置３０で待機状態において、ＭＯＳＦＥＴＱ１がショート状態で破損した場合に次に示す問題が発生する。

待機状態では、通常、ＭＯＳＦＥＴＱ２がＯＮ状態になっているため、コンデンサＣ５とＭＯＳＦＥＴＱ２との接続点が略グランド電位となっている。このため、前述のようにＭＯＳＦＥＴＱ１がショート状態すなわちＯＮ状態となると、図３に示す電源装置３０であれば、コンデンサＣ５に入力電圧Ｖｉｎが直接印加されてしまう。このコンデンサＣ５は設計上、大電圧が印加されないことを前提としており、通常は低耐圧のコンデンサが用いられている。したがって、入力電圧Ｖｉｎが直接印加されると、コンデンサＣ５が破損する可能性がある。

なお、このような破損の可能性がある素子の耐圧や許容電流等を上げれば、破損する可能性は減少するが、各素子が高価になるとともに、形状が大きくなってしまう。

したがって、この発明の目的は、従来と同様の信頼性を有する回路素子を用いて、待機状態でＭＯＳＦＥＴＱ１が破損した場合でも、装置を構成する他の各回路素子の破損を防止することができる電源装置を提供することにある。

この発明は、一端同士が接続された整流ダイオードおよびチョークコイルと、一端が共振用コイルを介して整流ダイオードおよびチョークコイルの接続点に接続された第１スイッチ素子と、該第１スイッチ素子に並列に接続された第１ダイオードと、共振用コイルおよび整流ダイオードからなる直列回路に並列接続された第１コンデンサおよび第２スイッチ素子からなる直列回路と、第２スイッチ素子に並列接続された第２ダイオードと、第１スイッチ素子、第２スイッチ素子、および整流ダイオードのそれぞれに並列接続された並列容量と、第１コンデンサに並列接続された、第１抵抗または第１抵抗と第３ダイオードとの直列回路と、第１スイッチ素子と第２スイッチ素子とを同時にＯＮ状態とならないように、交互にＯＮ／ＯＦＦ制御する制御手段と、を備え、動作待機状態で制御手段が前記第１スイッチ素子をＯＦＦ状態に、第２スイッチ素子をＯＮ状態に制御する信号を出力する電源装置において、入力される電源動作制御信号に基づいて、動作待機状態での第２スイッチ素子をＯＦＦ状態に制御するスイッチ手段を備えたことを特徴としている。

この構成では、第１スイッチ素子が待機状態でＯＮ状態になっても、第２スイッチ素子が待機状態で常時ＯＦＦ状態であるので、第１スイッチ素子を介して電源装置に入力される電流が第２スイッチ素子に流れず、第２スイッチ素子に直列接続された第１コンデンサにも入力電圧が印加されない。また、第１コンデンサに第１抵抗または第１抵抗と第３ダイオードとの直列回路にも電流は流れない。

また、この発明の電源装置のスイッチ手段は、第２スイッチ素子の制御端子と制御手段との接続点に一方端が接続する第４ダイオードと、エミッタが第４ダイオードの他方端に接続し、コレクタがグランドに接続し、待機制御時にＬｏｗ状態となり動作制御時にＨｉ状態となる電源動作制御信号がベースへ入力されるｐｎｐ型トランジスタと、を備えたことを特徴としている。

この構成では、具体的に、待機状態では、スイッチ手段のｐｎｐ型トランジスタのゲートにはＬｏｗ状態の電源動作制御信号が入力されているので、ｐｎｐ型トランジスタはＯＮ状態となり、第２スイッチ素子の制御端子がグランドに導通して、ＯＦＦ状態となる。一方、動作開始状態および動作状態では、Ｈｉ状態の電源動作制御信号が入力されるので、ｐｎｐ型トランジスタはＯＦＦ状態となり、第２スイッチ素子の制御端子には制御手段からの制御信号が入力される。これにより、第２スイッチ素子は、制御手段の制御信号に応じてＯＮ／ＯＦＦ制御される。

この発明によれば、待機状態で第２スイッチ素子が確実にＯＦＦ状態となるので、特に耐圧等の回路素子の信頼性を上げることなく、第１スイッチ素子がショート状態で破損しても電源装置の他の回路素子の破損を防止することができる。

第１の実施形態の電源装置１０の構成を示す回路図である。 第２の実施形態の電源装置２０の構成を示す回路図である。 従来の電源装置３０の回路図である。

本発明の第１の実施形態に係る電源装置について図１を参照して説明する。

図１は本実施形態の電源装置１０の構成を示す回路図である。

直流電源Ｖｉｎの正電極は、第１スイッチ素子であるＭＯＳＦＥＴＱ１のドレインに接続されており、直流電源Ｖｉｎの負電極は、グランドに接続されている。ＭＯＳＦＥＴＱ１のソースは、共振用コイルＬ２を介してチョークコイルＬ１の一方端に接続されている。チョークコイルＬ１の他方端は、出力端子Ｐｏの一方端に接続されている。出力端子Ｐｏの他方端は、電流検出用の抵抗器Ｒ１を介してグランドに接続されている。この出力端子Ｐｏの両端子間には、平滑コンデンサＣ１が接続されている。

整流ダイオードＤ１のカソードは、チョークコイルＬ１の一方端に接続されており、アノードはグランドに接続されている。共振用コイルＬ２と整流ダイオードＤ１との直列回路には、第１コンデンサであるコンデンサＣ５と第２スイッチ素子であるＭＯＳＦＥＴＱ２との直列回路が並列接続されている。

ＭＯＳＦＥＴＱ１のドレイン・ソース間には第１ダイオードであるダイオードＤ２が並列接続されており、ＭＯＳＦＥＴＱ２のドレイン・ソース間には第２ダイオードであるダイオードＤ３が並列接続されている。これらダイオードＤ２，Ｄ３は各ＭＯＳＦＥＴＱ１，Ｑ２のボディーダイオードである。

また、ＭＯＳＦＥＴＱ１のドレイン・ソース間にはコンデンサＣ２が並列接続されており、ＭＯＳＦＥＴＱ２のドレイン・ソース間にはコンデンサＣ３が並列接続されている。これらコンデンサＣ２，Ｃ３は、各ＭＯＳＦＥＴＱ１，Ｑ２のドレイン・ソース間接合容量、すなわち並列容量である。また、整流ダイオードＤ１のアノード・カソード間にはコンデンサＣ４が並列接続されている。このコンデンサＣ４は、整流ダイオードＤ１のアノード・カソード間接合容量すなわち並列容量である。

共振用コイルＬ２とダイオードＤ２との直列回路には、ダイオードＤ４が並列接続されており、ダイオードＤ４は、カソードがダイオードＤ２に接続されており、アノードが共振用コイルＬ２に接続されている。

ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２とを所定のデッドタイムを挟んで交互にＯＮ／ＯＦＦ制御する制御回路１１は、抵抗器Ｒ１の両端に接続するとともに出力端子Ｐｏの一方端（チョークコイルＬ１側）に入力端子が接続されるとともに、出力端子がＭＯＳＦＥＴＱ１ゲートとＭＯＳＦＥＴＱ２ゲートとに接続されている。

ＭＯＳＦＥＴＱ２のゲートは、制御回路１１に接続されるとともにスイッチ回路１に接続している。

スイッチ回路１は、ＭＯＳＦＥＴＱ２のゲートにアノードが接続する第４ダイオードであるダイオードＤ６と、このダイオードＤ６のカソードにエミッタが接続し、グランドにコレクタが接続し、電源動作制御信号がベースに入力されるｐｎｐ型トランジスタＱ３とを備える。なお、この電源動作制御信号は制御回路１１にも入力される。

このような電源装置１０では、待機時には、Ｌｏｗ状態の電源動作制御信号が入力される。電源動作制御信号がＬｏｗ状態であると、制御回路１１はＭＯＳＦＥＴＱ１をＯＦＦ状態にし、ＭＯＳＦＥＴＱ２をＯＮ状態とする制御信号を、ＭＯＳＦＥＴＱ１のゲートとＭＯＳＦＥＴＱ２のゲートとに与える。

一方、電源動作制御信号がＬｏｗ状態であると、スイッチ回路１のｐｎｐ型トランジスタＱ３はベースがＬｏｗ状態となる。このため、ｐｎｐ型トランジスタＱ３はＯＮ状態となり、エミッタ・コレクタ間が導通して、ＭＯＳＦＥＴＱ２のゲートがダイオードＤ６およびｐｎｐ型トランジスタＱ３を介してグランドに接続される。これにより、たとえ制御回路１１からＯＮ状態とする制御信号が入力されても、ＭＯＳＦＥＴＱ２のゲートは略グランド電位となり、ＭＯＳＦＥＴＱ２はＯＦＦ状態となる。すなわち、待機状態で、ＭＯＳＦＥＴＱ２のドレイン・ソース間は遮断される。この結果、前述の課題に記載したように、ＭＯＳＦＥＴＱ１はショート状態で破損しても、ＭＯＳＦＥＴＱ２には、電流は流れず破損を防止することができる。また、コンデンサＣ５に直流電源Ｖｉｎからの直流電圧が直接印加されることがなく、コンデンサＣ５の破損を防止することができる。

そして、このような電源装置１０では、動作時には、電源動作制御信号がＨｉ状態であるので、スイッチ回路１のｐｎｐ型トランジスタＱ３は、ベースがＨｉ状態となる。このため、ｐｎｐ型トランジスタＱ３はＯＦＦ状態となり、エミッタ・コレクタ間が遮断される。これにより、ＭＯＳＦＥＴＱ２のゲートがグランドから遮断され、制御回路１１からの制御信号に準じて、ＭＯＳＦＥＴＱ２のＯＮ／ＯＦＦ状態が制御される。この結果、電源装置１０はＰＷＭ制御される。

以上のように、本実施形態の構成を用いることで、信頼性の高い回路素子に変更することなく、待機時にＭＯＳＦＥＴＱ１（第１スイッチ素子）がショート状態で破損しても、他の回路素子の破損を防止することができる。

なお、スイッチ手段に用いるトランジスタとしては、その制御端子の前段に論理反転回路があれば、あるいは電源動作制御信号そのものの論理が反転していれば、ｎｐｎ型トランジスタを用いることもできる。

次に、第２の実施形態に係る電源装置について、図２を参照して説明する。
図２は本実施形態の電源装置２０の構成を示す回路図である。
本実施形態の電源装置は、第１の実施形態の電源装置のコンデンサＣ５に、第１抵抗である抵抗器Ｒ２と第３ダイオードであるダイオードＤ５とからなる直列回路が並列に接続された構造が追加されたものである。そして、ダイオードＤ５は、カソードがコンデンサＣ５のＭＯＳＦＥＴＱ２側に接続されており、アノードが抵抗Ｒ２を介して、コンデンサＣ５のＭＯＳＦＥＴＱ１側に接続されている。

このような構造の電源装置で本実施形態に示すスイッチ回路１が存在しない場合、待機状態にてＭＯＳＦＥＴＱ１がショート状態で破損すると、コンデンサＣ５に並列に接続された抵抗器Ｒ２とダイオードＤ５との直列回路に入力電圧Ｖｉｎが印加して、ＭＯＳＦＥＴＱ２に大きな直流電流が流れてしまう。ＭＯＳＦＥＴＱ２は、基本的に直流電流が流れないように設計されているので、許容電流が小さく、大きな直流電流が流れることにより破損してしまう可能性がある。さらに、抵抗器Ｒ２およびダイオードＤ５の破損が生じる可能性がある。

しかしながら、本実施形態の構成を用いることで、ＭＯＳＦＥＴＱ２の破損を防止するとともに、抵抗器Ｒ２やダイオードＤ５にも直流電流が流れないので、これらの回路素子の破損を防止することができる。

１−スイッチ回路
１０，２０，３０−電源装置
１１−制御回路

Claims (2)

1. 一端同士が接続された整流ダイオードおよびチョークコイルと、
   一端が共振用コイルを介して前記整流ダイオードおよびチョークコイルの接続点に接続された第１スイッチ素子と、
   該第１スイッチ素子に並列に接続された第１ダイオードと、
   前記共振用コイルおよび前記整流ダイオードからなる直列回路に並列接続された第１コンデンサおよび第２スイッチ素子からなる直列回路と、
   前記第２スイッチ素子に並列接続された第２ダイオードと、
   前記第１スイッチ素子、前記第２スイッチ素子、および前記整流ダイオードのそれぞれに並列接続された並列容量と、
   前記第１コンデンサに並列接続された、第１抵抗または第１抵抗と第３ダイオードとの直列回路と、
   前記第１スイッチ素子と前記第２スイッチ素子とを同時にＯＮ状態とならないように、交互にＯＮ／ＯＦＦ制御する制御手段と、を備え、
   動作待機状態で前記制御手段が前記第１スイッチ素子をＯＦＦ状態に、前記第２スイッチ素子をＯＮ状態に制御する信号を出力する電源装置において、
   入力される電源動作制御信号に基づいて、前記動作待機状態での前記第２スイッチ素子をＯＦＦ状態に制御するスイッチ手段を備えたことを特徴とする電源装置。
2. 前記スイッチ手段は、
   前記第２スイッチ素子の制御端子と前記制御手段との接続点に一方端が接続する第４ダイオードと、
   エミッタが前記第４ダイオードの他方端に接続し、コレクタがグランドに接続し、待機制御時にＬｏｗ状態となり動作制御時にＨｉ状態となる前記電源動作制御信号が、ベースに入力されるｐｎｐ型トランジスタと、
   を備える請求項１に記載の電源装置。

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