JP4855597B2 - アンドフェイル検出回路及び半導体メモリ試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ試験装置に関し、特に、半導体メモリ試験装置を構成するアンドフェイル検出回路に関する。
【０００２】
【従来の技術】
本発明の説明に先立ち、図３及び図４を参照して、従来の半導体メモリ試験装置について簡単に説明する。
まず、図３に、従来の半導体メモリ試験装置の概略構成図を示す。この半導体メモリ試験装置は、タイミング発生器１、パターン発生器２、波形整形器３、論理比較器５、ＳＲラッチ回路６及びアンドフェイル検出回路７ａを主要構成要素として備えている。
なお、この従来例では、通常の半導体メモリ試験装置が備えている遅延素子やフェイルメモリ等の構成要素の図示及び説明を省略する。
【０００３】
タイミング発生器１は、基準クロック信号及びストローブ信号を出力する。また、パターン発生器２の内部には、予め試験パターンがプログラムされている。そして、パターン発生器２は、この試験パターンにしたがって、アドレス信号、書込みデータ信号、制御信号及び期待値データ信号を基準クロック信号に同期して出力する。
【０００４】
さらに、波形整形器３は、アドレス信号、書込みデータ信号及び制御信号を試験に必要な波形に整形して被試験メモリ（以下、「ＤＵＴ」（Device Under Test）とも略記する。）４へ入力する。これにより、制御信号がライトイネーブル信号の場合、アドレス信号で指定されたアドレスへ、書込みデータ信号として入力されたデータが書き込まれる。また、制御信号がリードイネーブル信号の場合、アドレス信号で指定されたアドレスからデータが読み出され、読出データ信号として出力される。
【０００５】
この従来例では、試験の効率を向上させるため、複数のＤＵＴ４について同時に機能試験を実施する。以下、このような試験を「同測試験」とも称する。同測試験では、各被試験メモリに対して同一アドレスを指定し、同一書込みデータで書込み動作を行う。
【０００６】
また、各論理比較器５は、ビットごとに、ＤＵＴ４の読出データ信号と期待値データ信号とをストローブ信号が入力するタイミングで比較する。そして、不一致（フェイル）の場合、論理比較器５は、そのテストサイクルでフェイル信号を出力する。すなわちフェイル信号の値を「１」とする。
各論理比較器５から出力されたフェイル信号は、ＳＲラッチ回路６にそれぞれ保持される。したがって、試験中に一度でもフェイル信号が出力されれば、試験後にそのＤＵＴ４を不良品と判定することができる。
【０００７】
ところで、試験中に全てのＤＵＴ４について、フェイル信号が出力された場合、その時点で、全てのＤＵＴ４が不良品と判定されたことになる。したがって、それらＤＵＴ４については、それ以上機能試験を続行する必要はない。
【０００８】
そこで、従来例の半導体メモリ試験装置は、全てのＤＵＴ４についてフェイル信号が出力されたことを検出するアンドフェイル検出回路７を設けている。全てＳＲラッチ回路６にラッチされた値が「１」となった場合、アンドフェイル検出回路７はアンドフェイル信号を出力する。アンドフェイル信号が入力されたパターン発生器２は、パターン発生を停止する。
このような機能を実現させるため、図３に示すアンドフェイル検出回路７は論理積回路（ＡＮＤ回路）により構成されている。
【０００９】
このアンドフェイル検出回路７の機能により、不良と判定されたＤＵＴの試験を切り上げ、次のＤＵＴの試験へ移行することができる。これにより、一般的に実行時間の長いメモリ機能試験の実行時間を短縮し、メモリ機能試験の効率を向上させることができる。
なお、各ＳＲラッチ６に保持されているフェイル信号は、次のＤＵＴの試験開始時に、フェイルリセット信号によりクリアされる。
【００１０】
図３に示した従来例では、ＤＵＴ４の入出力データ幅が１ビットの場合を示している。このため、ＤＵＴ４ごとに一つずつ論理比較器５を割り付けて、ＤＵＴ４の良否を判定している。
【００１１】
ところで、半導体メモリによっては、入出力信号のデータ幅が、１ビット以外の値、例えば、４ビットや８ビットの値となっているものもある。このような、複数ビット分のデータ幅を有する半導体メモリの試験にあたっては、各ＤＵＴに、データ幅分の論理比較器を割り付ける必要がある。例えば、４ビットのデータ幅を有するＤＵＴを試験する場合は、一つのＤＵＴに四つの論理比較器を割り付ける必要がある。
【００１２】
そして、２ビット以上のデータ幅を有するＤＵＴの良否の判定にあたっては、そのＤＵＴに割り付けられた各論理比較器のうち一つでもフェイル信号を出力すれば、そのＤＵＴは不良品と判定される。例えば、４ビットのデータ幅を有するＤＵＴを試験する場合、そのＤＵＴに割り当てられた四つの論理比較器のうち、少なくとも一つの論理比較器がフェイル信号を出力すれば、そのＤＵＴは不良品と判定される。
【００１３】
すなわち、一つのＤＵＴに割り付けられた各論理比較器からそれぞれ出力されるフェイル信号の論理和をとった信号が、そのＤＵＴのフェイルを示すことになる。したがって、アンドフェイル検出回路の構成は、ＤＵＴのデータ幅によって異なることになる。
【００１４】
さらに、半導体メモリによっては、複数のデータ幅を有する。例えば、１ビット、４ビット及び８ビットのうちいずれのデータ幅でも選択可能な半導体メモリが存在する。このような、複数のデータ幅を有する半導体メモリを試験するためには、各データ幅にそれぞれ対応した回路構成を併せ持つアンドフェイル検出回路が必要となる。
【００１５】
ここで、図４に、論理比較ピンの総数が８ピン、すなわち、八つの論理比較回路５を備えた半導体メモリ試験装置における、アンドフェイル検出回路７ｂの構成例を示す。このアンドフェイル検出回路７ｂは、１ビット、４ビット及び８ビットのデータ幅を有するＤＵＴ４に対応している。
【００１６】
図４に示すように、このアンドフェイル検出回路７ｂは、８ビットモード用検出回路７１、４ビットモード用検出回路７２、１ビットモード用検出回路７３及びマルチプレクサ７０ａにより構成されている。
【００１７】
データ幅が８ビットの場合は、一つのＤＵＴ４に八つの論理比較回路５が割り付けられる。したがって、論理比較ピンが８ピンの場合、同時に一つだけのＤＵＴ４の試験が可能である。
【００１８】
そして、この一つのＤＵＴ４のフェイルを検出するため、８ビットモード用検出回路７１は、論理和回路（ＯＲ回路）７１１により構成されている。ＯＲ回路７１１には、各ＳＲラッチ回路６からそれぞれフェイル信号（ＦＡＩＬ１〜ＦＡＩＬ８）が入力される。そして、少なくとも一つのＳＲラッチ回路６からＯＲ回路７１１にフェイル信号が入力されると、アンドフェイル信号が出力される。すなわち、ＦＡＩＬ１〜ＦＡＩＬ８のうち少なくとも一つ信号の値が「Ｈ」（又は「１」）となると、８ビットモード用検出回路７１の出力信号の値が「Ｈ」になる。
なお、８ビットモードの場合は同測試験ではないが、ＯＲ回路７１１の出力も便宜的にアンドフェイル信号と称する。
【００１９】
また、データ幅が４ビットの場合は、一つのＤＵＴ４に四つの論理比較回路５が割り付けられる。したがって、論理比較ピンが８ピンの場合、二つのＤＵＴ４の同測試験が可能である。ここでは、第一ＤＵＴ４に上位４ピン（ＦＡＩＬ１〜ＦＡＩＬ４）を割り付け、第二ＤＵＴ４に下位４ピン（ＦＡＩＬ１〜ＦＡＩＬ４）を割り付ける。
【００２０】
そして、二つのＤＵＴ４のアンドフェイルを検出するため、４ビットモード用検出回路７２は、二つの論理和回路（ＯＲ回路）７２１及び７２２と一つの論理積回路（ＡＮＤ回路）７２３とにより構成されている。
【００２１】
第一ＯＲ回路７２１には、８ピンのうちの上位４ピンに対応するＳＲラッチ回路６からフェイル信号（ＦＡＩＬ１〜ＦＡＩＬ４）が入力される。そして、四つのうち少なくとも一つのＳＲラッチ回路６からフェイル信号が入力されると、第一ＯＲ回路７２１はフェイル信号を出力する。すなわち、ＦＡＩＬ１〜ＦＡＩＬ４のうち少なくとも一つ信号の値が「Ｈ」となると、第一ＯＲ回路７２１の出力信号の値が「Ｈ」になる。
【００２２】
また、同様に、第二ＯＲ回路７２２には、８ピンのうちの下位４ピンに対応するＳＲラッチ回路６からフェイル信号（ＦＡＩＬ５〜ＦＡＩＬ８）が入力される。そして、四つのうち少なくとも一つのＳＲラッチ回路６からフェイル信号が入力されると、第二ＯＲ回路７２２はフェイル信号を出力する。すなわち、ＦＡＩＬ５〜ＦＡＩＬ８のうち少なくとも一つ信号の値が「Ｈ」となると、第二ＯＲ回路７２２の出力信号の値が「Ｈ」になる。
【００２３】
そして、ＡＮＤ回路７２３は、第一及び第二ＯＲ回路７２１及び７２２の出力信号の値が同時に「Ｈ」になると、アンドフェイル信号を出力する。すなわち、第一及び第二ＤＵＴがともに不良品であることを検出する。
【００２４】
また、データ幅が１ビットの場合は、図３に示したように、一つのＤＵＴ４に一つの論理比較回路５が割り付けられる。したがって、論理比較ピンが８ピンの場合、八つのＤＵＴ４の同測試験が可能である。ここでは、第一〜第八ＤＵＴに、各ピン（ＦＡＩＬ１〜ＦＡＩＬ８）を一つずつ割り付ける
【００２５】
そして、八つのＤＵＴ４のアンドフェイルを検出するため、１ビットモード用検出回路７１は、論理積回路（ＡＮＤ回路）７３１により構成されている。ＡＮＤ回路７３１は、全ＳＲラッチ回路６からフェイル信号が入力されると、アンドフェイル信号を出力する。
なお、図３に示したアンドフェイル検出回路７は、この１ビットモード用検出回路７１のみでアンドフェイル検出回路を構成した場合に相当する。
【００２６】
また、マルチプレクサ７０ａには、８ビットモード用検出回路７１、４ビットモード用検出回路７２及び１ビットモード用検出回路７３からそれぞれ出力されたアンドフェイル信号が入力される。マルチプレクサ７０ａは、ビットモード選択信号により、これら三つの検出回路７１〜７３から入力されたアンドフェイル信号うち、いずれか一つの検出回路から入力されたアンドフェイル信号を選択して出力する。
【００２７】
ところで、同測試験の際には、一つ又は複数のＤＵＴを試験対象から除く場合がある。ここでは、図４のアンドフェイル検出回路７ｂの４ビットモード用検出回路７２において、第一ＤＵＴ４を試験対象から除く場合について説明する。
【００２８】
第一ＤＵＴ４を除外する場合、第一ＤＵＴに割り付けられたＦＡＩＬ１からＦＡＩＬ４の各ピンからの信号値をマスク信号により見かけ上「１」（又は「Ｈ」）に設定する。このマスク処理（論理比較禁止処理）により、ＦＡＩＬ１からＦＡＩＬ４の各ピンからの信号が、フェイル検出対象から除外される。その結果、ＡＮＤ回路７２３は、第二ＤＵＴ４について少なくとも一つのフェイル信号が出力されれば、アンドフェイル信号を出力することができる。
【００２９】
【発明が解決しようとする課題】
上述したように、従来のアンドフェイル検出回路は、複数のデータ幅（ビットモード）を有する半導体メモリを試験することができる。しかしながら、従来のアンドフェイル検出回路では、あらかじめデータ幅別（ビットモード別）に専用の回路をそれぞれ設けておく必要がある。図４に示したアンドフェイル検出回路７ｂでは、１、４及び８ビット以外のデータ幅、例えば、２ビットや５ビットのデータ幅には対応していない。したがって、設定されたデータ幅以外の半導体メモリを試験することは困難である。
このように、従来のアンドフェイル検出回路においては、ビットモード変更の自由度が低いという問題点があった。
【００３０】
また、対応できるデータ幅を増やすためには、各データ幅用の回路を増やす必要がある。例えば、２ビットのデータ幅の半導体メモリを試験するためには、図４に示したアンドフェイル検出回路７ｂの構成に加えて、２ビットモード専用の検出回路を新たに設けなければならない。その結果、回路が大規模化し、装置のコストが上昇してしまうという問題がある。
【００３１】
本発明は、上記の問題を解決すべくなされたものであり、回路規模の増大を抑制しつつ、多様なビットモードに対応可能なアンドフェイル検出回路及びそのアンドフェイル検出回路を備えた半導体メモリ装置の提供を目的とする。
【００３２】
【課題を解決するための手段】
上記目的の達成を図るため、本発明に係るアンドフェイル検出回路によれば、論理比較ピンが一定数ずつ割り付けられた複数の被試験メモリを同時に試験する際に、論理比較ピンごとに設けられた論理比較回路から、全ての被試験メモリについて少なくとも一つずつフェイル信号が出力されると、アンドフェイル信号を出力するアンドフェイル検出回路であって、
同時に試験される被試験メモリ数である同測数別に設けられた検出回路と、これら検出回路のうち、モード選択信号の示す同測数用の検出回路から入力されたアンドフェイル信号を選択して出力する選択部とを有し、
検出回路は、論理比較ピンの総数を同測数で除した商の値と同数の論理比較ピンがそれぞれ割り付けられた、当該同測数分のフェイル検出ユニットと、全てのフェイル検出ユニットからフェイル信号が出力されるとアンドフェイル信号を出力する第一論理積回路とを備え、
フェイル検出ユニットは、論理和回路を設けてあり、論理和回路は、割り付けられた論理比較ピンにそれぞれ対応する第一入力端子を有し、第一入力端子のうちフェイル検出対象から除外される論理比較ピンに対応する第一入力端子に、ピンマスク信号を反転させた反転マスク信号が入力され、反転マスク信号が非入力の第一入力端子のいずれかにフェイル信号が入力されるとフェイル信号を出力する構成としてある。
【００３３】
このように、本発明のアンドフェイル検出回路によれば、被試験メモリのデータ幅別ではなく、同測数別に検出回路を設けている。そして、各検出回路には、論理比較ピンの総数（Ｎ）を同測数（Ｍ）で除した商の数（ｎ）の論理比較ピンが割り付けられている。さらに、割り付けられた論理比較ピンのうち、任意の論理比較ピンをピンマスク信号によりフェイル検出対象から除外する。
なお、「Ｎ」、「Ｍ」及び「ｎ」は１以上の整数を表す。また、論理比較ピンの総数（Ｎ）は、同測数（Ｍ）の整数倍であることが望ましい。
【００３４】
これにより、本発明によれば、一つの検出器によって、１以上、上記商の数（ｎ）以下の範囲の任意のビットモード（データ幅）で被試験メモリを試験することができる。このため、データ幅別に個別の検出回路を設ける必要がない。したがって、本発明によれば、回路規模の増大を抑制しつつ、多様なビットモードに対応することができる。
また、検出回路の数を減らすことができるので、選択部の構成を小型化することができる。その結果、アンドフェイル検出回路の回路規模の小型化を図ることができる。
【００３５】
ところで、同測試験の際には、一つ又は複数のＤＵＴを試験対象から除く場合がある。従来のアンドフェイル検出回路においては、除外するＤＵＴに割り付けられた全ての論理比較ピンからの信号値をマスク信号により「１」（又は「Ｈ」）に設定していた。
【００３６】
ところが、本発明では、割り付けられた論理比較ピンのうち、論理比較ピンについて、信号値が「０」（又は「Ｌ」）の反転マスク信号が入力される。このため、従来と同様の方法ではＤＵＴを試験対象から除外することが困難である。
【００３７】
そこで、本発明によれば、フェイル検出ユニットは、論理和回路に加えて、第二論理積回路及び第三論理積回路を備え、第二論理積回路は、割り付けられた論理比較ピンにそれぞれ対応する第二入力端子を有し、全ての第二入力端子に、当該第二入力端子に対応する論理比較ピンをフェイル検出対象から除外することを示すピンマスク信号が入力されると当該フェイル検出ユニット全体をフェイル検出対象から除外することを示すデバイスマスク信号を出力し、第三論理積回路は、デバイスマスク信号及びモード選択信号が入力されるとデバイスマスク信号を出力し、論理和回路は、第一入力端子に加え、第三論理積回路から出力されたデバイスマスク信号が入力されるマスク用入力端子を有し、当該マスク用入力端子にデバイスマスク信号が入力されるとフェイル信号を出力する構成としてある。
【００３８】
これにより、あるＤＵＴに割り付けられた全ての論理比較ピンに対応する第二入力端子にピンマスク信号を入力すれば、デバイスマスク信号が出力されて、それら論理比較ピンが割り付けられるＤＵＴをフェイル検出対象から除外することができる。
なお、あるフェイル検出ユニットの第二論理積回路の全ての第二入力端子にピンマスク信号が入力されている場合には、同一フェイル検出ユニットの論理和回路の全ての第一入力端子に反転マスク信号が入力されている。
【００３９】
また、本発明によれば、全ての論理比較ピンが割り付けられたフェイル検出ユニットにより構成された一個同測用検出回路を設けた構成としてある。
【００４０】
これにより、二個以上の被試験メモリを同時に試験（同測）する場合だけでなく、一個の被試験メモリを試験する場合にも、多様なビットモードに対応することができる。すなわち、一個同測用検出回路には、全ての論理比較ピンが割り当てられているので、１以上、全論理比較ピン数以下の範囲の任意のデータ幅で被試験メモリを試験することができる。
【００４１】
また、本発明に係る半導体メモリ試験装置によれば、基準クロック信号及びストローブ信号を出力するタイミング発生器と、基準クロック信号に同期してアドレスデータ信号、書込みデータ信号及び期待値データ信号を出力するパターン発生器と、アドレスデータ信号、書込みデータ信号及び期待値データ信号を被試験デバイスに応じて整形し、論理比較ピンが一定数ずつ割り付けられた一つ又は複数の被試験メモリへ入力する波形整形器と、論理比較ピンごとに被試験メモリの読出しデータ信号と期待値データ信号とを比較し、不一致の場合にフェイル信号を出力する論理比較器と、全ての被試験メモリについて少なくとも一つずつフェイル信号が出力された場合に、アンドフェイル信号を出力するアンドフェイル検出回路とを有する半導体メモリ試験装置であって、
同測数を示すモード選択信号を出力するとともに、各論理比較ピンのうちフェイル検出対象から除外する論理比較ピンを示すピンマスク信号を出力する制御部を備え、
アンドフェイル検出回路は、同時に試験される被試験メモリ数である同測数別に設けられた検出回路と、検出回路のうち、モード選択信号の示す同測数用の検出回路から入力されたアンドフェイル信号を選択して出力する選択部とを有し、検出回路は、論理比較ピンの総数を同測数で除した商の値と同数の論理比較ピンがそれぞれ割り付けられた、当該同測数分のフェイル検出ユニットと、全てのフェイル検出ユニットからフェイル信号が出力されるとアンドフェイル信号を出力する第一論理積回路とを備え、
フェイル検出ユニットは、論理和回路を設けてあり、論理和回路は、割り付けられた論理比較ピンにそれぞれ対応する第一入力端子を有し、第一入力端子のうちフェイル検出対象から除外される論理比較ピンに対応する第一入力端子に、ピンマスク信号を反転させた反転マスク信号が入力され、反転マスク信号が非入力の第一入力端子のいずれかにフェイル信号が入力されるとフェイル信号を出力する構成としてある。
【００４２】
このように、本発明の半導体メモリ試験装置によれば、本発明に係るアンドフェイル検出回路を備えている。このため、制御部回路規模の増大を抑制しつつ、多様なビットモードに対応することができる。そして、制御部から出力されるピンマスク信号及びモード選択信号により、所望の同測数で、所望のデータ幅の被試験メモリについて、所望の同測数で試験を行うことができる。
【００４３】
【発明の実施の形態】
以下、図１及び図２を参照して、本発明のアンドフェイル検出回路及び半導体メモリ試験装置の実施の形態について併せて説明する。
【００４４】
まず、図１に、本実施形態の半導体メモリ試験装置の概略構成を示す。本実施形態の半導体メモリ試験装置は、タイミング発生器１、パターン発生器２、波形整形器３、論理比較器５、ＳＲラッチ回路６、アンドフェイル検出回路７及び制御部８を主要構成要素として備えている。
なお、本実施形態では、通常の半導体メモリ試験装置が備えている遅延素子やフェイルメモリ等の構成要素の図示及び説明を省略する。
【００４５】
タイミング発生器１は、基準クロック信号及びストローブ信号を出力する。また、パターン発生器２の内部には、予め試験パターンがプログラムされている。そして、パターン発生器２は、この試験パターンにしたがって、アドレス信号、書込みデータ信号、制御信号及び期待値データ信号を基準クロック信号に同期して出力する。
【００４６】
さらに、波形整形器３は、アドレス信号、書込みデータ信号及び制御信号を試験に必要な波形に整形して被試験メモリ（ＤＵＴ）４へ入力する。これにより、制御信号がライトイネーブル信号の場合、アドレス信号で指定されたアドレスへ、書込みデータ信号として入力されたデータが書き込まれる。また、制御信号がリードイネーブル信号の場合、アドレス信号で指定されたアドレスからデータが読み出され、読出データ信号として出力される。
【００４７】
ところで、図１に示した例では、試験の効率を向上させるため、二個のＤＵＴ４について同時に機能試験を行っている。二個同測試験を行う場合は、総数８ピンの論理比較ピン９のうち、上位４ピンを第一ＤＵＴ４に割り付け、残りの下位４ピンを第二ＤＵＴ４に割り付けている。
そして、同測試験では、各被試験メモリに対して同一アドレスを指定し、同一書込みデータで書込み動作を行う。
【００４８】
また、各論理比較器５は、ビットごとに、ＤＵＴ４の読出データ信号と期待値データ信号とをストローブ信号が入力するタイミングで比較する。したがって、本実施形態では、各ＤＵＴ４について、それぞれ最大四つの論理比較器５が比較を行う。
そして、比較結果が不一致（フェイル）の場合、論理比較器５は、そのアドレスサイクルでフェイル信号を出力する。すなわちフェイル信号の値を「１」とする。
【００４９】
各論理比較器５から出力されたフェイル信号は、ＳＲラッチ回路６にそれぞれ保持される。したがって、第一及び第二ＤＵＴの各々について、試験中に一度でもフェイル信号が出力されれば、試験後にそのＤＵＴ４を不良品と判定することができる。
【００５０】
ところで、試験中に全てのＤＵＴ４について、フェイル信号が出力された場合、その時点で、全てのＤＵＴ４が不良品と判定されたことになる。したがって、それらＤＵＴ４については、それ以上機能試験を続行する必要はない。
そこで、アンドフェイル検出回路は、第一及び第二ＤＵＴ４について少なくとも一つずつフェイル信号が出力された場合に、アンドフェイル信号を出力する。
【００５１】
アンドフェイル信号が入力されると、パターン発生器２はパターン発生を停止する。同測ＤＵＴの全てが不良と判定された試験を切り上げ、次のＤＵＴの試験へ移行することができる。これにより、一般的に実行時間の長いメモリ機能試験の実行時間を短縮し、メモリ機能試験の効率を向上させることができる。
なお、各ＳＲラッチ６に保持されているフェイル信号は、次のＤＵＴの試験開始時に、フェイルリセット信号によりクリアされる。
【００５２】
さらに、制御部８は、アンドフェイル検出回路７に対して、同測数を示すモード選択信号を出力する。例えば、図１に示すように二個同測試験を行う場合には、二個同測モードを指定するモード選択信号を出力する。
なお、制御部８からアンドフェイル検出回路７へ向かうマスク信号経路は、論理比較ピンの総数と同数設けられているが、図１では、マスク信号経路を一本だけ代表して示している。
【００５３】
ところで、図１に示す例では、一つのＤＵＴ４につき、四つの論理比較ピンを割り付けている。しかし、ＤＵＴ４のデータ幅は、４ビットとは限らない。例えば、ＤＵＴ４のデータ幅が３ビットの場合、割り付けられた四つの論理比較ピンのうち一つの論理比較ピンが余ることになる。その場合、アンドフェイル検出回路７において、余った論理比較ピンをフェイル検出対象から除外する必要がある。
【００５４】
そこで、制御部８は、各論理比較ピン９のうちフェイル検出対象から除外する論理比較ピンを示すピンマスク信号をアンドフェイル検出回路７へ出力する。
なお、ピンマスク信号は、各論理比較ピン９のうち、任意の本数のピンを選択することができる。これにより、割り付けられた論理比較ピンのうち、任意数のピンをフェイル検出対象とすることができる。
【００５５】
次に、図２を参照して、アンドフェイル検出回路７の構成について説明する。
アンドフェイル検出回路７は、選択部と、同測数別に設けられた検出回路とを備えている。
【００５６】
本実施形態では、選択部をマルチプレクサ７０により構成している。このマルチプレクサ７０は、制御部８から入力されたモード選択信号の示す同測数用の検出回路から入力されたアンドフェイル信号を選択して出力する。すなわち、モード選択信号が１個同測モードを示す場合、マルチプレクサ７０は、１個同測検出回路７４から入力されたアンドフェイル信号を選択して出力する。一方、モード選択信号が２個同測モードを示す場合、マルチプレクサ７０は、２個同測検出回路７５から入力されたアンドフェイル信号を選択して出力する。
【００５７】
また、本実施形態では、検出回路として、１個同測用検出回路７４と２個同測用検出回路７５を設けている。
先ず、２個同測用検出回路７５の構成について説明する。
２個同測用検出回路７５は、第一論理積回路（第一ＡＮＤ回路）７５７と、同測数と同数の二つのフェイル検出ユニット７５０ａ及び７５０ｂとにより構成されている。
第一ＡＮＤ回路７５７は、全てのフェイル検出ユニット７５０ａ及び７５０ｂからフェイル信号が出力されるとアンドフェイル信号を出力する。
【００５８】
また、各フェイル検出ユニット７５０ａ及び７５０ｂには、論理比較ピンの総数（Ｎ）を同測数（Ｍ）で除した商の値（ｎ）と同数の論理比較ピンがそれぞれ割り付けられている。本実施形態の二個同測用検出回路７５では、論理比較ピンの総数Ｎが８ピン、同測数Ｍが２ピンであるので、各フェイル検出ユニット７５０ａ及び７５０ｂにそれぞれ割り付けられる論理比較ピン数ｎは４ピンとなる。
【００５９】
すなわち、第一ＤＵＴ４のフェイルを検出するフェイル検出ユニット７５０ａには、全論理比較ピン（ＦＡＩＬ１〜ＦＡＩＬ８）のうち、上位４ピン（ＦＡＩＬ１〜ＦＡＩＬ４）が割り付けられている。また、第二ＤＵＴ４のフェイルを検出するフェイル検出ユニット７５０ｂには、全論理比較ピン（ＦＡＩＬ１〜ＦＡＩＬ８）のうち、下位４ピン（ＦＡＩＬ５〜ＦＡＩＬ８）が割り付けられている。
【００６０】
そして、第一及び第二フェイル検出ユニット７５０ａ及び７５０ｂは、それぞれ、第二論理積回路（第二ＡＮＤ回路）７５１、７５４と、第三論理積回路（第三ＡＮＤ回路）７５２、７５５と、論理和回路（ＯＲ回路）７５３、７５６とにより構成されている。
【００６１】
以下、第一フェイル検出ユニット７５０ａの構成について代表して説明する。第二フェイル検出回路７５０ｂの構成は、第一フェイル検出回路７５０ａの構成と同様であるので、その詳細な説明を省略する。
【００６２】
第二ＡＮＤ回路７５１は、割り付けられた論理比較ピンにそれぞれ対応する第二入力端子７５１ａを有している。すなわち、第二ＡＮＤ回路７５１は、ＦＡＩＬ１〜ＦＡＩＬ４の論理比較ピンにそれぞれ対応する四つの第二入力端子を有している。
そして、フェイル検出対象から除外される論理比較ピンに対応する第二入力端子には、制御部８からピンマスク信号が入力される。
【００６３】
また、第一フェイル検出ユニット７５０ａに対応する第一ＤＵＴ４そのものを試験対象から除外する場合は、制御部８から全ての第二入力端子７５１ａにピンマスク信号（ＳＣＭＡＳＬ Ｐ１〜Ｐ４）が入力される。この場合、第二ＡＮＤ回路７５１は、デバイスマスク信号を出力する。
なお、デバイスマスク信号は、当該フェイル検出ユニット全体をフェイル検出対象から除外することを示す。
【００６４】
また、第三ＡＮＤ回路７５２は、デバイスマスク信号及びモード選択信号が入力されるとデバイスマスク信号を出力する。すなわち、第三ＡＮＤ回路７５２は、二個同測モードが選択されている場合にのみ、デバイスマスク信号を出力する。
【００６５】
また、ＯＲ回路７５３は、割り付けられた論理比較ピンにそれぞれ対応する第一入力端子７５３ａを有する。
そして、フェイル検出対象から除外される論理比較ピン、すなわち、第一ＤＵＴ４に接続されていない余りの論理比較ピンに対応する第一入力端子には、制御部８から反転マスク信号が入力される。
【００６６】
反転マスク信号が入力された第一入力端子は、フェイル検出対象から除外される。すなわち、反転マスク信号により、任意の第一入力端子を除外することができる。これにより、割り付けられた四つの論理比較ピンのうち、１〜４の任意のピン数を使用することができる。その結果、２個同測用検出回路７５０ａだけで、１〜４ビットの四種類のビットモードに対応することができる。したがって、本実施形態によれば、回路規模の増大化を回避しつつ、多様なビットモードに対応することが可能となる。
【００６７】
また、２個同測用検出回路７５は、１ビットモードのＤＵＴも試験することができる。このため、本実施形態では、図３に示した１ビットモード用検出部７３を設ける必要がない。その結果、マルチプレクサ７０へ入力される信号数を二つに減らすことができる。これにより、本実施形態では、マルチプレクサ７０の回路規模を、従来例のマルチプレクサ７０ａの回路規模よりも小型化することができる。したがって、アンドフェイル検出回路の回路規模の小型化に寄与することができる。
【００６８】
なお、ＤＵＴのデータ幅が２ビットの場合、割り付けられた四つの論理比較ピンのうち、任意の２ピンを選択して除外することができる。例えば、連続的に論理比較ピンＦＡＩＬ３及びＦＡＩＬ４を除外してもよし、例えば離散的に論理比較ピンＦＡＩＬ１とＦＡＩ３を除外してもよい。
【００６９】
また、反転マスク信号は、ピンマスク信号を反転させた信号である。したがって、反転マスク信号の値は「０」（又は「Ｌ」）となる。このため、第一入力端子に反転マスク信号が入力されただけでは、論理和回路７５３からフェイル信号は出力されない。
【００７０】
しかし、ＯＲ回路７５３の全ての第一入力端子７５３ａに反転マスク信号が入力されるときには、第二ＡＮＤ回路７５１の全ての第二入力端子７５１ａにマスク信号が入力される。その結果、第二ＡＮＤ回路７５１からフェイル信号が出力され、さらに、第三ＡＮＤ回路７５２からデバイスマスク信号が出力される。そして、ＯＲ回路７５３のマスク用入力端子７５３ｂに、デバイスマスク信号が入力されると、ＯＲ回路７５３からフェイル信号が出力される。これにより、第一ＤＵＴ４を試験対象から除外することができる。
【００７１】
また、第一ＤＵＴ４が試験対象から除外されていない場合、反転マスク信号が非入力の第一入力端子のうち、少なくとも一つの第一入力端子にフェイル信号が入力されると、ＯＲ回路７５３からフェイル信号が出力される。
【００７２】
次に、１個同測用検出回路７４の構成について説明する。１個同測用検出回路７４の構成は、全ての論理比較ピンが割り付けられている点を除いては、上述した第一フェイル検出ユニット７５０ａと同じである。
ただし、一個同測用検出回路７４のＡＮＤ回路７４２は、制御部８より１個同測モードを示す同測モード選択信号が入力されている場合にのみ、デバイスマスク信号を出力する。
【００７３】
これにより、二個以上の被試験メモリを同測する場合だけでなく、一個の被試験メモリを試験する場合にも、多様なビットモードに対応することができる。すなわち、一個同測用検出回路７４には、１〜８ビットの８種類のデータ幅に対応することができる。例えば、１ビット、３ビット又は５ビットのデータ幅の被試験メモリに対応することができる。
【００７４】
上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。例えば、上述した実施の形態においては、１個同測用検出回路及び２個同測用検出回路を設けたアンドフェイル検出回路の例について説明したが、本発明では、同測数はこれに限定されない。例えば、４個同測用検出回路や８個同測用検出回路を設けてもよい。また、一個同測用検出回路を設けなくともよい。
【００７５】
また、上述した実施形態においては、論理比較ピンの総数を８ピンとした例について説明したが、本発明では、論理比較ピンの総数はこれに限定されない。例えば、論理比較ピンの総数を１２８ピンにしてもよい。この場合、例えば１個同測用検出回路だけで、１〜１２８ビットの１２８種類のデータ幅に対応することができる。また、例えば２個同測用検出回路ならば、一つの回路で１〜５６ビットの５６種類のデータ幅に対応することができる。したがって、論理比較ピンの総数が多くなる程、本発明における回路規模の増大を抑制する効果が顕著となる。
【００７６】
【発明の効果】
以上、詳細に説明したように、本発明によれば、被試験メモリのデータ幅別ではなく、同測数別に検出回路を設けている。そして、各検出回路は、論理比較ピンの総数（Ｎ）を同測数（Ｍ）で除した商の数（ｎ）以下の範囲の任意数の論理比較ピンをフェイル検出対象として試験を行うことができる。このため、データ幅別に個別の検出回路を設ける必要がない。したがって、本発明によれば、回路規模の増大を抑制しつつ、多様なビットモードに対応することができる。
【図面の簡単な説明】
【図１】実施形態の半導体メモリ試験装置の構成を説明するためのブロック図である。
【図２】実施形態のアンドフェイル検出回路の構成を説明するための回路図である。
【図３】従来の半導体メモリ試験装置の構成を説明するためのブロック図である。
【図４】従来のアンドフェイル検出回路の構成を説明するための回路図である。
【符号の説明】
１ タイミング発生器
２ パターン発生器
３ 波形整形器
４ 被測定メモリデバイス（ＤＵＴ）
５ 論理比較器
６ ラッチ回路
７、７ａ、７ｂ アンドフェイル検出回路
８ 制御部
７０、７０ａ マルチプレクサ
７１ ８ビットモード用検出回路
７２ ４ビットモード用検出回路
７３ １ビットモード用検出回路
７４ １個同測用検出回路
７５ ２個同測用検出回路
７５０ａ、７５０ｂ フェイル検出ユニット
７４１、７５１、７５４ 第二ＡＮＤ回路
７４２、７５２、７５５ 第三ＡＮＤ回路
７４３、７５３、７５６ ＯＲ回路
７５７ 第一ＡＮＤ回路

Claims (3)

1. 論理比較ピンが一定数ずつ割り付けられた複数の被試験メモリを同時に試験する際に、前記論理比較ピンごとに設けられた論理比較回路から、全ての前記被試験メモリについて少なくとも一つずつフェイル信号が出力されると、アンドフェイル信号を出力するアンドフェイル検出回路であって、
   同時に試験される被試験メモリ数である同測数別に設けられた検出回路と、
   前記検出回路のうち、モード選択信号の示す同測数用の検出回路から入力されたアンドフェイル信号を選択して出力する選択部とを有し、
   前記検出回路は、
   論理比較ピンの総数を同測数で除した商の値と同数の論理比較ピンがそれぞれ割り付けられた、当該同測数分のフェイル検出ユニットと、
   全ての前記フェイル検出ユニットからフェイル信号が出力されるとアンドフェイル信号を出力する第一論理積回路とを備え、
   前記フェイル検出ユニットは、論理和回路と、第二論理積回路及び第三論理積回路を設けてあり、
   前記論理和回路は、割り付けられた論理比較ピンにそれぞれ対応する第一入力端子を有し、前記第一入力端子のうちフェイル検出対象から除外される論理比較ピンに対応する第一入力端子に、ピンマスク信号を反転させた反転マスク信号が入力され、前記反転マスク信号が非入力の第一入力端子のいずれかにフェイル信号が入力されるとフェイル信号を出力し、
   前記第二論理積回路は、割り付けられた論理比較ピンにそれぞれ対応する第二入力端子を有し、全ての第二入力端子に、当該第二入力端子に対応する論理比較ピンをフェイル検出対象から除外することを示すピンマスク信号が入力されると当該フェイル検出ユニット全体をフェイル検出対象から除外することを示すデバイスマスク信号を出力し、
   前記第三論理積回路は、前記デバイスマスク信号及びモード選択信号が入力されると、デバイスマスク信号を出力し、
   前記論理和回路は、前記第一入力端子に加え、前記第三論理積回路から出力されたデバイスマスク信号が入力されるマスク用入力端子を有し、当該マスク用入力端子に前記デバイスマスク信号が入力されるとフェイル信号を出力する
   ことを特徴とするアンドフェイル検出回路。
2. 全ての論理比較ピンが割り付けられた前記フェイル検出ユニットにより構成された一個同測用検出回路を設けた
   ことを特徴とする請求項１記載のアンドフェイル検出回路。
3. 基準クロック信号及びストローブ信号を出力するタイミング発生器と、
   前記基準クロック信号に同期してアドレスデータ信号、書込みデータ信号及び期待値データ信号を出力するパターン発生器と、
   前記アドレスデータ信号、書込みデータ信号を被試験デバイスに応じて整形し、論理比較ピンが一定数ずつ割り付けられた一つ又は複数の被試験メモリへ入力する波形整形器と、
   前記論理比較ピンごとに前記被試験メモリの読出しデータ信号と前記期待値データ信号とを比較し、不一致の場合にフェイル信号を出力する論理比較器と、
   全ての前記被試験メモリについて少なくとも一つずつフェイル信号が出力された場合に、アンドフェイル信号を出力するアンドフェイル検出回路とを有する半導体メモリ試験装置であって、
   同測数を示すモード選択信号を出力するとともに、各論理比較ピンのうちフェイル検出対象から除外する論理比較ピンを示すピンマスク信号を出力する制御部を備え、
   前記アンドフェイル検出回路は、
   同時に試験される被試験メモリ数である同測数別に設けられた検出回路と、
   前記検出回路のうち、モード選択信号の示す同測数用の検出回路から入力されたアンドフェイル信号を選択して出力する選択部とを有し、
   前記検出回路は、
   論理比較ピンの総数を同測数で除した商の値と同数の論理比較ピンがそれぞれ割り付けられた、当該同測数分のフェイル検出ユニットと、
   全ての前記フェイル検出ユニットからフェイル信号が出力されるとアンドフェイル信号を出力する第一論理積回路とを備え、
   前記フェイル検出ユニットは、論理和回路と、第二論理積回路及び第三論理積回路を設けてあり、
   前記論理和回路は、割り付けられた論理比較ピンにそれぞれ対応する第一入力端子を有し、前記第一入力端子のうちフェイル検出対象から除外される論理比較ピンに対応する第一入力端子に、ピンマスク信号を反転させた反転マスク信号が入力され、前記反転マスク信号が非入力の第一入力端子のいずれかにフェイル信号が入力されるとフェイル信号を出力し、
   前記第二論理積回路は、割り付けられた論理比較ピンにそれぞれ対応する第二入力端子を有し、全ての第二入力端子に、当該第二入力端子に対応する論理比較ピンをフェイル検出対象から除外することを示すピンマスク信号が入力されると当該フェイル検出ユニット全体をフェイル検出対象から除外することを示すデバイスマスク信号を出力し、
   前記第三論理積回路は、前記デバイスマスク信号及びモード選択信号が入力されると、デバイスマスク信号を出力し、
   前記論理和回路は、前記第一入力端子に加え、前記第三論理積回路から出力されたデバイスマスク信号が入力されるマスク用入力端子を有し、当該マスク用入力端子に前記デバイスマスク信号が入力されるとフェイル信号を出力する
   ことを特徴とする半導体メモリ試験装置。

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