JP4845254B2 - 液晶表示装置およびその作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はアクティブマトリクス型の液晶表示装置に関し、特にＩＰＳ(In-Plane Switching)方式（＝横電界方式）のアクティブマトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）などの能動素子を用いたアクティブマトリクス型の液晶表示装置が知られている。アクティブマトリクス型の液晶表示装置は画素密度を高くすることが可能であり、小型軽量でしかも低消費電力であることから、ＣＲＴの代替品としてパーソナルコンピュータのモニタや液晶テレビなどの製品が開発されている。特に、ＴＦＴの活性層を結晶質珪素に代表される結晶質半導体膜で形成する技術は、画素部のスイッチ用ＴＦＴ（以下、画素ＴＦＴと記す）のみならず駆動回路を同一基板上に作り込むことを可能とし、液晶表示装置の小型軽量化に寄与する技術と位置付けられている。
【０００３】
液晶表示装置は一対の基板間に液晶を封入し、一方の基板の画素電極（個別電極）と他方の基板の対向電極（共通電極）との間に印加される基板面にほぼ垂直な電界により液晶分子を配向させている。しかし、このような液晶の駆動方法では基板面に対して垂直な方向なら見たときは正常な表示状態でも、斜めから見ると色調が変化し不鮮明になってしまうといった視野角が狭いという欠点があった。
【０００４】
この欠点を克服する方法としてＩＰＳ方式がある。この方式は画素電極と共通配線との両方を一方の基板に形成し電界を横方向に切り換えることに特徴があり、液晶分子が立ち上がることなく基板面にほぼ平行な方向に配向を制御している。この動作原理により視野角を広げることが可能となっている。
【０００５】
図５は従来のＩＰＳ方式のアクティブマトリクス型液晶表示装置の画素構造の一例を示す。図５において、３０１はゲート配線、３０２はＴＦＴの半導体膜、３０３は共通配線、３０４と３０８は信号配線（ソース配線）、３０５は画素電極、３０７は対向電極、３０６は保持容量部である。
【０００６】
しかし、この画素構造では対向電極３０７と信号配線３０４、３０８との間に隙間があり、信号配線３０４、３０８上を含めてこの隙間の部分では画像信号に従って液晶を駆動することができないので光漏れの問題が発生する。これを防止するためにこの部分に遮光膜を形成する必要があるが、その結果画素部の開口率が低下してしまう。図５で示すような画素構造では、開口率はせいぜい３０〜４０％程度を確保するのが限度であり、明るさを確保するためにはバックライトの輝度を高くする必要がある。しかし、バックライトの輝度を高くすることは消費電力の増加をもたらすのみでなく、バックライト自体の寿命を短くしてしまう懸念がある。
【０００７】
一方、ＴＦＴの電気的特性のひとつにオフ電流値がある。前記オフ電流値とは、ＴＦＴがオフ動作時に流れるドレイン電流値のことであり、消費電力を低く抑えるためにはオフ電流値は充分低いほうが望ましい。
【０００８】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を導入して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を導入した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン領域近傍の高電界が緩和されてホットキャリアの注入を防ぎ、劣化現象の防止に有効であることが知られている。
【０００９】
なお、ＧＯＬＤ構造は、ＬＡＴＩＤ（Large-tilt-angle implanted drain）構造、またはＩＴＬＤＤ（Inverse T LDD）構造等としても知られている。そして、例えば「Mutsuko Hatano, Hajime Akimoto and Takeshi Sakai, IEDM97 TECHNICAL DIGEST, p523-526, 1997」では、珪素で形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、極めて優れた信頼性が得られていることが確認されている。
【００１０】
【発明が解決しようとする課題】
ＩＰＳ方式のアクティブマトリクス型液晶表示装置は視野角を広げることができるが、開口率が低くなってしまうという欠点がある。本発明はこのような問題点を解決するための手段を提供し、ＩＰＳ方式のアクティブマトリクス型液晶表示装置の開口率を向上し、視野角が広く、かつ、鮮明で明るい画像表示を実現することを目的とする。
【００１１】
さらに、ＬＤＤ構造のＴＦＴやＧＯＬＤ構造のＴＦＴを作製しようとすると、その製造工程は複雑なものになってしまう。本発明は、ＴＦＴを用いて作製されるアクティブマトリクス型液晶表示装置に代表される半導体装置において、画素部のＴＦＴのオフ電流値を低減し、駆動回路部のＴＦＴの信頼性を向上させる（ホットキャリアによる劣化を防ぐ）事を出来るだけ少ないマスク数で実現することを目的とする。
【課題を解決するための手段】
画素部にＩＰＳ方式を用いたアクティブマトリクス型の液晶表示装置においてその開口率を向上させるために、一方の基板には半導体層と第２の配線と第３の配線と第５の配線とが形成され、第１の配線と前記第５の配線とは同一絶縁表面上に形成され、前記半導体層上に第１の絶縁膜が形成され、第２の配線と第３の配線とは前記第１の絶縁膜上に形成された第２の絶縁膜上に形成され、かつ、前記第２の配線と前記第３の配線とは、基板面と平行な電界が生じるように配置されていて、さらに、前記第１の配線と前記第３の配線とは第２の絶縁膜を介して重畳するように配置され、前記第１の配線と前記半導体層とは、第２の絶縁膜上に形成された第４の配線を介して接続していることを特徴としている。
【００１２】
または、画素部にＩＰＳ方式を用いたアクティブマトリクス型の液晶表示装置においてその開口率を向上させるために、一方の基板には半導体層と画素電極と共通配線とゲート配線とが形成され、信号配線と前記ゲート配線とは同一絶縁表面上に形成され、前記半導体層上に第１の絶縁膜が形成され、前記画素電極と前記共通電極とは前記第１の絶縁膜上に形成された第２の絶縁膜上に形成され、かつ、前記画素電極と前記共通配線とは、基板面と平行な電界が生じるように配置されていて、さらに、前記信号配線と前記共通電極とは前記第２の絶縁膜を介して重畳するように配置され、前記信号配線と前記半導体層とは、前記第２の絶縁膜上に形成された前記接続電極を介して接続していることを特徴としている。
【００１３】
または、画素部と駆動回路とが設けられた基板において、画素部には半導体膜と第１の絶縁膜上に形成されたゲート電極とを有するＴＦＴと、第２の絶縁膜を介してゲート配線と交差する共通配線と、第２の絶縁膜上に形成されていて画素部のＴＦＴに接続する画素電極と、共通配線の下方に形成され第２の絶縁膜を介して重畳するように配置された信号配線とを有し、画素部のＴＦＴは、ゲート配線と共通配線との交点に対応して設けられ、画素電極と共通配線とは基板面と平行な電界が生じるように配置され、信号配線と半導体膜とは第２の絶縁膜上に形成された接続電極を介して接続した構造を備えた構造を有することを特徴とする。さらに、カラーフィルターが形成される他方の基板には、画素部の各画素に対応した赤色、青色、緑色のカラーフィルター層と、画素部のＴＦＴと重畳するように設けられ、赤色カラーフィルター層から成る遮光膜、または赤色カラーフィルター層と青色カラーフィルター層とが積層された遮光膜とを有することを特徴としている。
【００１４】
また、上記課題を解決するために本発明の液晶表示装置の作製方法は、基板上に半導体層を形成する第１の工程と、前記半導体層上に第１の絶縁膜を形成する第２の工程と、第１の絶縁膜上にゲート電極と第１の配線を形成する第３の工程と、選択的にマスクを形成し、前記第１の絶縁膜を所望の形状にエッチングする第４の工程と、ゲート電極及び前記第１の配線上に第２の絶縁膜を形成する第５の工程と、前記第２の絶縁膜上に第２の配線と、前記第２の絶縁膜を介して前記第１の配線に重畳する第３の配線と、前記第３の配線と前記半導体層とを接続する第４の配線とを形成する第６の工程とを有することを特徴としている。
【００１５】
または、基板上に半導体層を形成する第１の工程と、前記半導体層上に第１の絶縁膜を形成する第２の工程と、前記第１の絶縁膜上にゲート電極と信号配線を形成する第３の工程と、選択的にマスクを形成し、前記第１の絶縁膜を所望の形状にエッチングする第４の工程と、前記ゲート電極及び前記信号配線上に第２の絶縁膜を形成する第５の工程と、前記第２の絶縁膜上に画素電極と、前記第２の絶縁膜を介して前記信号配線に重畳する共通配線と、前記共通配線と前記半導体層とを接続する接続電極とを形成する第６の工程とを有することを特徴としている。
【００１６】
或いは、一対の基板の一方の基板上に半導体層を形成する第１の工程と、前記半導体層上に第１の絶縁膜を形成する第２の工程と、前記第１の絶縁膜上にゲート電極と信号配線を形成する第３の工程と、選択的にマスクを形成し、前記第１の絶縁膜を所望の形状にエッチングする第４の工程と、前記ゲート電極及び前記信号配線上に第２の絶縁膜を形成する第５の工程と、前記第２の絶縁膜上に前記半導体層に接続する画素電極と、前記第２の絶縁膜を介して前記信号配線に重畳する共通配線と、前記共通配線と前記半導体層とを接続する接続電極とを形成する第６の工程と、一対の基板の他方の基板に、各画素に対応した赤色、青色、緑色のカラーフィルター層を形成する第７の工程と、少なくとも前記半導体層と重畳するように、赤色カラーフィルター層と青色カラーフィルター層とを積層して遮光膜を形成する第８の工程と、他方の基板のカラーフィルター層が形成された反対側の面に透光性導電膜を形成する第９の工程とを有することを特徴としている。
【００１７】
【発明の実施の形態】
[実施形態１]
ＩＰＳ方式のアクティブマトリクス型液晶表示装置の画素部はｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴから成る画素ＴＦＴ、画素電極及び保持容量、信号配線、共通配線などから構成される。本発明は特に信号配線と共通配線の形状に特徴がある。以下に本発明の画素部の構成を図１〜３を用いて説明する。
【００１８】
図１は画素部のほぼ一画素分を示し、基板上に半導体層１０１、１０２とゲート電極１０３、ゲート配線１０４、信号配線１０６が形成されている様子を示す。基板は無アルカリガラス基板や石英基板等が好ましく、その他にプラスチック基板を使用することができる。半導体層１０１はＴＦＴのチャネル形成領域やソース領域またはドレイン領域、ＬＤＤ領域等を形成し、半導体層１０２は保持容量を形成するために設ける。図示していないが、半導体層１０１、１０２上及び少なくとも画素部を形成する基板上には第１の絶縁膜（ゲート絶縁膜に相当する膜）が形成され、その上にゲート電極１０３が形成される。ゲート電極１０３はタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）から選ばれた元素または該元素を成分とする合金材料で形成する。または、結晶質珪素膜や前記元素のシリサイド膜を組み合わせて形成しても良い。
【００１９】
ゲート配線１０４、容量配線１０５はゲート電極と同じ材料で形成しても良いが、上記材料はシート抵抗値が１０Ω／□かそれ以上の値であり、画面サイズが４インチクラスかそれ以上の液晶表示装置を作製する場合には必ずしも適切でない。画面サイズの大型化に伴って配線の長さが増大し、配線抵抗の影響による信号の遅延時間（配線遅延）を無視することができなくなる。例えば、１３インチクラスでは対角線の長さが３４０mmとなり、１８インチクラスでは４６０mmとなる。従って、ゲート配線１０４や容量配線１０５はシート抵抗値を低くするアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする材料で形成することが望ましい。
【００２０】
ゲート配線１０４をゲート電極１０３と別な材料で形成する場合には、そのコンタクト部を図１で示すように半導体層１０１の外側に設ける。Ａｌはエレクトロマイグレーションなどでゲート絶縁膜中にしみ出すことがあるので、Ａｌで形成するゲート配線を直接ゲート絶縁膜に接する形で半導体層上に設けることは適切でない。ゲート電極とゲート配線のコンタクトはコンタクトホールを必要とせず、ゲート電極とゲート配線とを重ね合わせて形成する。また、信号配線１０６はゲート配線１０４と同時に形成する。
【００２１】
その後、層間絶縁膜（図示せず）を形成し、図２に示すように画素電極１１２、共通配線１１３、接続電極１１１を形成する。画素電極１１２は層間絶縁膜に設けたコンタクト部１０８で半導体層１０１と接続する。半導体層１０１のこの部分はｎ型またはｐ型の不純物元素が添加されたソースまたはドレインが形成されている領域である。画素電極１１２の一方の端は、コンタクト部１０９で半導体層１０２と接続している。
【００２２】
接続電極１１１は、信号配線１０６と半導体層１０１とをコンタクト部１１０、１０７を介して接続し、コンタクト部１１４で隣接する画素の信号配線と接続している。即ち、本発明の実施形態によれば、信号配線はゲート配線と同じ層上に形成され、その交差は層間絶縁膜上に形成された接続電極を用いて行っている。
【００２３】
図２に示すように、共通配線１１３は層間絶縁膜上に形成され、かつ、信号配線１０６上に重なるように形成する。このように、共通配線と信号配線を重ね合わせて形成することにより、透過型で形成されるＩＰＳ方式のアクティブマトリクス型液晶表示装置の画素部の開口率を向上させることが可能となる。
【００２４】
こうして、画素ＴＦＴ１１５と保持容量１１６が形成される。図２において画素ＴＦＴ１１５は一対のソースまたはドレイン間に二つのゲート電極が設けられたマルチゲートの構造を示しているが、ゲート電極の数に限定はなくシングルゲートの構造で形成しても良い。保持容量１１６は半導体膜１０２とゲート絶縁膜と同層の絶縁膜（図示せず）と容量配線１０５で形成される。図３は画素部の回路図を示し、点線１１７で囲まれた部分がほぼ一画素分に相当する。
【００２５】
画素電極の幅は基板面と平行な方向への電界の広がりを考慮して３μm以上であることが望ましい。また、画素電極と共通配線との間隔は１０〜２０μm、好ましくは１２〜１４μmとする。図１と２では本発明のＩＰＳ方式の基本的な画素構成を示したが、一画素のサイズや画像の視認性を考慮して画素電極と共通配線を櫛形に形成しても良い。
【００２６】
図１７はその一例を示し、画素ＴＦＴ１０１５、保持容量１０１６、画素電極１０１２、共通電極１０１３が設けられている。画素ＴＦＴ１０１５は半導体層１００１、ゲート電極１００３などから構成され、コンタクト部１００８で画素電極１０１２と接続している。信号配線１００６はコンタクト部１０１０で接続配線１０１１と接続し、接続配線１０１１はコンタクト部１００７で半導体層１００１と、コンタクト部１０１４で隣接する画素の信号配線と接続している。共通配線１０１３と層間絶縁膜を介して信号配線１００６と重なるように設けられ、くの字型の角度は１２０〜１６０度、好ましくは１５０度で形成する。
【００２７】
図２または図１７で示す画素構造は信号配線と共通配線とを層間絶縁膜を介して重畳させて設けることにより、これらの配線部分を覆う遮光膜を必ずしも必要としないで済む。従って、透過型の液晶表示装置において透過光が遮られる面積を減少させることができ、開口率を５０〜６０％と向上させることができる。その結果、従来のＩＰＳ方式の液晶表示装置と比較してバックライトが消費する電力化を低減させることができる。
【００２８】
[実施形態２]
ＩＰＳ方式では白色調を含めた視野角を広げる方法としてくの字型の電極構造が知られている。図４は実施形態１で説明した本発明の画素構造でくの字型の電極構造を採用した例を示す。画素は画素ＴＦＴ２１５、保持容量２１６、画素電極２１２、共通電極２１３が設けられている。画素ＴＦＴ２１５は層２０１、ゲート電極２０３などから構成され、コンタクト部２０８で画素電極２１２と接続している。信号配線２０６はコンタクト部２１０で接続配線２１１と接続し、接続配線２１１はコンタクト部２０７で半導体層２０１と、コンタクト部２１４で隣接する画素の信号配線と接続している。共通配線２１３と層間絶縁膜を介して信号配線２０６と重なるように設けられ、くの字型の角度は１２０〜１６０度、好ましくは１５０度で形成する。くの字型の電極構造を採用すると、視野角がさらに広がり、基板面と垂直な方向はもとより、６０〜５０度程度傾けた角度から見ても色調の変化がなく、コントラストの低下も少なくすることができる。
【００２９】
[実施形態３]
図１８（Ａ）はＩＰＳ方式の画素構造の他の一例を示す。画素は画素ＴＦＴ１１１５、保持容量１１１６、画素電極１１１２、共通電極１１１３が設けられている。画素ＴＦＴ１１１５は半導体層１１０１、ゲート電極１１０３などから構成され、コンタクト部１１０８で画素電極１１１２と接続している。信号配線１１０６はコンタクト部１１１０で接続配線１１１１と接続し、接続配線１１１１はコンタクト部１１０７で半導体層１１０１と、コンタクト部１１１４で隣接する画素の信号配線と接続している。共通配線１１１３と層間絶縁膜を介して信号配線１０６と重なるように設けられている。このような画素の回路図を図１８（Ｂ）に示す。
【００３０】
保持容量１１１６を形成する半導体膜１１０２はボロンに代表されるｐ型の不純物元素が添加されて一方の電極を形成し、ゲート絶縁膜と同じ層で形成された絶縁膜を介して隣接する画素のゲート配線１１０５を他方の電極としている。半導体膜１１０２をｐ型の導電型とするのは、ゲート配線１１０５がＬｏｗレベルのときにＯＮ状態とするためである。
【００３１】
図１８（Ａ）のような画素構造とすると容量配線を省略することが可能となり、画素部及び駆動回路を含めた回路構成を簡略化することができると共に、開口率をさらに向上させることができる。
【００３２】
【実施例】
[実施例１]
本実施例ではＩＰＳ方式の画素構造で形成した画素部と、画素部の周辺に設ける駆動回路のＴＦＴを同時に作製する方法について図２および図６〜図８を用いて、詳細に説明する。
【００３３】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板３１０を用いる。なお、基板３１０としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００３４】
次いで、基板３１０上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜３１１を形成する。本実施例では下地膜３１１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜３１１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜３１１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜３１１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜３１１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜３１１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜４０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００３５】
次いで、下地膜上に半導体層４０２〜４０６を形成する。半導体層４０２〜４０６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層４０２〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した後、脱水素化（５００℃、１時間）を行ない、レーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層４０２〜４０６を形成した。
【００３６】
レーザ結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＶＯ4レーザ等を用いることができる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜８００mJ/cm2(代表的には３００〜７００mJ/cm2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜７００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行なえばよい。
【００３７】
また、熱結晶化法で結晶質半導体膜を作製する場合には、ファーネスアニール炉を用いる熱アニール法や、ラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００３８】
また、半導体層４０２〜４０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行なってもよい。
【００３９】
次いで、半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００４０】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００４１】
次いで、図６（Ａ）に示すように、ゲート絶縁膜４０７上に膜厚２０〜１００ｎｍの第１の導電膜４０８と、膜厚１００〜４００ｎｍの第２の導電膜４０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜４０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜４０９を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００４２】
なお、本実施例では、第１の導電膜４０８をＴａＮ、第２の導電膜４０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００４３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク４１０〜４１６を形成し、電極及び配線を形成するための第１のエッチング処理を行なう。第１のエッチング処理では第１及び第２のエッチング条件で行なう。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００４４】
この後、レジストからなるマスク４１０〜４１６を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００４５】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１７〜４２３（第１の導電層４１７ａ〜４２３ａと第２の導電層４１７ｂ〜４２３ｂ）を形成する。３１３はゲート絶縁膜であり、第１の形状の導電層４１７〜４２３で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００４６】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図６（Ｃ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行なえば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15／ｃｍ2とし、加速電圧を６０〜１００ｋｅＶとして行なう。本実施例ではドーズ量を１．５×１０15／ｃｍ2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層４１７〜４２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の高濃度不純物領域３１６〜３２１が形成される。第１の高濃度不純物領域３１６〜３２１には１×１０20〜１×１０21／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００４７】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行なう。ここでは、エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層４２９ｂ〜４３５ｂを形成する。一方、第１の導電層４１７ａ〜４２３ａは、ほとんどエッチングされず、第２の形状の導電層４２９〜４３５を形成する。
【００４８】
次いで、レジストからなるマスクを除去せずに、図７（Ａ）に示すように、第２のドーピング処理を行なう。この場合、第１のドーピング処理よりもドーズ量を下げて、７０〜１２０ｋｅＶの高い加速電圧で、ｎ型を付与する不純物元素を導入する。本実施例ではドーズ量を１．５×１０14／ｃｍ2とし、加速電圧を９０ｋｅＶとして行ない、図６（Ｃ）で形成された第１の高濃度不純物領域３１６〜３２１より内側の半導体層に新たな不純物領域を形成する。第２のドーピング処理は第２の形状の導電層４２８〜４３３をマスクとして用い、第２の導電層４２９ｂ〜４３５ｂの下方における半導体層にも不純物元素が導入され、新たに第２の高濃度不純物領域４２４ａ〜４２８ａおよび低濃度不純物領域４２４ｂ〜４２７ｂが形成される。
【００４９】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク４３６ａおよび４３６ｂを形成して、図７（Ｂ）に示すように、第３のエッチング処理を行なう。エッチング用ガスにＳＦ6およびＣｌ2とを用い、ガス流量比を５０／１０（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、約３０秒のエッチング処理を行なう。基板側（資料ステージ）には１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的には不の自己バイアス電圧を印加する。こうして、前記大３のエッチング処理により、ｐチャネル型ＴＦＴおよび画素部のＴＦＴ（画素ＴＦＴ）のＴａＮ膜をエッチングして、第３の形状の導電層４３７〜４４１を形成する。
【００５０】
次いで、レジストからなるマスクを除去した後、第２の形状の導電層４２９、４３１および第３の形状の導電層４３７〜４４１をマスクとして用い、ゲート絶縁膜３１３を選択的に除去して絶縁層４４２ａ〜４４２ｇを形成する。（図７（Ｃ））
【００５１】
次いで、新たにレジストからなるマスク４４５ａ〜４４５ｃを形成して第３のドーピング処理を行なう。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域４４６、４４７を形成する。第２の導電層４３７ａ、４４１ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域４４６、４４７はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。（図８（Ａ））この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク４４５ａ〜４４５ｃで覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域４４６、４４７にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、不純物元素（ボロン）を添加しやすい利点を有している。
【００５２】
以上までの工程で、それぞれの半導体層に不純物領域が形成される。
【００５３】
次いで、レジストからなるマスク４４５ａ〜４４５ｃを除去して第１の層間絶縁膜４６１を形成する。この第１の層間絶縁膜４６１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成した。もちろん、第１の層間絶縁膜４６１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００５４】
次いで、図８（Ｂ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行なう。この活性化工程はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００５５】
なお、結晶化の際に触媒として金属元素を使用した場合、上記活性化処理と同時に、高濃度のリンを含む不純物領域４２４ａ、４２６ａ、４２７ａ、４４６ａ、４４７が結晶化する。そのため、前記不純物領域に前記金属元素がゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００５６】
また、第１の層間絶縁膜を形成する前に活性化処理を行なっても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行なうことが好ましい。
【００５７】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行なう。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行なっても良い。
【００５８】
また、活性化処理としてレーザアニール法を用いる場合には、上記水素化を行った後、エキシマレーザやＹＡＧレーザ等のレーザビームを照射することが望ましい。
【００５９】
次いで、第１の層間絶縁膜４６１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜４６２を形成する。本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成したが、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、表面に凸凹が形成されるものを用いた。
【００６０】
本実施例では、鏡面反射を防ぐため、表面に凸凹が形成される第２の層間絶縁膜を形成することによって画素電極の表面に凸凹を形成した。また、画素電極の表面に凹凸を持たせて光散乱性を図るため、画素電極の下方の領域に凸部を形成してもよい。その場合、凸部の形成は、ＴＦＴの形成と同じフォトマスクで行なうことができるため、工程数の増加なく形成することができる。なお、この凸部は配線及びＴＦＴ部以外の画素部領域の基板上に適宜設ければよい。こうして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。
【００６１】
また、第２の層間絶縁膜４６２として表面が平坦化する膜を用いてもよい。その場合は、画素電極を形成した後、公知のサンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが好ましい。
【００６２】
そして、駆動回路５０６において、各不純物領域とそれぞれ電気的に接続する配線４６３〜４６７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００６３】
また、画素部５０７においては、画素電極４７０、４７１、接続電極４６９、共通配線４６８を形成する。（図８（Ｃ））この接続電極４６９によりソース配線（４３８ｂと４３８ａの積層）は、画素ＴＦＴと電気的な接続が形成される。また、画素電極は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに画素電極の他方では保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【００６４】
以上の様にして、ｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２からなるＣＭＯＳ回路、及びｎチャネル型ＴＦＴ５０３を有する駆動回路５０６と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部５０７を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【００６５】
駆動回路５０６のｎチャネル型ＴＦＴ５０１はチャネル形成領域４２３ｃ、ゲート電極の一部を構成する第１の導電層４２８ａと重なる低濃度不純物領域４２３ｂ（ＧＯＬＤ領域）、とソース領域またはドレイン領域として機能する高濃度不純物領域４２３ａを有している。このｎチャネル型ＴＦＴ５０１と電極４６６で接続してＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ５０２にはチャネル形成領域４４６ｄ、ゲート電極の外側に形成される不純物領域４４６ｂ、４４６ｃ、ソース領域またはドレイン領域として機能する高濃度不純物領域４４６ａを有している。また、ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４２５ｃ、ゲート電極の一部を構成する第１の導電層４３０ａと重なる低濃度不純物領域４２５ｂ（ＧＯＬＤ領域）、とソース領域またはドレイン領域として機能する高濃度不純物領域４２５ａを有している。
【００６６】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４２７ｃ、ゲート電極の外側に形成される低濃度不純物領域４２７ｂ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４２７ａを有している。また、保持容量５０５の一方の電極として機能する半導体層４２８ｂには、それぞれｐ型を付与する不純物元素が添加されている。保持容量５０５は、絶縁膜４４２ｇを誘電体として、電極（４４１ａと４４１ｂの積層）と、半導体層とで形成している。
【００６７】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【００６８】
また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図２に示す。なお、図８（Ｃ）中の鎖線Ａ−Ａ’は図２中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００６９】
このように、本発明のＩＰＳ方式の画素構造を有するアクティブマトリクス基板は、信号配線と共通電極を異なる層で形成し、図２で示すような画素構造とすることにより開口率を向上させることができる。また、ゲート配線を低抵抗導電材料で形成することにより、配線抵抗を十分低減でき、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。また、画素部の電極の構成は実施形態１乃至実施形態３のいずれの形態も適用することができる。
【００７０】
[実施例２]
本実施例では実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【００７１】
図９はアクティブマトリクス基板と対向基板５６９とを貼り合わせた状態を示している。最初に、図８の状態のアクティブマトリクス基板上に配向膜５６７を形成しラビング処理を行なう。対向基板５６９にはカラーフィルター層５７０、５７１、オーバーコート層５７３、配向膜５７４を形成する。カラーフィルター層はＴＦＴの上方で赤色のカラーフィルター層５７０と青色のカラーフィルター層５７１とを重ねて形成し遮光膜を兼ねる構成とする。また、接続電極に合わせて赤色のカラーフィルター層５７０、青色のカラーフィルター層５７１、緑色のカラーフィルター層５７２とを重ね合わせてスペーサを形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので１〜３μmの厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの高さはオーバーコート層の厚さ１〜４μmを考慮することにより２〜７μm、好ましくは４〜６μmとすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバーコート層は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。スペーサの配置は任意に決定すれば良いが、例えば図９で示すように接続配線上にその位置を合わせて形成すると良い。その後、アクティブマトリクス基板と対向基板とを貼り合わせる。
【００７２】
図１２はアクティブマトリクス基板と対向基板とを貼り合わせる様子を模式的に示す。アクティブマトリクス基板６５０は、画素部６５３、走査線側駆動回路６５２、信号配線側駆動回路６５１、外部入力端子６５４、外部入力端子から各回路の入力部までを接続する配線６５９などが形成されている。対向基板６５５にはアクティブマトリクス基板６５０の画素部及び駆動回路が形成されている領域に対応してカラーフィルター層６５６が形成されている。このようなアクティブマトリクス基板６５０と対向基板６５５とはシール材６５７を介して貼り合わせ、液晶を注入してシール材６５７の内側に液晶層６５８を設ける。さらに、アクティブマトリクス基板６５０の外部入力端子６５４にはＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）６６０を貼り付ける。ＦＰＣ６６０の接着強度を高めるために補強板６５９を設けても良い。
【００７３】
図９の画素部におけるＡ−Ａ'の切断線は図２で示す画素部の上面図のＡ−Ａ'線に対応している。画素ＴＦＴの上面には対向基板側に赤色のカラーフィルターと青色のカラーフィルターとが積層して形成されこれを遮光膜として用いている。
【００７４】
図１１はこのようにして作製されたアクティブマトリクス基板を正面から見た図を示す。図１１（Ａ）で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子７１２、外部入力端子７１２と各回路の入力部までを接続する配線７１４などが形成されたアクティブマトリクス基板７１０と、カラーフィルターなどが形成された対向基板７１１とがシール材７１３を介して貼り合わされている。
【００７５】
走査線側駆動回路７１６と信号配線側駆動回路７１５の上面には対向基板側に赤色カラーフィルターまたは赤色と青色のカラーフィルターを積層させた遮光膜７１８が形成されている。また、画素部７１７上の対向基板側に形成されたカラーフィルター７１９は赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色のカラーフィルター層が各画素に対応して設けられている。その画素の一部を拡大した模式図を図１１（Ｂ）に示す。実際の表示に際しては、赤色（Ｒ）カラーフィルター層７０１、緑色（Ｇ）カラーフィルター層７０２、青色（Ｂ）カラーフィルター層７０３の３色で一画素を形成するが、これら各色のカラーフィルターの配列は任意なものとする。各画素のＴＦＴが形成されている領域７０５、柱状スペーサ７０６が形成される領域には遮光膜７０４として、赤色（Ｒ）カラーフィルター、または赤色（Ｒ）カラーフィルター層と青色（Ｂ）カラーフィルター層とを積層して形成している。
【００７６】
図１１（Ｂ）で示す画素上に引いたＢ−Ｂ'線に対応する断面図を図１０で示す。赤（Ｒ）画素６２６、青（Ｂ）画素６２７、緑（Ｇ）画素６２８が形成されている。アクティブマトリクス基板側では基板６０１上に下地膜６０２、ゲート絶縁膜６０３、信号配線６０４〜６０７、層間絶縁膜６０９、画素電極６１１、６１３、６１５、共通配線６１０、６１２、６１４、６１６、配向膜６１４が形成されている。対向基板６１７側には、赤色（Ｒ）カラーフィルター６１８、青色（Ｂ）カラーフィルター６１９、緑色（Ｇ）カラーフィルター６２０が順次形成されその上にオーバーコート層６２１、配向膜６２２が形成されている。そして、その間に液晶層６２３が形成されている。隣接する画素間は、信号配線と共通配線が重畳して形成され、遮光部６２５を形成している。
【００７７】
図１３は外部入力端子部の構成を示す図である。外部入力端子はアクティブマトリクス基板側に形成され、層間容量や配線抵抗を低減し、断線による不良を防止するために層間絶縁膜７５０を介して共通配線７５２を形成する。外部入力端子にはベース樹脂７５３と配線７５４から成るＦＰＣが異方性導電性樹脂７５５で貼り合わされている。さらに補強板７５６で機械的強度を高めている。
【００７８】
以上のようにして作製されるＩＰＳ方式を用いたアクティブマトリクス型の液晶表示装置は各種電子機器の表示装置として用いることができる。
【００７９】
[実施例３]
本実施例では、アクティブマトリクス基板のＴＦＴ構造が異なる他の例を図１５および図１６を用いて説明する。
【００８０】
図１５に示すアクティブマトリクス基板は、ｎチャネル型ＴＦＴ８０１とｐチャネル型ＴＦＴ８０２を有するＣＭＯＳ回路部とｎチャネル型ＴＦＴ８０３から成るサンプリング回路とを有する駆動回路８０６と、画素ＴＦＴ８０４と保持容量８０５を有する画素部８０７とが形成されている。駆動回路８０６のＣＭＯＳ回路のＴＦＴはシフトレジスタ回路やバッファ回路などを形成し、サンプリング回路のＴＦＴは基本的にはアナログスイッチで形成する。
【００８１】
これらのＴＦＴは基板８０８に少なくとも画素部のゲート配線８４９と、容量配線８１０を形成したのち、下地膜８０９を形成し、前記下地膜上の半導体層にチャネル形成領域やソース領域、ドレイン領域及びＬＤＤ領域などを設けて形成する。下地膜や半導体層は実施例１と同様にして形成する。ゲート絶縁膜８１１上に形成するゲート電極８１２〜８１５は端部がテーパー形状となるように形成することに特徴があり、この部分を利用してＬＤＤ領域を形成している。このようなテーパー形状は実施例１と同様に、ＩＣＰエッチング装置を用いたＷ膜の異方性エッチング技術により形成することができる。
【００８２】
テーパー形状の部分を利用して形成されるＬＤＤ領域はｎチャネル型ＴＦＴの信頼性を向上させるために設け、これによりホットキャリア効果によるオン電流の劣化を防止する。このＬＤＤ領域はイオンドープ法により当該不純物元素のイオンを電界で加速して、ゲート電極の端部及び該端部の近傍におけるゲート絶縁膜を通して半導体膜に添加する。
【００８３】
ｎチャネル型ＴＦＴ８０１にはチャネル形成領域８６３の外側にＬＤＤ領域８３３、ソース領域またはドレイン領域８１９が形成され、ＬＤＤ領域８３３はゲート電極８１２と重なるように形成されている。ｎチャネル型ＴＦＴ８０３も同様な構成とし、チャネル形成領域８６５、ゲート電極と重なるＬＤＤ領域８３５、ソース領域またはドレイン領域８２１から成っている。一方、ｐチャネル型ＴＦＴ８０２は、チャネル形成領域８６４の外側にｐ型を付与する不純物元素が添加され、かつ、ゲート電極と重なる第１のＬＤＤ領域８４６、第２のＬＤＤ領域８４５、ソース領域またはドレイン領域８４４から成っている。
【００８４】
画素部８０７において、ｎチャネル型ＴＦＴで形成される画素ＴＦＴはオフ電流の低減を目的としてマルチゲート構造で形成され、チャネル形成領域８６６の外側にゲート電極と重ならないＬＤＤ領域８３６、ソース領域またはドレイン領域８２２が設けられている。また、保持容量８０５は半導体層８２３とゲート絶縁膜８１１と同じ層で形成される絶縁層と容量配線８１０とから形成されている。半導体層８２３にはｎ型不純物が添加されていて、抵抗率が低いことにより容量配線に印加する電圧を低く抑えることができる。
【００８５】
層間絶縁膜は酸化珪素、窒化珪素、または酸化窒化珪素などの無機材料から成り、５０〜５００nmの厚さの第１の層間絶縁膜８５１と、ポリイミド、アクリル、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）などの有機絶縁物材料から成る第２の層間絶縁膜８５２とで形成する。このように、第２の層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さないので、第１の層間絶縁膜８５１と組み合わせて形成することが好ましい。
【００８６】
その後、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜８５２をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜８５１をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜８１１をエッチングすることにより、良好にコンタクトホールを形成することができる。
【００８７】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、レジストマスクパターンを形成し、エッチングによってソース領域及びドレイン配線８５３〜８５７と、画素電極８６２、共通配線８５９、接続電極８６０を形成する。このようにして、ＩＰＳ方式の画素部を有するアクティブマトリクス基板を形成することができる。また、本実施例のアクティブマトリクス基板を用いても、実施例２で示すアクティブマトリクス型の液晶表示装置を作製することができる。
【００８８】
また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図１６に示す。なお、図１５中の鎖線Ｅ−Ｅ’は図１６中の鎖線Ｅ―Ｅ’で切断した断面図に対応している。また、本実施例で作製するアクティブマトリクス基板の画素部の写真を図１４に示す。図１４は光学顕微鏡の反射モードにて５００倍で観察した結果である。
【００８９】
１４５は画素ＴＦＴであり、１４６は保持容量である。保持容量１４６は半導体膜１３２とゲート絶縁膜と同層の絶縁膜（図示せず）と、基板上にゲート配線と同時に形成した容量配線１３５で形成される。一方、画素電極１４２は層間絶縁膜（図示せず）に設けたコンタクト部１３８で画素ＴＦＴ１４５を構成する半導体層１３１と接続する。半導体層１３１のこの部分はｎ型またはｐ型の不純物元素が添加されたソースまたはドレインが形成されている領域である。画素電極１４２の一方の端は、コンタクト部１３９で保持容量を形成する半導体層１３２と接続している。また、接続電極１１１は、信号配線１３６と半導体層１３１とをコンタクト部１４０、１３７を介して接続している。また、共通配線１４３は層間絶縁膜上に形成され、かつ、信号配線１３６上に重なるように形成している。このように、共通配線と信号配線を重ね合わせて形成することにより、透過型で形成されるＩＰＳ方式のアクティブマトリクス型液晶表示装置の画素部の開口率を向上させることが可能となる。
【００９０】
画素電極の幅は基板面と平行な方向への電界の広がりを考慮して３μm以上であることが望ましい。また、画素電極と共通配線との間隔は１０〜２０μm、好ましくは１２〜１４μmとする。図１６では本発明のＩＰＳ方式の基本的な画素構成を示したが、一画素のサイズや画像の視認性を考慮して画素電極と共通配線を櫛形に形成しても良い。
【００９１】
また、本実施例で作製するアクティブマトリクス基板を用い、ＴＦＴの寿命を測定する実験を行なった。このとき、チャネル長が７μｍ、チャネル幅が８μｍのｎチャネル型ＴＦＴを用いた。前記実験は駆動電圧を振り、オン電流の初期値から１０％劣化したときの経過時間をプロットした。その結果を図２１に示す。図２１から、駆動電圧が２６．３Ｖ以下であれば、１０年間保証される事が分かる。
【００９２】
図１６で示す画素構造は信号配線と共通配線とを層間絶縁膜を介して重畳させて設けることにより、これらの配線部分を覆う遮光膜を必ずしも必要としないで済む。したがって、透過型の液晶表示装置において透過光が遮られる面積を減少させることができ、開口率を５０〜６０％と向上させることができる。その結果、従来のＩＰＳ方式の液晶表示装置と比較してバックライトが消費する電力化を低減させることができる。また、ゲート配線を低抵抗導電材料で形成することにより、配線抵抗を十分低減でき、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。画素部の電極の構成は実施形態１乃至実施形態３のいずれの形態も適用することができる。
【００９３】
[実施例４]
本実施例では、図４で示す本発明の画素構造でくの字型の電極を用いた実験結果について説明する。
【００９４】
１７３７ガラス基板にくの字型の電極を形成する。前記くの字型の電極の形状として、電極の幅は４μｍ、電極間隔は１２０μｍ、くの字型の角度は１６０度として形成した。その後、前記くの字型の電極上に配向膜を形成しラビング処理を行なう。対向基板にも配向膜５７４を形成する。そして、前記くの字型の電極が形成された基板と前記対向基板とをシール材を介して貼り合わせ、液晶を注入してシール材の内側に液晶層を設ける。前記液晶には、ＺＬＩ−４７９２（メルクジャパン社製）を用いた。そして、電極に電圧を印加し、液晶の透過率を測定した。その結果を図２４に示す。
【００９５】
図２４より、３．１１〜５．３７Ｖでスイッチング機能を有することが分かる。一方、図２１で示した１０年保障電圧値は２６．３Ｖであり、これらを組み合わせからなる液晶表示装置は、信頼性の高い液晶表示装置となる。
【００９６】
[実施例５]
本実施例では、アクティブマトリクス基板のＴＦＴ構造が異なる他の例を図２２および図２３の画素部の上面図を用いて説明する。
【００９７】
図２２は画素部のほぼ一画素分を示し、基板上に半導体層１６１、１６２とゲート電極１６３、ゲート配線１６４、容量配線１６５、１６５’、信号配線１６６が形成されている様子を示す。基板は無アルカリガラス基板や石英基板等が好ましく、その他にプラスチック基板を使用することができる。半導体層１６１はＴＦＴのチャネル形成領域やソース領域またはドレイン領域、ＬＤＤ領域等を形成し、半導体層１６２は保持容量を形成するために設ける。図示していないが、半導体層１６１、１６２上及び少なくとも画素部を形成する基板上には第１の絶縁膜（ゲート絶縁膜に相当する膜）が形成され、その上にゲート電極１６３が形成される。ゲート電極１６３はタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）から選ばれた元素または該元素を成分とする合金材料で形成する。または、結晶質珪素膜や前記元素のシリサイド膜を組み合わせて形成しても良い。
【００９８】
ゲート配線１６４、容量配線１６５はゲート電極１６３と同じ材料で形成しても良いが、上記材料はシート抵抗値が１０Ω／□かそれ以上の値であり、画面サイズが４インチクラスかそれ以上の液晶表示装置を作製する場合には必ずしも適切でない。画面サイズの大型化に伴って配線の長さが増大し、配線抵抗の影響による信号の遅延時間（配線遅延）を無視することができなくなる。例えば、１３インチクラスでは対角線の長さが３４０mmとなり、１８インチクラスでは４６０mmとなる。従って、ゲート配線１０４や容量配線１０５はシート抵抗値を低くするアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする材料で形成することが望ましい。
【００９９】
本実施例では、ゲート配線１６４とゲート電極１６３とは同一絶縁表面上に形成されていない。そのため、そのコンタクト部を図２２で示すように、半導体層１６１の外側に設ける。また、信号配線１６６はゲート配線１６４および１７４で示す保持容量を構成する電極と同時に形成する。
【０１００】
その後、層間絶縁膜（図示せず）を形成し、図２３に示すように画素電極１７２、共通配線１７３、接続電極１７１を形成する。画素電極１７２は層間絶縁膜に設けたコンタクト部１６８で半導体層１６１と接続する。半導体層１６１のこの部分はｎ型またはｐ型の不純物元素が添加されたソース領域またはドレインが形成されている領域である。画素電極１７２の一方の端は、コンタクト部１６９で半導体層１６２と接続している。
【０１０１】
接続電極１７１は、信号配線１６６と半導体層１６１とをコンタクト部１７０、１６７を介して接続している。また、共通配線１７３は層間絶縁膜上に形成され、かつ、信号配線１６６上に重なるように形成する。このように、共通配線と信号配線を重ね合わせて形成することにより、透過型で形成されるＩＰＳ方式のアクティブマトリクス型液晶表示装置の画素部の開口率を向上させることが可能となる。
【０１０２】
こうして、画素ＴＦＴ１７５と保持容量１７６が形成される。図２３において画素ＴＦＴ１７５は一対のソース領域およびドレイン領域間に二つのゲート電極が設けられたマルチゲートの構造を示しているが、ゲート電極の数に限定はなくシングルゲートの構造で形成しても良い。保持容量１７６は半導体膜１６２とゲート絶縁膜と同層の絶縁膜（図示せず）と容量配線１６５とで形成され、さらに、半導体層１６２と層間絶縁膜（図示せず）と電極１７４とで形成される。
【０１０３】
画素電極の幅は基板面と平行な方向への電界の広がりを考慮して３μm以上であることが望ましい。また、画素電極と共通配線との間隔は１０〜２０μm、好ましくは１２〜１４μmとする。図２３では本発明のＩＰＳ方式の基本的な画素構成を示したが、一画素のサイズや画像の視認性を考慮して画素電極と共通配線を櫛形に形成しても良い。
【０１０４】
図２３で示す画素構造は信号配線と共通配線とを層間絶縁膜を介して重畳させて設けることにより、これらの配線部分を覆う遮光膜を必ずしも必要としないで済む。したがって、透過型の液晶表示装置において透過光が遮られる面積を減少させることができ、開口率を５０〜６０％と向上させることができる。その結果、従来のＩＰＳ方式の液晶表示装置と比較してバックライトが消費する電力化を低減させることができる。また、ゲート配線を低抵抗導電材料で形成することにより、配線抵抗を十分低減でき、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。画素部の電極の構成は実施形態１乃至実施形態３のいずれの形態も適用することができる。
【０１０５】
[実施例６]
本発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置に用いることが出来る。即ち、それら電気光学装置を表示部に組み込んださまざまな電子機器に本発明を実施出来る。
【０１０６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１９及び図２０に示す。
【０１０７】
図１９（Ａ）はパーソナルコンピュータであり、本体３００１、画像入力部３００２、表示部３００３、キーボード３００４等を含む。本発明を画像入力部３００２、表示部３００３やその他の信号制御回路に適用することが出来る。
【０１０８】
図１９（Ｂ）はビデオカメラであり、本体３１０１、表示部３１０２、音声入力部３１０３、操作スイッチ３１０４、バッテリー３１０５、受像部３１０６等を含む。本発明を表示部３１０２やその他の信号制御回路に適用することが出来る。
【０１０９】
図１９（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体３２０１、カメラ部３２０２、受像部３２０３、操作スイッチ３２０４、表示部３２０５等を含む。本発明は表示部３２０５やその他の信号制御回路に適用出来る。
【０１１０】
図１９（Ｄ）はゴーグル型ディスプレイであり、本体３３０１、表示部３３０２、アーム部３３０３等を含む。本発明は表示部３３０２やその他の信号制御回路に適用することが出来る。
【０１１１】
図１９（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体３４０１、表示部３４０２、スピーカ部３４０３、記録媒体３４０４、操作スイッチ３４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことが出来る。本発明は表示部３４０２やその他の信号制御回路に適用することが出来る。
【０１１２】
図１９（Ｆ）はデジタルカメラであり、本体３５０１、表示部３５０２、接眼部３５０３、操作スイッチ３５０４、受像部（図示しない）等を含む。本発明を表示部３５０２やその他の信号制御回路に適用することが出来る。
【０１１３】
図２０（Ａ）は携帯電話であり、本体３９０１、音声出力部３９０２、音声入力部３９０３、表示部３９０４、操作スイッチ３９０５、アンテナ３９０６等を含む。本発明を音声出力部３９０２、音声入力部３９０３、表示部３９０４やその他の信号制御回路に適用することが出来る。
【０１１４】
図２０（Ｂ）は携帯書籍（電子書籍）であり、本体４００１、表示部４００２、４００３、記憶媒体４００４、操作スイッチ４００５、アンテナ４００６等を含む。本発明は表示部４００２、４００３やその他の信号回路に適用することが出来る。
【０１１５】
図２０（Ｃ）はディスプレイであり、本体４１０１、支持台４１０２、表示部４１０３等を含む。本発明は表示部４１０３に適用することが出来る。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１１６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５のどのような組み合わせからなる構成を用いても実現することが出来る。
【０１１７】
【発明の効果】
本発明のＩＰＳ方式の画素構造を有するアクティブマトリクス基板は、信号配線と共通電極を異なる層で形成し、図２、４、１７、１８で示すような画素構造とすることにより開口率を向上させることができる。また、ゲート配線を低抵抗導電材料で形成することにより、配線抵抗を十分低減でき、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。画素部の電極の構成は実施形態１乃至実施形態３のいずれの形態も適用することができる。
【０１１８】
また、本実施例で示す工程に従えば、駆動回路におけるｎチャネル型ＴＦＴの形状と、画素部におけるｎチャネル型ＴＦＴの形状が異なっている。画素部におけるｎチャネル型ＴＦＴにおいて、ゲート絶縁膜を介して、ゲート電極とＬＤＤ領域の重なる領域を形成しないことで、オフ電流値を低減することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態における画素部の工程を示す上面図。
【図２】 本発明の一実施形態における画素部の工程を示す上面図。
【図３】 本発明の一実施形態における画素部の回路図。
【図４】 本発明の一実施形態における画素部の上面図。
【図５】 従来のＩＰＳ方式の画素部の構造を説明する上面図。
【図６】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図７】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図８】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図９】 本発明のアクティブマトリクス型液晶表示装置の断面図。
【図１０】 本発明のアクティブマトリクス型液晶表示装置の画素部の構造を説明する断面図。
【図１１】 アクティブマトリクス型液晶表示装置の上面図及び画素の一部を拡大した模式図。
【図１２】 アクティブマトリクス型液晶表示装置の組立図。
【図１３】 端子部の構成を説明する断面図。
【図１４】 画素ＴＦＴの上面図。
【図１５】 画素ＴＦＴ、駆動回路のＴＦＴの構成を説明する断面図の一例を示す図。
【図１６】 画素部の上面図の一例を示す図。
【図１７】 本発明の一実施形態における画素部の上面図。
【図１８】 本発明の一実施形態における画素部の上面図。
【図１９】 液晶表示装置を用いた電子機器の一例を説明する図。
【図２０】 液晶表示装置を用いた電子機器の一例を説明する図。
【図２１】 １０年保証実験の結果を示す図。
【図２２】 画素部の工程の上面図の一例を示す図。
【図２３】 画素部の工程の上面図の一例を示す図。
【図２４】 本発明のＩＰＳ方式のスイッチング電圧の一例を示す図。
【発明の属する技術分野】
本発明はアクティブマトリクス型の液晶表示装置に関し、特にＩＰＳ(In-Plane Switching)方式（＝横電界方式）のアクティブマトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）などの能動素子を用いたアクティブマトリクス型の液晶表示装置が知られている。アクティブマトリクス型の液晶表示装置は画素密度を高くすることが可能であり、小型軽量でしかも低消費電力であることから、ＣＲＴの代替品としてパーソナルコンピュータのモニタや液晶テレビなどの製品が開発されている。特に、ＴＦＴの活性層を結晶質珪素に代表される結晶質半導体膜で形成する技術は、画素部のスイッチ用ＴＦＴ（以下、画素ＴＦＴと記す）のみならず駆動回路を同一基板上に作り込むことを可能とし、液晶表示装置の小型軽量化に寄与する技術と位置付けられている。
【０００３】
液晶表示装置は一対の基板間に液晶を封入し、一方の基板の画素電極（個別電極）と他方の基板の対向電極（共通電極）との間に印加される基板面にほぼ垂直な電界により液晶分子を配向させている。しかし、このような液晶の駆動方法では基板面に対して垂直な方向なら見たときは正常な表示状態でも、斜めから見ると色調が変化し不鮮明になってしまうといった視野角が狭いという欠点があった。
【０００４】
この欠点を克服する方法としてＩＰＳ方式がある。この方式は画素電極と共通配線との両方を一方の基板に形成し電界を横方向に切り換えることに特徴があり、液晶分子が立ち上がることなく基板面にほぼ平行な方向に配向を制御している。この動作原理により視野角を広げることが可能となっている。
【０００５】
図５は従来のＩＰＳ方式のアクティブマトリクス型液晶表示装置の画素構造の一例を示す。図５において、３０１はゲート配線、３０２はＴＦＴの半導体膜、３０３は共通配線、３０４と３０８は信号配線（ソース配線）、３０５は画素電極、３０７は対向電極、３０６は保持容量部である。
【０００６】
しかし、この画素構造では対向電極３０７と信号配線３０４、３０８との間に隙間があり、信号配線３０４、３０８上を含めてこの隙間の部分では画像信号に従って液晶を駆動することができないので光漏れの問題が発生する。これを防止するためにこの部分に遮光膜を形成する必要があるが、その結果画素部の開口率が低下してしまう。図５で示すような画素構造では、開口率はせいぜい３０〜４０％程度を確保するのが限度であり、明るさを確保するためにはバックライトの輝度を高くする必要がある。しかし、バックライトの輝度を高くすることは消費電力の増加をもたらすのみでなく、バックライト自体の寿命を短くしてしまう懸念がある。
【０００７】
一方、ＴＦＴの電気的特性のひとつにオフ電流値がある。前記オフ電流値とは、ＴＦＴがオフ動作時に流れるドレイン電流値のことであり、消費電力を低く抑えるためにはオフ電流値は充分低いほうが望ましい。
【０００８】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を導入して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を導入した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン領域近傍の高電界が緩和されてホットキャリアの注入を防ぎ、劣化現象の防止に有効であることが知られている。
【０００９】
なお、ＧＯＬＤ構造は、ＬＡＴＩＤ（Large-tilt-angle implanted drain）構造、またはＩＴＬＤＤ（Inverse T LDD）構造等としても知られている。そして、例えば「Mutsuko Hatano, Hajime Akimoto and Takeshi Sakai, IEDM97 TECHNICAL DIGEST, p523-526, 1997」では、珪素で形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、極めて優れた信頼性が得られていることが確認されている。
【００１０】
【発明が解決しようとする課題】
ＩＰＳ方式のアクティブマトリクス型液晶表示装置は視野角を広げることができるが、開口率が低くなってしまうという欠点がある。本発明はこのような問題点を解決するための手段を提供し、ＩＰＳ方式のアクティブマトリクス型液晶表示装置の開口率を向上し、視野角が広く、かつ、鮮明で明るい画像表示を実現することを目的とする。
【００１１】
さらに、ＬＤＤ構造のＴＦＴやＧＯＬＤ構造のＴＦＴを作製しようとすると、その製造工程は複雑なものになってしまう。本発明は、ＴＦＴを用いて作製されるアクティブマトリクス型液晶表示装置に代表される半導体装置において、画素部のＴＦＴのオフ電流値を低減し、駆動回路部のＴＦＴの信頼性を向上させる（ホットキャリアによる劣化を防ぐ）事を出来るだけ少ないマスク数で実現することを目的とする。
【課題を解決するための手段】
画素部にＩＰＳ方式を用いたアクティブマトリクス型の液晶表示装置においてその開口率を向上させるために、一方の基板には半導体層と第２の配線と第３の配線と第５の配線とが形成され、第１の配線と前記第５の配線とは同一絶縁表面上に形成され、前記半導体層上に第１の絶縁膜が形成され、第２の配線と第３の配線とは前記第１の絶縁膜上に形成された第２の絶縁膜上に形成され、かつ、前記第２の配線と前記第３の配線とは、基板面と平行な電界が生じるように配置されていて、さらに、前記第１の配線と前記第３の配線とは第２の絶縁膜を介して重畳するように配置され、前記第１の配線と前記半導体層とは、第２の絶縁膜上に形成された第４の配線を介して接続していることを特徴としている。
【００１２】
または、画素部にＩＰＳ方式を用いたアクティブマトリクス型の液晶表示装置においてその開口率を向上させるために、一方の基板には半導体層と画素電極と共通配線とゲート配線とが形成され、信号配線と前記ゲート配線とは同一絶縁表面上に形成され、前記半導体層上に第１の絶縁膜が形成され、前記画素電極と前記共通電極とは前記第１の絶縁膜上に形成された第２の絶縁膜上に形成され、かつ、前記画素電極と前記共通配線とは、基板面と平行な電界が生じるように配置されていて、さらに、前記信号配線と前記共通電極とは前記第２の絶縁膜を介して重畳するように配置され、前記信号配線と前記半導体層とは、前記第２の絶縁膜上に形成された前記接続電極を介して接続していることを特徴としている。
【００１３】
または、画素部と駆動回路とが設けられた基板において、画素部には半導体膜と第１の絶縁膜上に形成されたゲート電極とを有するＴＦＴと、第２の絶縁膜を介してゲート配線と交差する共通配線と、第２の絶縁膜上に形成されていて画素部のＴＦＴに接続する画素電極と、共通配線の下方に形成され第２の絶縁膜を介して重畳するように配置された信号配線とを有し、画素部のＴＦＴは、ゲート配線と共通配線との交点に対応して設けられ、画素電極と共通配線とは基板面と平行な電界が生じるように配置され、信号配線と半導体膜とは第２の絶縁膜上に形成された接続電極を介して接続した構造を備えた構造を有することを特徴とする。さらに、カラーフィルターが形成される他方の基板には、画素部の各画素に対応した赤色、青色、緑色のカラーフィルター層と、画素部のＴＦＴと重畳するように設けられ、赤色カラーフィルター層から成る遮光膜、または赤色カラーフィルター層と青色カラーフィルター層とが積層された遮光膜とを有することを特徴としている。
【００１４】
また、上記課題を解決するために本発明の液晶表示装置の作製方法は、基板上に半導体層を形成する第１の工程と、前記半導体層上に第１の絶縁膜を形成する第２の工程と、第１の絶縁膜上にゲート電極と第１の配線を形成する第３の工程と、選択的にマスクを形成し、前記第１の絶縁膜を所望の形状にエッチングする第４の工程と、ゲート電極及び前記第１の配線上に第２の絶縁膜を形成する第５の工程と、前記第２の絶縁膜上に第２の配線と、前記第２の絶縁膜を介して前記第１の配線に重畳する第３の配線と、前記第３の配線と前記半導体層とを接続する第４の配線とを形成する第６の工程とを有することを特徴としている。
【００１５】
または、基板上に半導体層を形成する第１の工程と、前記半導体層上に第１の絶縁膜を形成する第２の工程と、前記第１の絶縁膜上にゲート電極と信号配線を形成する第３の工程と、選択的にマスクを形成し、前記第１の絶縁膜を所望の形状にエッチングする第４の工程と、前記ゲート電極及び前記信号配線上に第２の絶縁膜を形成する第５の工程と、前記第２の絶縁膜上に画素電極と、前記第２の絶縁膜を介して前記信号配線に重畳する共通配線と、前記共通配線と前記半導体層とを接続する接続電極とを形成する第６の工程とを有することを特徴としている。
【００１６】
或いは、一対の基板の一方の基板上に半導体層を形成する第１の工程と、前記半導体層上に第１の絶縁膜を形成する第２の工程と、前記第１の絶縁膜上にゲート電極と信号配線を形成する第３の工程と、選択的にマスクを形成し、前記第１の絶縁膜を所望の形状にエッチングする第４の工程と、前記ゲート電極及び前記信号配線上に第２の絶縁膜を形成する第５の工程と、前記第２の絶縁膜上に前記半導体層に接続する画素電極と、前記第２の絶縁膜を介して前記信号配線に重畳する共通配線と、前記共通配線と前記半導体層とを接続する接続電極とを形成する第６の工程と、一対の基板の他方の基板に、各画素に対応した赤色、青色、緑色のカラーフィルター層を形成する第７の工程と、少なくとも前記半導体層と重畳するように、赤色カラーフィルター層と青色カラーフィルター層とを積層して遮光膜を形成する第８の工程と、他方の基板のカラーフィルター層が形成された反対側の面に透光性導電膜を形成する第９の工程とを有することを特徴としている。
【００１７】
【発明の実施の形態】
[実施形態１]
ＩＰＳ方式のアクティブマトリクス型液晶表示装置の画素部はｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴから成る画素ＴＦＴ、画素電極及び保持容量、信号配線、共通配線などから構成される。本発明は特に信号配線と共通配線の形状に特徴がある。以下に本発明の画素部の構成を図１〜３を用いて説明する。
【００１８】
図１は画素部のほぼ一画素分を示し、基板上に半導体層１０１、１０２とゲート電極１０３、ゲート配線１０４、信号配線１０６が形成されている様子を示す。基板は無アルカリガラス基板や石英基板等が好ましく、その他にプラスチック基板を使用することができる。半導体層１０１はＴＦＴのチャネル形成領域やソース領域またはドレイン領域、ＬＤＤ領域等を形成し、半導体層１０２は保持容量を形成するために設ける。図示していないが、半導体層１０１、１０２上及び少なくとも画素部を形成する基板上には第１の絶縁膜（ゲート絶縁膜に相当する膜）が形成され、その上にゲート電極１０３が形成される。ゲート電極１０３はタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）から選ばれた元素または該元素を成分とする合金材料で形成する。または、結晶質珪素膜や前記元素のシリサイド膜を組み合わせて形成しても良い。
【００１９】
ゲート配線１０４、容量配線１０５はゲート電極と同じ材料で形成しても良いが、上記材料はシート抵抗値が１０Ω／□かそれ以上の値であり、画面サイズが４インチクラスかそれ以上の液晶表示装置を作製する場合には必ずしも適切でない。画面サイズの大型化に伴って配線の長さが増大し、配線抵抗の影響による信号の遅延時間（配線遅延）を無視することができなくなる。例えば、１３インチクラスでは対角線の長さが３４０mmとなり、１８インチクラスでは４６０mmとなる。従って、ゲート配線１０４や容量配線１０５はシート抵抗値を低くするアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする材料で形成することが望ましい。
【００２０】
ゲート配線１０４をゲート電極１０３と別な材料で形成する場合には、そのコンタクト部を図１で示すように半導体層１０１の外側に設ける。Ａｌはエレクトロマイグレーションなどでゲート絶縁膜中にしみ出すことがあるので、Ａｌで形成するゲート配線を直接ゲート絶縁膜に接する形で半導体層上に設けることは適切でない。ゲート電極とゲート配線のコンタクトはコンタクトホールを必要とせず、ゲート電極とゲート配線とを重ね合わせて形成する。また、信号配線１０６はゲート配線１０４と同時に形成する。
【００２１】
その後、層間絶縁膜（図示せず）を形成し、図２に示すように画素電極１１２、共通配線１１３、接続電極１１１を形成する。画素電極１１２は層間絶縁膜に設けたコンタクト部１０８で半導体層１０１と接続する。半導体層１０１のこの部分はｎ型またはｐ型の不純物元素が添加されたソースまたはドレインが形成されている領域である。画素電極１１２の一方の端は、コンタクト部１０９で半導体層１０２と接続している。
【００２２】
接続電極１１１は、信号配線１０６と半導体層１０１とをコンタクト部１１０、１０７を介して接続し、コンタクト部１１４で隣接する画素の信号配線と接続している。即ち、本発明の実施形態によれば、信号配線はゲート配線と同じ層上に形成され、その交差は層間絶縁膜上に形成された接続電極を用いて行っている。
【００２３】
図２に示すように、共通配線１１３は層間絶縁膜上に形成され、かつ、信号配線１０６上に重なるように形成する。このように、共通配線と信号配線を重ね合わせて形成することにより、透過型で形成されるＩＰＳ方式のアクティブマトリクス型液晶表示装置の画素部の開口率を向上させることが可能となる。
【００２４】
こうして、画素ＴＦＴ１１５と保持容量１１６が形成される。図２において画素ＴＦＴ１１５は一対のソースまたはドレイン間に二つのゲート電極が設けられたマルチゲートの構造を示しているが、ゲート電極の数に限定はなくシングルゲートの構造で形成しても良い。保持容量１１６は半導体膜１０２とゲート絶縁膜と同層の絶縁膜（図示せず）と容量配線１０５で形成される。図３は画素部の回路図を示し、点線１１７で囲まれた部分がほぼ一画素分に相当する。
【００２５】
画素電極の幅は基板面と平行な方向への電界の広がりを考慮して３μm以上であることが望ましい。また、画素電極と共通配線との間隔は１０〜２０μm、好ましくは１２〜１４μmとする。図１と２では本発明のＩＰＳ方式の基本的な画素構成を示したが、一画素のサイズや画像の視認性を考慮して画素電極と共通配線を櫛形に形成しても良い。
【００２６】
図１７はその一例を示し、画素ＴＦＴ１０１５、保持容量１０１６、画素電極１０１２、共通電極１０１３が設けられている。画素ＴＦＴ１０１５は半導体層１００１、ゲート電極１００３などから構成され、コンタクト部１００８で画素電極１０１２と接続している。信号配線１００６はコンタクト部１０１０で接続配線１０１１と接続し、接続配線１０１１はコンタクト部１００７で半導体層１００１と、コンタクト部１０１４で隣接する画素の信号配線と接続している。共通配線１０１３と層間絶縁膜を介して信号配線１００６と重なるように設けられ、くの字型の角度は１２０〜１６０度、好ましくは１５０度で形成する。
【００２７】
図２または図１７で示す画素構造は信号配線と共通配線とを層間絶縁膜を介して重畳させて設けることにより、これらの配線部分を覆う遮光膜を必ずしも必要としないで済む。従って、透過型の液晶表示装置において透過光が遮られる面積を減少させることができ、開口率を５０〜６０％と向上させることができる。その結果、従来のＩＰＳ方式の液晶表示装置と比較してバックライトが消費する電力化を低減させることができる。
【００２８】
[実施形態２]
ＩＰＳ方式では白色調を含めた視野角を広げる方法としてくの字型の電極構造が知られている。図４は実施形態１で説明した本発明の画素構造でくの字型の電極構造を採用した例を示す。画素は画素ＴＦＴ２１５、保持容量２１６、画素電極２１２、共通電極２１３が設けられている。画素ＴＦＴ２１５は層２０１、ゲート電極２０３などから構成され、コンタクト部２０８で画素電極２１２と接続している。信号配線２０６はコンタクト部２１０で接続配線２１１と接続し、接続配線２１１はコンタクト部２０７で半導体層２０１と、コンタクト部２１４で隣接する画素の信号配線と接続している。共通配線２１３と層間絶縁膜を介して信号配線２０６と重なるように設けられ、くの字型の角度は１２０〜１６０度、好ましくは１５０度で形成する。くの字型の電極構造を採用すると、視野角がさらに広がり、基板面と垂直な方向はもとより、６０〜５０度程度傾けた角度から見ても色調の変化がなく、コントラストの低下も少なくすることができる。
【００２９】
[実施形態３]
図１８（Ａ）はＩＰＳ方式の画素構造の他の一例を示す。画素は画素ＴＦＴ１１１５、保持容量１１１６、画素電極１１１２、共通電極１１１３が設けられている。画素ＴＦＴ１１１５は半導体層１１０１、ゲート電極１１０３などから構成され、コンタクト部１１０８で画素電極１１１２と接続している。信号配線１１０６はコンタクト部１１１０で接続配線１１１１と接続し、接続配線１１１１はコンタクト部１１０７で半導体層１１０１と、コンタクト部１１１４で隣接する画素の信号配線と接続している。共通配線１１１３と層間絶縁膜を介して信号配線１０６と重なるように設けられている。このような画素の回路図を図１８（Ｂ）に示す。
【００３０】
保持容量１１１６を形成する半導体膜１１０２はボロンに代表されるｐ型の不純物元素が添加されて一方の電極を形成し、ゲート絶縁膜と同じ層で形成された絶縁膜を介して隣接する画素のゲート配線１１０５を他方の電極としている。半導体膜１１０２をｐ型の導電型とするのは、ゲート配線１１０５がＬｏｗレベルのときにＯＮ状態とするためである。
【００３１】
図１８（Ａ）のような画素構造とすると容量配線を省略することが可能となり、画素部及び駆動回路を含めた回路構成を簡略化することができると共に、開口率をさらに向上させることができる。
【００３２】
【実施例】
[実施例１]
本実施例ではＩＰＳ方式の画素構造で形成した画素部と、画素部の周辺に設ける駆動回路のＴＦＴを同時に作製する方法について図２および図６〜図８を用いて、詳細に説明する。
【００３３】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板３１０を用いる。なお、基板３１０としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００３４】
次いで、基板３１０上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜３１１を形成する。本実施例では下地膜３１１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜３１１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜３１１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜３１１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜３１１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜３１１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜４０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００３５】
次いで、下地膜上に半導体層４０２〜４０６を形成する。半導体層４０２〜４０６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層４０２〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した後、脱水素化（５００℃、１時間）を行ない、レーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層４０２〜４０６を形成した。
【００３６】
レーザ結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＶＯ4レーザ等を用いることができる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜８００mJ/cm2(代表的には３００〜７００mJ/cm2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜７００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行なえばよい。
【００３７】
また、熱結晶化法で結晶質半導体膜を作製する場合には、ファーネスアニール炉を用いる熱アニール法や、ラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００３８】
また、半導体層４０２〜４０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行なってもよい。
【００３９】
次いで、半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００４０】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００４１】
次いで、図６（Ａ）に示すように、ゲート絶縁膜４０７上に膜厚２０〜１００ｎｍの第１の導電膜４０８と、膜厚１００〜４００ｎｍの第２の導電膜４０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜４０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜４０９を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００４２】
なお、本実施例では、第１の導電膜４０８をＴａＮ、第２の導電膜４０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００４３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク４１０〜４１６を形成し、電極及び配線を形成するための第１のエッチング処理を行なう。第１のエッチング処理では第１及び第２のエッチング条件で行なう。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００４４】
この後、レジストからなるマスク４１０〜４１６を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００４５】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１７〜４２３（第１の導電層４１７ａ〜４２３ａと第２の導電層４１７ｂ〜４２３ｂ）を形成する。３１３はゲート絶縁膜であり、第１の形状の導電層４１７〜４２３で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００４６】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図６（Ｃ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行なえば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15／ｃｍ2とし、加速電圧を６０〜１００ｋｅＶとして行なう。本実施例ではドーズ量を１．５×１０15／ｃｍ2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層４１７〜４２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の高濃度不純物領域３１６〜３２１が形成される。第１の高濃度不純物領域３１６〜３２１には１×１０20〜１×１０21／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００４７】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行なう。ここでは、エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層４２９ｂ〜４３５ｂを形成する。一方、第１の導電層４１７ａ〜４２３ａは、ほとんどエッチングされず、第２の形状の導電層４２９〜４３５を形成する。
【００４８】
次いで、レジストからなるマスクを除去せずに、図７（Ａ）に示すように、第２のドーピング処理を行なう。この場合、第１のドーピング処理よりもドーズ量を下げて、７０〜１２０ｋｅＶの高い加速電圧で、ｎ型を付与する不純物元素を導入する。本実施例ではドーズ量を１．５×１０14／ｃｍ2とし、加速電圧を９０ｋｅＶとして行ない、図６（Ｃ）で形成された第１の高濃度不純物領域３１６〜３２１より内側の半導体層に新たな不純物領域を形成する。第２のドーピング処理は第２の形状の導電層４２８〜４３３をマスクとして用い、第２の導電層４２９ｂ〜４３５ｂの下方における半導体層にも不純物元素が導入され、新たに第２の高濃度不純物領域４２４ａ〜４２８ａおよび低濃度不純物領域４２４ｂ〜４２７ｂが形成される。
【００４９】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク４３６ａおよび４３６ｂを形成して、図７（Ｂ）に示すように、第３のエッチング処理を行なう。エッチング用ガスにＳＦ6およびＣｌ2とを用い、ガス流量比を５０／１０（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、約３０秒のエッチング処理を行なう。基板側（資料ステージ）には１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的には不の自己バイアス電圧を印加する。こうして、前記大３のエッチング処理により、ｐチャネル型ＴＦＴおよび画素部のＴＦＴ（画素ＴＦＴ）のＴａＮ膜をエッチングして、第３の形状の導電層４３７〜４４１を形成する。
【００５０】
次いで、レジストからなるマスクを除去した後、第２の形状の導電層４２９、４３１および第３の形状の導電層４３７〜４４１をマスクとして用い、ゲート絶縁膜３１３を選択的に除去して絶縁層４４２ａ〜４４２ｇを形成する。（図７（Ｃ））
【００５１】
次いで、新たにレジストからなるマスク４４５ａ〜４４５ｃを形成して第３のドーピング処理を行なう。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域４４６、４４７を形成する。第２の導電層４３７ａ、４４１ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域４４６、４４７はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。（図８（Ａ））この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク４４５ａ〜４４５ｃで覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域４４６、４４７にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、不純物元素（ボロン）を添加しやすい利点を有している。
【００５２】
以上までの工程で、それぞれの半導体層に不純物領域が形成される。
【００５３】
次いで、レジストからなるマスク４４５ａ〜４４５ｃを除去して第１の層間絶縁膜４６１を形成する。この第１の層間絶縁膜４６１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成した。もちろん、第１の層間絶縁膜４６１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００５４】
次いで、図８（Ｂ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行なう。この活性化工程はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００５５】
なお、結晶化の際に触媒として金属元素を使用した場合、上記活性化処理と同時に、高濃度のリンを含む不純物領域４２４ａ、４２６ａ、４２７ａ、４４６ａ、４４７が結晶化する。そのため、前記不純物領域に前記金属元素がゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００５６】
また、第１の層間絶縁膜を形成する前に活性化処理を行なっても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行なうことが好ましい。
【００５７】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行なう。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行なっても良い。
【００５８】
また、活性化処理としてレーザアニール法を用いる場合には、上記水素化を行った後、エキシマレーザやＹＡＧレーザ等のレーザビームを照射することが望ましい。
【００５９】
次いで、第１の層間絶縁膜４６１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜４６２を形成する。本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成したが、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、表面に凸凹が形成されるものを用いた。
【００６０】
本実施例では、鏡面反射を防ぐため、表面に凸凹が形成される第２の層間絶縁膜を形成することによって画素電極の表面に凸凹を形成した。また、画素電極の表面に凹凸を持たせて光散乱性を図るため、画素電極の下方の領域に凸部を形成してもよい。その場合、凸部の形成は、ＴＦＴの形成と同じフォトマスクで行なうことができるため、工程数の増加なく形成することができる。なお、この凸部は配線及びＴＦＴ部以外の画素部領域の基板上に適宜設ければよい。こうして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。
【００６１】
また、第２の層間絶縁膜４６２として表面が平坦化する膜を用いてもよい。その場合は、画素電極を形成した後、公知のサンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが好ましい。
【００６２】
そして、駆動回路５０６において、各不純物領域とそれぞれ電気的に接続する配線４６３〜４６７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００６３】
また、画素部５０７においては、画素電極４７０、４７１、接続電極４６９、共通配線４６８を形成する。（図８（Ｃ））この接続電極４６９によりソース配線（４３８ｂと４３８ａの積層）は、画素ＴＦＴと電気的な接続が形成される。また、画素電極は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに画素電極の他方では保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【００６４】
以上の様にして、ｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２からなるＣＭＯＳ回路、及びｎチャネル型ＴＦＴ５０３を有する駆動回路５０６と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部５０７を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【００６５】
駆動回路５０６のｎチャネル型ＴＦＴ５０１はチャネル形成領域４２３ｃ、ゲート電極の一部を構成する第１の導電層４２８ａと重なる低濃度不純物領域４２３ｂ（ＧＯＬＤ領域）、とソース領域またはドレイン領域として機能する高濃度不純物領域４２３ａを有している。このｎチャネル型ＴＦＴ５０１と電極４６６で接続してＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ５０２にはチャネル形成領域４４６ｄ、ゲート電極の外側に形成される不純物領域４４６ｂ、４４６ｃ、ソース領域またはドレイン領域として機能する高濃度不純物領域４４６ａを有している。また、ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４２５ｃ、ゲート電極の一部を構成する第１の導電層４３０ａと重なる低濃度不純物領域４２５ｂ（ＧＯＬＤ領域）、とソース領域またはドレイン領域として機能する高濃度不純物領域４２５ａを有している。
【００６６】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４２７ｃ、ゲート電極の外側に形成される低濃度不純物領域４２７ｂ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４２７ａを有している。また、保持容量５０５の一方の電極として機能する半導体層４２８ｂには、それぞれｐ型を付与する不純物元素が添加されている。保持容量５０５は、絶縁膜４４２ｇを誘電体として、電極（４４１ａと４４１ｂの積層）と、半導体層とで形成している。
【００６７】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【００６８】
また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図２に示す。なお、図８（Ｃ）中の鎖線Ａ−Ａ’は図２中の鎖線Ａ―Ａ’で切断した断面図に対応している。
【００６９】
このように、本発明のＩＰＳ方式の画素構造を有するアクティブマトリクス基板は、信号配線と共通電極を異なる層で形成し、図２で示すような画素構造とすることにより開口率を向上させることができる。また、ゲート配線を低抵抗導電材料で形成することにより、配線抵抗を十分低減でき、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。また、画素部の電極の構成は実施形態１乃至実施形態３のいずれの形態も適用することができる。
【００７０】
[実施例２]
本実施例では実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【００７１】
図９はアクティブマトリクス基板と対向基板５６９とを貼り合わせた状態を示している。最初に、図８の状態のアクティブマトリクス基板上に配向膜５６７を形成しラビング処理を行なう。対向基板５６９にはカラーフィルター層５７０、５７１、オーバーコート層５７３、配向膜５７４を形成する。カラーフィルター層はＴＦＴの上方で赤色のカラーフィルター層５７０と青色のカラーフィルター層５７１とを重ねて形成し遮光膜を兼ねる構成とする。また、接続電極に合わせて赤色のカラーフィルター層５７０、青色のカラーフィルター層５７１、緑色のカラーフィルター層５７２とを重ね合わせてスペーサを形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので１〜３μmの厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの高さはオーバーコート層の厚さ１〜４μmを考慮することにより２〜７μm、好ましくは４〜６μmとすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバーコート層は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。スペーサの配置は任意に決定すれば良いが、例えば図９で示すように接続配線上にその位置を合わせて形成すると良い。その後、アクティブマトリクス基板と対向基板とを貼り合わせる。
【００７２】
図１２はアクティブマトリクス基板と対向基板とを貼り合わせる様子を模式的に示す。アクティブマトリクス基板６５０は、画素部６５３、走査線側駆動回路６５２、信号配線側駆動回路６５１、外部入力端子６５４、外部入力端子から各回路の入力部までを接続する配線６５９などが形成されている。対向基板６５５にはアクティブマトリクス基板６５０の画素部及び駆動回路が形成されている領域に対応してカラーフィルター層６５６が形成されている。このようなアクティブマトリクス基板６５０と対向基板６５５とはシール材６５７を介して貼り合わせ、液晶を注入してシール材６５７の内側に液晶層６５８を設ける。さらに、アクティブマトリクス基板６５０の外部入力端子６５４にはＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）６６０を貼り付ける。ＦＰＣ６６０の接着強度を高めるために補強板６５９を設けても良い。
【００７３】
図９の画素部におけるＡ−Ａ'の切断線は図２で示す画素部の上面図のＡ−Ａ'線に対応している。画素ＴＦＴの上面には対向基板側に赤色のカラーフィルターと青色のカラーフィルターとが積層して形成されこれを遮光膜として用いている。
【００７４】
図１１はこのようにして作製されたアクティブマトリクス基板を正面から見た図を示す。図１１（Ａ）で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子７１２、外部入力端子７１２と各回路の入力部までを接続する配線７１４などが形成されたアクティブマトリクス基板７１０と、カラーフィルターなどが形成された対向基板７１１とがシール材７１３を介して貼り合わされている。
【００７５】
走査線側駆動回路７１６と信号配線側駆動回路７１５の上面には対向基板側に赤色カラーフィルターまたは赤色と青色のカラーフィルターを積層させた遮光膜７１８が形成されている。また、画素部７１７上の対向基板側に形成されたカラーフィルター７１９は赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色のカラーフィルター層が各画素に対応して設けられている。その画素の一部を拡大した模式図を図１１（Ｂ）に示す。実際の表示に際しては、赤色（Ｒ）カラーフィルター層７０１、緑色（Ｇ）カラーフィルター層７０２、青色（Ｂ）カラーフィルター層７０３の３色で一画素を形成するが、これら各色のカラーフィルターの配列は任意なものとする。各画素のＴＦＴが形成されている領域７０５、柱状スペーサ７０６が形成される領域には遮光膜７０４として、赤色（Ｒ）カラーフィルター、または赤色（Ｒ）カラーフィルター層と青色（Ｂ）カラーフィルター層とを積層して形成している。
【００７６】
図１１（Ｂ）で示す画素上に引いたＢ−Ｂ'線に対応する断面図を図１０で示す。赤（Ｒ）画素６２６、青（Ｂ）画素６２７、緑（Ｇ）画素６２８が形成されている。アクティブマトリクス基板側では基板６０１上に下地膜６０２、ゲート絶縁膜６０３、信号配線６０４〜６０７、層間絶縁膜６０９、画素電極６１１、６１３、６１５、共通配線６１０、６１２、６１４、６１６、配向膜６１４が形成されている。対向基板６１７側には、赤色（Ｒ）カラーフィルター６１８、青色（Ｂ）カラーフィルター６１９、緑色（Ｇ）カラーフィルター６２０が順次形成されその上にオーバーコート層６２１、配向膜６２２が形成されている。そして、その間に液晶層６２３が形成されている。隣接する画素間は、信号配線と共通配線が重畳して形成され、遮光部６２５を形成している。
【００７７】
図１３は外部入力端子部の構成を示す図である。外部入力端子はアクティブマトリクス基板側に形成され、層間容量や配線抵抗を低減し、断線による不良を防止するために層間絶縁膜７５０を介して共通配線７５２を形成する。外部入力端子にはベース樹脂７５３と配線７５４から成るＦＰＣが異方性導電性樹脂７５５で貼り合わされている。さらに補強板７５６で機械的強度を高めている。
【００７８】
以上のようにして作製されるＩＰＳ方式を用いたアクティブマトリクス型の液晶表示装置は各種電子機器の表示装置として用いることができる。
【００７９】
[実施例３]
本実施例では、アクティブマトリクス基板のＴＦＴ構造が異なる他の例を図１５および図１６を用いて説明する。
【００８０】
図１５に示すアクティブマトリクス基板は、ｎチャネル型ＴＦＴ８０１とｐチャネル型ＴＦＴ８０２を有するＣＭＯＳ回路部とｎチャネル型ＴＦＴ８０３から成るサンプリング回路とを有する駆動回路８０６と、画素ＴＦＴ８０４と保持容量８０５を有する画素部８０７とが形成されている。駆動回路８０６のＣＭＯＳ回路のＴＦＴはシフトレジスタ回路やバッファ回路などを形成し、サンプリング回路のＴＦＴは基本的にはアナログスイッチで形成する。
【００８１】
これらのＴＦＴは基板８０８に少なくとも画素部のゲート配線８４９と、容量配線８１０を形成したのち、下地膜８０９を形成し、前記下地膜上の半導体層にチャネル形成領域やソース領域、ドレイン領域及びＬＤＤ領域などを設けて形成する。下地膜や半導体層は実施例１と同様にして形成する。ゲート絶縁膜８１１上に形成するゲート電極８１２〜８１５は端部がテーパー形状となるように形成することに特徴があり、この部分を利用してＬＤＤ領域を形成している。このようなテーパー形状は実施例１と同様に、ＩＣＰエッチング装置を用いたＷ膜の異方性エッチング技術により形成することができる。
【００８２】
テーパー形状の部分を利用して形成されるＬＤＤ領域はｎチャネル型ＴＦＴの信頼性を向上させるために設け、これによりホットキャリア効果によるオン電流の劣化を防止する。このＬＤＤ領域はイオンドープ法により当該不純物元素のイオンを電界で加速して、ゲート電極の端部及び該端部の近傍におけるゲート絶縁膜を通して半導体膜に添加する。
【００８３】
ｎチャネル型ＴＦＴ８０１にはチャネル形成領域８６３の外側にＬＤＤ領域８３３、ソース領域またはドレイン領域８１９が形成され、ＬＤＤ領域８３３はゲート電極８１２と重なるように形成されている。ｎチャネル型ＴＦＴ８０３も同様な構成とし、チャネル形成領域８６５、ゲート電極と重なるＬＤＤ領域８３５、ソース領域またはドレイン領域８２１から成っている。一方、ｐチャネル型ＴＦＴ８０２は、チャネル形成領域８６４の外側にｐ型を付与する不純物元素が添加され、かつ、ゲート電極と重なる第１のＬＤＤ領域８４６、第２のＬＤＤ領域８４５、ソース領域またはドレイン領域８４４から成っている。
【００８４】
画素部８０７において、ｎチャネル型ＴＦＴで形成される画素ＴＦＴはオフ電流の低減を目的としてマルチゲート構造で形成され、チャネル形成領域８６６の外側にゲート電極と重ならないＬＤＤ領域８３６、ソース領域またはドレイン領域８２２が設けられている。また、保持容量８０５は半導体層８２３とゲート絶縁膜８１１と同じ層で形成される絶縁層と容量配線８１０とから形成されている。半導体層８２３にはｎ型不純物が添加されていて、抵抗率が低いことにより容量配線に印加する電圧を低く抑えることができる。
【００８５】
層間絶縁膜は酸化珪素、窒化珪素、または酸化窒化珪素などの無機材料から成り、５０〜５００nmの厚さの第１の層間絶縁膜８５１と、ポリイミド、アクリル、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）などの有機絶縁物材料から成る第２の層間絶縁膜８５２とで形成する。このように、第２の層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さないので、第１の層間絶縁膜８５１と組み合わせて形成することが好ましい。
【００８６】
その後、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜８５２をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜８５１をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜８１１をエッチングすることにより、良好にコンタクトホールを形成することができる。
【００８７】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、レジストマスクパターンを形成し、エッチングによってソース領域及びドレイン配線８５３〜８５７と、画素電極８６２、共通配線８５９、接続電極８６０を形成する。このようにして、ＩＰＳ方式の画素部を有するアクティブマトリクス基板を形成することができる。また、本実施例のアクティブマトリクス基板を用いても、実施例２で示すアクティブマトリクス型の液晶表示装置を作製することができる。
【００８８】
また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図１６に示す。なお、図１５中の鎖線Ｅ−Ｅ’は図１６中の鎖線Ｅ―Ｅ’で切断した断面図に対応している。また、本実施例で作製するアクティブマトリクス基板の画素部の写真を図１４に示す。図１４は光学顕微鏡の反射モードにて５００倍で観察した結果である。
【００８９】
１４５は画素ＴＦＴであり、１４６は保持容量である。保持容量１４６は半導体膜１３２とゲート絶縁膜と同層の絶縁膜（図示せず）と、基板上にゲート配線と同時に形成した容量配線１３５で形成される。一方、画素電極１４２は層間絶縁膜（図示せず）に設けたコンタクト部１３８で画素ＴＦＴ１４５を構成する半導体層１３１と接続する。半導体層１３１のこの部分はｎ型またはｐ型の不純物元素が添加されたソースまたはドレインが形成されている領域である。画素電極１４２の一方の端は、コンタクト部１３９で保持容量を形成する半導体層１３２と接続している。また、接続電極１１１は、信号配線１３６と半導体層１３１とをコンタクト部１４０、１３７を介して接続している。また、共通配線１４３は層間絶縁膜上に形成され、かつ、信号配線１３６上に重なるように形成している。このように、共通配線と信号配線を重ね合わせて形成することにより、透過型で形成されるＩＰＳ方式のアクティブマトリクス型液晶表示装置の画素部の開口率を向上させることが可能となる。
【００９０】
画素電極の幅は基板面と平行な方向への電界の広がりを考慮して３μm以上であることが望ましい。また、画素電極と共通配線との間隔は１０〜２０μm、好ましくは１２〜１４μmとする。図１６では本発明のＩＰＳ方式の基本的な画素構成を示したが、一画素のサイズや画像の視認性を考慮して画素電極と共通配線を櫛形に形成しても良い。
【００９１】
また、本実施例で作製するアクティブマトリクス基板を用い、ＴＦＴの寿命を測定する実験を行なった。このとき、チャネル長が７μｍ、チャネル幅が８μｍのｎチャネル型ＴＦＴを用いた。前記実験は駆動電圧を振り、オン電流の初期値から１０％劣化したときの経過時間をプロットした。その結果を図２１に示す。図２１から、駆動電圧が２６．３Ｖ以下であれば、１０年間保証される事が分かる。
【００９２】
図１６で示す画素構造は信号配線と共通配線とを層間絶縁膜を介して重畳させて設けることにより、これらの配線部分を覆う遮光膜を必ずしも必要としないで済む。したがって、透過型の液晶表示装置において透過光が遮られる面積を減少させることができ、開口率を５０〜６０％と向上させることができる。その結果、従来のＩＰＳ方式の液晶表示装置と比較してバックライトが消費する電力化を低減させることができる。また、ゲート配線を低抵抗導電材料で形成することにより、配線抵抗を十分低減でき、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。画素部の電極の構成は実施形態１乃至実施形態３のいずれの形態も適用することができる。
【００９３】
[実施例４]
本実施例では、図４で示す本発明の画素構造でくの字型の電極を用いた実験結果について説明する。
【００９４】
１７３７ガラス基板にくの字型の電極を形成する。前記くの字型の電極の形状として、電極の幅は４μｍ、電極間隔は１２０μｍ、くの字型の角度は１６０度として形成した。その後、前記くの字型の電極上に配向膜を形成しラビング処理を行なう。対向基板にも配向膜５７４を形成する。そして、前記くの字型の電極が形成された基板と前記対向基板とをシール材を介して貼り合わせ、液晶を注入してシール材の内側に液晶層を設ける。前記液晶には、ＺＬＩ−４７９２（メルクジャパン社製）を用いた。そして、電極に電圧を印加し、液晶の透過率を測定した。その結果を図２４に示す。
【００９５】
図２４より、３．１１〜５．３７Ｖでスイッチング機能を有することが分かる。一方、図２１で示した１０年保障電圧値は２６．３Ｖであり、これらを組み合わせからなる液晶表示装置は、信頼性の高い液晶表示装置となる。
【００９６】
[実施例５]
本実施例では、アクティブマトリクス基板のＴＦＴ構造が異なる他の例を図２２および図２３の画素部の上面図を用いて説明する。
【００９７】
図２２は画素部のほぼ一画素分を示し、基板上に半導体層１６１、１６２とゲート電極１６３、ゲート配線１６４、容量配線１６５、１６５’、信号配線１６６が形成されている様子を示す。基板は無アルカリガラス基板や石英基板等が好ましく、その他にプラスチック基板を使用することができる。半導体層１６１はＴＦＴのチャネル形成領域やソース領域またはドレイン領域、ＬＤＤ領域等を形成し、半導体層１６２は保持容量を形成するために設ける。図示していないが、半導体層１６１、１６２上及び少なくとも画素部を形成する基板上には第１の絶縁膜（ゲート絶縁膜に相当する膜）が形成され、その上にゲート電極１６３が形成される。ゲート電極１６３はタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）から選ばれた元素または該元素を成分とする合金材料で形成する。または、結晶質珪素膜や前記元素のシリサイド膜を組み合わせて形成しても良い。
【００９８】
ゲート配線１６４、容量配線１６５はゲート電極１６３と同じ材料で形成しても良いが、上記材料はシート抵抗値が１０Ω／□かそれ以上の値であり、画面サイズが４インチクラスかそれ以上の液晶表示装置を作製する場合には必ずしも適切でない。画面サイズの大型化に伴って配線の長さが増大し、配線抵抗の影響による信号の遅延時間（配線遅延）を無視することができなくなる。例えば、１３インチクラスでは対角線の長さが３４０mmとなり、１８インチクラスでは４６０mmとなる。従って、ゲート配線１０４や容量配線１０５はシート抵抗値を低くするアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする材料で形成することが望ましい。
【００９９】
本実施例では、ゲート配線１６４とゲート電極１６３とは同一絶縁表面上に形成されていない。そのため、そのコンタクト部を図２２で示すように、半導体層１６１の外側に設ける。また、信号配線１６６はゲート配線１６４および１７４で示す保持容量を構成する電極と同時に形成する。
【０１００】
その後、層間絶縁膜（図示せず）を形成し、図２３に示すように画素電極１７２、共通配線１７３、接続電極１７１を形成する。画素電極１７２は層間絶縁膜に設けたコンタクト部１６８で半導体層１６１と接続する。半導体層１６１のこの部分はｎ型またはｐ型の不純物元素が添加されたソース領域またはドレインが形成されている領域である。画素電極１７２の一方の端は、コンタクト部１６９で半導体層１６２と接続している。
【０１０１】
接続電極１７１は、信号配線１６６と半導体層１６１とをコンタクト部１７０、１６７を介して接続している。また、共通配線１７３は層間絶縁膜上に形成され、かつ、信号配線１６６上に重なるように形成する。このように、共通配線と信号配線を重ね合わせて形成することにより、透過型で形成されるＩＰＳ方式のアクティブマトリクス型液晶表示装置の画素部の開口率を向上させることが可能となる。
【０１０２】
こうして、画素ＴＦＴ１７５と保持容量１７６が形成される。図２３において画素ＴＦＴ１７５は一対のソース領域およびドレイン領域間に二つのゲート電極が設けられたマルチゲートの構造を示しているが、ゲート電極の数に限定はなくシングルゲートの構造で形成しても良い。保持容量１７６は半導体膜１６２とゲート絶縁膜と同層の絶縁膜（図示せず）と容量配線１６５とで形成され、さらに、半導体層１６２と層間絶縁膜（図示せず）と電極１７４とで形成される。
【０１０３】
画素電極の幅は基板面と平行な方向への電界の広がりを考慮して３μm以上であることが望ましい。また、画素電極と共通配線との間隔は１０〜２０μm、好ましくは１２〜１４μmとする。図２３では本発明のＩＰＳ方式の基本的な画素構成を示したが、一画素のサイズや画像の視認性を考慮して画素電極と共通配線を櫛形に形成しても良い。
【０１０４】
図２３で示す画素構造は信号配線と共通配線とを層間絶縁膜を介して重畳させて設けることにより、これらの配線部分を覆う遮光膜を必ずしも必要としないで済む。したがって、透過型の液晶表示装置において透過光が遮られる面積を減少させることができ、開口率を５０〜６０％と向上させることができる。その結果、従来のＩＰＳ方式の液晶表示装置と比較してバックライトが消費する電力化を低減させることができる。また、ゲート配線を低抵抗導電材料で形成することにより、配線抵抗を十分低減でき、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。画素部の電極の構成は実施形態１乃至実施形態３のいずれの形態も適用することができる。
【０１０５】
[実施例６]
本発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置に用いることが出来る。即ち、それら電気光学装置を表示部に組み込んださまざまな電子機器に本発明を実施出来る。
【０１０６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１９及び図２０に示す。
【０１０７】
図１９（Ａ）はパーソナルコンピュータであり、本体３００１、画像入力部３００２、表示部３００３、キーボード３００４等を含む。本発明を画像入力部３００２、表示部３００３やその他の信号制御回路に適用することが出来る。
【０１０８】
図１９（Ｂ）はビデオカメラであり、本体３１０１、表示部３１０２、音声入力部３１０３、操作スイッチ３１０４、バッテリー３１０５、受像部３１０６等を含む。本発明を表示部３１０２やその他の信号制御回路に適用することが出来る。
【０１０９】
図１９（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体３２０１、カメラ部３２０２、受像部３２０３、操作スイッチ３２０４、表示部３２０５等を含む。本発明は表示部３２０５やその他の信号制御回路に適用出来る。
【０１１０】
図１９（Ｄ）はゴーグル型ディスプレイであり、本体３３０１、表示部３３０２、アーム部３３０３等を含む。本発明は表示部３３０２やその他の信号制御回路に適用することが出来る。
【０１１１】
図１９（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体３４０１、表示部３４０２、スピーカ部３４０３、記録媒体３４０４、操作スイッチ３４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことが出来る。本発明は表示部３４０２やその他の信号制御回路に適用することが出来る。
【０１１２】
図１９（Ｆ）はデジタルカメラであり、本体３５０１、表示部３５０２、接眼部３５０３、操作スイッチ３５０４、受像部（図示しない）等を含む。本発明を表示部３５０２やその他の信号制御回路に適用することが出来る。
【０１１３】
図２０（Ａ）は携帯電話であり、本体３９０１、音声出力部３９０２、音声入力部３９０３、表示部３９０４、操作スイッチ３９０５、アンテナ３９０６等を含む。本発明を音声出力部３９０２、音声入力部３９０３、表示部３９０４やその他の信号制御回路に適用することが出来る。
【０１１４】
図２０（Ｂ）は携帯書籍（電子書籍）であり、本体４００１、表示部４００２、４００３、記憶媒体４００４、操作スイッチ４００５、アンテナ４００６等を含む。本発明は表示部４００２、４００３やその他の信号回路に適用することが出来る。
【０１１５】
図２０（Ｃ）はディスプレイであり、本体４１０１、支持台４１０２、表示部４１０３等を含む。本発明は表示部４１０３に適用することが出来る。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１１６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５のどのような組み合わせからなる構成を用いても実現することが出来る。
【０１１７】
【発明の効果】
本発明のＩＰＳ方式の画素構造を有するアクティブマトリクス基板は、信号配線と共通電極を異なる層で形成し、図２、４、１７、１８で示すような画素構造とすることにより開口率を向上させることができる。また、ゲート配線を低抵抗導電材料で形成することにより、配線抵抗を十分低減でき、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。画素部の電極の構成は実施形態１乃至実施形態３のいずれの形態も適用することができる。
【０１１８】
また、本実施例で示す工程に従えば、駆動回路におけるｎチャネル型ＴＦＴの形状と、画素部におけるｎチャネル型ＴＦＴの形状が異なっている。画素部におけるｎチャネル型ＴＦＴにおいて、ゲート絶縁膜を介して、ゲート電極とＬＤＤ領域の重なる領域を形成しないことで、オフ電流値を低減することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態における画素部の工程を示す上面図。
【図２】 本発明の一実施形態における画素部の工程を示す上面図。
【図３】 本発明の一実施形態における画素部の回路図。
【図４】 本発明の一実施形態における画素部の上面図。
【図５】 従来のＩＰＳ方式の画素部の構造を説明する上面図。
【図６】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図７】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図８】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図９】 本発明のアクティブマトリクス型液晶表示装置の断面図。
【図１０】 本発明のアクティブマトリクス型液晶表示装置の画素部の構造を説明する断面図。
【図１１】 アクティブマトリクス型液晶表示装置の上面図及び画素の一部を拡大した模式図。
【図１２】 アクティブマトリクス型液晶表示装置の組立図。
【図１３】 端子部の構成を説明する断面図。
【図１４】 画素ＴＦＴの上面図。
【図１５】 画素ＴＦＴ、駆動回路のＴＦＴの構成を説明する断面図の一例を示す図。
【図１６】 画素部の上面図の一例を示す図。
【図１７】 本発明の一実施形態における画素部の上面図。
【図１８】 本発明の一実施形態における画素部の上面図。
【図１９】 液晶表示装置を用いた電子機器の一例を説明する図。
【図２０】 液晶表示装置を用いた電子機器の一例を説明する図。
【図２１】 １０年保証実験の結果を示す図。
【図２２】 画素部の工程の上面図の一例を示す図。
【図２３】 画素部の工程の上面図の一例を示す図。
【図２４】 本発明のＩＰＳ方式のスイッチング電圧の一例を示す図。
Claims (18)
- 基板上にゲート配線と、
前記基板上に、前記ゲート配線と同一の材料で設けられた容量配線と、
前記ゲート配線及び前記容量配線上に下地膜と、
前記下地膜上に半導体層と、
前記半導体層上に絶縁膜と、
前記絶縁膜上に層間絶縁膜と、
前記層間絶縁膜上に設けられ、かつ、前記半導体層と電気的に接続する画素電極と、
前記層間絶縁膜上に、前記画素電極と同一の材料で設けられた共通配線と、
前記層間絶縁膜を介して前記共通配線と重畳する信号配線と、
前記信号配線と前記半導体層を電気的に接続する接続電極と、を有し、
前記画素電極と前記共通配線とは、前記基板の面に対して平行な電界が生じるように配置されていることを特徴とする液晶表示装置。 - 基板上にゲート配線と、
前記基板上に、前記ゲート配線と同一の材料で設けられた容量配線と、
前記ゲート配線及び前記容量配線上に下地膜と、
前記下地膜上に、半導体層、前記半導体層上の絶縁膜、及び前記絶縁膜上のゲート電極を有する薄膜トランジスタと、
前記薄膜トランジスタ上に層間絶縁膜と、
前記層間絶縁膜上に設けられ、かつ、前記薄膜トランジスタと電気的に接続する画素電極と、
前記層間絶縁膜上に、前記画素電極と同一の材料で設けられた共通配線と、
前記層間絶縁膜を介して前記共通配線と重畳する信号配線と、
前記信号配線と前記半導体層を電気的に接続する接続電極と、を有し、
前記薄膜トランジスタは、前記共通配線と前記ゲート配線との交点に対応して設けられ、
前記画素電極と前記共通配線とは、前記基板の面に対して平行な電界が生じるように配置されていることを特徴とする液晶表示装置。 - 一対の基板と、
前記一対の基板間に保持された液晶と、
前記一対の基板の一方の基板上にゲート配線と、
前記一方の基板上に、前記ゲート配線と同一の材料で設けられた容量配線と、
前記ゲート配線及び前記容量配線上に下地膜と、
前記下地膜上に半導体層と、
前記半導体層上に絶縁膜と、
前記絶縁膜上に層間絶縁膜と、
前記層間絶縁膜上に設けられ、かつ、前記半導体層と電気的に接続する画素電極と、
前記層間絶縁膜上に、前記画素電極と同一の材料で設けられた共通配線と、
前記層間絶縁膜を介して前記共通配線と重畳する信号配線と、
前記信号配線と前記半導体層を電気的に接続する接続電極と、を有し、
前記画素電極と前記共通配線とは、前記一方の基板の面に対して平行な電界が生じるように配置されていることを特徴とする液晶表示装置。 - 一対の基板と、
前記一対の基板間に保持された液晶と、
前記一対の基板の一方の基板上にゲート配線と、
前記一方の基板上に、前記ゲート配線と同一の材料で設けられた容量配線と、
前記ゲート配線及び前記容量配線上に下地膜と、
前記下地膜上に、半導体層、前記半導体層上の絶縁膜、及び前記絶縁膜上のゲート電極を有する薄膜トランジスタと、
前記薄膜トランジスタ上に層間絶縁膜と、
前記層間絶縁膜上に設けられ、かつ、前記薄膜トランジスタと電気的に接続する画素電極と、
前記層間絶縁膜上に、前記画素電極と同一の材料で設けられた共通配線と、
前記層間絶縁膜を介して前記共通配線と重畳する信号配線と、
前記信号配線と前記半導体層を電気的に接続する接続電極と、を有し、
前記薄膜トランジスタは、前記共通配線と前記ゲート配線との交点に対応して設けられ、
前記画素電極と前記共通配線とは、前記一方の基板の面に対して平行な電界が生じるように配置されていることを特徴とする液晶表示装置。 - 請求項４において、
前記一対の基板の他方の基板には、
前記薄膜トランジスタを有する画素部の各画素に対応した赤色のカラーフィルター層、青色のカラーフィルター層、及び緑色のカラーフィルター層と、
前記薄膜トランジスタと重畳するように設けられ、かつ、前記赤色のカラーフィルター層と前記青色のカラーフィルター層とを積層して構成される遮光膜と、を有することを特徴とする液晶表示装置。 - 請求項５において、
ｎチャネル型薄膜トランジスタを有する駆動回路を有し、
前記画素部の薄膜トランジスタはｎチャネル型薄膜トランジスタを有し、
前記画素部が有するｎチャネル型薄膜トランジスタは、前記駆動回路が有するｎチャネル型薄膜トランジスタとは形状が異なっていることを特徴とする液晶表示装置。 - 請求項６において、
前記画素部のｎチャネル型薄膜トランジスタが有する不純物領域と前記ゲート電極とが、重ならないことを特徴とする液晶表示装置。 - 基板上にゲート配線と、
前記基板上に、前記ゲート配線と同一の材料で設けられた容量配線と、
前記ゲート配線及び前記容量配線上に下地膜と、
前記下地膜上に半導体層と、
前記半導体層上に層間絶縁膜と、
前記層間絶縁膜上に設けられ、かつ、前記半導体層と電気的に接続する画素電極と、
前記層間絶縁膜上に、前記画素電極と同一の材料で設けられた共通配線と、
前記層間絶縁膜を介して前記共通配線と重畳する信号配線と、
前記信号配線と前記半導体層を電気的に接続する接続電極と、を有し、
前記画素電極と前記共通配線とは、前記基板の面に対して平行な電界が生じるように配置され、
前記共通配線は、前記信号配線と前記接続電極との接続部分を除いて、前記信号配線と重畳し、
前記共通配線は、前記画素電極と重ならないことを特徴とする液晶表示装置。 - 一対の基板と、
前記一対の基板間に保持された液晶と、
前記一対の基板の一方の基板上にゲート配線と、
前記一方の基板上に、前記ゲート配線と同一の材料で設けられた容量配線と、
前記ゲート配線及び前記容量配線上に下地膜と、
前記下地膜上に半導体層と、
前記半導体層上に層間絶縁膜と、
前記層間絶縁膜上に設けられ、かつ、前記半導体層と電気的に接続する画素電極と、
前記層間絶縁膜上に、前記画素電極と同一の材料で設けられた共通配線と、
前記層間絶縁膜を介して前記共通配線と重畳する信号配線と、
前記信号配線と前記半導体層を電気的に接続する接続電極と、を有し、
前記画素電極と前記共通配線とは、前記一方の基板の面に対して平行な電界が生じるように配置され、
前記共通配線は、前記信号配線と前記接続電極との接続部分を除いて、前記信号配線と重畳し、
前記共通配線は、前記画素電極と重ならないことを特徴とする液晶表示装置。 - 請求項１乃至請求項９のいずれか一項において、
前記層間絶縁膜は、珪素を有する絶縁膜と、有機樹脂材料を有する絶縁膜と、を有することを特徴とする液晶表示装置。 - 請求項１乃至請求項９のいずれか一項において、
前記層間絶縁膜は、酸化珪素または窒化珪素または酸化窒化珪素を有する絶縁膜と、ポリイミドまたはアクリルまたはポリアミドまたはポリイミドアミドまたはベンゾシクロブテンを有する絶縁膜と、を有することを特徴とする液晶表示装置。 - 請求項１乃至請求項１１のいずれか一項において、
前記液晶表示装置は、携帯電話、カメラ、プロジェクター、記憶媒体、ディスプレイ、ヘッドマウントディスプレイ、パーソナルコンピュータ、ＤＶＤプレイヤー、電子書籍、または携帯型情報端末としての機能を有することを特徴とする液晶表示装置。 - 基板上に、ゲート配線及び容量配線を形成し、
前記ゲート配線及び前記容量配線上に、下地膜を形成し、
前記下地膜上に半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に、ゲート電極及び信号配線を形成し、
前記ゲート電極及び前記信号配線上に、層間絶縁膜を形成し、
前記層間絶縁膜上に、前記半導体層と電気的に接続する画素電極、前記層間絶縁膜を介して前記信号配線に重畳する共通配線、及び前記共通配線と前記半導体層を電気的に接続する接続電極を形成することを特徴とする液晶表示装置の作製方法。 - 一対の基板の一方の基板上に、ゲート配線及び容量配線を形成し、
前記ゲート配線及び前記容量配線上に、下地膜を形成し、
前記下地膜上に半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に、ゲート電極及び信号配線を形成し、
前記ゲート電極及び前記信号配線上に、層間絶縁膜を形成し、
前記層間絶縁膜上に、前記半導体層と電気的に接続する画素電極、前記層間絶縁膜を介して前記信号配線に重畳する共通配線、及び前記共通配線と前記半導体層を電気的に接続する接続電極を形成し、
前記一対の基板間に液晶を挟持することを特徴とする液晶表示装置の作製方法。 - 一対の基板の一方の基板上に、ゲート配線及び容量配線を形成し、
前記ゲート配線及び前記容量配線上に、下地膜を形成し、
前記下地膜上に半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上に、ゲート電極及び信号配線を形成し、
前記ゲート電極及び前記信号配線上に、層間絶縁膜を形成し、
前記層間絶縁膜上に、前記半導体層と電気的に接続する画素電極、前記層間絶縁膜を介して前記信号配線に重畳する共通配線、及び前記共通配線と前記半導体層を電気的に接続する接続電極を形成し、
前記一対の基板の他方の基板に、各画素に対応した、赤色のカラーフィルター層、青色のカラーフィルター層、及び緑色のカラーフィルター層を形成し、
少なくとも前記半導体層と重畳するように、前記赤色のカラーフィルター層と前記青色のカラーフィルター層とを積層して構成される遮光膜を形成し、
前記一対の基板間に液晶を挟持することを特徴とする液晶表示装置の作製方法。 - 請求項１３乃至請求項１５のいずれか一項において、
前記層間絶縁膜は、珪素を有する絶縁膜と、有機樹脂材料を有する絶縁膜と、を有することを特徴とする液晶表示装置の作製方法。 - 請求項１３乃至請求項１５のいずれか一項において、
前記層間絶縁膜は、酸化珪素または窒化珪素または酸化窒化珪素を有する絶縁膜と、ポリイミドまたはアクリルまたはポリアミドまたはポリイミドアミドまたはベンゾシクロブテンを有する絶縁膜と、を有することを特徴とする液晶表示装置の作製方法。 - 請求項１３乃至請求項１７のいずれか一項において、
前記液晶表示装置は、携帯電話、カメラ、プロジェクター、記憶媒体、ディスプレイ、ヘッドマウントディスプレイ、パーソナルコンピュータ、ＤＶＤプレイヤー、電子書籍、または携帯型情報端末としての機能を有することを特徴とする液晶表示装置の作製方法。
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