JP4844419B2

JP4844419B2 - ゲート駆動回路

Info

Publication number: JP4844419B2
Application number: JP2007027723A
Authority: JP
Inventors: 和明三野
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2007-02-07
Filing date: 2007-02-07
Publication date: 2011-12-28
Anticipated expiration: 2027-02-07
Also published as: JP2008193854A

Description

この発明は、ゲート駆動回路などの制御部とは異なる電位に接続されるスイッチング素子を駆動するための、ゲート駆動回路に関する。

図４は従来例を示す構成図、図５は図４の動作を説明するためのタイムチャ−トである。
図４は、制御対象となる主回路が符号２１で示すような、変圧器８の二次側に接続された同期整流回路の例である。
図４では主回路２１の二次側は一次側から絶縁された状態なので、一次側からスイッチング素子９，１０を制御する場合は絶縁が必要である。また、スイッチング素子９，１０のソース電位が異なる場合にも、素子９，１０間の絶縁が必要になる。

上記のような場合に、図示のようなゲート駆動回路２２を用いて素子９，１０の制御を実現する。例えば、スイッチング素子１，４をオンさせることで、変圧器６，７の一次側電圧は図５に示すように正（電源５の直流電圧）の値となる。次に、素子１，４をオフし、素子２，３をオンすることで、変圧器６，７の一次側電圧は負（電源５の逆電圧）の値となる。

すなわち、図５に示すようなゲート信号（素子１と４，２と３のゲート信号）で制御することにより、変圧器６，７の一次側には正または負の電圧が交互に印加される。変圧器６，７の二次側には制御対象となるスイッチング素子９，１０が接続されているので、素子１と４をオンさせることで変圧器６を介して素子９がオンし、素子２と３をオンさせることで変圧器７を介して素子１０がオンすることになる。ここで、変圧器７の二次巻線は変圧器６の二次巻線とは逆向きに巻かれている。

上記図４とは具体的な構成は異なるが、ゲート駆動回路に４つのスイッチング素子を用い、２つの被制御スイッチング素子を制御するものとして、例えば下記特許文献１（図１、図３など参照）に示すものがある。
特開２００３−２５９６３９号公報

ところで、図４や特許文献１の回路では４つのスイッチング素子を使用するので、ゲート駆動回路が高価になるという問題がある。また、素子９を駆動するときに電流は素子１と４を通過し、素子１０を駆動するときに電流は素子２と３を通過する。このように、常に２つのスイッチング素子を電流が通過するので、スイッチング素子での損失が大きく、ゲート駆動回路が大形化してしまうという問題がある。つまり、ゲート駆動回路を集積化して小形化する場合、部品点数を削減し発生損失を低減しなければならない。

この発明は以上のような点に鑑みなされたもので、その課題はゲート駆動回路の小形（集積）化，低コスト化および損失低減化することにある。

このような課題を解決するため、請求項１の発明では、異なる電位に接続された２Ｎ（Ｎは自然数）個のスイッチング素子を制御するゲート駆動回路において、
第一の変圧器とスイッチング素子の直列回路を直流電源と並列に接続するとともに、電圧をクランプするクランプ素子とダイオードとの直列回路を前記直流電源と並列に接続し、前記クランプ素子と並列に第二の変圧器を接続し、前記第一，第二の変圧器の二次側を制御対象となるスイッチング素子にそれぞれ接続してなることを特徴とする。
この請求項１の発明においては、前記クランプ素子と直列に他のダイオードを接続することができる（請求項２の発明）。これら請求項１または２の発明においては、前記クランプ素子をツェナーダイオードとすることができる（請求項３の発明）。

この発明によれば、ゲート駆動回路に用いるスイッチング素子数が少なくなるので、発生損失を減らすことが可能になる。その結果、低コストでゲート駆動回路を製作することができ、小形（集積）化も容易となる。

図１はこの発明の実施の形態を示す回路図である。
図１からも明らかなように、図４のスイッチング素子１〜４に代えて、スイッチング素子１、ダイオード１１および電圧をクランプする素子（クランプ素子）１３から構成した点が特徴である。なお、その他は図４と同じである。

図２は図１の動作を説明する説明図である。
いま、図１において、素子１がオンすると、電源５の電圧が素子１を介して変圧器６に印加され、正の電圧が変圧器６の一次側に発生する。また、素子１がオフすると、変圧器６の励磁電流はダイオード１１とクランプ素子１３（および変圧器７）を介して環流し、クランプ素子１３の電圧で変圧器６はリセットされる（ただし、ここではダイオード１１のオン電圧を無視している）。このとき、クランプ素子１３の電圧は変圧器７の一次電圧となり、変圧器７の一次側には正の電圧が印加される。

次に、素子１がオンすることで、変圧器６の一次側には正の電圧（電源５の電圧）が印加される。このとき、変圧器７の励磁電流はクランプ素子１３を介して環流するので（素子１３のクランプ電圧が電源５の電圧よりも低い場合）、変圧器７の一次側は素子１３のクランプ電圧によって発生する逆電圧が印加され、変圧器７はリセットされる。よって、変圧器６と７には正負の電圧が印加され、素子１がオンのときに素子９はオンし、素子１がオフの期間において変圧器６のリセット電圧が発生している期間に、素子１０がオンする。

ここで、変圧器６のリセット電圧は素子１３のクランプ電圧を変化させることで調整可能であり、素子１０のオン時間も素子１３のクランプ電圧によって調整できる。
従来のゲート駆動回路ではスイッチング素子を４つ使っていたが、この発明ではスイッチング素子を１つに削減している。つまり、電流が通過するスイッチング素子数を１つにできるので、ゲート駆動回路での発生損失を低減でき、小形化（集積化），高効率化が容易となる。

図３にこの発明の別の実施の形態を示す。
図３では、一方向において電圧をクランプする素子１３（ツェナーダイオードなど）に対し、直列にダイオード１２を挿入した点が特徴である。ただし、この回路の動作波形は図２と全く同様なので、図示は省略する。
図３において素子１をオンすると、素子１を介して電源５の電圧が変圧器６の一次側に印加される。素子１がオフすると、変圧器６の励磁電流はダイオード１１，クランプ素子１３とダイオード１２（および変圧器７）を介して環流し、変圧器６は素子１３のクランプ電圧でリセットされる。同時に、素子１３に発生する電圧は変圧器７の一次側の電圧となる。

次に素子１がオンすると、変圧器７の励磁電流は変圧器７→電源５→素子１→ダイオード１１→変圧器７の経路と、変圧器７→変圧器６→ダイオード１１→変圧器７の経路で流れ、変圧器７の励磁エネルギーを電源５に回生し、さらに変圧器６を介して素子９を駆動するエネルギーに活用することができる。このように、ダイオード１２を挿入することで、変圧器７の励磁エネルギーを素子１３で消費することなく回生することができる。この例も電流が通過するスイッチング素子数は１つであり、ゲート駆動回路での発生損失を低減することができる。よって、ゲート駆動回路を小形化（集積化），高効率化ができ、低コスト化が可能となる。

この発明の実施の形態を示す回路図図１の動作を説明する波形図この発明の別の実施の形態を示す回路図従来例を示す回路図図４の動作を説明する波形図

符号の説明

１〜４，９，１０…スイッチング素子、５…直流電源、６，７，８…変圧器、１１，１２…ダイオード、１３…クランプ素子（ツェナーダイオード）、１４…リアクトル、１５…コンデンサ、１６…負荷、２１…主回路（同期整流回路）、２２…ゲート駆動回路。

Claims

異なる電位に接続された２Ｎ（Ｎは自然数）個のスイッチング素子を制御するゲート駆動回路において、
第一の変圧器とスイッチング素子の直列回路を直流電源と並列に接続するとともに、電圧をクランプするクランプ素子とダイオードとの直列回路を前記直流電源と並列に接続し、前記クランプ素子と並列に第二の変圧器を接続し、前記第一，第二の変圧器の二次側を制御対象となるスイッチング素子にそれぞれ接続してなることを特徴とするゲート駆動回路。
前記クランプ素子と直列に他のダイオードを接続することを特徴とする請求項１に記載のゲート駆動回路。
前記クランプ素子をツェナーダイオードとすることを特徴とする請求項１または２に記載のゲート駆動回路。