JP4840402B2 - 固体撮像装置、画素信号処理方法、アナログ信号転送装置、アナログ信号転送方法 - Google Patents
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Description
CMOSイメージセンサーは、その製造には世界中で生産されている一般的なCMOS型集積回路と同様の製造プロセスを用いる事が可能であり、また単一電源での駆動が可能である。さらにCMOSプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させる事ができるため、周辺ICの数を減らす事ができるといった、非常に大きなメリットを複数持ち合わせている。
この並列出力型CMOSイメージセンサーの信号出力回路については実に様々なものが提案されている。例えば画素の出力をスイッチトキャパシタでサンプリングして読み出すものや、列毎にアンプを搭載して読み出すもの、中にはADコンバータやDRAMといったものまで列毎に設けているものもある。そして本発明は主に、列毎にアンプを設けた読み出し方式に係るものである。
図15はある1つの画素102に対応する1列(1つの垂直信号線VLの回路系)だけを抜き出して示したものである。
画素102は、フォトダイオードPD、リセットトランジスタTrst、増幅用トランジスタTg、読出用トランジスタTsを有して成る。そしてこの場合、ソース接地アンプ100と容量素子C1,C2からなる電荷積分アンプを用いて画素102の出力を読み出す構成になっている。
ここで特筆すべきは帰還容量C2をスイッチTr15と基準電圧Vrefを用いてプリチャージするような構成を採っている事であり、これによって、ソース接地アンプ100のオフセットバラツキを除去できるような工夫がなされている。
次にT2期間において、信号φRC、φTCにより、スイッチTr15がオフ、スイッチTr14がオン状態になる事で、先ほどプリチャージした基準電圧Vrefが電荷積分アンプの出力に現れる。尚、この時スイッチTr13はスイッチTr15と同時にオフするのでリセット状態は解除される。
次にT3期間において、画素102からオフセット電圧Voのみが出力され、それを積分する事で電荷積分アンプの出力には信号成分だけが、容量素子C1、C2の大きさの比をゲインとして読み出される事になる。
最後に読み出した信号をシフトレジスタ101から供給されるパルスに同期して水平信号線HLへと順次出力していく。
図17には任意の3列(垂直信号線VL1,VLn,VLN)を抜き出して示してある。またフォトダイオードPD及び読出用トランジスタTsから成る画素200として、選択線Vsに対応する画素を示している。この場合、垂直走査回路201によって選択線Vsが選択されることで、或る一行の画素が選択され、各列(各垂直信号線VL)に各画素からの信号が出力される。
この例において、列(各垂直信号線VL)毎にアンプ203を設けている点は、上記特許文献1の例と同様だが、特筆すべきは水平走査回路202から各アンプ203にスタンバイ制御信号φP(φP1,φPn,φPN)を供給している事である。これによりアンプ203は列毎にスタンバイ状態か動作状態かを遷移する事が可能となる。
各アンプ203の出力は、スイッチ204によって選択され、水平信号線HLにより出力端子205に転送される。各スイッチ204は、水平走査回路202からの信号ΦH(φH1,φHn,φHN)によりそれぞれオン/オフ制御される。
信号ΦHnのパルスで或るアンプ203が選択され、その期間に信号を読み出す事になる。上記特許文献1の例と違って、水平ブランキング期間に一斉に読み出すような動作ではなく、信号φHnで選択された期間中に読み出し動作を行うような構成になっている為、逆に信号φHnで選択されていない期間は全く動作する必要がない。つまり選択されていないアンプ203は、その間スタンバイ状態でいる事が可能である。
但し実際にはスタンバイから復帰するのに少し時間がかかる事を考慮してスタンバイ制御信号φPnは信号φHnより少し手前から立ち上がっているが、それ以外の期間はスタンバイ状態にいる為まったく電流を消費しない。したがって、例えば1000列あるようなセンサ(撮像画素アレイ)を用い、アンプ203も1000列分用意されているとしても、そのうち実際に電流を流しているのは1つか、或いは信号φPnの重なりを考慮しても図18の例では2つだけで済むことになる。これによって、非常に低消費電力であるという利点が得られている。
まず特許文献1の方式においては、列毎にアンプを用意しなければならない為、どうしても消費電力が増大するという問題がある。特にこの例においては水平信号線HLを直接ドライブしなければならず、またそのドライブにかけられる時間は、例えば1000列存在するセンサの場合、1水平期間の有効期間の1/1000の時間に限られる為、非常に高速に動作する必要がある。この事が列毎に用意されたアンプの1個当りの動作電流を増加させる要因となり、余計に消費電力の増大を招く事になる。
また、基準電圧Vrefは事実上出力信号の黒レベルを決定する事になるが、固定の電位を使用する為温度変化や電源電圧といった変動要因に対して追従性を持たない。その為安定した黒レベルを供給する為にはどうしても後段にクランプ回路が必要となってしまい、回路規模が増大するといった問題がある。
さらに、上記複数の水平信号線を順番に選択することで、上記複数の水平信号線により転送されてくる画素信号から、シリアルデータとしての出力画素信号を形成するマルチプレクサ手段を備える。
また、上記複数の水平信号線間に、上記マルチプレクサ手段の基準電位を用いたシールド用配線を設けるようにもする。
また上記水平転送手段は、上記各アンプ手段のそれぞれに対して供給するアンプ制御信号により、上記各アンプ手段を、それぞれ個別にオン状態とスタンバイ状態に切り換えることができるように構成され、また上記各アンプ手段のそれぞれを上記複数の水平信号線のうちの特定の水平信号線に接続させるアンプ選択信号により、上記各アンプ手段を、それぞれ個別に上記複数の水平信号線のうちの1つに接続させることができるように構成され、各列に配される上記各アンプ手段を順次、所定期間オン状態にさせるとともに上記水平信号線に接続させることで、上記各アンプ手段から出力される画素信号を、順次複数の水平信号線により転送させる。
上記水平転送手段は、上記アンプ制御信号と上記アンプ選択信号を共通の信号として出力する。或いは、共通とはせずに、上記各アンプ手段のそれぞれに対して、上記アンプ制御信号によりオン状態に制御した後に、上記アンプ選択信号により上記水平信号線に接続するように、上記アンプ制御信号と上記アンプ選択信号を発生させる。
また上記水平転送手段はシフトレジスタを有し、上記水平信号線の本数と、上記各アンプ手段から出力される画素信号のデータレートとに応じて設定されたパルス幅を有するパルス信号を、上記シフトレジスタに入力することで、上記アンプ選択信号を発生させる構成とする。
また上記水平転送手段は、上記各アンプ手段のそれぞれに対する上記アンプ制御信号を、対応するアンプ手段に対するアンプ選択信号としてのパルスと、該パルスよりエッジタイミングが進んでいるパルスとの論理和をとることで発生させる。例えば、上記各アンプ手段における第nのアンプ手段に対する第nのアンプ選択信号と、第n−1のアンプ手段に対する第n−1のアンプ選択信号との論理和をとることで、第nのアンプ手段に対する上記アンプ制御信号を発生させる。
またアンプ手段を電荷積分アンプとした場合、上記水平信号線により出力される画素信号の黒レベルに基づいて基準電位を生成する基準電位生成手段と、上記垂直転送手段による画素信号の読出に先立って、上記電荷積分アンプ手段の帰還容量を、上記基準電位生成手段で生成された上記基準電位にチャージするチャージ手段とをさらに備える。
或いは、上記水平信号線により出力される画素信号の黒レベルに基づいて基準電位を生成する基準電位生成手段をさらに備え、上記基準電位が、上記マルチプレクサ手段の出力アンプの基準電位とされるようにする。
また、上記アンプ手段がスタンバイ状態とされた期間でも、例えば水平ブランキング期間に入力された画素信号が上記アンプ手段内で保持されるようにするホールド手段を、さらに備える。
またアンプ手段を電荷積分アンプとした場合、上記電荷積分アンプ手段は帰還容量が可変容量素子で形成されてもよい。
そして本発明は、このような列並列方式の画素信号読出において、主に次の3つの特徴を有するものとなる。
第1に、列毎に備えられる電荷積分アンプ手段においては、水平ブランキング期間に読み出した画素信号を保持したまま、スタンバイ状態にする事ができるように構成している。
第2に、列毎に備えられる電荷積分アンプ手段において、読み出し動作の際にアンプの帰還容量をある基準電位にプリチャージするが、その基準電位を黒レベルに基づいて自動制御する。
第3に、各アンプ手段からの画素信号についての水平方向への転送を複数の水平信号線を用いて並列に行なう事で、水平信号線一本当たりのデータレートを下げる。
本発明のアナログ信号転送方法は、1行もしくは複数行として、行方向にアナログ信号を保持する信号保持部が配置されて成るアナログ信号保持手段からのアナログ信号を、各列に対して設けられている垂直信号線に出力させる垂直転送ステップと、上記各列の垂直信号線に設けられたアンプ手段においてアナログ信号を保持する信号保持ステップと、各列の上記アンプ手段に保持されたアナログ信号が、上記複数の水平信号線上を1クロック時間ずつずれながらオーバーラップしたタイミングで転送されるように、上記各アンプ手段に保持されたアナログ信号を複数の水平信号線に振り分けて転送させる水平転送ステップとを備える。
このようなアナログ信号転送装置、アナログ信号転送方法によれば、各アンプ手段からのアナログ信号についての水平方向への転送を複数の水平信号線を用いて並列に行なう事で、水平信号線一本当たりのデータレートを下げることができる。
まず、各電荷積分アンプ手段は、ホールド手段の機能により、水平ブランキング期間に読み出した画素信号を保持したままスタンバイ状態をとることができる。これにより大幅に消費電力の削減が可能となる。これは各電荷積分アンプ手段は、水平ブランキング期間に撮像画素手段から読み出された画素信号を保持した後は、実際に水平方向にデータを転送するタイミングが来た時のみ起動し、その他の時間はスタンバイ状態とされていてもよいためである。
特に水平転送手段が、各列に配される上記各電荷積分アンプ手段を順次、所定期間オン状態にさせて、画素信号を順次水平信号線に出力させるようにすれば、電荷積分アンプ手段は必要時のみオン状態とされる動作が実現され、消費電力削減に有効である。
またホールド手段は、電荷積分アンプ手段の出力を、所定のホールド電圧に固定する回路構成とすることで、非常に簡易な構成で実現できる。
また、複数の水平信号線で並列転送した画素信号は、マルチプレクサ手段を設ける事で効率よくシリアルデータに変換する事ができる。
また上記水平転送手段はシフトレジスタに対して、上記水平信号線の本数と、上記各アンプ手段から出力される画素信号のデータレートとに応じて設定されたパルス幅を有するパルス信号を入力して、上記アンプ選択信号を発生させることで、非常に簡易な構成で水平転送手段を構成できる。
また上記アンプ制御信号と上記アンプ選択信号を共通の信号としない場合、上記水平転送手段は、上記各アンプ手段のそれぞれに対する上記アンプ制御信号を、対応するアンプ手段に対するアンプ選択信号としてのパルスと、該パルスよりエッジタイミングが進んでいるパルスとの論理和をとることで発生させることで、簡易な構成で実現できる。
図1に、本発明の第1の実施の形態の構成を示す。これは固体撮像装置において画素アレイ1によって得られる撮像画素信号を出力単位10から撮像画像信号として出力する回路系を示したものである。画素アレイ1に対する入射光路を形成するレンズ系や、出力端子10より後段の信号処理系については図示及び説明を省略する。
画素アレイ1において列方向に並ぶ撮像画素2の選択トランジスタTsは、それぞれ共通の垂直信号線VL(VL1,VL2・・・VLn)に接続されている。
また、行方向に並ぶ複数の撮像画素2に対して共通の読出制御が行なわれるように、リセット制御線Lrst、転送制御線Ltr、選択制御線Lsの組が、画素アレイ1の各行に対応して配設されている。そしてリセット制御線Lrst、転送制御線Ltr、選択制御線Lsには、それぞれ垂直走査回路3により所定のタイミングで制御パルスが与えられる。
各撮像画素2のリセットトランジスタTrstのゲートはリセット制御線Lrstに接続され、各撮像画素2の転送トランジスタTtrのゲートは転送制御線Ltrに接続され、各撮像画素2の選択トランジスタTsのゲートは選択制御線Lsに接続される構成となる。
垂直走査回路3は、画素アレイ1における各行を順次選択して、各垂直信号線VLに画素信号の読出を実行させる。詳しくは後述するが垂直走査回路3は、リセット制御線Lrst、選択制御線Lsに対するパスル印加によりリセットレベルを垂直信号線VLに与える動作を実行させ、また転送制御線Ltr、選択制御線Lsに対するパスル印加によるフォトダイオードPDに蓄積された電荷に応じた画素信号を垂直信号線VLに与える動作を実行させる。垂直走査回路3はこのような読み出し動作を、順次各行の撮像画素2に対して実行させることになる。
選択された或る1行の撮像画素2からの画素信号の読出は、1水平期間内の水平ブランキング期間に行われる。つまり水平ブランキング期間においては、垂直走査回路3によって選択された1行の各撮像画素2からの画素信号が、各垂直信号線VL1,VL2・・・VLnに対して並列的に出力されることになる。
電荷積分アンプ9は、容量素子Ccp,Cs,スイッチ素子Ssh,Srt,Spc,Spx,Shd,アンプAから構成される。
容量素子Ccp(Ccp1〜Ccpn)は、各垂直信号線VL(VL1〜VLn)からの各アンプA(A1〜An)の入力系に直列に配される。
容量素子Cs(Cs1〜Csn)は、各アンプA(A1〜An)の帰還容量とされる。
アンプA(A1〜An)は反転アンプとされる。
この場合、アンプAは容量帰還アンプとされ、容量素子Ccp、Csの容量比に応じたゲインで信号が出力されることになる。そして撮像画素2から読み出された画素信号電荷は、容量素子Csに蓄積されることで、電荷積分アンプ9が画素信号電荷を保持する機能を持つ。
電荷積分アンプ9におけるスイッチ素子Ssh(Ssh1〜Sshn)は、信号φSHに応じて、垂直信号線VLからのアンプAの入力系をオン/オフする。
スイッチ素子Srt(Srt1〜Srtn)はアンプAの入出力を短絡させるスイッチであり、信号φRTに応じてオン/オフされる。
スイッチ素子Spc(Spc1〜Spcn)は容量素子Csに対するチャージ系を接続するスイッチであり、信号φPCに応じてオン/オフされる。
スイッチ素子Spx(Spx1〜Spxn)は容量素子Csに対するチャージ系の際にをオフされるスイッチであり、上記信号φPCの反転パルスである信号φXPCによりオン/オフされる。
スイッチ素子Shd(Shd1〜Shdn)はアンプAの出力をホールド電圧Vhdに固定する際にオンされるスイッチである。
ここで図示するように、水平信号線HLは、水平信号線HL1〜HLnとしてn本設けられている。
第1列目のアンプA1は、スイッチ素子Ssl1を介して水平信号線HL1に接続される。第2列目のアンプA2は、スイッチ素子Ssl2を介して水平信号線HL2に接続される。以降同様にして、第n列目のアンプAnは、スイッチ素子Sslnを介して水平信号線HLnに接続される。
また、さらに第n+1列目の図示しないアンプAn+1は、スイッチ素子Ssl(n+1)を介して、第1列目とアンプA1と同じ水平信号線HL1に接続される。第n+2列目の以降の図示しない各アンプも、水平信号線HL2,HL3・・・と、順番に接続されるものとなる。
即ち、画素アレイ1において構成される列の数がM列であるとすると、そのM列の各電荷積分アンプ9は、順番にn個の水平信号線HL1〜HLnに振り分けられて接続される構成となる。
また水平走査回路5は、各アンプA1〜An・・・に対して、スタンバイ状態/オン状態を制御するアンプ制御信号φP(φP1〜φPn・・・)を出力する。これによって各アンプAを個別にオン状態/スタンバイ状態に制御できる。即ち、アンプ制御信号φPとしてのパルスがH状態であればアンプAは普通に動作し、L状態であればスタンバイ状態となって電流を消費しなくなる。
なお、アンプ制御信号φPは、インバータIVを介してスイッチ素子Shdにも供給され、これによってスイッチ素子Shdがオン/オフ制御される。従って、アンプAがスタンバイ時にはスイッチ素子Shdがオン、アンプAがオンとされるとスイッチ素子Shdがオフとされることになる。
画素信号の読み出しは基本的に水平ブランキング期間内に行われる。水平ブランキング期間においては、図のようにリセット期間としての動作と読出期間としての動作が行われる。
まずリセット期間が開始される際には、水平走査回路5によりアンプ制御信号φP(φP1、φP2・・・)が全てH状態になり、各列のアンプAが全てスタンバイ状態からオン状態に復帰する。
画素アレイ1に対しては、垂直走査回路3によりある一行の撮像画素2が選択される。すなわち、選択トランジスタTsが、ある一列だけオン状態とされる。次にリセットトランジスタTrstがオン状態とされ、リセットレベルVoffが増幅トランジスタTgを通じて垂直信号線VLに現れる。
リセットレベルVoffは撮像画素2のリセットノイズと増幅トランジスタTgのスレッショルド電圧のバラツキを含む為、撮像画素2毎に違った値を取る。
また、同時に信号φPCによりスイッチ素子Spcがオンされ、また信号φXPCによりスイッチ素子Spxがオフ状態とされる事で、容量素子Csの一端はクランプ電圧出力アンプ7によるクランプ電圧Vcpに固定される。
この時、容量素子Csはスレッショルド電圧Vatを基準としてクランプ電圧Vcpの電位を保持している事になる。
また、容量素子Ccpはやはりスレッショルド電圧Vatを基準として撮像画素2のリセット電圧Voffを保持している事になる。
スイッチ素子Spxがオンした事でアンプAは容量素子Csを介して帰還がかかるので、アンプAの入力は先ほどと同じスレッショルド電圧Vatを保持する。従ってアンプAの出力Voutには容量素子Csに保持された電荷によって、クランプ電位Vcpが現れる。
まず垂直走査回路3によって選択された行の撮像画素2における転送トランジスタTtrがオン状態となりフォトダイオードPDから電荷が伝送され、撮像画素2から垂直信号線VLに信号レベルVsigが出力される。
この信号は先ほどのリセットレベルVoffに重複して現れるため、Voff−Vsigというように表現できる。
電荷積分アンプ9はリセットレベルVoffの値を容量素子Ccpに記憶していたので、リセットレベルVoffからの変化量のみを積分して出力する。この時、容量比によって読み出しのゲインが決定される。式で表せば、電荷積分アンプ9の出力電圧をVoutとして、
Vout=(Ccp/Cs)Vsig+Vcp ・・・(式1)
となる。この式1からわかるように、この出力Voutは撮像画素2のリセットレベルVoffにも、またアンプAのスレッショルド電圧Vatにも依存しない。
ところでこのとき、何も手段を講じなければアンプAの出力は不定になってしまう。そして信号は容量素子Csに蓄えられたままであるが、出力が不定となると、その容量素子Csに蓄えられた信号がそのまま保持されるとは限らなくなる。
すなわち、スイッチ素子SshがNMOSトランジスタで形成されているとすると、オフ状態においてはそのゲート電圧をGNDレベルにする事でオフ状態を作り出しているが、アンプAの出力が不定になっている為、リーク電流等の影響で場合によってはアンプAの出力VoutがGNDレベルにまで落ちてしまう可能性がある。そうなると容量素子Csを介してアンプの入力側はマイナス電位になってしまうわけで、NMOSトランジスタのソース電圧がゲート電圧より低くなり、スイッチ素子Sshがオン状態となって容量素子Csから信号電荷が流出してしまう事になる。もちろん、このようにして容量素子Csの信号電荷が流出してしまえば、その後アンプAをオン状態に復帰させても、正しい画素信号を水平信号線HLに与えることができなくなる。
そこで本例では、このような状態を防ぐ為に、アンプ制御信号φPをインバータIVにより反転パルスとしてスイッチ素子Shdを制御する。つまり、アンプAがスタンバイ状態となるときには、この反転パルスによりスイッチ素子Shdをオン状態として、アンプAの出力Voutを所定のホールド電圧Vhdに固定するようにする。
こうする事で、アンプAをスタンバイ状態としても、その出力Voutが不定になる事を防ぎ、容量素子Csに蓄えられたデータの損失を防ぐ。
Vin=Vhd−((Ccp/Cs)Vsig+Vcp)−Vat)・・・(式2)
と表される。
なおホールド電圧Vhdは、容量素子Ccp、Csの大きさや、信号電荷Vsigの最大量等を考慮して、この入力電圧Vinがマイナスの電位にならないように値を設定する事が望ましい。特に使用しているプロセスのNMOSトランジスタのオフリークが大きい場合は、入力電圧Vinの値があまり低くならないようにして、常にNMOSトランジスタにはバックバイアスがかかる状態とし、リークを減らす考慮も必要となってくる。
以上はスイッチ素子SshとしてNMOSトランジスタを使用している場合の例であるが、もしPMOSトランジスタを使用している場合には、そのソース電圧がゲート電圧よりも高い値にならないようにする考慮が必要となる。
従ってあとは、水平方向に転送する時に再びアンプAをスタンバイ状態から復帰させればよいだけなので、実際に電流を消費している時間が非常に短くなり、従来例に比べて低消費電力とすることができる。
撮像画素2の信号を垂直方向に読み出す時には水平ブランキング期間を用いてゆっくり読み出す事ができたが、水平方向へは決められたデータレートで転送しなければいけない。従って今度は高速動作が必要になってしまうが、水平信号線HLは長く、多数のスイッチが接続されている為寄生容量が多く、それを高速に駆動するのはそれなりの駆動能力を必要とする。それを列毎にレイアウトしなければいけないアンプAで駆動するのは困難であり、レイアウト面積の増大につながる。
そこで本例においては、上述したように複数本の水平信号線HL1〜HLnを用意し、並列転送によりデータレートを下げて転送するものとしている。なお水平信号線HLの本数(n本)に制限はないが、多ければ多いほど1本当たりのデータレートを下げる事ができる。通常、水平ブランキング期間の読み出し動作と同程度の駆動スピードとなるような本数用意するのが効率がよく好ましい。
続いて、1画素分の転送タイミングだけずれて、第2列目の画素信号の水平転送のため、アンプ制御信号φP2がH状態とされてアンプA2がスタンバイ状態から起動される。その直後にアンプ選択信号φS2がH状態とされ、アンプA2の出力が水平信号線HL2により転送されるものとなる。
このようにして、順次各列についての水平転送が行われる。
アンプ選択信号φSは、水平信号線HLの本数によってその幅が決まる幅広パルスであり、一画素時間分だけずれてシフトしていく為、図2に示すように重なり期間を持っている。図2の例ではちょうど水平信号線HLが5本ある場合の長さで書かれている。
各アンプAに保持された画素信号は、このようなアンプ選択信号φSがH状態の間に、接続された水平信号線によって転送されるため、例えば図7(a)(b)(c)に示すように、各アンプAの出力は、それぞれ接続された所定の水平信号線HLを、1クロック時間ずつずれながらオーバーラップするように転送されることになる。
なお、アンプ選択信号φSがH状態の間に信号を水平転送することになるので、アンプ制御信号φPもその間だけH状態となってアンプを起動状態にすればよいが、この例ではアンプAの起動に多少時間がかかるものとして、アンプ選択信号φSより先にアンプ制御信号φPを立ち上げている。即ち各アンプA1,A2・・・は、アンプ制御信号φPによりオン状態に制御された後に、アンプ選択信号φSにより水平信号線に接続される。
図3の水平走査回路5は、フリップフロップFF(FF1、FF2〜FFn・・・)から成るシフトレジスタと、オアゲートOR1、OR2〜ORn・・・が設けられて構成される。図4に動作タイミングを示す。
各フリップフロップFFは、クロック入力端子に図4に示すクロックHclkが供給され、このクロックHclkのタイミングでD入力をラッチする。このクロックHclkは画素信号のデータレートと同じレートのクロックである。
先頭のフリップフロップFF1に対するD入力としては、図4に示すデータパルスHdataが供給される。データパルスHdataは、図4のようにクロックレートに対して幅広のパルスとされる。
そして、各フリップフロップFF1、FF2、FF3・・・のQ出力(ラッチ出力)が、それぞれアンプ選択信号φS1、φS2、φS3・・・となる。
また、アンプ制御信号φP(φP1、φP2、φP3・・・)は、オアゲートOR(OR1,OR2,OR3・・・)の出力として得られる。
オアゲートOR1は、供給されたデータパルスHdataとフリップフロップFF1のQ出力の論理和をとってアンプ制御信号φP1とする。オアゲートOR2はフリップフロップFF2のQ出力とフリップフロップFF1のQ出力の論理和をとってアンプ制御信号φP2とする。オアゲートOR3はフリップフロップFF3のQ出力とフリップフロップFF2のQ出力の論理和をとってアンプ制御信号φP3とする。
つまり、第nのアンプAnに対するアンプ制御信号φPnは、第nのアンプAnに対するアンプ選択信号φSnと、第n−1のアンプAn−1に対するアンプ選択信号φSn−との論理和をとって生成される構成とされている。
また水平転送が終わりアンプ選択信号φSが立下がると、同時にアンプ制御信号φPも立下りアンプAは再びスタンバイ状態になる。
図5(b)は差動アンプ型で、帰還をかけた場合のスレッショルド電圧VatをVrefによって制御できるという利点がある。やはりスタンバイ用にトランジスタT10が追加されている。
図5(c)はソース接地アンプa1の利得を上げる為に補助アンプa2を設け、レギュレーテッドカスコード(Regulated Cascode)回路構成としたものである。Regulated CascodeについてはIEEE Journal of Solid-State Circuit Vol25.No1,February 1990 に詳しい。この場合もスタンバイ用のトランジスタT10を追加している。
図5(d)はスタンバイ用トランジスタT10の設け方を変えたもので、トランジスタが直列にならない分バラツキに強いものとしている。この図5(d)の回路は図5(a)の応用例として書かれているが、同様のスタンバイトランジスタの接続方式を図5(b)(c)の回路にも適用できる。
マルチプレクサ8の回路例を図6に示す。
マルチプレクサ8は、それぞれが水平信号線HL1〜HLnに対応するサンプリング回路51-1〜51-nと、出力アンプ50を有して成る。
サンプリング回路51-1〜51-nは、それぞれ4つのスイッチ素子Sm及び容量素子Cmから構成されている。
スイッチ素子Sm11は水平信号線HL1を容量素子Cm1に接続するスイッチとされる。スイッチ素子Sm21は、容量素子Cm1の基準を基準電圧Vref1へ接続するスイッチである。スイッチ素子Sm31、Sm41は、容量素子Cm1の電荷を出力アンプ50に転送するためのスイッチである。つまりスイッチ素子Sm31、Sm41がオンとされると、容量素子Cm1が出力アンプ50の帰還経路に挿入される。
他のサンプリング回路51-2〜51-nも、それぞれ同様の構成となる。
また出力アンプ50の非反転入力V+には基準電圧Vref2が接続されている。
上記図2で説明したように、水平信号線HLを駆動する各列のアンプAは1画素時間ずつずれたタイミングで動作している為、その出力も当然一画素時間ずつずれたタイミングで順次出力されている。
上述した水平転送動作により、各アンプAに保持された画素信号は、例えば図7(a)(b)(c)の信号D1,D2,D3として示すように、複数の水平信号線HL上で、1クロック時間(1画素時間)ずつずれながらオーバーラップするように転送されてくる。
図7(a)及び(d)により、水平信号線HL1及びサンプリング回路51-1に注目して説明する。
始めはt0時点から信号φm11、φm21がH状態とされ、これによりスイッチ素子Sm11,Sm21はともにオン状態にある為、水平信号線HL1はその出力を、基準電圧Vref1を基準として容量素子Cm1に充電していることになる。
次にt1時点で信号φm11がL状態に、またt2時点で信号φm21がL状態とされ、スイッチ素子Sm11,Sm21が順番にオフ状態となる事で、容量素子Cm1に水平信号線HL1の電圧がサンプリングされることになる。
最後にt3時点で、信号φm31,φm41を同時にH状態とすることで、スイッチ素子Sm31とSm41が同時にオン状態となり、容量素子Cm1が出力アンプ50に接続される。
容量素子Cm1は、出力アンプ50の出力端子Voutと、マイナス入力端子V−の間に挿入されるため、仮想接地がはたらき、出力アンプ50は基準電圧Vref2を基準として容量素子Cm1に蓄えられた電位差を出力Voutとする。このとき、水平信号線HL1の出力をVhl1、アンプの出力電圧をVoutとすると、
Vout=Vref2+(Vhl1−Vref1)・・・(式3)
という電圧が出力される事になる。
Vout=Vhl1・・・(式4)
となって、水平信号線HL1の出力、すなわち上述した式1で表されたアンプAの出力がそのまま出力される事になる。特に理由がなければ 基準電圧Vref1=Vref2として使用する事が望ましい。
これにより、例えば図7(a)(b)(c)に示すように水平信号線HL1、HL2、HL3にあらわれる信号D1、D2、D3が、図7(h)の出力Voutにおけるシリアルデータとしての信号D1、D2、D3として出力されることになる。
さらに有効期間においては、電荷積分アンプ9は水平ブランキング期間に読み出した信号を保持したままスタンバイ状態に突入する事が可能である。このため各電荷積分アンプ9は、自分が水平方向にデータを転送するタイミングが来た時のみ起動してその他の時間はスタンバイ状態に入る事で大幅に消費電力の削減が可能となる。
また水平転送を複数の水平信号線HL1〜HLnを用いて並列に行なう事で、水平信号線HL一本当たりのデータレートを低くする事が可能となり、列毎にレイアウトされた駆動能力の低いアンプAでも直接水平信号線HLを駆動する事が可能となる。このため、無理に駆動能力の高いアンプを用意してレイアウト面積を増大させるという事がない。また、マルチプレクサ8を設ける事で複数本数の水平信号線HL1〜HLnで並列転送したデータを効率よくシリアルデータに変換する事ができる。
図8に第2の実施の形態の構成を示す。なお以下の各実施の形態では、図1と同一部分は同一符号を付し、説明を省略する。
この図8の場合、図1に示した第1の実施の形態とほぼ同様であるが、水平走査回路5が出力する信号φS(φS1、φS2・・・)が、アンプ制御信号及びアンプ選択信号として共用されている点が異なる。
つまり水平走査回路5からは、信号φSをアンプAのスタンバイ制御、及びスイッチ素子Shdの制御のために供給している。
上記第1の実施の形態の場合、アンプAのスタンバイからの復帰時間を考慮して、図2で説明したようにアンプ制御信号φPをアンプ選択信号φSより少し早めに立ち上げているが、アンプAのスタンバイ復帰にそれほど時間がかからない場合には、図8のように信号φPを信号φSで兼用してしまう事が可能である。
このようにすることで水平走査回路5の簡単化が図れ、また縦配線(列方向の配線)の本数が減る為レイアウトも簡単になる。
この図9の構成は、上述した図3の構成から、アンプ制御信号φPを形成する為のオアゲートORを削除しただけの構成で、図3に対してより単純な構成と言える。動作タイミングを図10に示すが、上述した図4に対してアンプ制御信号φPが無くなっただけ(アンプ選択信号φSがアンプ制御信号φPを兼ねる)で他は同じである。
図11に第3の実施の形態を示す。この場合、各電荷積分アンプ9におけるアンプAの帰還容量Csv(Csv1、Csv2・・・)を可変容量素子により構成している。
これにより上記式1中の(Ccp/Cs)の項が可変となり、従って可変ゲインアンプを形成する事ができる。
可変容量Cvsは、複数の容量素子を並べてスイッチで選択する等の方法で形成できる事は容易に想定できる。またその場合、アンプ駆動回路4から容量値選択の為のパルスを発生させる事になる。
このような第3の実施の形態を用いれば、カメラシステムにおいて必ず必要になるPGA(Programmable Gain Amp)の機能を電荷積分アンプ9に持たせる事ができる為、後段のシステムを単純化できると共に、早い段階でゲインアップができる為、画素信号レベルが小さい場合でも十分な信号振幅を確保でき、耐ノイズ性も向上するという利点がある。
図12に第4の実施の形態を示す。
この場合、電荷積分アンプ9における帰還容量素子Csに対してのプリチャージ電圧には固定電圧VrefPCを用いている。
そして黒レベル制御回路6及びクランプ電圧出力アンプ7により生成されるクランプ電圧をマルチプレクサ8の基準電圧Vref2(図6参照)へとフィードバックしている。
すると、上記式3の基準電圧Vref2、つまりマルチプレクサ8における出力アンプ50の基準が黒レベルに応じたクランプ電圧とされることになり、これによって黒レベルが適正に制御されることになる。
第1の実施の形態で示したような方式の場合、読み出す画素信号の基準を黒レベルに応じて制御するため、黒レベル制御は水平ブランキング期間のみ、すなわち1水平期間に一回しかできないものであるが、この図12のようにマルチプレクサ8でクランプをかけるようにすれば、クランプ動作に時間的制限がなくなり、いつでも黒レベルを制御できる。
従って、黒レベルの制御に時間的、回数的制限がなくなり、追従性が高く安定したクランプ回路を形成する事が可能となる。
図13に第5の実施の形態を示す。これは、上記図12と同様に、黒レベル制御回路6及びクランプ電圧出力アンプ7により生成されるクランプ電圧をマルチプレクサ8の基準電圧Vref2へフィードバックするものであるが、このように構成する場合、帰還容量素子Csに対するプリチャージによる黒レベル制御は不要となることから、図12の構成からスイッチ素子Spc、Spx、及び基準電位VrefPCを省略したものである。場合によっては、このような回路構成も考えられる。
このように構成した場合の動作は、図2のタイミングチャートから信号φPC、φXPCを削除しただけでその他は同様の駆動ができる。
この実施の形態によれば、回路構成が簡単になるという利点があるが、上記式1で示された出力Voutは、
Vout=(Ccp/Cs)Vsig+Vat ・・・(式5)
となって、アンプのスレッショルド電圧Vatを基準として動くようになる。このスレッショルド電圧は各列のアンプA毎にばらつく事が予想される為、設計上注意が必要である。
図14に第6の実施の形態を示す。
上述したきたように、各実施の形態においては水平信号線HLを複数本数用意する為、レイアウトの方法によっては水平信号線HL間のカップリングが問題になる場合がある。また、長い水平信号線HLを列毎に備えた駆動能力の大きくないアンプAで駆動しなければならない為、インピーダンスが高く、寄生容量等を介してノイズが混入しやすいということが想定される。
そこでこの第6の実施の形態においては、複数の水平信号線HL1〜HLnの間に、シールド線SiLを配し、かつそれをマルチプレクサ8の基準電圧Vref1と結合させる事で上記課題を解決している。
すなわち、水平信号線HLの間に一本一本シールド線SiLを通す事でカップリングを防ぐ。また、水平信号線HLとシールド線SiLを寄生容量Cxで結合させ、かつシールド線を基準電圧Vref1と接続する事で、この寄生容量Cxを、水平信号線HLの電位をサンプリングする図6に示した容量素子Cmと同じ基準で存在するようにする。すると、この寄生容量Cxを通してのノイズの混入を防ぐ事が可能となる。
以上、本発明の実施の形態について説明してきたが、本発明としてはさらに多様な変形例が考えられる。
特に本発明では、
第1に、列毎に備えられる電荷積分アンプにおいて、水平ブランキング期間に読み出した画素信号を保持したまま、スタンバイ状態にすること、
第2に、列毎に備えられる電荷積分アンプにおいて、読み出し動作の際にアンプの帰還容量にプリチャージする基準電位を黒レベルに基づいて自動制御すること、
第3に、各電荷積分アンプからの画素信号についての水平方向への転送を複数の水平信号線HLを用いて並列に行なうこと、
を大きな特徴としているが、これらの3つの要素のうちの1つでも備える構成は、本発明の範囲内となる。
例えば図1の構成において水平信号線HLを1本とし、マルチプレクサ8を設けない構成とすれば、上記第1,第2の特徴を有する構成となる。
また図12もしくは図13の構成において水平信号線HLを1本とし、マルチプレクサ8を設けない構成とすれば、上記第1の特徴を有する構成となる。
さらに図1の構成において、黒レベル制御回路6及びクランプ電圧出力アンプ7を設けず、固定電位でプリチャージ電圧を供給するようにすれば、第1,第3の特徴を有する構成となる。
これらのように多様な変形例として、本発明は実現できる。
例えばアナログメモリのような、複数のアナログデータが行方向もしくは行及び列のアレイ状に存在し、それを精度良く、かつ高速に読み出したい場合など、本発明で紹介したような並列転送を用いる事で、高精度、高速、かつ低消費電力での読み出しが可能となる。
即ち、アナログメモリ装置などにおいて、1行もしくは複数行として、行方向にアナログ信号を保持する信号保持部が配置されて成るアナログ信号保持部が形成されている場合、アナログ信号保持部からのアナログ信号を、各列に対して設けられている垂直信号線に出力させ、各列に対応して設けられているアンプで各信号保持部の信号値を読み出すようにする。
そして、各アンプに保持されたアナログ信号を、複数の水平信号線に振り分けて転送させるものである。
Claims (15)
- 行方向及び列方向に撮像画素が配されて成る撮像画素手段と、
上記撮像画素手段について、選択した行における各列の撮像画素からの画素信号を、各列に対して設けられている垂直信号線に出力させる垂直転送手段と、
各列の上記垂直信号線に対して設けられ、各列の撮像画素からの画素信号がそれぞれ入力されるアンプ手段と、
複数の水平信号線と、
各列の上記アンプ手段に保持された画素信号を、上記複数の水平信号線に振り分けて転送させる水平転送手段と、
を備え、
上記水平転送手段は、上記複数の水平信号線を通過する上記各アンプ手段の出力が1クロック時間ずつずれながらオーバーラップするように転送させる
固体撮像装置。 - 上記複数の水平信号線を順番に選択することで、上記複数の水平信号線により転送されてくる画素信号からシリアルデータとしての出力画素信号を形成するマルチプレクサ手段を、さらに備えた請求項1に記載の固体撮像装置。
- 上記複数の水平信号線間に、上記マルチプレクサ手段の基準電位を用いたシールド用配線が設けられている請求項2に記載の固体撮像装置。
- 上記水平転送手段は、上記各アンプ手段のそれぞれに対して供給するアンプ制御信号により、上記各アンプ手段を、それぞれ個別にオン状態とスタンバイ状態に切り換えることができるように構成され、また上記各アンプ手段のそれぞれを上記複数の水平信号線のうちの特定の水平信号線に接続させるアンプ選択信号により、上記各アンプ手段を、それぞれ個別に上記複数の水平信号線のうちの1つに接続させることができるように構成され、
各列に配される上記各アンプ手段を順次、所定期間オン状態にさせるとともに上記水平信号線に接続させることで、上記各アンプ手段から出力される画素信号を、順次複数の水平信号線により転送させる請求項1に記載の固体撮像装置。 - 上記水平転送手段は、上記アンプ制御信号と上記アンプ選択信号を共通の信号として出力する請求項4に記載の固体撮像装置。
- 上記水平転送手段はシフトレジスタを有し、
上記水平信号線の本数と、上記各アンプ手段から出力される画素信号のデータレートとに応じて設定されたパルス幅を有するパルス信号を、上記シフトレジスタに入力することで、上記アンプ選択信号を発生させる構成とされている請求項4に記載の固体撮像装置。 - 上記水平転送手段は、上記各アンプ手段のそれぞれに対して、上記アンプ制御信号によりオン状態に制御した後に、上記アンプ選択信号により上記水平信号線に接続する請求項4に記載の固体撮像装置。
- 上記水平転送手段は、上記各アンプ手段のそれぞれに対する上記アンプ制御信号を、対応するアンプ手段に対するアンプ選択信号としてのパルスと、該パルスよりエッジタイミングが進んでいるパルスとの論理和をとることで発生させる請求項7に記載の固体撮像装置。
- 上記水平信号線により出力される画素信号の黒レベルに基づいて基準電位を生成する基準電位生成手段をさらに備え、
上記基準電位が、上記マルチプレクサ手段の出力アンプの基準電位とされる請求項2に記載の固体撮像装置。 - 上記アンプ手段は電荷積分アンプとされるとともに、
上記水平信号線により出力される画素信号の黒レベルに基づいて基準電位を生成する基準電位生成手段と、
上記垂直転送手段による画素信号の読出に先立って、上記電荷積分アンプ手段の帰還容量を、上記基準電位生成手段で生成された上記基準電位にチャージするチャージ手段と、
をさらに備えた請求項1に記載の固体撮像装置。 - 上記アンプ手段がスタンバイ状態とされた期間でも、上記入力された画素信号が上記アンプ手段内で保持されるようにするホールド手段を、さらに備えた請求項1に記載の固体撮像装置。
- 上記アンプ手段は電荷積分アンプとされるとともに、
上記電荷積分アンプ手段は帰還容量が可変容量素子で形成されている請求項1に記載の固体撮像装置。 - 行方向及び列方向に撮像画素が配されて成る撮像画素手段において選択した行における各列の撮像画素からの画素信号を、各列に対して設けられている垂直信号線に出力させる画素信号垂直転送ステップと、
上記各列の垂直信号線に設けられたアンプ手段において画素信号を保持する信号保持ステップと、
各列の上記アンプ手段に保持された画素信号を、複数の水平信号線に振り分けて転送させる水平転送ステップと、
を備え、
上記水平転ステップにおいて、上記複数の水平信号線を通過する上記各アンプ手段の出力が1クロック時間ずつずれながらオーバーラップするように転送させる
画素信号処理方法。 - 1行もしくは複数行として、行方向にアナログ信号を保持する信号保持部が配置されて成るアナログ信号保持手段と、
上記アナログ信号保持手段の各列に対応して設けられ、対応する上記信号保持部の信号値を読み出すアンプ手段と、
複数の水平信号線と、
上記アンプ手段の出力を上記複数の水平信号線に振り分けて転送させる水平転送手段と、
を備え、
上記水平転送手段は、上記複数の水平信号線を通過する上記各アンプ手段の出力が1クロック時間ずつずれながらオーバーラップするように転送させる
アナログ信号転送装置。 - 1行もしくは複数行として、行方向にアナログ信号を保持する信号保持部が配置されて成るアナログ信号保持手段からのアナログ信号を、各列に対して設けられている垂直信号線に出力させる垂直転送ステップと、
上記各列の垂直信号線に設けられたアンプ手段においてアナログ信号を保持する信号保持ステップと、
各列の上記アンプ手段に保持されたアナログ信号が、上記複数の水平信号線上を1クロック時間ずつずれながらオーバーラップしたタイミングで転送されるように、上記各アンプ手段に保持されたアナログ信号を複数の水平信号線に振り分けて転送させる水平転送ステップと、
を備えたアナログ信号転送方法。
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