JP2004165825A

JP2004165825A - 固体撮像装置及びその駆動方法

Info

Publication number: JP2004165825A
Application number: JP2002327097A
Authority: JP
Inventors: Takahisa Ueno; 貴久上野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-11-11
Filing date: 2002-11-11
Publication date: 2004-06-10

Abstract

【課題】容量負荷動作読み出し方式で用いる容量負荷動作キャパシタの初期化を特定電圧源を用いることなく行え、また、ノイズ低減や低電圧化を図る。
【解決手段】画素信号を読み出す垂直信号線１６に定電流を供給する定電流源に接続スイッチＴｒ２３を設け、列信号処理部３０の負荷キャパシタ（リセットレベル用キャパシタ３１及び信号レベル用キャパシタ３２）の初期化に用いる。すなわち、リセットレベルの読み出し時の先頭で接続スイッチＴｒ２３をオフすることにより、リセットレベル用キャパシタ３１を増幅Ｔｒ１２のチャネルポテンシャルに初期化できる。また、信号レベルの読み出し時の先頭で接続スイッチＴｒ２３をオフすることにより、信号レベル用キャパシタ３２を増幅Ｔｒ１２のチャネルポテンシャルに初期化できる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、光電変換素子と画素トランジスタとを含む複数の画素によって画素アレイを構成し、各画素より読み出した画素信号を各画素列毎に設けた負荷回路に出力する構成の固体撮像装置及びその駆動方法に関する。
【０００２】
【従来の技術】
従来より、ＣＭＯＳイメージセンサでは、画素アレイの各画素から信号を読み出す際に、画素アレイ外にカラム状に負荷回路（負荷ＭＯＳトランジスタ）を設け、各画素の出力段と負荷回路との間でソースフォロア回路を構成したものが知られている。
図５は、このような従来のＣＭＯＳイメージセンサの全体構成例を示すブロック図であり、図６は、その１つの画素回路の構成例を示す回路図である。
図５に示すように、本例のイメージセンサは、半導体素子基板１００上に画素部（画素アレイ部）１１０、定電流部１２０、列信号処理部（カラム部）１３０、垂直走査回路１４０、水平走査回路１５０、水平信号線１６０、出力処理部１７０、タイミングジェネレータ（ＴＧ）１８０等を設けたものである。
画素部１１０は、多数の画素を２次元マトリクス状に配置したものであり、各画素に図２に示すような画素回路が設けられている。この画素部１１０からの各画素の信号は、各画素列毎に垂直信号線（図５では省略）を通して列信号処理部１３０に出力される。
定電流部１２０には各画素にバイアス電流を供給するための定電流源（図５では省略）が各画素列毎に配置されている。
垂直走査回路１４０は、画素部１１０の各画素を１行ずつ選択し、各画素のシャッタ動作や読み出し動作を駆動制御するものである。
【０００３】
列信号処理部１３０は、上述した負荷回路を含むものであり、垂直信号線を通して得られる各画素の信号を１行分ずつ受け取り、列ごとに所定の信号処理を行い、その信号を一時保持する。例えばＣＤＳ（画素トランジスタの閾値のばらつきに起因する固定パターンノイズを除去する）処理、ＡＧＣ（オートゲインコントロール）処理、Ａ／Ｄ変換処理等を適宜行うものとする。
水平走査回路１５０は、列信号処理部１３０の信号を１つずつ選択し、水平信号線１６０に導く。
出力処理部１７０は、水平信号線１６０からの信号に所定の処理を行い、外部に出力するものであり、例えばゲインコントロール回路や色処理回路を有している。なお、列信号処理部１３０でＡ／Ｄ変換を行う代わりに、出力処理部１７０で行うようにしてもよい。
タイミングジェネレータ１８０は、基準クロックに基づいて各部の動作に必要な各種のパルス信号等を供給する。
【０００４】
次に、図６を用いて本例の画素回路について説明する。
図示の構成は、各画素にフォトダイオード（ＰＤ）２１０と転送、増幅、選択、リセットの４つの画素トランジスタ（Ｔｒ）２１１、２１２、２１３、２１４を設けたものである。
ＰＤ２１０は、光電変換によって生成された電子を蓄積する。転送Ｔｒ２１１は、ＰＤ２１０の電子をフローティングディフュージョン（ＦＤ）２１５に転送する。
増幅Ｔｒ２１２は、ゲートがＦＤ２１５とつながっており、ＦＤ２１５の電位変動を電気信号に変換する。選択Ｔｒ２１３は信号を読み出す画素を行単位で選択するものであり、この選択Ｔｒ２１３がＯＮしたときには、増幅Ｔｒ２１２と画素の外で垂直信号線２１６につながっている定電流源２１７とがソースフォロアを組むので、ＦＤ２１５の電圧に連動する電圧が垂直信号線２１６に出力される。
また、リセットＴｒ２１４は、ＦＤ２１５の電位をＶｄｄにリセットする。
【０００５】
しかしながら、上述のような構成において、列信号処理部１３０の負荷回路にＭＯＳトランジスタを用いた場合、次のような問題がある。
（１）定電流を全カラムに流す必要があるため、電流量が大きくなってしまい、寄生抵抗等により、均一性が保てなくなる。
（２）電流源のアクティブ素子の特性ばらつきに起因した縦筋状固定パターンノイズ（ＦＰＮ）が発生する。
（３）電流源のアクティブ素子のノイズが付加される。特にトランジスタサイズが小さいため、画素アレイからのノイズがデバイス全体で支配的となり、このノイズ付加量が問題となるレベルとなっていまう。
【０００６】
そこで、以上のような問題を回避するために、上述したソースフォロア回路の読み出し方式を改善した「容量負荷動作読み出し方式」が提案されている（例えば、特許文献１参照）。
この容量負荷動作読み出し方式は、ソースフォロア回路の負荷回路としてＭＯＳトランジスタの代わりに、充電（初期化）されたキャパシタを用いるものである。
【０００７】
【特許文献１】
特開平７−２５５０１３号公報
【０００８】
【発明が解決しようとする課題】
ところで、上記特許文献１による従来例では、キャパシタの初期化に際し、その初期化用に設けた特定電圧に初期化する方法が採用されている。
しかしながら、この方法では、以下のような課題が生じる。
（１）初期化の際に大電流が流れ、ＣＭＯＳイメージセンサのチップ外のインダクタンスを介してノイズとなる。
（２）一般的で信頼性も高いクリップ回路とサンプルホールド回路とを用いたＣＤＳ回路を次段回路とした場合、回路動作においてＤＣ的制限が多くなり、低電圧化が困難である。
【０００９】
そこで本発明の目的は、容量負荷動作読み出し方式で用いる容量負荷動作キャパシタの初期化を特定電圧源を用いることなく行え、また、ノイズ低減や低電圧化を図ることが可能な固体撮像装置及びその駆動方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は前記目的を達成するため、光電変換素子及び複数の画素トランジスタを含む複数の画素を２次元配列した画素アレイ部と、前記画素アレイ部の各画素列毎に配線され、各画素における出力段の画素トランジスタとソースフォロア構造で接続される垂直信号線と、前記垂直信号線に接続されて垂直信号線に定電流を供給する定電流回路と、前記垂直信号線に接続されて前記画素から読み出された信号電荷を蓄積する負荷キャパシタを含む列信号処理回路と、前記定電流回路と垂直信号線との間の接続分離を切り換えるスイッチトランジスタとを有し、前記スイッチトランジスタによって定電流回路と垂直信号線とを分離することにより、前記負荷キャパシタを前記画素トランジスタのチャネルポテンシャルに対応した値に初期化することを特徴とする。
【００１１】
また本発明は、光電変換素子及び複数の画素トランジスタを含む複数の画素を２次元配列した画素アレイ部と、前記画素アレイ部の各画素列毎に配線され、各画素における出力段の画素トランジスタとソースフォロア構造で接続される垂直信号線と、前記垂直信号線に接続されて垂直信号線に定電流を供給する定電流回路と、前記垂直信号線に接続されて前記画素から読み出された信号電荷を蓄積する負荷キャパシタを含む列信号処理回路とを有する固体撮像装置の駆動方法であって、前記定電流回路と垂直信号線との間の接続分離を切り換えるスイッチトランジスタを設け、前記スイッチトランジスタによって定電流回路と垂直信号線とを分離することにより、前記負荷キャパシタを前記画素トランジスタのチャネルポテンシャルに対応した値に初期化することを特徴とする。
【００１２】
本発明の固体撮像装置及びその駆動方法では、定電流回路と垂直信号線との間の接続分離を切り換えるスイッチトランジスタを設け、前記スイッチトランジスタによって定電流回路と垂直信号線とを分離することにより、前記負荷キャパシタを前記画素トランジスタのチャネルポテンシャルに対応した値に初期化するようにしたことから、容量負荷動作読み出し方式で用いる容量負荷動作キャパシタの初期化を特定電圧源を用いることなく行える。
また、定電流回路を用いて初期化を行うことにより、初期化時の大電流を抑制でき、チップ外インダクタンスを介してのノイズを低減でき、さらに、初期化に際して、直流的なマージンをとる必要がなく、低電圧化を図ることが可能となる。
【００１３】
【発明の実施の形態】
以下、本発明による固体撮像装置及びその駆動方法の実施の形態例について説明する。
本実施の形態例は、容量負荷動作キャパシタを初期化する際に、画素アレイ部用の電流源を用いることにより、専用の電圧源を用いることなく、また、電流源とすることで初期化時の電流量を制限できるようにしたものである。
なお、各画素回路のソースフォロアに用いる程度の電流源を用いた場合に、キャパシタは、各画素回路内の増幅トランジスタのチャネルポテンシャル、具体的には−２００〜３００ｍＶ程度の電圧に初期化される。
このような構成により、本実施の形態例では、次のような効果を得ることができる。
（１）初期化時の電流によるチップ外インダクタンスを介してのノイズを低減できる。
（２）初期化に際し、ＤＣ的なマージンをとる必要がなく、低電圧化に適した回路を提供できる。
（３）初期化のための電源回路（一般に大規模である）を内蔵する必要がなく、小規模の回路を構成できる。
【００１４】
以下、本実施の形態例による具体的な構成例及び動作例について説明する。
図１は、本発明の第１実施例によるＣＭＯＳイメージセンサの構成例を示すブロック図であり、図２は、図１に示すＣＭＯＳイメージセンサの動作波形を示すタイミングチャートである。
図１に示すＣＭＯＳイメージセンサは、基本的には図５に示した構成と共通の要素より構成されている。
画素部（画素アレイ部）１の各画素１Ａは、光電変換素子であるフォトダイオード（ＰＤ）１０と転送、増幅、選択、リセットの４つの画素トランジスタ（Ｔｒ）１１、１２、１３、１４を設けたものである。
【００１５】
ＰＤ１０は、光電変換によって生成された電子を蓄積する。転送Ｔｒ１１は、ＰＤ１０の電子をフローティングディフュージョン（ＦＤ）１５に転送する。
増幅Ｔｒ１２は、ゲートがＦＤ１５とつながっており、ＦＤ１５の電位変動を電気信号に変換する。選択Ｔｒ１３は信号を読み出す画素を行単位で選択するものであり、この選択Ｔｒ１３がＯＮしたときには、増幅Ｔｒ１２と画素部１の外部で垂直信号線１６につながっている定電流源とがソースフォロアを組むので、ＦＤ１５の電圧に連動する電圧が垂直信号線１６に出力される。
また、リセットＴｒ１４は、ＦＤ１５の電位をＶｄｄにリセットする。
なお、本例ではＦＤアンプ構造の画素回路を例に説明するが、アンプＴｒのチャネルポテンシャルを信号として出すタイプのものであれば、他の方式によるものであってもよい。
【００１６】
垂直走査（ＶＳＲ）回路４０は、画素部１の各画素１Ａを行単位で選択して駆動制御するものであり、転送Ｔｒ１１にｎ行目の転送パルスＴＸｎ、選択Ｔｒ１３にｎ行目の行選択パルスＳＥＬｎ、リセットＴｒ１４にｎ行目のリセットパルスＲＳＴｎを出力する。
定電流部２０は、定電流源２１と、各画素列毎に定電流を供給する負荷トランジスタ２２と、各負荷トランジスタ２２と垂直信号線１６（各画素１Ａ）との間の接続分離を切り換える接続スイッチＴｒ２３とを有している。本例では、接続スイッチＴｒ２３をキャパシタ初期化パルスＣＩＮＴによって駆動し、定電流源２１と各画素１Ａとの間を分離して列信号処理部３０側の負荷キャパシタの初期化を行うようになっている。
【００１７】
列信号処理部３０は、各画素列毎に共通の回路が設けられ、各画素のリセットレベルと信号レベルとの差分をとることによりノイズ除去を行うＣＤＳ（相関二重サンプリング）回路を含むものであり、リセットレベル用キャパシタ３１、信号レベル用キャパシタ３２、入力選択スイッチ３３Ａ、３３Ｂ、比較回路３４、及び出力選択スイッチ３５Ａ、３５Ｂを有する。
リセットレベル用キャパシタ３１は、各画素のリセットレベルのサンプル信号を蓄積する負荷キャパシタであり、信号レベル用キャパシタ３２は、各画素の信号レベルのサンプル信号を蓄積する負荷キャパシタであり、１本の垂直信号線１６に対して互いに並列に設けられている。
【００１８】
入力選択スイッチ３３Ａ、３３Ｂは、垂直信号線１６からの信号をリセットレベル用キャパシタ３１または信号レベル用キャパシタ３２に選択的に入力するものであり、タイミングジェネレータ（図１では省略）からのサンプルホールドパルスＳＨＮ、ＳＨＳによって制御される。
出力選択スイッチ３５Ａ、３５Ｂは、各画素列におけるリセットレベル用キャパシタ３１のサンプル信号値と信号レベル用キャパシタ３２のサンプル信号値を比較回路３４に順次出力するものであり、水平走査（ＨＳＲ）回路５０によって制御される。
比較回路３４は、リセットレベル用キャパシタ３１のサンプル信号値と信号レベル用キャパシタ３２のサンプル信号値とを比較して出力信号に変換するものである。
【００１９】
次に、図２に基づいて本例の動作について説明する。
まず、行選択パルスＳＥＬｎをオンし、増幅Ｔｒ１２のチャネルを垂直信号線１６に接続するとともに、リセットパルスＲＳＴｎをオンし、ＦＤをリセットする。
また、これと同時に、リセットレベル用キャパシタ３１の入力選択スイッチ３３Ａをオンして垂直信号線１６に接続し、キャパシタ初期化パルスＣＩＮＴによって接続スイッチＴｒ２３をオフする。
これにより、垂直信号線１６のノードが増幅Ｔｒ１２のチャネルポテンシャルに一致し、これに対応する値にリセットレベル用キャパシタ３１が初期化される。次に、キャパシタ初期化パルスＣＩＮＴによって接続スイッチＴｒ２３をオンすることにより、定電流源２１が垂直信号線１６を介してリセットレベル用キャパシタ３１に接続され、所定のタイミングで入力選択スイッチ３３Ａをオフし、リセットレベルがリセットレベル用キャパシタ３１にホールドされる。
【００２０】
次に、転送パルスＴＸｎによって転送Ｔｒ１１をオンし、ＰＤ１０の電子をＦＤ１５に転送し、その電位変動を増幅Ｔｒ１２に印加する。
同時に、信号レベル用キャパシタ３２の入力選択スイッチ３３Ｂをオンして垂直信号線１６に接続し、キャパシタ初期化パルスＣＩＮＴによって接続スイッチＴｒ２３をオフする。
これにより、垂直信号線１６のノードが増幅Ｔｒ１２のチャネルポテンシャルに一致し、これに対応する値に信号レベル用キャパシタ３２が初期化される。次に、キャパシタ初期化パルスＣＩＮＴによって接続スイッチＴｒ２３をオンすることにより、定電流源２１が垂直信号線１６を介して信号レベル用キャパシタ３２に接続され、所定のタイミングで入力選択スイッチ３３Ｂをオフし、信号レベルが信号レベル用キャパシタ３２にホールドされる。
この後、図示しないが、出力選択スイッチ３５Ａ、３５Ｂがオンし、リセットレベル用キャパシタ３１のサンプル信号値と信号レベル用キャパシタ３２のサンプル信号値が比較回路３４に出力され、その差が信号量として出力する。
【００２１】
図３は、本発明の第２実施例によるＣＭＯＳイメージセンサの構成例を示すブロック図であり、図４は、図３に示すＣＭＯＳイメージセンサの動作波形を示すタイミングチャートである。
本例のＣＭＯＳイメージセンサは、列信号処理部３０が図１に示す例と異なるものであり、共通する構成については同一符号を付して説明する。
本例の列信号処理部３０も、各画素列毎に共通の回路が設けられ、各画素のリセットレベルと信号レベルとの差分をとることによりノイズ除去を行うＣＤＳ（相関二重サンプリング）回路を含むものであるが、本例においては、クランプ用キャパシタ（ＣＤＳ用キャパシタ）６１、クランプスイッチ６２、サンプルホールドスイッチ６３、サンプルホールド用キャパシタ（ＳＨ用キャパシタ）６４、出力回路６５、及び出力選択スイッチ６６を有して構成される。
【００２２】
クランプ用キャパシタ６１は、垂直信号線１６を通して各画素のリセットレベルのサンプル信号と信号レベルのサンプル信号を順次入力するものである。
クランプスイッチ６２は、タイミングジェネレータからのクランプ信号ＣＬＰによって制御され、クランプ用キャパシタ６１にリセットレベルのサンプル信号が入力された時点でクランプ用キャパシタ６１の出力を所定のクランプ電圧レベルにクランプするものである。
すなわち、このクランプスイッチ６２によってクランプ用キャパシタ６１の出力側がクランプ電圧レベルにクランプされた状態では、クランプ用キャパシタ６１の入力側と出力側が異なる電位に保持され、次にクランプ用キャパシタ６１の入力側に信号レベルのサンプル信号が入力されることにより、入力側での電位変動が出力側の電位変動が生じ、この電位変動をサンプルホールドスイッチ６３及びサンプルホールド用キャパシタ６４によってサンプルホールドする構成となっている。
サンプルホールドスイッチ６３は、クランプスイッチ６２によるクランプ後にクランプ用キャパシタ６１に信号レベルのサンプル信号が入力された時点でクランプ用キャパシタ６１の出力値をサンプルホールド用キャパシタ６４に出力し、サンプルホールド用キャパシタ６４は、このクランプ用キャパシタ６１の出力値をホールドする。
【００２３】
出力選択スイッチ６６は、サンプルホールド用キャパシタ６４のサンプル信号値を出力回路６５に順次出力するものであり、水平走査（ＨＳＲ）回路５０によって制御される。
出力回路６５は、演算増幅器６５Ａの負帰還ループにキャパシタ６５Ｂ及び放電スイッチ６５Ｃの並列回路を挿入したものであり、サンプルホールド用キャパシタ６４からの放電信号を波形変換し、出力信号として出力する。
なお、本例における動作は、図２に示す動作と基本的に共通であるので説明は省略する。
【００２４】
ところで、この種のイメージセンサにおける画素回路の動作において、従来は、信号飽和時を見込んで初期化電圧を設定する必要があり、リセットレベルの読み出し時に選択Ｔｒを切断しないと大電流が流れるようになる。
しかしながら、画素部はレイアウトの都合上、選択Ｔｒ用の配線がポリシリコン膜配線となる場合もあり、高速にスイッチングできない（すなわち、オンしつづけなければならない）場合もあり、この場合、電圧で初期化するのは非常に不利である。
このような場合に、本例の構成及び制御方法を用いることにより、チャネルポテンシャルに応じた電位に初期化でき、極めて実用的価値の高い構成を提供することが可能となる。
【００２５】
また、上述した実施の形態例において、定電流源２１と画素１Ａとの接続スイッチＴｒを飽和動作させるようにバイアスすることにより、定電流源２１の出力インピーダンスを上げることができ、初期化する電流量をチャネルポテンシャルの影響を受けないようにすることができる。そうすることで、キャパシタの初期化電圧を、
“チャネルポテンシャルー一定電圧（Ｖ）”
とすることができ、リセットレベルの読み出し時と信号レベルの読み出し時の容量負荷動作の対称性が保たれ、画素からの信号読み取り精度を向上することができる効果もある。
【００２６】
【発明の効果】
以上説明したように本発明の固体撮像装置及びその駆動方法では、定電流回路と垂直信号線との間の接続分離を切り換えるスイッチトランジスタを設け、前記スイッチトランジスタによって定電流回路と垂直信号線とを分離することにより、前記負荷キャパシタを前記画素トランジスタのチャネルポテンシャルに対応した値に初期化するようにした。
このため、容量負荷動作読み出し方式で用いる容量負荷動作キャパシタの初期化を特定電圧源を用いることなく行え、装置構成の小型化を図ることが可能となる。
また、定電流回路を用いて初期化を行うことで、初期化時の大電流を抑制でき、チップ外インダクタンスを介してのノイズを低減することが可能となる。
さらに、初期化に際して、直流的なマージンをとる必要がなく、低電圧化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるＣＭＯＳイメージセンサの構成例を示すブロック図である。
【図２】図１に示すＣＭＯＳイメージセンサの動作波形を示すタイミングチャートである。
【図３】本発明の第２実施例によるＣＭＯＳイメージセンサの構成例を示すブロック図である。
【図４】図３に示すＣＭＯＳイメージセンサの動作波形を示すタイミングチャートである。
【図５】従来のＣＭＯＳイメージセンサの全体構成例を示すブロック図である。
【図６】図５に示すＣＭＯＳイメージセンサの１つの画素回路の構成例を示す回路図である。
【符号の説明】
１……画素部（画素アレイ部）、１Ａ……画素、１０……フォトダイオード、１１……転送トランジスタ、１２……増幅トランジスタ、１３……選択トランジスタ、１４……リセットトランジスタ、１６……垂直信号線、２０……定電流部、３０、６０……列信号処理部、４０……垂直走査（ＶＳＲ）回路、５０……水平走査（ＨＳＲ）回路。

Claims

光電変換素子及び複数の画素トランジスタを含む複数の画素を２次元配列した画素アレイ部と、
前記画素アレイ部の各画素列毎に配線され、各画素における出力段の画素トランジスタとソースフォロア構造で接続される垂直信号線と、
前記垂直信号線に接続されて垂直信号線に定電流を供給する定電流回路と、
前記垂直信号線に接続されて前記画素から読み出された信号電荷を蓄積する負荷キャパシタを含む列信号処理回路と、
前記定電流回路と垂直信号線との間の接続分離を切り換えるスイッチトランジスタとを有し、
前記スイッチトランジスタによって定電流回路と垂直信号線とを分離することにより、前記負荷キャパシタを前記画素トランジスタのチャネルポテンシャルに対応した値に初期化する、
ことを特徴とする固体撮像装置。
前記スイッチトランジスタを飽和動作させるようバイアスしたことを特徴とする請求項１記載の固体撮像装置。
前記画素は、前記光電変換素子の信号電荷を読み出すための転送トランジスタと、前記転送トランジスタによって読み出された信号電荷をゲート部で検出して電気信号を出力する増幅トランジスタと、前記増幅トランジスタを画素行単位で選択するための選択トランジスタと、前記増幅トランジスタのゲート部の電位をリセットするリセットトランジスタとを有することを特徴とする請求項１記載の固体撮像装置。
前記列信号処理回路は、前記画素のリセットレベルと信号レベルとの差分をとることによりノイズ除去を行う相関二重サンプリング回路を有することを特徴とする請求項１記載の固体撮像装置。
前記列信号処理回路は、前記画素のリセットレベルのサンプル信号を蓄積するリセットレベル用キャパシタと、前記画素の信号レベルのサンプル信号を蓄積する信号レベル用キャパシタとを並列に設けるとともに、前記垂直信号線からの信号を前記リセットレベル用キャパシタまたは信号レベル用キャパシタに選択的に入力する入力選択スイッチと、前記リセットレベル用キャパシタのサンプル信号値と信号レベル用キャパシタのサンプル信号値とを比較して出力信号に変換する比較回路と、各画素列におけるリセットレベル用キャパシタのサンプル信号値と信号レベル用キャパシタのサンプル信号値を前記比較回路に順次出力する出力選択スイッチとを有することを特徴とする請求項４記載の固体撮像装置。
前記列信号処理回路は、前記画素のリセットレベルのサンプル信号と信号レベルのサンプル信号を順次入力するクランプ用キャパシタと、前記クランプ用キャパシタにリセットレベルのサンプル信号が入力された時点でクランプ用キャパシタの出力を所定のクランプレベルにクランプするクランプスイッチと、前記クランプスイッチによるクランプ後に前記クランプ用キャパシタに信号レベルのサンプル信号が入力された時点でクランプ用キャパシタの出力値をホールドするサンプルホールド用キャパシタと、前記クランプ用キャパシタの出力値を前記サンプルホールド用キャパシタに出力するサンプルホールドスイッチと、前記サンプルホールド用キャパシタのホールド値を出力信号に変換する出力回路と、前記サンプルホールド用キャパシタのサンプル信号値を前記出力回路に順次出力する出力選択スイッチとを有することを特徴とする請求項４記載の固体撮像装置。
光電変換素子及び複数の画素トランジスタを含む複数の画素を２次元配列した画素アレイ部と、
前記画素アレイ部の各画素列毎に配線され、各画素における出力段の画素トランジスタとソースフォロア構造で接続される垂直信号線と、
前記垂直信号線に接続されて垂直信号線に定電流を供給する定電流回路と、
前記垂直信号線に接続されて前記画素から読み出された信号電荷を蓄積する負荷キャパシタを含む列信号処理回路とを有する固体撮像装置の駆動方法であって、
前記定電流回路と垂直信号線との間の接続分離を切り換えるスイッチトランジスタを設け、
前記スイッチトランジスタによって定電流回路と垂直信号線とを分離することにより、前記負荷キャパシタを前記画素トランジスタのチャネルポテンシャルに対応した値に初期化する、
ことを特徴とする固体撮像装置の駆動方法。
前記スイッチトランジスタを飽和動作させるようバイアスしたことを特徴とする請求項７記載の固体撮像装置の駆動方法。