JP4834086B2 - 通信システムにおけるメッセージ・タイミング制御のためのスペクトラム拡散クロックおよびスペクトラム拡散方法 - Google Patents

Description

本発明は、一般に、通信システムにおけるメッセージ・タイミング制御に関し、より詳細には、通信システムにおいて一定のメッセージ時間を維持するための方法およびタイミング回路に関する。

シリアル通信システムは、一般に、実施するのが簡単であり、そのため、様々な用途で好評である。シリアル通信システムの１例が、２つのワイヤ・バスを介するなどして、１つまたは複数のスレーブ・デバイスと直列に結合されたＭＣＵ（マスタ制御ユニット）である。ＭＣＵは、それらのスレーブ・デバイスに給電し、２つのワイヤ・バスを介して、それらのスレーブ・デバイスと通信もする。１例では、ＭＣＵとスレーブ・デバイスとは、２つの段階で順次対話する。第１の段階の間、ＭＣＵは、スレーブ・デバイスのすべてに給電する。第２の段階の間、ＭＣＵは、スレーブ・デバイスの１つと通信する。通常、ＭＣＵは、電圧ベースの信号を使用して通信し、スレーブ・デバイスは、電流ベースの信号を使用して応答する。

シリアル通信システムの１つの特定の応用例が、自動車におけるエアバッグ展開システムである。エアバッグ展開システムでは、マスタ・シリンダ制御ユニットが、車両を囲むように配置された複数の加速度センサと直列に（すなわち、２つのワイヤ・バスを介して）接続される。センサのそれぞれは、一般に、低電力デバイスであり、通常、マスタ・シリンダ制御ユニットによってバス給電される。２つのワイヤ・バス上で供給される電力が比較的低いにもかかわらず、マスタ・シリンダ制御ユニットとセンサとの間の通信について懸念すべき１つの問題は、適切な信号対雑音比を維持することである。

２つのワイヤ・バスからの電磁放射などの干渉が、車両内に存在する他の機器からの電磁放射に加えて、信号対雑音比を低下させ、このため、設計上の配慮は、２つのワイヤ・バスによって放射されるエネルギーの量を最小限に抑えることである。シリアル通信システムは、シリアル・データの同期を維持するクロック回路を含み、このクロック回路が、干渉を生じさせる。クロック回路は、台形パルスを通常生成するドライバを含む。台形パルスは、一般に、基本周波数（シリアル・データのビットレート）の高調波でインパルス波形のスペクトラム成分を生じさせ、それらのスペクトラム成分の、より大きい振幅が、信号対雑音比を低下させる。

２つのワイヤ・バスを遮蔽すること以外に、低放射シグナリング方法およびデータ白色化が、２つのワイヤ・バスによって放射されるエネルギーの量を低減するのに使用されてきた。低放射シグナリング方法は、電圧モード・シグナリング、より線を使用したループ相殺、および差分シグナリングではなく、電流モード・シグナリングを含む。データ白色化とは、０と１の存在をランダム化するように、さらに白色雑音への類似を示唆するようにデータ内容をアドレス指定することを指す。これらのアプローチはともに、さらなる、実施することが複雑な回路を要求する。

したがって、通信システムへの干渉を低減する、通信システムにおけるデータ転送速度をランダム化するための方法が、所望される。さらに、通信システムへの干渉を低減する、通信システムにおけるデータ転送速度を調整するための回路が、所望される。さらに、本発明の他の所望される特徴および特性は、添付の図面、および本発明の以上の背景技術と併せて解釈される、本発明の後段の詳細な説明、および添付の特許請求の範囲から明白となろう。

本発明を、同じ符号が同じ要素を表す添付の図面に関連して、以下に説明する。
本発明の以下の詳細な説明は、単に例示的な性質のものであり、本発明、または本発明の応用および用途を限定することを意図していない。さらに、本発明の前段の背景技術、または以下の詳細な説明で提示されるいずれの理論によっても束縛される意図は、全くない。

図面を参照すると、図１は、スペクトラム拡散バス・ベースの通信システム１０の概略図である。スペクトラム拡散バス・ベースの通信システム１０は、ＭＣＵ（マスタ制御ユニット）１２（例えば、マスタ・シリンダ制御ユニット）と、ＭＣＵ１２に結合された第１の入力を有するドライバ１４と、ドライバ１４の第２の入力に結合されたタイミング回路１６と、通信バス２２（例えば、より対線）を介してドライバ１４の出力に結合された１つまたは複数のスレーブ・デバイス１８、２０とを含む。スペクトラム拡散バス・ベースの通信システム１０は、様々な自動車制御システムおよびその他の制御システムにおける実施によく適した通信バス２２を介して、ＭＣＵ１２とスレーブ・デバイス１８、２０との間で通信を提供する。スレーブ・デバイス１８、２０のそれぞれは、センサ２４、２６（例えば、車両のための衝撃センサ）にそれぞれ結合されるが、他のデバイスが、ＭＣＵ１２と通信するためにスレーブ・デバイス１８、２０に結合されてもよい。ＭＣＵ１２は、通信バス２２を介して、スレーブ・デバイス１８、２０と通信し、デバイス１８、２０に給電する。通信段階の間、バイナリ・メッセージが、ＭＣＵ１２とスレーブ・デバイス１８、２０との間で伝送される。タイミング回路１６が、バイナリ・シーケンスを変調して、ドライバ１４の出力において伝送される信号の中で、それらのバイナリ・メッセージを生じさせる。スレーブ・デバイス１８、２０は、この信号からそれらのバイナリ・メッセージを抽出し、それらのバイナリ・メッセージの内容をセンサ２４、２６に通信する。タイミング回路１６を、スペクトラム拡散バス・ベースの通信システム１０に関連して説明するが、タイミング回路１６は、パルス幅変調通信を使用する様々な通信システムで実施される。

図２は、図１に示すタイミング回路１６の例示的な実施形態の概略図である。タイミング回路１６は、クロック信号を受け取るように構成された入力を有するバイナリ・シーケンス・ジェネレータ３０と、出力とを有し、バイナリ・シーケンス・ジェネレータ３０の出力に結合された入力を有するＤＡＣ（デジタル−アナログ変換器）３２と、ＤＡＣ３２の出力に結合された入力、バイナリ・シーケンス・ジェネレータ３０に結合された第１の出力、および図１に示す通信バス２２を介して、スレーブ・デバイス１８、２０のような、様々なシリアル通信デバイスに結合されるように構成された第２の出力を有するＶＣＯ（電圧制御発振器）３４とを含む。タイミング回路１０は、バイナリ・メッセージを伝送するＶＣＯ３４の第２の出力において信号を生じさせる。例示的な実施形態では、タイミング回路１６は、他のデバイス（例えば、図１に示すスレーブ・デバイス１８、２０）に給電するとともに、それらのデバイスと通信もする中央通信制御ユニット（例えば、図１に示すＭＣＵ１２）に組み込まれる。

図３は、図１に示すタイミング回路１６が変調するためのバイナリ・シーケンス４０の例示的な実施形態の概略図である。バイナリ・シーケンス４０は、ビット（例えば、Ｂ１、Ｂ２、…Ｂ１２）のシーケンスを含み、各ビットは、周期（例えば、Ｔ１、Ｔ２、…Ｔ１２）を有する。バイナリ・シーケンス４０は、１２ビット、および対応する１２の周期として説明されるが、バイナリ・シーケンス４０は、任意の偶数のビット、および対応する偶数の周期を有することが可能である。バイナリ・シーケンス４０は、スレーブ・デバイスに通信するためのデータを含む。例えば、バイナリ・シーケンス４０は、図１に示すスレーブ・デバイス１８、２０が抽出するための、図１に示すＭＣＵ１２からのコマンドを含むことが可能である。

図２および図３を参照すると、バイナリ・シーケンス・ジェネレータ３０（例えば、擬似ランダム・バイナリ・シーケンス・ジェネレータ）が、バイナリ・シーケンス４０のビットのそれぞれに対する周期をランダムに生成して、変調されたバイナリ・シーケンスを生成する。例示的な実施形態では、バイナリ・シーケンス４０は、周期的通信段階（例えば、図１に示すＭＣＵ１２とスレーブ・デバイス１８、２０との間の）によってあらかじめ決められた合計周期、または信号周期を有する。この合計周期は、通信システム１０（図１）の構成要素による比較的安定したクロック周波数の回復のために、変調されたバイナリ・シーケンスの中に保持される。説明の便宜のため、バイナリ・シーケンス４０は、第１の半分（例えば、下位バイト）と第２の半分（例えば、上位バイト）に分けられる。バイナリ・シーケンス・ジェネレータ３０は、バイナリ・シーケンス４０の第１の半分におけるビットのそれぞれに対する周期をランダムに生成し、それらの周期のそれぞれは、バイナリ・シーケンス４０の合計周期未満である。例示的な実施形態では、バイナリ・シーケンス・ジェネレータ３０は、バイナリ・シーケンス４０の第１の半分におけるビットのそれぞれに関して、所定の値が関連付けられている別個のバイナリ・シーケンスをランダムに生成する。周期のランダムな生成を第１の半分という状況で説明するが、バイナリ・シーケンス・ジェネレータ３０は、バイナリ・シーケンス４０における第１の複数のビットにおける各ビットの位置とは無関係に、バイナリ・シーケンス４０の第１の複数のビットにおける各ビットに対する周期を、ランダムに生成することもできる。その場合、バイナリ・シーケンス４０は、第１の複数のビットと、バイナリ・シーケンス４０の中で異なる位置を占めながら、第１の複数のビットと等しい数のビットを有する第２の複数のビットにグループ化される。

バイナリ・シーケンス４０の第１の半分におけるビット、つまり、第１の複数のビットに対する周期を確立した後、バイナリ・シーケンス・ジェネレータ３０は、次に、バイナリ・シーケンス４０の第２の半分におけるビットの各ビットに対する周期を生成して、バイナリ・シーケンス４０の第１の半分における各周期が、バイナリ・シーケンス４０の第２の半分における異なるビットに対する周期によって補完されるようにする。例えば、バイナリ・シーケンス・ジェネレータ３０は、バイナリ・シーケンス４０の第１の半分に対する周期（Ｔ１、Ｔ２、…Ｔ６）をランダムに生成し、次に、バイナリ・シーケンス４０の第２の半分に対する周期（Ｔ７、Ｔ８、…Ｔ１２）を選択して、Ｔ１＋Ｔ７＝Ｔ２＋Ｔ８＝Ｔ３＋Ｔ９＝Ｔ４＋Ｔ１０＝Ｔ５＋Ｔ１１＝Ｔ６＋Ｔ１２＝所定の一定の周期であるようにする。バイナリ・シーケンス４０の第１の半分の周期が、バイナリ・シーケンス４０の第２の半分の周期を順次補完するものとして説明するが、補完される周期の関係を保ちながら、バイナリ・シーケンス４０の第２の半分の周期を補完するための様々な順序（例えば、よりランダムな順序）が、使用されてもよい（例えば、バイナリ・シーケンス４０の第１の半分における或るビットに対する周期と、バイナリ・シーケンス４０の第２の半分における補完するビットに対する周期との合計が、所定の定数のままである）。

代替の実施形態では、バイナリ・シーケンス・ジェネレータ３０は、バイナリ・シーケンス４０の第１の半分におけるビットの各ビットに対するビットレートをランダムに生成し、次に、バイナリ・シーケンス４０の第２の半分におけるビットの各ビットに対するビットレートを生成して、バイナリ・シーケンス４０の第１の半分における各ビットレートが、バイナリ・シーケンス４０の第２の半分におけるビットレートによって補完されるようにする。バイナリ・シーケンス４０の第１の半分における各ビットを補完する際、バイナリ・シーケンス・ジェネレータ３０は、ビットレートの合計（例えば、バイナリ・シーケンス４０の第１の半分におけるビットレートと、バイナリ・シーケンス４０の第２の半分における補完するビットレートとに関する）を所定の定数（所定の一定の周期の逆数）に保つ。

ＤＡＣ３２は、バイナリ・シーケンス・ジェネレータ３０によって生成された各バイナリ・シーケンスの値を電圧に変換する。例示的な実施形態では、ＤＡＣ３２は、各バイナリ・シーケンスの値を所定の電圧に変換するための伝達関数を有する。ＶＣＯ３４が、第１の出力を介してクロック信号を出力し、第２の出力を介して変調信号を出力する。変調信号は、ＤＡＣ３２から受け取られた電圧に対して線型に変化する周期を有する。変調信号は、ドライバ１４（図１）において通信信号と組み合わされて、ＰＷＭ（パルス幅変調）信号などの変調された通信信号が生成される。例えば、ＶＣＯ３４は、ＤＡＣ３２からの電圧に基づくＰＷＭである方形波クロック信号を生成する。ＰＷＭバス符号化変換のために、ＶＣＯ３４は、２／３デューティ・サイクル・パルスで論理１信号を出力し、１／３デューティ・サイクル・パルスで論理０信号を出力する。

図４は、バイナリ・メッセージ（例えば、ＰＷＭメッセージ）を伝送するための方法の流れ図である。方法は、１００で始まる。図２および図４を参照すると、バイナリ・シーケンス・ジェネレータ３０が、工程１０５で、ＰＷＭメッセージの第１の半分における各ビットに関して、ランダムなビットレートを生成する。代替として、バイナリ・シーケンス・ジェネレータ３０は、ＰＷＭメッセージの第１の半分における各ビットに関して、ランダムな周期を生成する。ＰＷＭメッセージは、合計周期を有し、バイナリ・シーケンス・ジェネレータ３０は、ランダムな周期を生成して、生成された周期のそれぞれが、合計周期未満であるようにする。例示的な実施形態では、バイナリ・シーケンス・ジェネレータ３０は、ＰＷＭメッセージの第１の半分における各ビットに関して、バイナリ・シーケンスをランダムに生成する。ランダムに生成された各バイナリ・シーケンスは、或る値を示す。

次に、バイナリ・シーケンス・ジェネレータ３０は、工程１１０で、ＰＷＭメッセージの第２の半分における各ビットに関して、ビットレート、または周期を選択する。ＰＷＭメッセージの第２の半分におけるビットレート、または周期のそれぞれは、ＰＷＭメッセージの第１の半分における異なるビットレート、または異なる周期を補完する。１つの例示的な実施形態では、バイナリ・シーケンス・ジェネレータ３０は、ＰＷＭメッセージの第２の半分におけるビットのシーケンスの順序で、ＰＷＭメッセージの第２の半分における各ビットに関して、補完的なビットレート、または補完的な周期を選択する。別の例示的な実施形態では、バイナリ・シーケンス・ジェネレータ３０は、ＰＷＭメッセージの第２の半分における補完的なビットレートを、補完されるビットレート、または補完される周期の各ペアの合計が、実質的に、所定の定数と等しくなるように、選択する。

ＶＣＯ３４が、工程１１５で、ＰＷＭメッセージを有する信号を伝送する。その信号は、ＰＷＭメッセージの、ビットレートと共に、または周期と共に変化するデータ転送速度を有する。１つの例示的な実施形態では、ＤＡＣ３２が、ＰＷＭメッセージの中の各ビットに対するバイナリ・シーケンスの値を電圧に変換し、ＶＣＯ３４が、ＤＡＣ３２から電圧に対して直線的に変化する周期を有する信号を伝送する。

バイナリ・メッセージの中の連続するビットに対するビットレートをランダムに生成することにより、バイナリ・メッセージのスペクトラムが、より大きい帯域幅にわたって拡散され、一般に、通信バスの近傍で動作する無線機器に対する干渉が低減され、このため、タイミング回路１６（図２）が、パルス幅変調ベースの通信システムに理想的に適した低電力で、低放射のデータ通信を提供する。さらに、タイミング回路１６（図２）によって生成されるバイナリ・メッセージは、比較的安定した時間基準を有し、したがって、バイナリ・メッセージのメッセージ時間の検出により、信号をサンプリングするための安定したクロック信号が提供される。

例示的な実施形態では、バイナリ信号を伝送するための方法が、提供される。方法は、バイナリ信号の中の第１の複数のビットにおける各ビットに関して、ランダムなビット周期を生成する工程と、バイナリ信号の中の第１の複数のビットの各ビット周期を、バイナリ・メッセージの中の第２の複数のビットにおける異なるビット周期で補完して、補完されたペアを生成する工程と、バイナリ信号のビット周期と共に変化するデータ転送速度を有するバイナリ信号を伝送する工程と、からなる。補完されたペアのそれぞれは、実質的に、所定の周期と等しい合計周期を有する。バイナリ信号における第１の複数のビットは、或るシーケンスを有するバイナリ信号の第１の半分であり、補完する工程は、バイナリ信号の第１の半分のシーケンスに基づいて、バイナリ信号の第２の半分のビット周期を、バイナリ信号の第１の半分のビット周期で補完することを含む。バイナリ信号は、或る信号周期を有し、バイナリ信号の中の第１の複数のビットにおける各ビットに対するビット周期は、その信号周期未満である。生成する工程は、バイナリ信号の中の第１の複数のビットにおける各ビットに関して、バイナリ・シーケンスをランダムに生成することを含み、そのバイナリ・シーケンスは、或る値を示す。バイナリ信号を伝送するための方法は、バイナリ・シーケンスの値を電圧に変換する工程をさらに含み、伝送する工程は、その電圧に対して直線的に変化する周期を有するバイナリ信号を伝送することを含むことが可能である。

別の例示的な実施形態では、メッセージ信号を伝送するための方法が、提供される。方法は、メッセージ信号の第１の半分における各ビットに関して、ランダムなビットレートを生成する工程と、メッセージ信号の第２の半分における各ビットに対するビットレートを選択する工程と、メッセージ信号を有し、メッセージ信号のビットレートと共に変化するデータ転送速度を有する信号を伝送する工程と、からなる。メッセージ信号の第２の半分におけるビットレートのそれぞれは、メッセージ信号の第１の半分における異なるビットレートを補完する。メッセージ信号は、ＰＷＭ（パルス幅変調）メッセージを含む。生成する工程は、バイナリ・シーケンスをランダムに生成することを含み、そのバイナリ・シーケンスは、或る値を示す。方法は、バイナリ・シーケンスを電圧に変換する工程と、その電圧に対して直線的に変化する周期を有するように信号を生成する工程とをさらに含むことが可能である。メッセージ信号の第１の半分は、或るシーケンスを有し、選択する工程は、メッセージ信号の第１の半分のシーケンスに基づいて、メッセージ信号の第１の半分のビットレートに対して、メッセージ信号の第２の半分のビットレートを選択することを含む。ＰＷＭメッセージは、或るメッセージ周期を有し、生成する工程は、ＰＷＭメッセージの第１の半分における各ビットに関して、周期をランダムに生成することを含み、ＰＷＭメッセージの第１の半分における各ビットに対する周期は、メッセージ周期未満である。ＰＷＭメッセージの第２の半分における各ビットは、或る周期を有し、ビットレート選択工程は、ＰＷＭメッセージの第１の半分における各ビットを、ＰＷＭメッセージの第２の半分における異なるビットとペアにして、複数のペアにされたビットを生成することを含み、ペアにされたビットの各ペアに対する周期の合計は、一定である。

さらに別の例示的な実施形態では、或る信号周期を有するバイナリ信号のデータ転送速度を調整するためのタイミング装置が、提供される。タイミング装置は、信号周期を維持しながら、バイナリ信号の中の各ビットのビットレートを調整するための値を示すバイナリ・シーケンスをランダムに生成するように構成されたバイナリ・シーケンス・ジェネレータと、そのバイナリ・シーケンス・ジェネレータに結合された入力と、出力とを有するＤＡＣ（デジタル−アナログ変換器）と、ＤＡＣの出力に結合された入力を有するＶＣＯ（電圧制御発振器）と、からなる。ＤＡＣは、バイナリ・シーケンスの値に応答して、電圧を生成するように構成される。ＶＣＯは、その電圧に対して直線的に変化する周期を有する変調されたバイナリ信号を生成するように構成される。バイナリ・シーケンス・ジェネレータは、バイナリ・シーケンスをランダムに生成するように構成された擬似ランダム・バイナリ・シーケンス・ジェネレータを含む。擬似ランダム・バイナリ・シーケンス・ジェネレータは、バイナリ信号の中の第１の複数のビットの各ビットに関して、バイナリ・シーケンスをランダムに生成するように構成され、バイナリ・シーケンスのそれぞれは、ランダムなビットレートを示す。擬似ランダム・バイナリ・シーケンス・ジェネレータは、バイナリ信号の中の第２の複数のビットの各ビットに対するビットレートを選択するようにさらに構成され、第２の複数のビットにおけるビットレートのそれぞれは、第１の複数のビットにおける異なるビットレートを補完する。バイナリ・シーケンス・ジェネレータは、バイナリ信号の中の第１の複数のビットの各ビットに関して、バイナリ・シーケンスをランダムに生成するように構成された擬似ランダム・バイナリ・シーケンス・ジェネレータを含み、バイナリ・シーケンスのそれぞれは、ランダムな周期を示す。擬似ランダム・バイナリ・シーケンス・ジェネレータは、バイナリ信号の中の第２の複数のビットにおける各ビットに関して、ビット周期を選択して、複数のペアを生成するようにさらに構成され、第１の複数のビットの各ビット周期は、第２の複数のビットの異なるビット周期を補完して、所定の合計周期を生成する。第１の複数のビットにおける各ビット周期は、その所定の合計周期未満である。第１の複数のビットは、或る順序を有するバイナリ信号の第１の半分であり、第２の複数のビットは、バイナリ信号の第２の半分であり、擬似ランダム・バイナリ・シーケンス・ジェネレータは、その順序に基づいて、第２の半分における各ビットに対するビット周期を順次に選択するようにさらに構成される。

以上の詳細な説明において、少なくとも１つの例示的な実施形態を説明してきたが、多数の変種が存在することを理解されたい。また、例示的な実施形態、または例示的な諸実施形態は、単に実施例であり、本発明の範囲、適用可能性、または構成を何ら限定することを意図するものではないことも理解されたい。むしろ、以上の詳細な説明は、例示的な実施形態、または例示的な諸実施形態を実施するための便利な手引きを当業者に提供する。添付の特許請求の範囲、および特許請求の範囲の法的な均等物に記載される本発明の範囲を逸脱することなく、諸要素の機能および構成に様々な変更が行われることが可能であることを理解されたい。

スペクトラム拡散バス・ベースの通信システムの概略図。 図１に示すタイミング回路の概略図。 バイナリ・シーケンスの例示的な実施形態の概略図。 バイナリ・メッセージを伝送するための方法の流れ図。

Claims (18)

1. バイナリ信号を伝送する方法であって、
   該バイナリ信号の中の第１の複数のビットのそれぞれに対して、ランダムなビット周期を生成する工程（１０５）と、
   該バイナリ信号の中の該第１の複数のビットの各ビット周期を、該バイナリ信号の中の第２の複数のビットにおける異なるビット周期で補完して、補完されたペアを生成し、該補完されたペアのそれぞれは、実質的に、所定の周期と等しい合計周期を有する、補完する工程と、
   該バイナリ信号の該ビット周期と共に変化するデータ転送速度を有する該バイナリ信号を伝送する工程（１１５）と、
   を備える、バイナリ信号を伝送する方法。
2. 前記第１の複数のビットは、シーケンスを有する前記バイナリ信号の第１の半分であり、前記第２の複数のビットは、前記バイナリ信号の第２の半分であり、前記補完する工程は、前記バイナリ信号の該第２の半分の前記ビット周期を、前記バイナリ信号の該第１の半分の該シーケンスに基づいて、前記バイナリ信号の該第１の半分の前記ビット周期で補完することを含む、請求項１に記載のバイナリ信号を伝送する方法。
3. 前記バイナリ信号は、信号周期を有し、前記第１の複数のビットにおける各ビットに対する前記ビット周期は、該信号周期未満である、請求項１に記載のバイナリ信号を伝送する方法。
4. 前記生成する工程は、前記第１の複数のビットにおける各ビットに対して、バイナリ・シーケンスをランダムに生成し、該バイナリ・シーケンスは、値を示すことを含む、請求項１に記載のバイナリ信号を伝送する方法。
5. 前記バイナリ・シーケンスの値を電圧に変換する工程をさらに備え、前記伝送する工程は、該電圧に対して線型に変化する周期を有する前記バイナリ信号を伝送することを含む、請求項４に記載のバイナリ信号を伝送する方法。
6. 前記伝送する工程は、マスタ・シリンダ制御ユニットから少なくとも１つのスレーブ・デバイスに前記バイナリ信号を伝送することを含む、請求項１に記載のバイナリ信号を伝送する方法。
7. 前記伝送する工程は、自動車通信バス上で前記バイナリ信号を伝送することを含む、請求項１に記載のバイナリ信号を伝送する方法。
8. メッセージ信号を伝送するための方法であって、
   メッセージ信号の第１の半分における各ビットに対して、ランダムなビットレートを生成する工程（１０５）と、
   該メッセージ信号の第２の半分における各ビットに対して、ビットレートを選択する工程であって、該メッセージ信号の該第２の半分の該ビットレートのそれぞれは、該メッセージ信号の該第１の半分における異なるビットレートを補完する、ビットレートを選択する工程（１１０）と、
   該メッセージ信号を有する信号を伝送する工程であって、該信号は、該メッセージ信号の該ビットレートと共に変化するデータ転送速度を有する、信号を伝送する工程（１１５）と
   を備える、メッセージ信号を伝送するための方法。
9. 前記メッセージ信号は、ＰＷＭ（パルス幅変調）メッセージを含む、請求項８に記載の方法。
10. 前記生成する工程は、前記メッセージ信号の前記第１の半分における各ビットに対して、バイナリ・シーケンスをランダムに生成し、該バイナリ・シーケンスは、値を示すことを含む、請求項８に記載の方法。
11. 前記バイナリ・シーケンスを電圧に変換する工程と、
    該電圧に対して線型に変化する周期を有する前記信号を生成する工程と
    をさらに備える、請求項１０に記載の方法。
12. 前記メッセージ信号の前記第１の半分は、シーケンスを有し、前記選択する工程は、前記メッセージ信号の前記第１の半分の該シーケンスに基づいて、前記メッセージ信号の前記第１の半分の前記ビットレートと共に、前記メッセージ信号の前記第２の半分の前記ビットレートを選択することを含む、請求項８に記載の方法。
13. 前記ＰＷＭメッセージはメッセージ周期を有し、前記生成する工程は、前記ＰＷＭメッセージの前記第１の半分における各ビットに対して、周期をランダムに生成することを含み、前記ＰＷＭメッセージの前記第１の半分における各ビットに対する該周期は、該メッセージ周期未満であり、前記ＰＷＭメッセージの前記第２の半分における各ビットは周期を有し、前記ビットレート選択工程は、前記ＰＷＭメッセージの前記第１の半分における各ビットを、前記ＰＷＭメッセージの前記第２の半分における異なるビットとペアにして、複数のペア化されたビットを生成することを含み、該ペア化されたビットの各々に対する周期の合計は一定である、請求項９に記載の方法。
14. 信号周期を有するバイナリ信号のデータ転送速度を調整するためのタイミング装置であって、
    該信号周期を維持しながら、該バイナリ信号の中の各ビットのビットレートを調整するための値を示すバイナリ・シーケンスをランダムに生成するように構成されたバイナリ・シーケンス・ジェネレータ（３０）と、
    前記バイナリ・シーケンス・ジェネレータに結合された入力と、出力とを有し、前記バイナリ・シーケンスの前記値に応答して電圧を生成する、デジタル−アナログ変換器（ＤＡＣ）（３２）と、
    前記ＤＡＣの前記出力に結合された入力を有し、前記電圧に対して直線的に変化する周期を有する変調されたバイナリ信号を生成するように構成された、電圧制御発振器（ＶＣＯ）（３４）と
    を備え、前記バイナリ・シーケンス・ジェネレータ（３０）は、バイナリ信号の第１の半分における各ビットに対して、ランダムなビットレートを生成し、該バイナリ信号の第２の半分における各ビットに対して、ビットレートを選択するように構成され、該バイナリ信号の該第２の半分の該ビットレートのそれぞれは、該バイナリ信号の該第１の半分における異なるビットレートを補完する、装置。
15. 信号周期を有するバイナリ信号のデータ転送速度を調整するためのタイミング装置であって、
    該信号周期を維持しながら、該バイナリ信号の中の各ビットのビット周期を調整するための値を示すバイナリ・シーケンスをランダムに生成するように構成されたバイナリ・シーケンス・ジェネレータ（３０）と、
    前記バイナリ・シーケンス・ジェネレータに結合された入力と、出力とを有し、前記バイナリ・シーケンスの前記値に応答して電圧を生成する、デジタル−アナログ変換器（ＤＡＣ）（３２）と、
    前記ＤＡＣの前記出力に結合された入力を有し、前記電圧に対して直線的に変化する周期を有する変調されたバイナリ信号を生成するように構成された、電圧制御発振器（ＶＣＯ）（３４）と
    を備え、前記バイナリ・シーケンス・ジェネレータ（３０）は、該バイナリ信号の中の第１の複数のビットのそれぞれに対して、ランダムなビット周期を生成し、該バイナリ信号の中の該第１の複数のビットの各ビット周期を、該バイナリ信号の中の第２の複数のビットにおける異なるビット周期で補完して、補完されたペアを生成するように構成され、該補完されたペアのそれぞれは、実質的に、所定の周期と等しい合計周期を有する、装置。
16. 前記第１の複数のビットは、順序を有する前記バイナリ信号の第１の半分であり、前記第２の複数のビットは、前記バイナリ信号の第２の半分であり、前記バイナリ・シーケンス・ジェネレータは、前記順序に基づいて、前記第２の半分における各ビットに対する前記ビット周期を順次に選択するようにさらに構成される、請求項１５に記載の装置。
17. 信号周期を有するバイナリ信号のデータ転送速度を調整するためのタイミング装置であって、
    該信号周期を維持しながら、該バイナリ信号の中の各ビットのビットレートを調整するための値を示すバイナリ・シーケンスをランダムに生成するように構成されたバイナリ・シーケンス・ジェネレータ（３０）と、
    前記バイナリ・シーケンス・ジェネレータに結合された入力と、出力とを有し、前記バイナリ・シーケンスの前記値に応答して電圧を生成する、デジタル−アナログ変換器（ＤＡＣ）（３２）と、
    前記ＤＡＣの前記出力に結合された入力を有し、前記電圧に対して直線的に変化する周期を有する変調されたバイナリ信号を生成するように構成された、電圧制御発振器（ＶＣＯ）（３４）と
    を備え、前記バイナリ・シーケンス・ジェネレータ（３０）は、該バイナリ信号の中の第１の複数のビットのそれぞれに対して、ランダムなビットレートを生成し、該バイナリ信号の中の該第１の複数のビットの各ビットレートを、該バイナリ信号の中の第２の複数のビットにおける異なるビットレートで補完して、補完されたペアを生成するように構成され、該補完されたペアのそれぞれは、実質的に、所定の定数と等しい合計レートを有する、装置。
18. 前記第１の複数のビットは、順序を有する前記バイナリ信号の第１の半分であり、前記第２の複数のビットは、前記バイナリ信号の第２の半分であり、前記バイナリ・シーケンス・ジェネレータは、前記順序に基づいて、前記第２の半分における各ビットに対する前記ビットレートを順次に選択するようにさらに構成される、請求項１７に記載の装置。

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