JP4829062B2 - 配線基板およびそれを用いた半導体素子の実装構造体 - Google Patents

配線基板およびそれを用いた半導体素子の実装構造体 Download PDF

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Description

本発明は、配線基板およびそれを用いた半導体素子の実装構造体に関する。
従来より、IC(Integrated Circuit)、LSI(Large Scale Integration)などの半導体素子などを上面に搭載する配線基板として、樹脂製の配線基板が知られている。
かかる配線基板として、絶縁層と該絶縁層上に形成された導体層とを備えており、近年では高温での使用にも耐える半導体素子の実装用の配線基板が求められている。
なお、高温での使用にも耐えることが可能な配線基板の絶縁層として、熱膨張係数の小さいポリベンゾオキサゾールを用いたものが提案されている(下記特許文献1参照)。
特開2005−336264号公報
ところが、上述した従来の配線基板の如く絶縁層にポリベンゾオキサゾールを使用した場合、絶縁層を構成する樹脂は、平面視において平面方向に沿って配向している。配向した樹脂は、配向方向に剛性が強いが、平面視において配向方向に直交する方向は剛性が弱い。そのため、配向した樹脂を有する絶縁層に対して、上記直交する方向に力が印加されると、樹脂が配向方向に沿って裂けやすいという問題(いわゆるフィブリル化)がある。そして、絶縁層が裂けると、配線基板の絶縁性が低下することがある。
本発明は、上述した課題に鑑みなされたものであって、フィブリル化を効果的に防止することにより、絶縁性の低下を抑制することができる配線基板およびそれを用いた半導体素子の実装構造体を提供することを目的とする。
本発明は、厚みが0.3mm〜1.5mmのコア基板と、該コア基板上に部分的に形成された第1導体層と、該第1導体層を取り囲みつつ前記コア基板上に形成された厚みが3μm〜20μmの熱硬化性絶縁層と、該熱硬化性絶縁層を介して前記コア基板に接着した厚みが1μm〜20μmの絶縁体と、該絶縁体上に部分的に形成された第2導体層と、前記熱硬化性絶縁層と前記絶縁体とを厚み方向に貫通して前記第1導体層および前記第2導体層を電気的に接続する貫通導体と、を備え、前記絶縁体は、平面視において平面方向に沿って樹脂が配向したポリベンゾオキサゾールを主成分とする厚みが10nm〜0.5μmの第1絶縁層と、可撓性のポリイミドを主成分とする厚みが10nm〜0.5μmの第2絶縁層とを厚み方向に積層してなることを特徴とする配線基板である。
また本発明は、前記配線基板において、前記絶縁体は、前記第1絶縁層及び前記第2絶縁層を複数備え、前記第1絶縁層及び前記第2絶縁層が、厚み方向に順次積層されていることを特徴とする配線基板である。
また本発明は、前記配線基板において、前記絶縁体及び前記導体層を複数備え、前記絶縁体及び前記導体層が厚み方向に順次積層されていることを特徴とする配線基板である。
また本発明は、前記配線基板において、前記絶縁体及び前記熱硬化性絶縁層を複数備え、前記絶縁体及び前記熱硬化性絶縁層が厚み方向に順次積層されていることを特徴とする配線基板である。
また本発明は、前記配線基板において、前記絶縁体における最も上部に位置する層は、前記第1絶縁層であることを特徴とする配線基板である。
また本発明は、前記配線基板において、前記絶縁体の厚み方向における前記第2絶縁層の厚みは、前記第1絶縁層の厚みよりも大きいことを特徴とする配線基板である。
また本発明は、前記配線基板において、前記熱硬化性絶縁層は、アクリル樹脂、エポキシ樹脂、ウレタン樹脂、シリコン樹脂のうちいずれか一つを主成分とし、前記熱硬化性絶縁層と接する前記絶縁体の層は、前記第2絶縁層であることを特徴とする配線基板である。
また本発明は、前記配線基板と、前記配線基板に実装される半導体素子を備えたことを特徴とする半導体素子の実装構造体である。
本発明によれば、絶縁体全体が裂けるのを有効に防止することができ、配線基板およびそれを用いた半導体素子の実装構造体の絶縁性の低下を抑制することができる。
以下に、本発明にかかる配線基板およびそれを用いた半導体素子の実装構造体の実施の形態を図面に基づいて詳細に説明する。
図1は、本発明の第1の実施形態に係る半導体素子の実装構造体の断面図である。
≪第1の実施形態≫
本実施形態に係る半導体素子の実装構造体は、配線基板1と、配線基板1上に搭載されるIC、LSI等の半導体素子2とを含んで構成されている。ここでは、半導体素子2は、半田等の接合材3を介して配線基板1に実装されている。以下、配線基板1を中心に説明する。
<配線基板>
配線基板1は、例えば各種オーディオビジュアル(Audio Visual)機器や家電機器、通信機器、コンピュータ装置およびその周辺機器などの電子機器に使用されるものであり、平板状に形成されたコア基板4と、コア基板4上に熱硬化性絶縁層5を介して厚み方向に交互に積層された導体層6と絶縁体7とを含んで構成されている。
コア基板4は、絶縁性を有し、例えば酸化アルミニウム焼結体およびムライト質焼結体などの酸化物系セラミックス、又は酸化物膜を表面4a上に有する窒化アルミニウム質焼結体および炭化珪素質焼結体などの非酸化物系セラミックス、又はガラス繊維を縦横に織り込んだガラスクロスにエポキシ樹脂およびビスマレイミドトリアジン樹脂などの熱硬化性樹脂を含浸させたシートなどによって実現される。
導体層6は、導電性を有し、電子信号を伝達するための伝達路としての機能を備えている。導体層6は、例えば銅、銀、金、アルミニウム、ニッケル、クロム等の導電材料からなる。導体層6は、少なくともコア基板4の厚み方向の表面4a上に形成され、配線パターンを形成するために、コア基板4の表面4aの全域にわたって積層されず、コア基板4の表面4a上に部分的に形成される。
熱硬化性絶縁層5は、導体層6の表面上6aからコア基板4の表面4a上に形成される。そして、熱硬化性絶縁層5上に後述する絶縁体7が積層される。このように、所望の導体層6の数に応じて、導体層6および絶縁体7が交互に積層される。絶縁体7には、厚み方向に貫通する貫通孔8が形成される。貫通孔8には、導電性を有する貫通導体9が埋設される。層の異なる導体層6は、貫通導体9によって電気的に接続されている。
かかる熱硬化性絶縁層5は、接着性を有し、例えばアクリル樹脂、エポキシ樹脂、ウレタン樹脂、シリコン樹脂のいずれかを主成分として実現されている。熱硬化性絶縁層5は、コア基板4および導体層6に対して積層した状態で、加熱プレス装置を用いて加熱加圧することによって、コア基板4および導体層6に接着する。また、熱硬化性絶縁層5は、乾燥後の厚み寸法が3μm〜20μmとなるように形成される。なお、本願明細書における主成分とは、層を構成する複数の物質のうち最も多いモル数を有する物質とする。
絶縁体7は、平面視において平面方向に沿って樹脂が配向してなる第1絶縁層7aと、可撓性の樹脂からなる第2絶縁層7bとを含んでいる。ここで、第1絶縁層7aは、ポリベンゾオキサゾール、全芳香族ポリアミド、全芳香族ポリエステル、液晶ポリマーのうちいずれか一つを主成分とし、第2絶縁層7bは、ポリイミド、シアネ−ト、ポリアミドのうちいずれか一つを主成分として構成されている。ここで、液晶ポリマーとは、溶融時に液晶状態になるもの、あるいは光学的に界面で反射する光の向きが複数に分岐する複屈折する性質を有する高分子とする。なお、ポリベンゾオキサゾール等を主成分とする第1絶縁層7aを構成する分子の配向方向は、平面方向に沿って分子が配列する二次元配向であって、ポリイミドを主成分とする第2絶縁層7bを構成する分子の配向方向は、特定の方向に規則的に分子が配列しない三次元配向である。
また、絶縁体7は、第1絶縁層7aと第2絶縁層7bとを厚み方向に交互に複数積層して形成されている。ここで、第1絶縁層7a、第2絶縁層7bは、樹脂材料から構成されているため、第1絶縁層7aと第2絶縁層7bとの界面は、密着性に優れており、該界面における剥離を抑制することができる。
また、ポリイミドとポリベンゾオキサゾールは、熱膨張係数の差が小さいため、絶縁体7に熱が印加された場合、第1絶縁層7a及び第2絶縁層7bが熱膨張を起こしても、第1絶縁層7aと第2絶縁層7bとの界面に生じる応力を低く抑えることができ、該界面における剥離を有効に抑制することができる。さらに、配線基板1の全体の反りをも低減することが可能となり、平らな配線基板1上に半導体素子2を実装することができる。そのため、複数の半導体素子2を配線基板1上に搭載する場合、半導体素子2同士の間を狭くした状態で配線基板1上に実装しても、配線基板1が反って変形しないため、半導体素子2同士の接触を抑制することができ、配線基板1に対する半導体素子2の電気的接触不良を有効に防止することができる。
第1絶縁層7a、第2絶縁層7bの厚みは、10nm〜0.5μmとなるように形成されている。厚みが0.5μm以上の場合、単層の絶縁層は破れる傾向がある。そのため、層の厚みは、10nm〜100nmであることが望ましい。ここで、第2絶縁層7bの厚みは、第1絶縁層7aの厚みよりも大きく設定されている。そして、複数の第1絶縁層7a、第2絶縁層7bを備えた絶縁体7の厚みは、1μm〜20μmとなるように形成されている。絶縁体7の厚みが20μm以上の場合、微細が貫通孔8又は貫通導体9の形成が困難になる。一方、絶縁体7の厚みが1μm以下の場合、導体層6及び熱硬化性絶縁層5の熱膨張の影響が大きくなり、配線基板1の低熱膨張化が難しくなる。
ここで、ポリイミドの構造は、三次元配向であって、あらゆる方向に分子同士が連鎖するため、ポリベンゾオキサゾールよりも分子の結合が強い。ポリイミドを主成分とする第2絶縁層7bを、ポリベンゾオキサゾール等を主成分とする第1絶縁層7aよりも厚く形成することによって、絶縁体7におけるポリイミドの有する樹脂の結合を強める機能を大きくし、絶縁体7のフィブリル化を防止することができる。その結果、配線基板1の絶縁性を維持することができる。また、コア基板4を配線基板1から取り除いた所謂コアレス基板を使用した場合、配線基板1全体の厚みを薄くするとともに、配線基板1の絶縁性の低減を抑制することができる。
さらに、半導体素子2が搭載される配線基板1における上面1aに位置する層は、絶縁層7の最上の層であって、第1絶縁層7aとなるように形成されている。ここで、ポリベンゾオキサゾールは、ポリイミドよりも優れた防水機能を有しているため、空気中の水分が吸着するのを抑制することができ、絶縁体7に水分が浸透するのを防止することができる。その結果、絶縁体7を介して水分が熱硬化性絶縁層5まで浸透し、絶縁体7が熱硬化性絶縁層5に対して剥離するのを有効に低減することができる。
また、配線基板1における最も上部に位置する絶縁体7は、それから露出した貫通導体9の端部9aによって、一部被覆されている。その結果、最上に位置する絶縁体7は、貫通孔8が形成され、剥離しやすくなった貫通孔8近傍の絶縁体7と熱硬化性絶縁層5との界面の剥離を、絶縁体7を端部9aで被覆し絶縁体7の反りを防止することによって、絶縁体7と熱硬化性絶縁層5との界面の剥離を抑制することができる。
上記実施の形態によれば、二次元配向の第1絶縁層と、平面視においていずれの面方向にも剛性の強い三次元配向の第2絶縁層7bとを順次積層してなる絶縁体を形成し、絶縁体7全体のフィブリル化を防止し、配線基板の絶縁性の低下を抑制することができる。
<製造方法>
第1の実施形態に係る配線基板1は、例えば、以下の工程を経て製作される。
まず、絶縁体7を、例えばラミネート法を用いることによって形成する。ロール状に形成されたポリイミド、ポリベンゾオキサゾールを主成分とするシートをそれぞれ準備し、一対の金属ロールの間にそれぞれのシートを張り合わせた状態にて挿入する。そして、金属ロールに熱を印加して、シートの一部を溶融することによって、シート同士を張り合わせ、金属ロールから張り合わせたシートを巻き取る。さらに、張り合わせたシート同士を、繰り返し張り合わせて、ポリイミドとポリベンゾオキサゾールの積層体を得ることができ、該積層体を適当な大きさに裁断することによって絶縁体7を得ることができる。
次に、コア基板4を準備する。コア基板4は、ガラス繊維を縦横に織り込んだガラスクロスにエポキシ樹脂およびビスマレイミドトリアジン樹脂、シアネート樹脂などの熱硬化性樹脂を含浸させたシートを銅箔とともに熱プレスして硬化することによって形成されたものである。また、基板全体の低熱膨張化を行うために、全芳香族ポリアミド、ポリベンゾオキサゾール、全芳香族ポリエステル、液晶ポリマーなど低熱膨張の繊維で作成した織布を用いたものが特に有効である。コア基板4は、厚み寸法がたとえば0.3mm〜1.5mmである。
コア基板4は、コア基板4の表裏の電気的な接続を行うため、ドリル加工またはレーザー加工によって、厚み方向に図示しないスルーホールを加工し、無電解めっき、電解めっきなどにより、スルーホール内に銅めっきを行う。スルーホールは、複数形成され、直径が0.1mm〜1.0mmである。そのあと、コア基板4の表裏に感光性レジストを塗布し、露光現像を行った後、エッチング処理してコア基板4の表裏に回路を形成する。
そして、コア基板4の表面4a上に、例えばアディティブ法、蒸着法、CVD法、スパッタリング法等によって、導体層6を構成する材料を被着する。そして、その表面にレジストでパターン形成し、その表面に対してエッチングを行ない、残留しているレジストを剥離することによって、コア基板4の表面4aの一部に導体層6を形成する。
さらに、導体層6及びコア基板4の表面4aに対して、例えば、スピンコート法等によって、熱硬化性絶縁層5を構成する材料を被着し、被着層上に絶縁体7を張り合わせる。さらに、被着層を固化することによって、絶縁体7を熱硬化性絶縁層5を介して導体層6上に形成することができる。
次に、絶縁体7に、例えばYAGレーザーや炭酸ガスレーザーを用いて、絶縁体7の上面から導体層6まで貫通して貫通孔8を形成する。そして、貫通孔8に、導電性材料を充填することによって、貫通導体9を形成する。
さらに、上述した積層工程を繰り返すことで、配線基板1を形成することができる。なお、最後に形成する貫通導体9は、配線基板1の最も上部に位置する絶縁体7の上面の一部を被覆した部分を残す。そして、作成した配線基板1に半導体素子2を実装して、半導体素子の実装構造体を得ることができる。
<絶縁体の評価方法>
絶縁体7を構成する分子の配列方向について、以下のように評価を行う。
分子の配列方向は、評価する絶縁体7を破断して、その断面の形状を走査電子顕微鏡(SEM)などにより観察する。絶縁体7の断面には、方向性があり、全体が同一方向に向かっていると観察される場合、その絶縁体7を構成する層の分子が一方向に沿って長尺状に連鎖していると分かる。また、観察した断面に規則性がない場合、その絶縁体7を構成する層の分子は特定方向に配列していない構造、いわゆるアモルファスに分子が連鎖していることが分かる。なお、分子の配列方向は、X線回折装置など分子構造の判断できる装置を用いてもよい。
次に、絶縁体7の積層構造について、以下のように評価を行う。
評価する絶縁体7を以下の薬液に0.5分〜10分浸漬し、絶縁体7の断面形状を走査電子顕微鏡(SEM)などにより観察して判断する。断面において、積層構造を有する場合は、積層構造を構成する第2絶縁層7bの一部が溶解し、微細な層が重なった状況が観察される。薬液は、蒸留水1リットルに対し、過マンガン酸塩60g、マンガン酸塩20g、炭酸ナトリウム30gを溶解させて作製する。添加量は絶縁体の断面の観察状況に応じて調整できる。また、浸漬時の温度は45℃〜85℃の範囲で、絶縁体の断面の観察状況に応じて調整できる。浸漬後、試料を中和し、水洗により残留する薬液を洗浄した後、観察を行う。
≪第2の実施形態≫
以下では、図2を参照して、半導体素子の実装構造体に係る第2の実施形態について説明する。なお、上述の図1に示す構成については、同一の参照符号を付して説明を省略し、異なる箇所について説明する。
熱硬化性絶縁層5の直下に位置する絶縁体7の層は、ポリイミドを主成分とする第2絶縁層7bとすることができる。このような構成とすることによって、上下に位置する熱硬化性絶縁層5の両方に対して、密着性の優れた第2絶縁層7bを直接接触させることができ、熱硬化性絶縁層5に対する絶縁体7の剥離を抑制することができる。その結果、熱硬化性絶縁層5に挟持された絶縁体7が、上下に位置する熱硬化性絶縁層5から剥離しにくいため、配線基板1の絶縁性が良好に維持することが可能となる。
また、上述したポリイミドを主成分とする第2絶縁層7bに代えて、後述する絶縁層を用いてもよい。第2絶縁層7bに代えることができる絶縁層は、例えば織布をマトリックス状に縦横に配列し、該織布にポリベンゾオキサゾール、全芳香族ポリアミド、全芳香族ポリエステル、液晶ポリマー等の材料を含浸させる。そうすることで、織布近傍では、織布に沿った構造を有する絶縁層を形成することができる。その絶縁層は、平面視においてマトリックス状に配列した樹脂構造を有しているため、上述したように絶縁体の第1絶縁層が一方向に沿って裂けるのを抑制することができる。
なお、本発明は、上述の実施形態に限定されるものではなく、本発明の範囲内において、種々の変更・改良が可能であることはいうまでもない。
本発明に係る配線基板を下記方法により作製し、性能評価をした。
ポリベンゾオキサゾールの製法について説明する。
まず、1,3-ジアミノ-4,6-ジヒドロキシベンゼンを2,7-ジアミノ-3,6-ジヒドロキシナフタレンに溶解し、ピリジンを添加後、窒素環境下で冷却し、2,7-ジアミノ-3,6-ジヒドロキシナフタレンに溶解したイソフタル酸ジクロリドを溶解したものを少量ずつ滴下し、滴下終了後、室温に戻して、攪拌を行った。その後、反応溶液を、イオン交換水に滴下し、沈殿物を集めて乾燥することによりポリベンズオキサゾール前駆体を得た。得られたポリベンゾオキサゾール前駆体およびテトラカルボン酸二無水和物溶液を、攪拌機を用いて攪拌してポリベンゾオキサゾール前駆体のワニスを作製した。
次に、ポリイミドの製法について説明する。
パラフェニレンジアミンとテトラアミノビフェニル・四塩酸塩・二水和物とN-メチル-2-ピロリドンを攪拌し溶液を作製した。窒素雰囲気下で溶液を冷却しつつ攪拌し、ピロメ
リット二無水和物を徐々に添加し、全て溶解するまで攪拌を続けた。これによりポリアミド酸溶液を作製した。
上述した製法によって得られたポリベンゾオキサゾール前駆体のワニスと、ポリアミド酸溶液とを準備する。
そして、ガラス基板上にポリベンゾオキサゾール前駆体のワニスを塗布して乾燥させ、厚さ5μmのフィルム状にし、さらにその上にポリアミド酸溶液を塗布して厚さ10μmにした。この操作を繰り返して厚さ50μmのフィルムを作製した。更に、このフィルムをロールで延伸した後、厚さ10μmおよび5μmの絶縁体を作製することができた。この絶縁体の内部はそれぞれ厚さ1μmおよび0.5μmの二種類の絶縁層の積層構造となっていた。
次に、上述した製法によって、次に示す5個の絶縁体を有する配線基板を作製し、各配線基板を評価した。
絶縁体の厚みを5μmとし、ポリベンゾオキサゾールを主成分とする層及びポリイミドを主成分とする層の厚みは、それぞれ1000nm、500nm、100nm、50nm、10nmとした。
配線基板は、熱膨張係数の大きさ、はんだフロートの発生の有無、実装したチップの破壊の有無の点から評価した。
熱膨張係数の大きさは、作成した配線基板から、熱膨張係数測定用の試料を切り出し、熱膨張係数を測定した。
はんだフロートの有無は、絶縁層間、および絶縁体と導体層との密着性を確認するためのテストである。はんだフロートは加熱したはんだ浴に試料を浮かせる試験で、絶縁層間、および絶縁体と導体層との密着力が弱い場合、絶縁層間や絶縁体と導体層との間で剥離や膨れが発生するため、欠陥の判別が可能である。作製した配線基板を280℃に加熱したはんだ浴に浮かせ、配線基板の膨れの有無を観察した。膨れや層の剥離による変色が認められた試料は不良と判定した。表1において、半田フロートが発生した試料は「有」と表記し、良品と判定された試料は「無」と表記した。
実装した半導体素子の破壊の有無は、半導体素子を配線基板に対して実装面積を最小にするフリップチップ実装を行い、実装後の半導体素子の破壊の有無を調べた。
作製した配線基板にバンプを形成し、誘電率の低い材料、具体的にはダイヤモンドライクカーボン(略称DLC)などを用いて作製された半導体素子をフリップチップ実装した。このDLCからなる半導体素子は強度が低いため、実装後の半導体素子と配線基板との熱膨張率の不整合によりDLCからなる半導体素子が破壊する傾向にある。そのため、実装後の半導体素子の表面を超音波顕微鏡と微小部X線顕微鏡で調査し、クラックが発生しているものを不良と判定した。表1において、半導体素子の破壊があったものは「有」と表記し、半導体素子の破壊がなかったものは「無」と表記した。
表1に示すように、絶縁体を構成する各層の厚みが、1000nmの場合、配線基板の熱膨張係数が5ppm/℃であって、半導体素子の破壊は起きなかったが、はんだフロートが不良であった。一方、絶縁体を構成する各層の厚みは、500nm以下である場合、配線基板の熱膨張係数が4ppm/℃であって、はんだフロートが良好で、半導体素子の破壊も起きなかった。
Figure 0004829062
本発明の半導体素子の実装構造体の一例を示し、(a)は全体の断面図、(b)は絶縁体の拡大断面図である。 本発明の半導体素子の実装構造体の変形例を示し、(a)は全体の断面図、(b)は絶縁体の拡大断面図である。
符号の説明
1 配線基板
2 半導体素子
3 接合材
4 コア基板
5 熱硬化性絶縁層
6 導体層
7 絶縁体
7a 第1絶縁層
7b 第2絶縁層
8 貫通孔
9 貫通導体

Claims (8)

  1. 厚みが0.3mm〜1.5mmのコア基板と、該コア基板上に部分的に形成された第1導体層と、該第1導体層を取り囲みつつ前記コア基板上に形成された厚みが3μm〜20μmの熱硬化性絶縁層と、該熱硬化性絶縁層を介して前記コア基板に接着した厚みが1μm〜20μmの絶縁体と、該絶縁体上に部分的に形成された第2導体層と、前記熱硬化性絶縁層と前記絶縁体とを厚み方向に貫通して前記第1導体層および前記第2導体層を電気的に接続する貫通導体と、を備え、
    前記絶縁体は、平面視において平面方向に沿って樹脂が配向したポリベンゾオキサゾールを主成分とする厚みが10nm〜0.5μmの第1絶縁層と、可撓性のポリイミドを主成分とする厚みが10nm〜0.5μmの第2絶縁層とを厚み方向に積層してなることを特徴とする配線基板。
  2. 請求項1に記載の配線基板において、
    前記絶縁体は、前記第1絶縁層及び前記第2絶縁層を複数備え、
    前記第1絶縁層及び前記第2絶縁層が、厚み方向に順次積層されていることを特徴とする配線基板。
  3. 請求項1又は請求項2に記載の配線基板において、
    前記絶縁体及び前記導体層を複数備え、
    前記絶縁体及び前記導体層が厚み方向に順次積層されていることを特徴とする配線基板。
  4. 請求項1乃至請求項3のいずれかに記載の配線基板において、
    前記絶縁体及び前記熱硬化性絶縁層を複数備え、
    前記絶縁体及び前記熱硬化性絶縁層が厚み方向に順次積層されていることを特徴とする配線基板。
  5. 請求項に記載の配線基板において、
    前記絶縁体における最も上部に位置する層は、前記第1絶縁層であることを特徴とする配線基板。
  6. 請求項1に記載の配線基板において、
    前記絶縁体の厚み方向における前記第2絶縁層の厚みは、前記第1絶縁層の厚みよりも大きいことを特徴とする配線基板。
  7. 請求項に記載の配線基板において、
    前記熱硬化性絶縁層は、アクリル樹脂、エポキシ樹脂、ウレタン樹脂、シリコン樹脂のうちいずれか一つを主成分とし、
    前記熱硬化性絶縁層と接する前記絶縁体の層は、前記第2絶縁層であることを特徴とする配線基板。
  8. 請求項1乃至請求項7のいずれかに記載の配線基板と、前記配線基板に実装される半導体素子を備えたことを特徴とする半導体素子の実装構造体。
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JP3797073B2 (ja) * 2000-08-07 2006-07-12 日本電気株式会社 高密度実装用配線基板およびその製造方法
JP4462872B2 (ja) * 2002-08-28 2010-05-12 京セラ株式会社 配線基板及びその製造方法
JP2004300215A (ja) * 2003-03-28 2004-10-28 Sumitomo Bakelite Co Ltd ポリベンゾオキサゾール前駆体溶液の製造方法およびフィルム
JP2005019686A (ja) * 2003-06-26 2005-01-20 Kyocera Corp コンデンサ素子内蔵多層配線基板
JP2006116738A (ja) * 2004-10-19 2006-05-11 Toyobo Co Ltd 接着性積層フィルム

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