JP4829062B2 - 配線基板およびそれを用いた半導体素子の実装構造体 - Google Patents
配線基板およびそれを用いた半導体素子の実装構造体 Download PDFInfo
- Publication number
- JP4829062B2 JP4829062B2 JP2006264013A JP2006264013A JP4829062B2 JP 4829062 B2 JP4829062 B2 JP 4829062B2 JP 2006264013 A JP2006264013 A JP 2006264013A JP 2006264013 A JP2006264013 A JP 2006264013A JP 4829062 B2 JP4829062 B2 JP 4829062B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- wiring board
- insulator
- thickness
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Laminated Bodies (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
本実施形態に係る半導体素子の実装構造体は、配線基板1と、配線基板1上に搭載されるIC、LSI等の半導体素子2とを含んで構成されている。ここでは、半導体素子2は、半田等の接合材3を介して配線基板1に実装されている。以下、配線基板1を中心に説明する。
配線基板1は、例えば各種オーディオビジュアル(Audio Visual)機器や家電機器、通信機器、コンピュータ装置およびその周辺機器などの電子機器に使用されるものであり、平板状に形成されたコア基板4と、コア基板4上に熱硬化性絶縁層5を介して厚み方向に交互に積層された導体層6と絶縁体7とを含んで構成されている。
第1の実施形態に係る配線基板1は、例えば、以下の工程を経て製作される。
絶縁体7を構成する分子の配列方向について、以下のように評価を行う。
以下では、図2を参照して、半導体素子の実装構造体に係る第2の実施形態について説明する。なお、上述の図1に示す構成については、同一の参照符号を付して説明を省略し、異なる箇所について説明する。
リット酸二無水和物を徐々に添加し、全て溶解するまで攪拌を続けた。これによりポリアミド酸溶液を作製した。
作製した配線基板にバンプを形成し、誘電率の低い材料、具体的にはダイヤモンドライクカーボン(略称DLC)などを用いて作製された半導体素子をフリップチップ実装した。このDLCからなる半導体素子は強度が低いため、実装後の半導体素子と配線基板との熱膨張率の不整合によりDLCからなる半導体素子が破壊する傾向にある。そのため、実装後の半導体素子の表面を超音波顕微鏡と微小部X線顕微鏡で調査し、クラックが発生しているものを不良と判定した。表1において、半導体素子の破壊があったものは「有」と表記し、半導体素子の破壊がなかったものは「無」と表記した。
2 半導体素子
3 接合材
4 コア基板
5 熱硬化性絶縁層
6 導体層
7 絶縁体
7a 第1絶縁層
7b 第2絶縁層
8 貫通孔
9 貫通導体
Claims (8)
- 厚みが0.3mm〜1.5mmのコア基板と、該コア基板上に部分的に形成された第1導体層と、該第1導体層を取り囲みつつ前記コア基板上に形成された厚みが3μm〜20μmの熱硬化性絶縁層と、該熱硬化性絶縁層を介して前記コア基板に接着した厚みが1μm〜20μmの絶縁体と、該絶縁体上に部分的に形成された第2導体層と、前記熱硬化性絶縁層と前記絶縁体とを厚み方向に貫通して前記第1導体層および前記第2導体層を電気的に接続する貫通導体と、を備え、
前記絶縁体は、平面視において平面方向に沿って樹脂が配向したポリベンゾオキサゾールを主成分とする厚みが10nm〜0.5μmの第1絶縁層と、可撓性のポリイミドを主成分とする厚みが10nm〜0.5μmの第2絶縁層とを厚み方向に積層してなることを特徴とする配線基板。 - 請求項1に記載の配線基板において、
前記絶縁体は、前記第1絶縁層及び前記第2絶縁層を複数備え、
前記第1絶縁層及び前記第2絶縁層が、厚み方向に順次積層されていることを特徴とする配線基板。 - 請求項1又は請求項2に記載の配線基板において、
前記絶縁体及び前記導体層を複数備え、
前記絶縁体及び前記導体層が厚み方向に順次積層されていることを特徴とする配線基板。 - 請求項1乃至請求項3のいずれかに記載の配線基板において、
前記絶縁体及び前記熱硬化性絶縁層を複数備え、
前記絶縁体及び前記熱硬化性絶縁層が厚み方向に順次積層されていることを特徴とする配線基板。 - 請求項1に記載の配線基板において、
前記絶縁体における最も上部に位置する層は、前記第1絶縁層であることを特徴とする配線基板。 - 請求項1に記載の配線基板において、
前記絶縁体の厚み方向における前記第2絶縁層の厚みは、前記第1絶縁層の厚みよりも大きいことを特徴とする配線基板。 - 請求項1に記載の配線基板において、
前記熱硬化性絶縁層は、アクリル樹脂、エポキシ樹脂、ウレタン樹脂、シリコン樹脂のうちいずれか一つを主成分とし、
前記熱硬化性絶縁層と接する前記絶縁体の層は、前記第2絶縁層であることを特徴とする配線基板。 - 請求項1乃至請求項7のいずれかに記載の配線基板と、前記配線基板に実装される半導体素子を備えたことを特徴とする半導体素子の実装構造体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006264013A JP4829062B2 (ja) | 2006-09-28 | 2006-09-28 | 配線基板およびそれを用いた半導体素子の実装構造体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006264013A JP4829062B2 (ja) | 2006-09-28 | 2006-09-28 | 配線基板およびそれを用いた半導体素子の実装構造体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008085105A JP2008085105A (ja) | 2008-04-10 |
JP4829062B2 true JP4829062B2 (ja) | 2011-11-30 |
Family
ID=39355640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006264013A Expired - Fee Related JP4829062B2 (ja) | 2006-09-28 | 2006-09-28 | 配線基板およびそれを用いた半導体素子の実装構造体 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4829062B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101473267B1 (ko) | 2009-04-02 | 2014-12-16 | 가부시키가이샤 무라타 세이사쿠쇼 | 회로 기판 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06143448A (ja) * | 1992-11-12 | 1994-05-24 | Shinko Kagaku Kogyo Kk | 積層板の製造方法 |
JP3797073B2 (ja) * | 2000-08-07 | 2006-07-12 | 日本電気株式会社 | 高密度実装用配線基板およびその製造方法 |
JP4462872B2 (ja) * | 2002-08-28 | 2010-05-12 | 京セラ株式会社 | 配線基板及びその製造方法 |
JP2004300215A (ja) * | 2003-03-28 | 2004-10-28 | Sumitomo Bakelite Co Ltd | ポリベンゾオキサゾール前駆体溶液の製造方法およびフィルム |
JP2005019686A (ja) * | 2003-06-26 | 2005-01-20 | Kyocera Corp | コンデンサ素子内蔵多層配線基板 |
JP2006116738A (ja) * | 2004-10-19 | 2006-05-11 | Toyobo Co Ltd | 接着性積層フィルム |
-
2006
- 2006-09-28 JP JP2006264013A patent/JP4829062B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008085105A (ja) | 2008-04-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7420130B2 (en) | Wiring board and method for fabricating the same | |
US8975537B2 (en) | Circuit substrate, laminated board and laminated sheet | |
JP4855753B2 (ja) | 多層配線基板及びその製造方法 | |
US20100065318A1 (en) | Circuit board and semiconductor element mounted structure using the same | |
WO2007013330A1 (ja) | 熱可塑性液晶ポリマーフィルムで被覆した配線板の製造方法 | |
KR20110004764A (ko) | 금속화 폴리이미드 필름 및 그것을 이용해 얻은 플렉서블 배선판 | |
JP5961703B2 (ja) | 配線基板およびその実装構造体 | |
US8957321B2 (en) | Printed circuit board, mount structure thereof, and methods of producing these | |
TW480681B (en) | Multilayer printed wiring board and electronic equipment | |
US8863377B2 (en) | Method for manufacturing circuit board and method for manufacturing structure using the same | |
JP4086768B2 (ja) | フレキシブル回路用基板の製造方法 | |
JP4829062B2 (ja) | 配線基板およびそれを用いた半導体素子の実装構造体 | |
JP2004237596A (ja) | フレキシブル銅張積層板およびその製造方法 | |
JP2010232514A (ja) | 樹脂基板の製造方法 | |
JP4204033B2 (ja) | 金属箔張積層板及びそれを用いてなる配線基板 | |
KR100241958B1 (ko) | 박막 다층 배선 기판의 제조 방법 | |
JP2005197532A (ja) | 多層回路基板およびその製造方法ならびに回路基材 | |
JP4610384B2 (ja) | 回路基板及びその製造方法 | |
US20210257224A1 (en) | Method for manufacturing wiring substrate, and wiring substrate | |
JP5053429B2 (ja) | 多層回路基板の製造方法 | |
JP4987756B2 (ja) | 多層回路基板の製造方法 | |
JP2003174264A (ja) | 絶縁フィルムおよびこれを用いた多層配線基板 | |
JP2004179011A (ja) | 絶縁フィルムおよびこれを用いた多層配線基板 | |
JP2005093513A (ja) | 配線基板とその製造方法およびそれを用いた電子部品の実装体 | |
JP2008085107A (ja) | コアレス基板およびそれを用いた半導体素子の実装構造体 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090316 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110519 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110524 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110725 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110818 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110915 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 3 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |