JP4821720B2 - メモリアクセス制御装置、メモリアクセス制御方法、画像読取装置、画像読取装置の制御方法及び制御プログラム - Google Patents
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Description
本発明は、メモリアクセス制御装置、メモリアクセス制御方法、画像読取装置、画像読取装置の制御方法及び制御プログラムに係り、特にスキャナなどで読み込んだデータを記憶する際に行われるメモリアクセスを制御するためのメモリアクセス制御装置、メモリアクセス制御方法及びこれらを用いた画像読取装置、画像読取装置の制御方法及び制御プログラムに関する。
従来メモリバンク切替方式のメモリユニットが知られている。
このようなメモリバンク切替方式のメモリユニットに対応するメモリアクセス制御装置においては、高速アクセスを実現するために同一のメモリバンクの同一ロウアドレスを有する領域に連続アクセスを行うように構成されているものが知られている（例えば、特許文献１参照）。
このような構成において、連続して同一メモリバンクにアクセスしようとすると、同一ロウアドレスに対応する記憶領域への記憶処理が完了した時点で他のロウアドレスに変更する必要がある。
特開２００４−６２８６８号公報
このようなメモリバンク切替方式のメモリユニットに対応するメモリアクセス制御装置においては、高速アクセスを実現するために同一のメモリバンクの同一ロウアドレスを有する領域に連続アクセスを行うように構成されているものが知られている（例えば、特許文献１参照）。
このような構成において、連続して同一メモリバンクにアクセスしようとすると、同一ロウアドレスに対応する記憶領域への記憶処理が完了した時点で他のロウアドレスに変更する必要がある。
ところで、ロウアドレスを変更する場合には、メモリバンクを構成するメモリセルアレイに対し、プリチャージを行う必要があり、アクセスが一旦停止してしまうという問題点があった。
さらにこのような制御を行うためには、アクセス先のアドレスを管理し、メモリのロウサイズや、前回アクセスしたアドレスと比較する手段が必要となり、量産型ＦＰＧＡなどのような比較的小規模な回路では、ゲートサイズが不足して実現できないという問題点があった。
そこで、本発明の目的は、回路規模を大きくすることなく、高速アクセスを図ることができるメモリアクセス制御装置、メモリアクセス制御方法、画像読取装置、画像読取制御方法及び制御プログラムを提供することにある。
さらにこのような制御を行うためには、アクセス先のアドレスを管理し、メモリのロウサイズや、前回アクセスしたアドレスと比較する手段が必要となり、量産型ＦＰＧＡなどのような比較的小規模な回路では、ゲートサイズが不足して実現できないという問題点があった。
そこで、本発明の目的は、回路規模を大きくすることなく、高速アクセスを図ることができるメモリアクセス制御装置、メモリアクセス制御方法、画像読取装置、画像読取制御方法及び制御プログラムを提供することにある。
上記課題を解決するため、本発明の第１の形態は、ｎ個（ｎは２以上の整数）のメモリバンクを有するメモリユニットのアクセス制御を行うメモリアクセス制御装置において、前記ｎ個のメモリバンクを演算対象データ格納バンクと演算結果格納バンクとにバンク切替え毎に所定の順番で割り振り、前記演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を、前記演算結果格納バンクとして割り振られたメモリバンクに格納することを特徴としている。
上記構成によれば、演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域の切替に際しては、バンク切替えにより所定の順番で行うので、前回のバンク切替から今回のバンク切替までにロウアドレスを変更することなく処理を行えるようにでき、アクセス先のアドレスの管理や、メモリのロウサイズ、前回アクセスしたアドレスと比較する手段等が不要となり、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。ここで、所定の順番で割り振るとは、本願では、画像データのように、同一の処理を繰り返し行うことを前提としているので、処理対象のデータ（処理単位のデータ）に処理を行う毎に、予め定めた順番で順次異なるメモリバンクにアクセスできるようにメモリバンク、ひいては、データの格納領域を予め定めた手順通りに割り振ることをいう。
上記構成によれば、演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域の切替に際しては、バンク切替えにより所定の順番で行うので、前回のバンク切替から今回のバンク切替までにロウアドレスを変更することなく処理を行えるようにでき、アクセス先のアドレスの管理や、メモリのロウサイズ、前回アクセスしたアドレスと比較する手段等が不要となり、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。ここで、所定の順番で割り振るとは、本願では、画像データのように、同一の処理を繰り返し行うことを前提としているので、処理対象のデータ（処理単位のデータ）に処理を行う毎に、予め定めた順番で順次異なるメモリバンクにアクセスできるようにメモリバンク、ひいては、データの格納領域を予め定めた手順通りに割り振ることをいう。
また、本発明の第２の形態は、第１の形態において、前記演算対象データ格納バンクは、補正対象となる元データと、他の演算対象データ格納バンクに格納されている他の前記元データを前記演算により補正するための補正データと、を格納していることを特徴としている。
上記構成によれば、補正対象となる元データと、当該元データを補正するための補正データは別の演算対象データ格納バンクに格納されるので、特定のメモリバンクにアクセスが偏ることがなく、ロウアドレスの変更の発生頻度が低下し、ひいては、ロウアドレスの変更に伴うプリチャージの頻度を低減させることができ、高速アクセスを図ることができる。
上記構成によれば、補正対象となる元データと、当該元データを補正するための補正データは別の演算対象データ格納バンクに格納されるので、特定のメモリバンクにアクセスが偏ることがなく、ロウアドレスの変更の発生頻度が低下し、ひいては、ロウアドレスの変更に伴うプリチャージの頻度を低減させることができ、高速アクセスを図ることができる。
また、本発明の第３の形態は、第２の形態において、前記メモリバンクは、それぞれ前記元データを格納する元データ格納領域と、他のメモリバンクに格納された前記元データを補正するための前記補正データを格納する補正データ格納領域と、さらに他のメモリバンクに格納された元データが前記演算により補正された後の演算結果データを格納する演算結果格納領域と、を備えたことを特徴としている。
上記構成によれば、異なるメモリバンクに、一の演算に対応する元データ、補正データあるいは演算結果データが配置されるので、特定のメモリバンクへのアクセスが集中することがなく、ロウアドレスの変更の発生頻度が低下し、ひいては、ロウアドレスの変更に伴うプリチャージの頻度を低減させることができ、高速アクセスを図ることができる。
上記構成によれば、異なるメモリバンクに、一の演算に対応する元データ、補正データあるいは演算結果データが配置されるので、特定のメモリバンクへのアクセスが集中することがなく、ロウアドレスの変更の発生頻度が低下し、ひいては、ロウアドレスの変更に伴うプリチャージの頻度を低減させることができ、高速アクセスを図ることができる。
また、本発明の第４の形態は、第１の形態乃至第３の形態のいずれかに記載の形態において、複数ピクセルで構成された所定のブロック単位で前記演算対象データ格納バンクから前記元データを読み出し、前記ブロック単位で前記演算を行って前記演算結果格納領域に前記演算結果を格納することを特徴としている。
上記構成によれば、演算は、ブロック単位で行われるため、処理負荷の低減を図ることができるとともに、演算中にロウアドレスの変更を伴わないようにでき、ロウアドレスの変更に伴うプリチャージの頻度を低減させることができ、高速アクセスを図ることができる。
上記構成によれば、演算は、ブロック単位で行われるため、処理負荷の低減を図ることができるとともに、演算中にロウアドレスの変更を伴わないようにでき、ロウアドレスの変更に伴うプリチャージの頻度を低減させることができ、高速アクセスを図ることができる。
また、本発明の第５の形態は、第２の形態ないし第４の形態のいずれかに記載の形態において、前記元データは、外部のイメージセンサにより読み取った読取画像データであることを特徴としている。
上記構成によれば、読取画像データの処理に際し、ロウアドレスの変更の発生頻度が低下し、ひいては、ロウアドレスの変更に伴うプリチャージの頻度を低減させることができ、高速アクセスを図ることができる。
また、本発明の第６の形態は、第５の形態において、前記イメージセンサは、ＣＩＳであり、前記補正データは、明出力値補正データ及び暗出力値補正データを含むことを特徴としている。
上記構成によれば、イメージセンサとしてＣＩＳを有し、明出力値補正及び暗出力値補正を行う場合でも、いずれかのメモリバンクにアクセスが集中することはなく、ロウアドレスの変更の発生頻度が低下し、ひいては、ロウアドレスの変更に伴うプリチャージの頻度を低減させることができ、高速アクセスを図ることができる。
上記構成によれば、読取画像データの処理に際し、ロウアドレスの変更の発生頻度が低下し、ひいては、ロウアドレスの変更に伴うプリチャージの頻度を低減させることができ、高速アクセスを図ることができる。
また、本発明の第６の形態は、第５の形態において、前記イメージセンサは、ＣＩＳであり、前記補正データは、明出力値補正データ及び暗出力値補正データを含むことを特徴としている。
上記構成によれば、イメージセンサとしてＣＩＳを有し、明出力値補正及び暗出力値補正を行う場合でも、いずれかのメモリバンクにアクセスが集中することはなく、ロウアドレスの変更の発生頻度が低下し、ひいては、ロウアドレスの変更に伴うプリチャージの頻度を低減させることができ、高速アクセスを図ることができる。
また、本発明の第７の形態は、ｎ個（ｎは２以上の整数）のメモリバンクを有するメモリユニットのアクセス制御を行うメモリアクセス制御方法において、前記ｎ個のメモリバンクは、演算対象データ格納バンクと演算結果格納バンクとにバンク切替え毎に所定の順番で割り振り可能であり、前記演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行う演算過程と、前記演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納する演算結果格納過程と、前記バンク切替えを行うバンク切替え過程と、を備えたことを特徴としている。
上記構成によれば、演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域の切替に際しては、バンク切替えにより所定の順番で行うので、アクセス先のアドレスの管理や、メモリのロウサイズ、前回アクセスしたアドレスと比較する手段等が不要となり、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。
上記構成によれば、演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域の切替に際しては、バンク切替えにより所定の順番で行うので、アクセス先のアドレスの管理や、メモリのロウサイズ、前回アクセスしたアドレスと比較する手段等が不要となり、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。
また、本発明の第８の形態は、ｎ個（ｎは２以上の整数）のメモリバンクを有するメモリユニットと、画像読取を行い読取画像データ及び前記読取画像データを補正するための補正データを出力する画像読取センサユニットと、前記ｎ個のメモリバンクを演算対象データ格納バンクと演算結果格納バンクとにバンク切替え毎に所定の順番で割り振り、前記演算対象データ格納バンクとして割り振られたメモリバンクに前記読取画像データ及び前記補正データを格納し、前記演算対象データ格納バンクとして割り振られたメモリバンクから読み出した前記読取画像データ及び前記補正データを用いて補正演算を行って当該補正演算の演算結果を前記演算結果格納バンクとして割り振られたメモリバンクに格納するメモリアクセス制御部と、を備えたことを特徴としている。
上記構成によれば、演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域の切替に際しては、バンク切替えにより所定の順番で行うので、アクセス先のアドレスの管理や、メモリのロウサイズ、前回アクセスしたアドレスと比較する手段等が不要となり、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。
上記構成によれば、演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域の切替に際しては、バンク切替えにより所定の順番で行うので、アクセス先のアドレスの管理や、メモリのロウサイズ、前回アクセスしたアドレスと比較する手段等が不要となり、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。
また、本発明の第９の形態は、ｎ個（ｎは２以上の整数）のメモリバンクを有するメモリユニットと、画像読取を行い読取画像データ及び前記読取画像データを補正するための補正データを出力する画像読取センサユニットと、を備えた画像読取装置の制御方法において、前記ｎ個のメモリバンクを演算対象データ格納バンクと演算結果格納バンクとにバンク切替え毎に所定の順番で割り振るバンク割当過程と、前記演算対象データ格納バンクとして割り振られたメモリバンクに前記読取画像データ及び前記補正データを格納するデータ格納過程と、前記演算対象データ格納バンクとして割り振られたメモリバンクから読み出した前記読取画像データ及び前記補正データを用いて補正演算を行う補正演算過程と、前記補正演算の演算結果を前記演算結果格納バンクとして割り振られたメモリバンクに格納するメモリアクセス制御過程と、を備えたことを特徴としている。
上記構成によれば、画像読取装置は、演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域の切替に際しては、バンク切替えにより所定の順番で行うので、アクセス先のアドレスの管理や、メモリのロウサイズ、前回アクセスしたアドレスと比較する手段等が不要となり、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。
上記構成によれば、画像読取装置は、演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域の切替に際しては、バンク切替えにより所定の順番で行うので、アクセス先のアドレスの管理や、メモリのロウサイズ、前回アクセスしたアドレスと比較する手段等が不要となり、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。
また、本発明の第１０の形態は、ｎ個（ｎは２以上の整数）のメモリバンクを有するメモリユニットのアクセス制御を行うメモリアクセス制御装置をコンピュータにより制御するための制御プログラムにおいて、前記ｎ個のメモリバンクを、演算対象データ格納バンクと演算結果格納バンクとにバンク切替え毎に所定の順番で割り振らせ、前記演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行わせ、前記演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納させる、ことを特徴としている。
上記構成によれば、演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域の切替に際しては、バンク切替えにより所定の順番で行うので、アクセス先のアドレスの管理や、メモリのロウサイズ、前回アクセスしたアドレスと比較する手段等が不要となり、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。
上記構成によれば、演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域の切替に際しては、バンク切替えにより所定の順番で行うので、アクセス先のアドレスの管理や、メモリのロウサイズ、前回アクセスしたアドレスと比較する手段等が不要となり、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。
また、本発明の第１１の形態は、ｎ個（ｎは２以上の整数）のメモリバンクを有するメモリユニットと、画像読取を行い読取画像データ及び前記読取画像データを補正するための補正データを出力する画像読取センサユニットと、を備えた画像読取装置をコンピュータにより制御するための制御プログラムにおいて、前記ｎ個のメモリバンクを演算対象データ格納バンクと演算結果格納バンクとにバンク切替え毎に所定の順番で割り振らせ、前記演算対象データ格納バンクとして割り振られたメモリバンクに前記読取画像データ及び前記補正データを格納させ、前記演算対象データ格納バンクとして割り振られたメモリバンクから読み出した前記読取画像データ及び前記補正データを用いて補正演算を行わせ、前記補正演算の演算結果を前記演算結果格納バンクとして割り振られたメモリバンクに格納する、ことを特徴としている。
上記構成によれば、読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域を指定するためのロウアドレスを一定としたまま、バンク切替えを行うので、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。
上記構成によれば、演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域の切替に際しては、バンク切替えにより所定の順番で行うので、アクセス先のアドレスの管理や、メモリのロウサイズ、前回アクセスしたアドレスと比較する手段等が不要となり、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。
上記構成によれば、読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域を指定するためのロウアドレスを一定としたまま、バンク切替えを行うので、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。
上記構成によれば、演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納するに際し、演算対象データ格納バンクの読み出し領域及び演算結果格納バンクの格納領域の切替に際しては、バンク切替えにより所定の順番で行うので、アクセス先のアドレスの管理や、メモリのロウサイズ、前回アクセスしたアドレスと比較する手段等が不要となり、簡単な制御でメモリアクセスが行え、ひいては、回路規模を大きくすることなく、高速アクセスを図ることができる。
本発明によれば、制御手順を簡易とすることができ、回路規模を大きくすることなく、また、ロウアドレスの変更回数を抑制するので、ロウアドレスの変更に伴うプリチャージ時間を低減することができ、実効的に高速アクセスを図ることが可能となる。
次に本発明の好適な実施の形態について図面を参照して説明する。
図１は、実施形態の画像読取印刷システムの概要構成ブロック図である。
画像読取印刷システム１０は、大別すると、小切手などの画像の読み取り及び各種印刷を行う画像読取装置として機能するスキャナ一体型プリンタ１１と、スキャナ一体型プリンタ１１に接続され、各種制御及びデータの処理を行うパーソナルコンピュータ１２と、を備えている。
図１は、実施形態の画像読取印刷システムの概要構成ブロック図である。
画像読取印刷システム１０は、大別すると、小切手などの画像の読み取り及び各種印刷を行う画像読取装置として機能するスキャナ一体型プリンタ１１と、スキャナ一体型プリンタ１１に接続され、各種制御及びデータの処理を行うパーソナルコンピュータ１２と、を備えている。
図２は、スキャナ一体型プリンタの外観斜視図である。
図３は、スキャナ一体型プリンタの要部断面図である。
スキャナ一体型プリンタ１１は、筐体２１ａ内部に連続紙としてのロール紙を収納するとともにこのロール紙への印字を行う印字機構等を備える背面側筐体部２１と、背面側筐体部２１の正面側に設けられ、背面側筐体部２１との間にカット紙Ｓが搬送されるカット紙搬送路２２を形成する正面側筐体部２３と、背面側筐体部２１の上面側を覆うように取り付けられた上面蓋体部２４と、が一体に形成されている。
図３は、スキャナ一体型プリンタの要部断面図である。
スキャナ一体型プリンタ１１は、筐体２１ａ内部に連続紙としてのロール紙を収納するとともにこのロール紙への印字を行う印字機構等を備える背面側筐体部２１と、背面側筐体部２１の正面側に設けられ、背面側筐体部２１との間にカット紙Ｓが搬送されるカット紙搬送路２２を形成する正面側筐体部２３と、背面側筐体部２１の上面側を覆うように取り付けられた上面蓋体部２４と、が一体に形成されている。
ここで、正面側筐体部２３は、カット紙搬送路２２を介して背面側筐体部２１から隔てられた正面側カバー２３ａと、正面側カバー２３ａを片支持状態で保持する正面側側部２３ｂと、を備えている。カット紙Ｓは、図２に示すように、スキャナ一体型プリンタ１１の正面側であって、かつ背面側筐体部２１の筐体２１ａと正面側筐体部２３の正面側カバー２３ａとの間に開口したカット紙挿入口２５からカット紙搬送路２２内に挿入可能とされている。
また、背面側筐体部２１と上面蓋体部２４との間には、ロール紙排出口２７が形成されている。このロール紙排出口２７は、背面側筐体部２１内部に設けられた図示しないロール紙収納部に収納されているロール紙（不図示）が排出される開口である。
また、上面蓋体部２４には、カードＣの挿入口となるカード挿入口４１ａが形成されている。
また、上面蓋体部２４には、カードＣの挿入口となるカード挿入口４１ａが形成されている。
図３に示すように、カット紙挿入口２５からカット紙搬送路２２内に挿入されたカット紙Ｓは、カット紙搬送路２２に沿って配置された裏面印字部３１及び表面印字部３２によって印字可能に構成されている。また、カット紙搬送路２２のカット紙排出口２６近傍には、カット紙Ｓの表面の画像を読み取る第１画像読取センサ３３と、カット紙Ｓの裏面の画像を読み取る第２画像読取センサ３４と、が設けられている。これらの第１画像読取センサ３３及び第２画像読取センサ３４は、ＣＩＳ型の画像読取センサである。
また、カード挿入口４１ａからカード搬送路４１内に搬送されたカードＣは、カードＣの表面の画像を読み取るカード画像読取センサ４２が設けられている。カード画像読取センサ４２も、第１画像読取センサ３３あるいは第２画像読取センサ３４と同様にＣＩＳ型の画像読取センサである。
また、このスキャナ一体型プリンタ１１では、第１画像読取センサ３３及び第２画像読取センサ３４により、カット紙Ｓとして構成されている小切手の表面及び裏面の画像情報を読み取るとともに、カード画像読取センサ４２にて、この小切手の発行人が所持する免許証又は認証カード等を読み取ることができる。このように、スキャナ一体型プリンタ１１を用いて、小切手を読み取り、さらにこの小切手の発行人を確認するための関連するデータを有する免許証又は認証カードを読み取ることにより、小切手の本人確認データを容易に生成保存することが可能となっている。
図４は、スキャナ一体型プリンタの要部の概要構成ブロック図である。
スキャナ一体型プリンタ１１は、上述した第１画像読取センサ３３からの第１アナログ読取信号ＳＡ１をアナログ／ディジタル変換して第１ディジタル読取データＤ１として出力する第１ＡＦＥ５１と、上述した第２画像読取センサ３４からの第２アナログ読取信号ＳＡ２をアナログ／ディジタル変換して第２ディジタル読取データＤ２として出力する第２ＡＦＥ５２と、当該スキャナ一体型プリンタ１１全体を制御するためのＣＰＵ５３と、第１ディジタル読取データＤ１及び第２ディジタル読取データＤ２を含む各種データを記憶するメモリバンク形式のメモリセルアレイを有するメモリユニット５４と、第１ＡＦＥ５１、第２ＡＦＥ５２、ＣＰＵ５３、メモリユニット５４あるいはパーソナルコンピュータ１２との間のインタフェース動作を制御するＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）５５と、を備えている。
スキャナ一体型プリンタ１１は、上述した第１画像読取センサ３３からの第１アナログ読取信号ＳＡ１をアナログ／ディジタル変換して第１ディジタル読取データＤ１として出力する第１ＡＦＥ５１と、上述した第２画像読取センサ３４からの第２アナログ読取信号ＳＡ２をアナログ／ディジタル変換して第２ディジタル読取データＤ２として出力する第２ＡＦＥ５２と、当該スキャナ一体型プリンタ１１全体を制御するためのＣＰＵ５３と、第１ディジタル読取データＤ１及び第２ディジタル読取データＤ２を含む各種データを記憶するメモリバンク形式のメモリセルアレイを有するメモリユニット５４と、第１ＡＦＥ５１、第２ＡＦＥ５２、ＣＰＵ５３、メモリユニット５４あるいはパーソナルコンピュータ１２との間のインタフェース動作を制御するＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）５５と、を備えている。
ここで、メモリユニット５４の構成について説明する。
図５は、メモリユニットの概要構成ブロック図である。
メモリユニット５４は、アクセス対象あるいはリフレッシュ対象のメモリセルを特定するためのアドレスデータ及びアクセス対象のメモリバンクを特定するためのバンクデータを格納するアドレスバッファ６１と、リフレッシュタイミングを制御するためのリフレッシュカウンタ６２と、メモリバンク番号＝０に相当する第１メモリセルアレイ６３と、メモリバンク番号＝１に相当する第２メモリセルアレイ６４と、メモリバンク番号＝２に相当する第３メモリセルアレイ６５と、メモリバンク番号＝３に相当する第４メモリセルアレイ６６と、を備えている。
図５は、メモリユニットの概要構成ブロック図である。
メモリユニット５４は、アクセス対象あるいはリフレッシュ対象のメモリセルを特定するためのアドレスデータ及びアクセス対象のメモリバンクを特定するためのバンクデータを格納するアドレスバッファ６１と、リフレッシュタイミングを制御するためのリフレッシュカウンタ６２と、メモリバンク番号＝０に相当する第１メモリセルアレイ６３と、メモリバンク番号＝１に相当する第２メモリセルアレイ６４と、メモリバンク番号＝２に相当する第３メモリセルアレイ６５と、メモリバンク番号＝３に相当する第４メモリセルアレイ６６と、を備えている。
また、メモリユニット５４は、第１メモリセルアレイ６３に対応するロウアドレスをデコードするロウデコーダ６７と、第１メモリセルアレイ６３に対応するカラムアドレスをデコードするカラムデコーダ６８と、第１メモリセルアレイ６３からデータを読み出すためのセンスアンプ６９と、第２メモリセルアレイ６４に対応するロウアドレスをデコードするロウデコーダ７０と、第２メモリセルアレイ６４に対応するカラムアドレスをデコードするカラムデコーダ７１と、第２メモリセルアレイ６４からデータを読み出すためのセンスアンプ７２と、第３メモリセルアレイ６５に対応するロウアドレスをデコードするロウデコーダ７３と、第３メモリセルアレイ６５に対応するカラムアドレスをデコードするカラムデコーダ７４と、第３メモリセルアレイ６５からデータを読み出すためのセンスアンプ７５と、第４メモリセルアレイ６６に対応するロウアドレスをデコードするロウデコーダ７６と、第４メモリセルアレイ６６に対応するカラムアドレスをデコードするカラムデコーダ７７と、第４メモリセルアレイ６６からデータを読み出すためのセンスアンプ７８と、を備えている。
さらにメモリユニット５４は、外部とのデータ入出力時のインタフェース動作を行うＩ／Ｏバッファ７９を備えている。
さらにメモリユニット５４は、外部とのデータ入出力時のインタフェース動作を行うＩ／Ｏバッファ７９を備えている。
次に第１メモリセルアレイ６３〜第４メモリセルアレイ６６に格納されるデータについて説明する。
図６は、メモリセルアレイのデータ格納状態の説明図である。
第１メモリセルアレイ６３〜第４メモリセルアレイ６６は、同一構成をしており、第１画像読取センサ３３あるいは第２画像読取センサ３４からのデータを一時的に格納するワークエリア８１（＝元データ格納領域）と、第１画像読取センサ３３あるいは第２画像読取センサ３４からのデータに対し、明出力値補正を行うための明出力値補正データあるいは暗出力値補正を行うための暗出力値補正データを一時的に格納する補正データエリア８２（＝補正データ格納領域）と、第１画像読取センサ３３あるいは第２画像読取センサ３４からのデータに明出力値補正データあるいは暗出力値補正データで補正を行った後のデータを格納するデータエリア８３（＝演算結果格納領域）と、を備えている。
図６は、メモリセルアレイのデータ格納状態の説明図である。
第１メモリセルアレイ６３〜第４メモリセルアレイ６６は、同一構成をしており、第１画像読取センサ３３あるいは第２画像読取センサ３４からのデータを一時的に格納するワークエリア８１（＝元データ格納領域）と、第１画像読取センサ３３あるいは第２画像読取センサ３４からのデータに対し、明出力値補正を行うための明出力値補正データあるいは暗出力値補正を行うための暗出力値補正データを一時的に格納する補正データエリア８２（＝補正データ格納領域）と、第１画像読取センサ３３あるいは第２画像読取センサ３４からのデータに明出力値補正データあるいは暗出力値補正データで補正を行った後のデータを格納するデータエリア８３（＝演算結果格納領域）と、を備えている。
以下の説明においては、ワークエリア８１には、最大８ライン分のデータを格納することができ、補正データエリア８２にはワークエリア８１の８ライン分のデータに対応する明出力値補正データあるいは暗出力値補正データを格納できるものとして説明する。また、補正処理については、８×８ピクセルのブロック単位で処理を行うものとする。
また、第１メモリセルアレイ６３のワークエリア８１には、第１画像読取センサ３３の読取による偶数番目の８ライン分のデータであるデータ群Ａ１が格納され、補正データエリア８２には、第２画像読取センサ３４による偶数番目の８ライン分のデータであるデータ群Ｂ１に対応する明出力値補正データＣＢ１が格納され、データエリア８３には第１画像読取センサ３３の読取による奇数番目の８ライン分のデータであるデータ群Ａ２を当該データ群Ａ２に対応する暗出力値補正データＣＡ２で補正した後のデータ群ＤＡ２が格納されることとなる。
また、第１メモリセルアレイ６３のワークエリア８１には、第１画像読取センサ３３の読取による偶数番目の８ライン分のデータであるデータ群Ａ１が格納され、補正データエリア８２には、第２画像読取センサ３４による偶数番目の８ライン分のデータであるデータ群Ｂ１に対応する明出力値補正データＣＢ１が格納され、データエリア８３には第１画像読取センサ３３の読取による奇数番目の８ライン分のデータであるデータ群Ａ２を当該データ群Ａ２に対応する暗出力値補正データＣＡ２で補正した後のデータ群ＤＡ２が格納されることとなる。
同様に、第２メモリセルアレイ６４のワークエリア８１には、第１画像読取センサ３３の読取による奇数番目の８ライン分のデータであるデータ群Ａ２が格納され、補正データエリア８２には、第２画像読取センサ３４による奇数番目の８ライン分のデータであるデータ群Ｂ２に対応する暗出力値補正データＣＢ２が格納され、データエリア８３には第１画像読取センサ３３の読取による偶数番目の８ライン分のデータであるデータ群Ａ１を当該データ群Ａ１に対応する明出力値補正データＣＡ１で補正した後のデータ群ＤＡ１が格納されることとなる。
また、第３メモリセルアレイ６５のワークエリア８１には、第２画像読取センサ３４の読取による偶数番目の８ライン分のデータであるデータ群Ｂ１が格納され、補正データエリア８２には、第１画像読取センサ３３による偶数番目の８ライン分のデータであるデータ群Ａ１に対応する明出力値補正データＣＡ１が格納され、データエリア８３には第２画像読取センサ３４の読取による奇数番目の８ライン分のデータであるデータ群Ｂ２を当該データ群Ｂ２に対応する暗出力値補正データＣＢ２で補正した後のデータ群ＤＢ２が格納されることとなる。
また、第３メモリセルアレイ６５のワークエリア８１には、第２画像読取センサ３４の読取による偶数番目の８ライン分のデータであるデータ群Ｂ１が格納され、補正データエリア８２には、第１画像読取センサ３３による偶数番目の８ライン分のデータであるデータ群Ａ１に対応する明出力値補正データＣＡ１が格納され、データエリア８３には第２画像読取センサ３４の読取による奇数番目の８ライン分のデータであるデータ群Ｂ２を当該データ群Ｂ２に対応する暗出力値補正データＣＢ２で補正した後のデータ群ＤＢ２が格納されることとなる。
また、第４メモリセルアレイ６６のワークエリア８１には、第２画像読取センサ３４の読取による奇数番目の８ライン分のデータであるデータ群Ｂ２が格納され、補正データエリア８２には、第１画像読取センサ３３による奇数番目の８ライン分のデータであるデータ群Ａ２に対応する暗出力値補正データＣＡ２が格納され、データエリア８３には第２画像読取センサ３４の読取による偶数番目の８ライン分のデータであるデータ群Ｂ１を当該データ群Ｂ１に対応する明出力値補正データＣＢ１で補正した後のデータ群ＤＢ１が格納されることとなる。
次に動作について説明する。
図７は、スキャナ一体型プリンタの動作状態遷移図である。
初期状態においては、待機状態Ｓ０にあるものとする。
スキャナ一体型プリンタ１１が待機状態Ｓ０にある場合において、第１メモリセルアレイ６３〜第４メモリセルアレイ６６のリフレッシュタイミングに至った場合には、リフレッシュ処理Ｓ１０の優先度Ｐ１は最も高いので、直ちにリフレッシュ処理Ｓ１０に移行する。
また、スキャナ一体型プリンタ１１が待機状態Ｓ０にある場合において、第１画像読取センサ３３からの第１アナログ読取信号ＳＡ１に起因する第１ディジタル読取データＤ１あるいは第２画像読取センサ３４からの第２アナログ読取信号ＳＡ２に起因する第２ディジタル読取データＤ２の入力があった場合には、センサデータ書込処理Ｓ１１の優先度Ｐ２は、リフレッシュ処理Ｓ１０の優先度Ｐ１に次いで高いので（Ｐ１＞Ｐ２）、リフレッシュ処理Ｓ１０が行われていない限り、センサデータ書込処理Ｓ１１に移行する。
図７は、スキャナ一体型プリンタの動作状態遷移図である。
初期状態においては、待機状態Ｓ０にあるものとする。
スキャナ一体型プリンタ１１が待機状態Ｓ０にある場合において、第１メモリセルアレイ６３〜第４メモリセルアレイ６６のリフレッシュタイミングに至った場合には、リフレッシュ処理Ｓ１０の優先度Ｐ１は最も高いので、直ちにリフレッシュ処理Ｓ１０に移行する。
また、スキャナ一体型プリンタ１１が待機状態Ｓ０にある場合において、第１画像読取センサ３３からの第１アナログ読取信号ＳＡ１に起因する第１ディジタル読取データＤ１あるいは第２画像読取センサ３４からの第２アナログ読取信号ＳＡ２に起因する第２ディジタル読取データＤ２の入力があった場合には、センサデータ書込処理Ｓ１１の優先度Ｐ２は、リフレッシュ処理Ｓ１０の優先度Ｐ１に次いで高いので（Ｐ１＞Ｐ２）、リフレッシュ処理Ｓ１０が行われていない限り、センサデータ書込処理Ｓ１１に移行する。
具体的には、第１ディジタル読取データＤ１の入力があった場合、当該第１ディジタル読取データＤ１が第１画像読取センサ３３の読取による偶数番目の８ライン分のデータであるデータ群Ａ１に対応するものである場合には、第１メモリセルアレイ６３のワークエリア８１に格納される。また、第１画像読取センサ３３の読取による奇数番目の８ライン分のデータであるデータ群Ａ２に対応するものである場合には、第２メモリセルアレイ６４のワークエリア８１に格納される。これと並行して、明出力値補正データＣＡ１は、第３メモリセルアレイ６５の補正データエリア８２に格納され、暗出力値補正データＣＡ２は、第４メモリセルアレイ６６の補正データエリア８２に格納される。
同様に、第２ディジタル読取データＤ２の入力があった場合、当該第２ディジタル読取データＤ２が第２画像読取センサ３４の読取による偶数番目の８ライン分のデータであるデータ群Ｂ１に対応するものである場合には、第３メモリセルアレイ６５のワークエリア８１に格納される。また、第２画像読取センサ３４の読取による奇数番目の８ライン分のデータであるデータ群Ｂ２に対応するものである場合には、第４メモリセルアレイ６６のワークエリア８１に格納される。これと並行して、明出力値補正データＣＢ１は、第１メモリセルアレイ６３の補正データエリア８２に格納され、暗出力値補正データＣＢ２は、第２メモリセルアレイ６４の補正データエリア８２に格納される。
また、スキャナ一体型プリンタ１１が待機状態Ｓ０にある場合において、ＣＰＵ５３からデータリード要求が有った場合には、データリード処理Ｓ１２の優先度Ｐ３は、センサデータ書込処理Ｓ１１の優先度Ｐ２に次いで高いので（Ｐ１＞Ｐ２＞Ｐ３）、リフレッシュ処理Ｓ１０あるいはセンサデータ書込処理Ｓ１１が行われていない限り、データリード処理Ｓ１２に移行する。
さらにスキャナ一体型プリンタ１１が待機状態Ｓ０にある場合において、明出力値補正データ読込処理タイミングに至った場合には、明出力値（明値）補正データ読込処理Ｓ１の優先度Ｐ４は、最も低いので（Ｐ１＞Ｐ２＞Ｐ３＞Ｐ４）、リフレッシュ処理Ｓ１０、センサデータ書込処理Ｓ１１あるいはデータリード処理Ｓ１２が行われていない場合に限り、ＦＰＧＡ５５は、明出力値補正データ読込処理Ｓ１に移行することとなる。
この明出力値補正データ読込処理Ｓ１は、ワークエリア８１における８×８ピクセルのブロック単位のデータの読込に際し、それらのデータの補正を行うために１度だけ行われる。
さらにスキャナ一体型プリンタ１１が待機状態Ｓ０にある場合において、明出力値補正データ読込処理タイミングに至った場合には、明出力値（明値）補正データ読込処理Ｓ１の優先度Ｐ４は、最も低いので（Ｐ１＞Ｐ２＞Ｐ３＞Ｐ４）、リフレッシュ処理Ｓ１０、センサデータ書込処理Ｓ１１あるいはデータリード処理Ｓ１２が行われていない場合に限り、ＦＰＧＡ５５は、明出力値補正データ読込処理Ｓ１に移行することとなる。
この明出力値補正データ読込処理Ｓ１は、ワークエリア８１における８×８ピクセルのブロック単位のデータの読込に際し、それらのデータの補正を行うために１度だけ行われる。
明出力値補正データ読込処理Ｓ１が完了すると、ＦＰＧＡ５５により、暗出力値補正データ読込処理Ｓ２が行われる。この暗出力値補正データ読込処理Ｓ２は、ワークエリア８１の８×８ピクセルで構成されるブロック単位のデータの読込に際し、それらのデータの補正を行うために１度だけ行われる。
続いてＦＰＧＡ５５は、ワークエリア８１からデータ群（Ａ１、Ａ２、Ｂ１又はＢ２）に対応する８×１ピクセル分のデータを読み出すワークエリア読込処理Ｓ３を行い、当該８×１ピクセル分のデータに明出力値補正データ（ＣＡ１又はＣＢ１）及び暗出力値補正データ（ＣＡ２又はＣＢ２）を適用する補正処理を行い、得られたデータ群（ＤＡ１、ＤＡ２、ＤＢ１又はＤＢ２）をデータエリア８３に書き込む補正データ書込処理Ｓ４を行い、次の８×１ピクセル分のデータを読み出すワークエリア読込処理Ｓ５を行い、当該８×１ピクセル分のデータに明出力値補正データ（ＣＡ１又はＣＢ１）及び暗出力値補正データ（ＣＡ２又はＣＢ２）を適用する補正処理を行い、得られたデータ群（ＤＡ１、ＤＡ２、ＤＢ１又はＤＢ２）をデータエリア８３に書き込む補正データ書込処理Ｓ６を行う。
同様にして、８×８ピクセル分のデータに対応するワークエリア読込処理Ｓ７、Ｓ９、…、Ｓ１７及び補正データ書込処理Ｓ８、Ｓ１０、…、Ｓ１８を行って、待機状態Ｓ０に再び移行する。
続いてＦＰＧＡ５５は、ワークエリア８１からデータ群（Ａ１、Ａ２、Ｂ１又はＢ２）に対応する８×１ピクセル分のデータを読み出すワークエリア読込処理Ｓ３を行い、当該８×１ピクセル分のデータに明出力値補正データ（ＣＡ１又はＣＢ１）及び暗出力値補正データ（ＣＡ２又はＣＢ２）を適用する補正処理を行い、得られたデータ群（ＤＡ１、ＤＡ２、ＤＢ１又はＤＢ２）をデータエリア８３に書き込む補正データ書込処理Ｓ４を行い、次の８×１ピクセル分のデータを読み出すワークエリア読込処理Ｓ５を行い、当該８×１ピクセル分のデータに明出力値補正データ（ＣＡ１又はＣＢ１）及び暗出力値補正データ（ＣＡ２又はＣＢ２）を適用する補正処理を行い、得られたデータ群（ＤＡ１、ＤＡ２、ＤＢ１又はＤＢ２）をデータエリア８３に書き込む補正データ書込処理Ｓ６を行う。
同様にして、８×８ピクセル分のデータに対応するワークエリア読込処理Ｓ７、Ｓ９、…、Ｓ１７及び補正データ書込処理Ｓ８、Ｓ１０、…、Ｓ１８を行って、待機状態Ｓ０に再び移行する。
この場合において、一連として行われるワークエリア読込処理Ｓ３、Ｓ５、…、Ｓ１７及び補正データ書込処理Ｓ４、Ｓ６、…、Ｓ１８の処理期間中は、ロウデコーダ６７、７０、７３、７６に入力されているロウアドレスデータＲＡ（図５参照）は、一定とされ、変更がなされることはない。これは、ロウアドレスを変更すると、メモリセルアレイにアクセスするためには、プリチャージが必要となるので、これを避けることにより、処理の高速化を図るためである。このロウアドレスデータＲＡの保持は、全てのメモリバンクのワークエリア８１に格納されたデータの処理が完了するまでなされ、全体としてより処理の高速化が図られている。
ここで、ワークエリア読込処理及び補正データ書込処理についてより具体的に説明する。
図８は、処理フローチャートである。
図９は、図８の処理フローチャートに対応する動作説明図である。
まず、ＦＰＧＡ５５は、図９の例の場合、所定のバンクデータ、所定のカラムアドレスＣＬＡ及びロウアドレスデータＲＡを各メモリバンク毎に設定し、メモリユニット５４のアドレスバッファ６１に設定する（ステップＳ２１）。具体的には、第１メモリセルアレイ６３のワークエリア８１のロウアドレスデータＲＡ＝ＲＡ１１とし、第２メモリセルアレイ６４のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ１２とし、第３メモリセルアレイ６５の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ１３とし、第４メモリセルアレイ６６の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ１４とする。
図８は、処理フローチャートである。
図９は、図８の処理フローチャートに対応する動作説明図である。
まず、ＦＰＧＡ５５は、図９の例の場合、所定のバンクデータ、所定のカラムアドレスＣＬＡ及びロウアドレスデータＲＡを各メモリバンク毎に設定し、メモリユニット５４のアドレスバッファ６１に設定する（ステップＳ２１）。具体的には、第１メモリセルアレイ６３のワークエリア８１のロウアドレスデータＲＡ＝ＲＡ１１とし、第２メモリセルアレイ６４のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ１２とし、第３メモリセルアレイ６５の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ１３とし、第４メモリセルアレイ６６の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ１４とする。
ここで、図９の処理ステップＳＴ１においては、メモリバンク番号＝０の第１メモリセルアレイ６３、メモリバンク番号＝２の第３メモリセルアレイ６５及びメモリバンク番号＝３の第４メモリセルアレイ６６が演算対象データ格納バンクとして機能しており、メモリバンク番号＝１の第２メモリセルアレイ６４が演算結果格納バンクとして機能している。
これにより、処理ステップＳＴ１においては、第１メモリセルアレイ６３のワークエリア８１のロウアドレスデータＲＡ＝ＲＡ１１に対応する領域からデータ群Ａ１を読み出し（ステップＳ２２）、第３メモリセルアレイ６５の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ１３に対応する領域から明出力値補正データＣＡ１を読み出し（ステップＳ２３）、第４メモリセルアレイ６６の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ１４に対応する領域から暗出力値補正データＣＡ２を読み出す（ステップＳ２４）。
これにより、処理ステップＳＴ１においては、第１メモリセルアレイ６３のワークエリア８１のロウアドレスデータＲＡ＝ＲＡ１１に対応する領域からデータ群Ａ１を読み出し（ステップＳ２２）、第３メモリセルアレイ６５の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ１３に対応する領域から明出力値補正データＣＡ１を読み出し（ステップＳ２３）、第４メモリセルアレイ６６の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ１４に対応する領域から暗出力値補正データＣＡ２を読み出す（ステップＳ２４）。
そして、データ群Ａ１に対して、明出力値補正データＣＡ１及び暗出力値補正データＣＡ２を用いて補正演算を行い（ステップＳ２５）、得られたデータ群ＤＡ１を補正後データとして、第２メモリセルアレイ６４のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ１２に対応する領域に書き込む（ステップＳ２６）。
続いてＦＰＧＡ５５は、全データの処理が済んだか否かを判別する（ステップＳ２７）。
この場合においては、まだ全データの処理は完了していないので（ステップＳ２７；Ｎｏ）、ＦＰＧＡ５５は、続いて全メモリバンク（０〜３）に格納されたデータ群の処理がなされたか否かを判別する（ステップＳ２８）。
続いてＦＰＧＡ５５は、全データの処理が済んだか否かを判別する（ステップＳ２７）。
この場合においては、まだ全データの処理は完了していないので（ステップＳ２７；Ｎｏ）、ＦＰＧＡ５５は、続いて全メモリバンク（０〜３）に格納されたデータ群の処理がなされたか否かを判別する（ステップＳ２８）。
この段階では、メモリバンク０の第１メモリセルアレイ６３のワークエリア８１に格納されたデータ群Ａ１のみの処理が終わった段階であるので、ＦＰＧＡ５５は、バンクデータを変更し、今度は、メモリバンク１の第２メモリセルアレイ６４のワークエリア８１に格納されたデータ群Ａ２の処理がなされるようにバンク切替を行い（ステップＳ２９）、処理を再びステップＳ２２に移行する。 そして、ＦＰＧＡ５５は、再び、所定のバンクデータ、所定のカラムアドレスＣＬＡ及びロウアドレスデータＲＡを各メモリバンク毎に設定し、メモリユニット５４のアドレスバッファ６１に設定する（ステップＳ２１）。具体的には、第１メモリセルアレイ６３のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ２１とし、第２メモリセルアレイ６４のワークエリア８１のロウアドレスデータＲＡ＝ＲＡ２２とし、第３メモリセルアレイ６５の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ２３とし、第４メモリセルアレイ６６の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ２４とする。
これにより、処理ステップＳＴ２に移行し、処理ステップＳＴ２においては、第２メモリセルアレイ６４のワークエリア８１のロウアドレスデータＲＡ＝ＲＡ２２に対応する領域からデータ群Ａ２を読み出し（ステップＳ２２）、第３メモリセルアレイ６５の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ２３に対応する領域から明出力値補正データＣＡ１を読み出し（ステップＳ２３）、第４メモリセルアレイ６６の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ２４に対応する領域から暗出力値補正データＣＡ２を読み出す（ステップＳ２４）。この図９の処理ステップＳＴ２においては、メモリバンク番号＝１の第２メモリセルアレイ６４、メモリバンク番号＝２の第３メモリセルアレイ６５及びメモリバンク番号＝３の第４メモリセルアレイ６６が演算対象データ格納バンクとして機能しており、メモリバンク番号＝０の第１メモリセルアレイ６３が演算結果格納バンクとして機能している。
そして、データ群Ａ２に対して、明出力値補正データＣＡ１及び暗出力値補正データＣＡ２を用いて補正演算を行い（ステップＳ２５）、得られたデータ群ＤＡ２を補正後データとして、第１メモリセルアレイ６３のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ２１に対応する領域に書き込む（ステップＳ２６）。
続いてＦＰＧＡ５５は、全データの処理が済んだか否かを判別する（ステップＳ２７）。
これにより、処理ステップＳＴ２に移行し、処理ステップＳＴ２においては、第２メモリセルアレイ６４のワークエリア８１のロウアドレスデータＲＡ＝ＲＡ２２に対応する領域からデータ群Ａ２を読み出し（ステップＳ２２）、第３メモリセルアレイ６５の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ２３に対応する領域から明出力値補正データＣＡ１を読み出し（ステップＳ２３）、第４メモリセルアレイ６６の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ２４に対応する領域から暗出力値補正データＣＡ２を読み出す（ステップＳ２４）。この図９の処理ステップＳＴ２においては、メモリバンク番号＝１の第２メモリセルアレイ６４、メモリバンク番号＝２の第３メモリセルアレイ６５及びメモリバンク番号＝３の第４メモリセルアレイ６６が演算対象データ格納バンクとして機能しており、メモリバンク番号＝０の第１メモリセルアレイ６３が演算結果格納バンクとして機能している。
そして、データ群Ａ２に対して、明出力値補正データＣＡ１及び暗出力値補正データＣＡ２を用いて補正演算を行い（ステップＳ２５）、得られたデータ群ＤＡ２を補正後データとして、第１メモリセルアレイ６３のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ２１に対応する領域に書き込む（ステップＳ２６）。
続いてＦＰＧＡ５５は、全データの処理が済んだか否かを判別する（ステップＳ２７）。
この場合においては、まだ全データの処理は完了していないので（ステップＳ２７；Ｎｏ）、ＦＰＧＡ５５は、続いて全メモリバンク（０〜３）に格納されたデータ群の処理がなされたか否かを判別する（ステップＳ２８）。
この段階では、メモリバンク０の第１メモリセルアレイ６３のワークエリア８１に格納されたデータ群Ａ１及びメモリバンク１の第２メモリセルアレイ６４におけるワークエリア８１の処理が終わった段階であるので、ＦＰＧＡ５５は、バンクデータを変更し、今度は、メモリバンク２の第３メモリセルアレイ６５におけるワークエリア８１に格納されたデータ群Ｂ１の処理がなされるようにバンク切替を行い（ステップＳ２９）、処理を再びステップＳ２２に移行する。 そして、ＦＰＧＡ５５は、再び、所定のバンクデータ、所定のカラムアドレスＣＬＡ及びロウアドレスデータＲＡを各メモリバンク毎に設定し、メモリユニット５４のアドレスバッファ６１に設定する（ステップＳ２１）。具体的には、第１メモリセルアレイ６３の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ３１とし、第２メモリセルアレイ６４の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ３２とし、第３メモリセルアレイ６５のワークエリア８１のロウアドレスデータＲＡ＝ＲＡ３３とし、第４メモリセルアレイ６６のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ３４とする。
この段階では、メモリバンク０の第１メモリセルアレイ６３のワークエリア８１に格納されたデータ群Ａ１及びメモリバンク１の第２メモリセルアレイ６４におけるワークエリア８１の処理が終わった段階であるので、ＦＰＧＡ５５は、バンクデータを変更し、今度は、メモリバンク２の第３メモリセルアレイ６５におけるワークエリア８１に格納されたデータ群Ｂ１の処理がなされるようにバンク切替を行い（ステップＳ２９）、処理を再びステップＳ２２に移行する。 そして、ＦＰＧＡ５５は、再び、所定のバンクデータ、所定のカラムアドレスＣＬＡ及びロウアドレスデータＲＡを各メモリバンク毎に設定し、メモリユニット５４のアドレスバッファ６１に設定する（ステップＳ２１）。具体的には、第１メモリセルアレイ６３の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ３１とし、第２メモリセルアレイ６４の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ３２とし、第３メモリセルアレイ６５のワークエリア８１のロウアドレスデータＲＡ＝ＲＡ３３とし、第４メモリセルアレイ６６のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ３４とする。
これにより、処理ステップＳＴ３に移行し、処理ステップＳＴ３においては、第３メモリセルアレイ６５のワークエリア８１のロウアドレスデータＲＡ＝ＲＡ３３に対応する領域からデータ群Ｂ１を読み出し（ステップＳ２２）、第１メモリセルアレイ６３の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ３１に対応する領域から明出力値補正データＣＢ１を読み出し（ステップＳ２３）、第２メモリセルアレイ６４の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ３２に対応する領域から暗出力値補正データＣＢ２を読み出す（ステップＳ２４）。この図９の処理ステップＳＴ３においては、メモリバンク番号＝０の第１メモリセルアレイ６３、メモリバンク番号＝１の第２メモリセルアレイ６４およびメモリバンク番号＝２の第３メモリセルアレイ６５が演算対象データ格納バンクとして機能しており、メモリバンク番号＝３の第４メモリセルアレイ６６が演算結果格納バンクとして機能している。 そして、データ群Ｂ１に対して、明出力値補正データＣＢ１及び暗出力値補正データＣＢ２を用いて補正演算を行い（ステップＳ２５）、得られたデータ群ＤＢ１を補正後データとして、第４メモリセルアレイ６６のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ３４に対応する領域に書き込む（ステップＳ２６）。
続いてＦＰＧＡ５５は、全データの処理が済んだか否かを判別する（ステップＳ２７）。
続いてＦＰＧＡ５５は、全データの処理が済んだか否かを判別する（ステップＳ２７）。
この場合においては、まだ全データの処理は完了していないので（ステップＳ２７；Ｎｏ）、ＦＰＧＡ５５は、続いて全メモリバンク（０〜３）に格納されたデータ群の処理がなされたか否かを判別する（ステップＳ２８）。
この段階では、メモリバンク０の第１メモリセルアレイ６３のワークエリア８１に格納されたデータ群Ａ１、メモリバンク１の第２メモリセルアレイ６４におけるワークエリア８１の処理及びメモリバンク２の第３メモリセルアレイ６５におけるワークエリア８１の処理が終わった段階であるので（ステップＳ２８；Ｎｏ）、ＦＰＧＡ５５は、バンクデータを変更し、今度は、メモリバンク３の第４メモリセルアレイ６６のワークエリア８１に格納されたデータ群Ｂ２の処理がなされるようにバンク切替を行い（ステップＳ２９）、処理を再びステップＳ２２に移行する。
そして、ＦＰＧＡ５５は、再び、所定のバンクデータ、所定のカラムアドレスＣＬＡ及びロウアドレスデータＲＡを各メモリバンク毎に設定し、メモリユニット５４のアドレスバッファ６１に設定する（ステップＳ２１）。具体的には、第１メモリセルアレイ６３の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ４１とし、第２メモリセルアレイ６４の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ４２とし、第３メモリセルアレイ６５のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ４３とし、第４メモリセルアレイ６６のワークエリア８３のロウアドレスデータＲＡ＝ＲＡ４４とする。
この段階では、メモリバンク０の第１メモリセルアレイ６３のワークエリア８１に格納されたデータ群Ａ１、メモリバンク１の第２メモリセルアレイ６４におけるワークエリア８１の処理及びメモリバンク２の第３メモリセルアレイ６５におけるワークエリア８１の処理が終わった段階であるので（ステップＳ２８；Ｎｏ）、ＦＰＧＡ５５は、バンクデータを変更し、今度は、メモリバンク３の第４メモリセルアレイ６６のワークエリア８１に格納されたデータ群Ｂ２の処理がなされるようにバンク切替を行い（ステップＳ２９）、処理を再びステップＳ２２に移行する。
そして、ＦＰＧＡ５５は、再び、所定のバンクデータ、所定のカラムアドレスＣＬＡ及びロウアドレスデータＲＡを各メモリバンク毎に設定し、メモリユニット５４のアドレスバッファ６１に設定する（ステップＳ２１）。具体的には、第１メモリセルアレイ６３の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ４１とし、第２メモリセルアレイ６４の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ４２とし、第３メモリセルアレイ６５のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ４３とし、第４メモリセルアレイ６６のワークエリア８３のロウアドレスデータＲＡ＝ＲＡ４４とする。
これにより、処理ステップＳＴ４に移行し、処理ステップＳＴ４においては、第４メモリセルアレイ６６のワークエリア８１のロウアドレスデータＲＡ＝ＲＡ４４に対応する領域からデータ群Ｂ２を読み出し（ステップＳ２２）、第１メモリセルアレイ６３の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ４１に対応する領域から明出力値補正データＣＢ１を読み出し（ステップＳ２３）、第２メモリセルアレイ６４の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ４２に対応する領域から暗出力値補正データＣＢ２を読み出す（ステップＳ２４）。この図９の処理ステップＳＴ４においては、メモリバンク番号＝０の第１メモリセルアレイ６３、メモリバンク番号＝１の第２メモリセルアレイ６４及びメモリバンク番号＝３の第４メモリセルアレイ６６が演算対象データ格納バンクとして機能しており、メモリバンク番号＝２の第３メモリセルアレイ６５が演算結果格納バンクとして機能している。
そして、データ群Ｂ２に対して、明出力値補正データＣＢ１及び暗出力値補正データＣＢ２を用いて補正演算を行い（ステップＳ２５）、得られたデータ群ＤＢ２を補正後データとして、第３メモリセルアレイ６６のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ４３に対応する領域に書き込む（ステップＳ２６）。
そして、データ群Ｂ２に対して、明出力値補正データＣＢ１及び暗出力値補正データＣＢ２を用いて補正演算を行い（ステップＳ２５）、得られたデータ群ＤＢ２を補正後データとして、第３メモリセルアレイ６６のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ４３に対応する領域に書き込む（ステップＳ２６）。
続いてＦＰＧＡ５５は、全データの処理が済んだか否かを判別する（ステップＳ２７）。
この場合においては、まだ全データの処理は完了していないので（ステップＳ２７；Ｎｏ）、ＦＰＧＡ５５は、続いて全メモリバンク（０〜３）に格納されたデータ群の処理がなされたか否かを判別する（ステップＳ２８）。
この段階では、メモリバンク０の第１メモリセルアレイ６３のワークエリア８１に格納されたデータ群Ａ１、メモリバンク１の第２メモリセルアレイ６４のワークエリア８１に格納されたデータ群Ａ２、メモリバンク２の第３メモリセルアレイ６５のワークエリア８１に格納されたデータ群Ｂ１の処理及びメモリバンク３の第４メモリセルアレイ６６のワークエリア８１に格納されたデータ群Ｂ２の処理が全て終わった段階であるので（ステップＳ２８；Ｙｅｓ）、ＦＰＧＡ５５は、バンク切替は行わずに、ロウアドレス切替を行うべく、所定のバンクデータ、所定のカラムアドレスＣＬＡ及びロウアドレスデータＲＡを各メモリバンク毎に設定し、メモリユニット５４のアドレスバッファ６１に設定する（ステップＳ２１）。具体的には、第１メモリセルアレイ６３の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ５１とし、第２メモリセルアレイ６４の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ５２とし、第３メモリセルアレイ６５のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ５３とし、第４メモリセルアレイ６６のワークエリア８３のロウアドレスデータＲＡ＝ＲＡ５４とし、処理ステップＳＴ５に移行させ、以下、同様の処理を行うこととなる。
なお、図９の処理ステップＳＴ５においては、メモリバンク番号＝０の第１メモリセルアレイ６３、メモリバンク番号＝２の第３メモリセルアレイ６５およびメモリバンク番号＝３の第４メモリセルアレイ６６が演算対象データ格納バンクとして機能しており、メモリバンク番号＝１の第２メモリセルアレイ６４が演算結果格納バンクとして機能している。
この場合においては、まだ全データの処理は完了していないので（ステップＳ２７；Ｎｏ）、ＦＰＧＡ５５は、続いて全メモリバンク（０〜３）に格納されたデータ群の処理がなされたか否かを判別する（ステップＳ２８）。
この段階では、メモリバンク０の第１メモリセルアレイ６３のワークエリア８１に格納されたデータ群Ａ１、メモリバンク１の第２メモリセルアレイ６４のワークエリア８１に格納されたデータ群Ａ２、メモリバンク２の第３メモリセルアレイ６５のワークエリア８１に格納されたデータ群Ｂ１の処理及びメモリバンク３の第４メモリセルアレイ６６のワークエリア８１に格納されたデータ群Ｂ２の処理が全て終わった段階であるので（ステップＳ２８；Ｙｅｓ）、ＦＰＧＡ５５は、バンク切替は行わずに、ロウアドレス切替を行うべく、所定のバンクデータ、所定のカラムアドレスＣＬＡ及びロウアドレスデータＲＡを各メモリバンク毎に設定し、メモリユニット５４のアドレスバッファ６１に設定する（ステップＳ２１）。具体的には、第１メモリセルアレイ６３の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ５１とし、第２メモリセルアレイ６４の補正データエリア８２のロウアドレスデータＲＡ＝ＲＡ５２とし、第３メモリセルアレイ６５のデータエリア８３のロウアドレスデータＲＡ＝ＲＡ５３とし、第４メモリセルアレイ６６のワークエリア８３のロウアドレスデータＲＡ＝ＲＡ５４とし、処理ステップＳＴ５に移行させ、以下、同様の処理を行うこととなる。
なお、図９の処理ステップＳＴ５においては、メモリバンク番号＝０の第１メモリセルアレイ６３、メモリバンク番号＝２の第３メモリセルアレイ６５およびメモリバンク番号＝３の第４メモリセルアレイ６６が演算対象データ格納バンクとして機能しており、メモリバンク番号＝１の第２メモリセルアレイ６４が演算結果格納バンクとして機能している。
以上の説明のように本実施形態によれば、読取画像データを明出力補正データ及び暗出力補正データにより補正し、メモリに格納するに際し、バンク切替により処理対象のデータを切り替えているので、ロウアドレスの変更に伴うプリチャージ時間の増加に伴う、実効的な処理速度の低下を抑制し、高速に処理を行うことができる。
以上の説明においては、第１メモリセルアレイ６３〜第４メモリセルアレイ６６に設定するロウアドレスデータＲＡを異なるものとしていたが、必ずしも異なる値を設定する必要はなく、全て同一としたり、一部同一とすることも可能である。
以上の説明においては、メモリバンク数が４個（＝メモリバンク０〜３）の場合について説明したが、２個以上の場合であれば、同様に適用が可能である。
１０…画像読取印刷システム、１１…スキャナ一体型プリンタ、１２…パーソナルコンピュータ、３３…第１画像読取センサ、３４…第２画像読取センサ、５３…ＣＰＵ、５４…メモリユニット、５５…ＦＰＧＡ、６１…アドレスバッファ、６２…リフレッシュカウンタ、６３…第１メモリセルアレイ、６４…第２メモリセルアレイ、６５…第３メモリセルアレイ、６６…第４メモリセルアレイ、６７…ロウデコーダ、６８…カラムデコーダ、６９…センスアンプ、７０…ロウデコーダ、７１…カラムデコーダ、７２…センスアンプ、７３…ロウデコーダ、７４…カラムデコーダ、７５…センスアンプ、７６…ロウデコーダ、７７…カラムデコーダ、７８…センスアンプ、７９…Ｉ／Ｏバッファ、８１…ワークエリア、８２…補正データエリア、８３…データエリア、Ｃ…カード、ＣＬＡ…カラムアドレス、ＲＡ…ロウアドレスデータ、Ｓ…カット紙、ＣＡ１…明出力値補正データ、ＣＡ２…暗出力値補正データ、ＣＢ１…明出力値補正データ、ＣＢ２…暗出力値補正データ、Ｄ１…第１ディジタル読取データ、Ｄ２…第２ディジタル読取データ、ＤＡ１…データ群、ＤＡ２…データ群、ＤＢ１…データ群、ＤＢ２…データ群、Ｓ０…待機状態、Ｓ１…明出力値補正データ読込処理、Ｓ２…暗出力値補正データ読込処理、Ｓ３…ワークエリア読込処理、Ｓ４…補正データ書込処理、Ｓ５…ワークエリア読込処理、Ｓ６…補正データ書込処理、Ｓ７…ワークエリア読込処理、Ｓ８…補正データ書込処理、ＳＡ１…第１アナログ読取信号、ＳＡ２…第２アナログ読取信号。
Claims (11)
- ｎ個（ｎは２以上の整数）のメモリバンクを有するメモリユニットのアクセス制御を行うメモリアクセス制御装置において、
前記ｎ個のメモリバンクを演算対象データ格納バンクと演算結果格納バンクとにバンク切替え毎に所定の順番で割り振り、
前記演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行って当該演算の演算結果を、前記演算結果格納バンクとして割り振られたメモリバンクに格納することを特徴とするメモリアクセス制御装置。 - 請求項１記載のメモリアクセス制御装置において、
前記演算対象データ格納バンクは、補正対象となる元データと、他の演算対象データ格納バンクに格納されている他の前記元データを前記演算により補正するための補正データと、を格納していることを特徴とするメモリアクセス制御装置。 - 請求項２記載のメモリアクセス制御装置において、
前記メモリバンクは、それぞれ前記元データを格納する元データ格納領域と、他のメモリバンクに格納された前記元データを補正するための前記補正データを格納する補正データ格納領域と、さらに他のメモリバンクに格納された元データが前記演算により補正された後の演算結果を格納する演算結果格納領域と、を備えたことを特徴とするメモリアクセス制御装置。 - 請求項１ないし請求項３のいずれかに記載のメモリアクセス制御装置において、
複数ピクセルで構成された所定のブロック単位で前記演算対象データ格納バンクから前記元データを読み出し、前記ブロック単位で前記演算を行って前記演算結果格納領域に前記演算結果を格納することを特徴とするメモリアクセス制御装置。 - 請求項２ないし請求項４記載のメモリアクセス制御装置において、
前記元データは、外部のイメージセンサにより読み取った読取画像データであることを特徴とするメモリアクセス制御装置。 - 請求項５記載のメモリアクセス制御装置において、
前記イメージセンサは、ＣＩＳであり、
前記補正データは、明出力値補正データ及び暗出力値補正データを含むことを特徴とするメモリアクセス制御装置。 - ｎ個（ｎは２以上の整数）のメモリバンクを有するメモリユニットのアクセス制御を行うメモリアクセス制御方法において、
前記ｎ個のメモリバンクは、演算対象データ格納バンクと演算結果格納バンクとにバンク切替え毎に所定の順番で割り振り可能であり、
前記演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行う演算過程と、
前記演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納する演算結果格納過程と、
前記バンク切替えを行うバンク切替え過程と、
を備えたことを特徴とするメモリアクセス制御方法。 - ｎ個（ｎは２以上の整数）のメモリバンクを有するメモリユニットと、
画像読取を行い読取画像データ及び前記読取画像データを補正するための補正データを出力する画像読取センサユニットと、
前記ｎ個のメモリバンクを演算対象データ格納バンクと演算結果格納バンクとにバンク切替え毎に所定の順番で割り振り、前記演算対象データ格納バンクとして割り振られたメモリバンクに前記読取画像データ及び前記補正データを格納し、前記演算対象データ格納バンクとして割り振られたメモリバンクから読み出した前記読取画像データ及び前記補正データを用いて補正演算を行って当該補正演算の演算結果を前記演算結果格納バンクとして割り振られたメモリバンクに格納するメモリアクセス制御部と、
を備えたことを特徴とする画像読取装置。 - ｎ個（ｎは２以上の整数）のメモリバンクを有するメモリユニットと、画像読取を行い読取画像データ及び前記読取画像データを補正するための補正データを出力する画像読取センサユニットと、を備えた画像読取装置の制御方法において、
前記ｎ個のメモリバンクを演算対象データ格納バンクと演算結果格納バンクとにバンク切替え毎に所定の順番で割り振るバンク割当過程と、
前記演算対象データ格納バンクとして割り振られたメモリバンクに前記読取画像データ及び前記補正データを格納するデータ格納過程と、
前記演算対象データ格納バンクとして割り振られたメモリバンクから読み出した前記読取画像データ及び前記補正データを用いて補正演算を行う補正演算過程と、
前記補正演算の演算結果を前記演算結果格納バンクとして割り振られたメモリバンクに格納するメモリアクセス制御過程と、
を備えたことを特徴とする画像読取装置の制御方法。 - ｎ個（ｎは２以上の整数）のメモリバンクを有するメモリユニットのアクセス制御を行うメモリアクセス制御装置をコンピュータにより制御するための制御プログラムにおいて、
前記ｎ個のメモリバンクを、演算対象データ格納バンクと演算結果格納バンクとにバンク切替え毎に所定の順番で割り振らせ、
前記演算対象データ格納バンクとして割り振られたメモリバンクから読み出した演算対象データを用いて演算を行わせ、
前記演算の演算結果を演算結果格納バンクとして割り振られたメモリバンクに格納させる、
ことを特徴とする制御プログラム。 - ｎ個（ｎは２以上の整数）のメモリバンクを有するメモリユニットと、画像読取を行い読取画像データ及び前記読取画像データを補正するための補正データを出力する画像読取センサユニットと、を備えた画像読取装置をコンピュータにより制御するための制御プログラムにおいて、
前記ｎ個のメモリバンクを演算対象データ格納バンクと演算結果格納バンクとにバンク切替え毎に所定の順番で割り振らせ、
前記演算対象データ格納バンクとして割り振られたメモリバンクに前記読取画像データ及び前記補正データを格納させ、
前記演算対象データ格納バンクとして割り振られたメモリバンクから読み出した前記読取画像データ及び前記補正データを用いて補正演算を行わせ、
前記補正演算の演算結果を前記演算結果格納バンクとして割り振られたメモリバンクに格納する、
ことを特徴とする制御プログラム。
Priority Applications (1)
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| JP2007177062A JP4821720B2 (ja) | 2007-07-05 | 2007-07-05 | メモリアクセス制御装置、メモリアクセス制御方法、画像読取装置、画像読取装置の制御方法及び制御プログラム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007177062A JP4821720B2 (ja) | 2007-07-05 | 2007-07-05 | メモリアクセス制御装置、メモリアクセス制御方法、画像読取装置、画像読取装置の制御方法及び制御プログラム |
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| Publication Number | Publication Date |
|---|---|
| JP2009015619A JP2009015619A (ja) | 2009-01-22 |
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| Application Number | Title | Priority Date | Filing Date |
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