JP2005250967A - 画像処理システム - Google Patents

Abstract

【課題】 ＬＳＩがメモリを含む必要を無くす画像処理システムを提供する。
【解決手段】 その各々が画像の処理を行う複数の画像処理部２０３、２０４、２０５、２０６及び２０７と、その各々が前記複数の画像処理部のうちの全部又は一部の各々に対応して設けられ、対応する画像処理部のためにメモリにアクセスするための第１次アクセス要求信号を出力する複数のアクセス部２０９−１乃至２０９−９と、前記複数のアクセス部からの第１次アクセス要求信号を調停して、該第１次アクセス要求信号及び該調停に基づき前記メモリにアクセスするための単一出所の第２次アクセス要求信号を出力する制御部２１０と、を備える。
【選択図】 図３

Description

本発明は、画像データを処理するための画像処理システムに関し、特に、複数の部分で画像処理を行う画像処理システムに関する。

従来の画像処理システムを図１を参照して説明する。

図１において、画像入力部９０１が入力した画像データについてシェーディング処理を行うシェーディング補正部９０２は１ライン分の補正係数を格納する内部メモリ９０３に接続されており、画像データが入力される度に内部メモリ９０３から逐次補正係数を読み出し、シェーディング補正を行う。

画像データについてシャープネス補正を行うシャープネス補正部９０５は、そのそれぞれが１ライン分の画像データを格納する４つの内部メモリ９０４−１乃至９０４−４に接続されており、画像データが入力される度に内部メモリ９０４−１乃至９０４−４から画像空間における上下左右の位置にある画像データを読み出し、５×５画素のフィルタを構成してシャープネス補正を行う。

二値化処理部９０６は、量子化誤差を格納する２ライン分の内部メモリ９０７−１及び９０７−２を有しており、画像データが入力される度に内部メモリ９０７−１及び９０７−２から前後の画素の量子化誤差を読み出し、５×３画素の誤差係数フィルタを構成して画像データに誤差を加算しつつ、二値化を行う。

なお、本発明に関連する先行技術文献としては、以下のものがある。
特開２００１−３２５５９１号公報 特開昭６３−０５２２６９号公報 特開平０２−０２９８３４号公報 特開平０８−０９６１１２号公報 特開平０８−２６３６２８号公報

しかしながら、上記の従来の画像処理システムを１つのＬＳＩに収めることとすると、そのＬＳＩは、シェーディング補正部９０２、シャープネス補正部９０５及び二値化処理部９０６等の演算部のみならず、フィルタを構成するための内部メモリ９０３、９０４及び９０７も含む必要であるため、次のような課題が生ずる。

第１の課題は、カラー画像処理の場合は、必要とする内部メモリの量も多くなり、画像処理ＬＳＩの規模も大きくなってしまうことである。

第２の課題は、より精度の高い画像処理を行うために画素フィルタサイズを大きくすれば、必要とする内部メモリの量も多くなり、画像処理ＬＳＩの規模も大きくなってしまうことである。

本発明は、上記の問題点に鑑みて成されたものであり、ＬＳＩがメモリを含む必要を無くす画像処理システムを提供することを目的とする。

本発明によれば、その各々が画像の処理を行う複数の画像処理部と、その各々が前記複数の画像処理部のうちの全部又は一部の各々に対応して設けられ、対応する画像処理部のためにメモリにアクセスするための第１次アクセス要求信号を出力する複数のアクセス部と、前記複数のアクセス部からの第１次アクセス要求信号を調停して、該第１次アクセス要求信号及び該調停に基づき前記メモリにアクセスするための単一出所の第２次アクセス要求信号を出力する制御部と、を備えることを特徴とする画像処理システムが提供される。

本発明によれば、複数の画像処理部に関連したアクセス要求が単一出所の第２次アクセス要求信号として出力されるため、汎用メモリに接続することが可能となり、従って、画像処理システムの内部にメモリを含ませる必要が無くなる。従って、画像処理システムの回路規模を削減することが可能となる。

以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。

本発明は、コピー機やＦＡＸ機などの画像処理システムにおいて、画像処理に必要な画素参照メモリとしてＬＳＩ内部のメモリを用いるのではなく、汎用メモリを利用することにより、小規模なＬＳＩで画像処理を行えることを特徴としている。ここで、汎用メモリとは、用途が限定されずに多目的に利用することができるメモリのことをいい、例えば、１又は複数のＤＲＡＭ(Dynamic Random Access Memory)チップ、１又は複数のＳＲＡＭ(Static Random Access Memory)チップ、１又は複数のＭＲＡＭ(Magnetoresistive Random Access Memory)チップ等のことである。

図２を参照すると、１つのＬＳＩ１１１は、画像入力部１０３、第１の画像処理部１０４−１乃至第Ｎの画像処理部１０４−Ｎ及び画像出力部１０５を備え、汎用メモリ１０１、画像読取部１０２及び印刷部１０６に接続されている。

原稿読取部１０２は、原稿を読み取り、画像入力部１０３は、画像データを汎用メモリ１０１に格納する。

第１の画像処理部１０４−１乃至第Ｎの画像処理部１０４−Ｎは、汎用メモリ１０１に格納されている画像データを読み込み、画像処理を行った後、処理結果を汎用メモリ１０１に格納する。

画像出力部１０５は、最終的な処理が施された画像データを汎用メモリ１０１から読み出す。印刷部１０６は、読み出された画像データを印刷する。

このようにして、本発明では、読み取られた画像データに対する画像処理を行う際に、画像処理に必要な参照メモリとしてＬＳＩ１１１の内部のメモリを用いずに、汎用メモリ１０１を利用しているため、ＬＳＩ１１１の内部にメモリを必要としない。

図３を参照すると、本発明の一実施形態としての、コピー機の画像処理システムが示されている。

ＬＳＩ２１１は、画像入力部２０３、シェーディング補正部２０４、シャープネス補正部２０５、二値化処理部２０６、画像出力部２０７、ＤＭＡ(Direct Memory Access；ダイレクトメモリアクセス)部２０９−１乃至２０９−９及びＤＲＡＭ制御部２１０を備え、ＤＲＡＭ２０１、画像読取部２０２及び印刷部２０８に接続されている。

ＤＭＡ部２０９−１乃至２０９−９は、ＣＰＵ(Central Processing Unit)を介さずに、画像データの入出力をＤＲＡＭ２０１に対して行う機能を有する。すなわち、画像入力部２０３、シェーディング補正部２０４、シャープネス補正部２０５等の上位の部分からの要求に従って、アドレスとアクセスモード（書込み又は読出し）を伴ったＤＭＡ要求をＤＲＡＭ制御部２１０に出力する。なお、各ＤＭＡ部２０９とＤＲＡＭ制御部２１０を結ぶ線をチャネルという。

ＤＲＡＭ制御部２１０は、ＤＭＡ部２０９−１乃至２０９−９からの要求によりＤＲＡＭ２０１に対してデータの入出力を行う。

ＤＲＡＭ２０１は、ＤＲＡＭ制御部２１０による制御に従って、画像データを格納する。

画像読取部２０２は、原稿を読み取り、読み取った画像データを画像入力部２０３に出力する。

画像入力部２０３は、読み取った画像データを、ＤＭＡ部２０９−１及びＤＲＡＭ制御部２１０を介して、ＤＲＡＭ２０１に書き込む。

シェーディング補正部２０４は、画像データを、ＤＲＡＭ制御部２１０及びＤＭＡ部２０９−２を介して、ＤＲＡＭ２０１から読み出し、補正係数を、ＤＲＡＭ制御部２１０及びＤＭＡ部２０９−３を介して、ＤＲＡＭ２０１から読み出し、読み出した補正係数を用いて、読み出した画像データに対してシェーディング補正を行い、シェーディング補正後の画像データを、ＤＭＡ部２０９−４及びＤＲＡＭ制御部２１０を介して、ＤＲＡＭ２０１に書き込む。

シャープネス処理部２０５は、シェーディング補正後の例えば５×５画素分の画像データを、ＤＲＡＭ制御部２１０及びＤＭＡ部２０９−５を介して、ＤＲＡＭ２０１から読み出し、読み出した画像データを用いて、エッジ強調等のシャープネス補正の処理を行い、シェーディング補正後の画像データを、二値化処理部２０６に出力する。

二値化処理部２０６は、シェーディング補正及びシャープネス補正がされた画像データを二値化する。二値化の際には、階調表現の為に誤差拡散法を用いる。誤差拡散法による二値化を行うために、現在の画素の量子化誤差を、ＤＭＡ部２０９−７及びＤＲＡＭ制御部２１０を介して、ＤＲＡＭ２０１に書き込み、他の画素の量子化誤差を、ＤＲＡＭ制御部２１０及びＤＭＡ部２０９−６を介して、ＤＲＡＭ２０１から読み出す。また、二値化処理部２０６は、二値化データを、ＤＭＡ部２０９−８及びＤＲＡＭ制御部２１０を介して、ＤＲＡＭ２０１に書き込む。

画像出力部２０７は、二値化データを、ＤＲＡＭ制御部２１０及びＤＭＡ部２０９−９を介して、ＤＲＡＭ２０１から読み出し、印刷部２０８に渡す。

印刷部２０８は、画像出力部２０７から渡された二値化データに基づいて、二値化された画像を印刷する。

図４は、シェーディング補正部２０４及びその周辺部を示す。図４を参照すると、シェーディング補正部２０４は、ＤＭＡ部２０９−２から入力した補正前画像データに、ＤＭＡ部２０９−３から入力した補正係数を掛けることにより得た補正後画像データをＤＭＡ部２０９−４に出力する。

図５は、シャープネス補正部２０５及びその周辺部を示す。図５を参照すると、シャープネス補正部２０５は、５×５画素フィルタ（ＦＩＲ(Finite Impulse Response)空間フィルタ）２０５−１及び加算器２０５−２を備える。シャープネス補正部２０５は、ＤＭＡ部２０９−５から入力した５×５画素分の画像データを５×５画素フィルタ２０５−１に通し、加算器２０５−２において５×５画素のうちの中心の画素の画像データに５×５画素フィルタ２０５−１の出力を加算することにより得た補正後データを二値化処理部２０６に出力する。

図６は、二値化処理部２０６及びその周辺部を示す。図６を参照すると、二値化処理部２０６は、５×３誤差フィルタ（ＦＩＲ空間フィルタ）２０６−１、加算器２０６−２、二値化部２０６−３及び量子化誤差算出部２０６−４を備える。５×３誤差フィルタ２０６−１の最上行の中央の位置が現在画素に対応する。５×３誤差フィルタ２０６−１の係数のうちの最上行の左端から中央までの範囲の３つの係数の値はゼロである。二値化処理部２０６は、ＤＭＡ部２０９−６から入力した５×３画素分の量子化誤差を５×３誤差フィルタ２０６−１に通し、加算器２０６−２において、５×３誤差のうちの最上行の中央にある誤差に対応する画素の画像データに５×３誤差フィルタ２０６−１の出力を加算することにより補正後データを得て、二値化部２０６−３において、補正後データを二値化し、二値化データをＤＭＡ部２０９−８に出力する。また、量子化誤差算出部２０６−４は、加算器２０６−２の出力データから二値化部２０６−３の出力データを引くことにより、量子化誤差を算出する。量子化誤差は、ＤＭＡ部２０９−７に出力される。

なお、上記の説明では、コピーに必要な画像処理のうちの一部の処理についての記述を省略している。実際には他の画像処理、例えばγ補正やディザ処理、拡大、縮小、スクリーニング処理などが行われる。このような処理を行う部分も、必要に応じて、それに対応したＤＭＡ部２０９−ｉ及びＤＲＡＭ制御部２１０を介して、ＤＲＡＭ２０１に書き込んだり、ＤＲＡＭ２０１から読み出したりする。

次に、図７を参照して、画像処理システムの動作について説明する。

コピーを開始の操作が行われたならば、画像読取部２０２は、画像を読み取り、画像データを画像入力部２０３に供給する。画像入力部２０３は、入力された画像データを、ＤＭＡ部２０９−１及びＤＲＡＭ制御部２１０を介して、ＤＲＡＭ２０１に書き込む（符号３０１）。

シェーディング補正部２０４は、画像データを、ＤＲＡＭ制御部２１０及びＤＭＡ部２０９−２を介して、ＤＲＡＭ２０１から読み込むと同時に、補正係数データを、ＤＲＡＭ制御部２１０及びＤＭＡ部２０９−３を介して、ＤＲＡＭ２０１から読み込む。そして、シェーディング補正部２０４は、補正係数に基づいて、画像データに対してシェーディング補正を行い、シェーディング補正後の画像データを、ＤＭＡ部２０９−４及びＤＲＡＭ制御部２１０を介して、ＤＲＡＭ２０１に書き込む（符号３０２）。

シャープネス補正部２０５は、５×５画素分のシェーディング補正後の画像データを、ＤＲＡＭ制御部２１０及びＤＭＡ部２０９−５を介して、ＤＲＡＭ２０１から読み出し、読み出した画像データを用いて、シャープネス補正を行い、シャープネス補正後の画像データを、二値化処理部２０６に供給する（符号３０３）。

二値化処理部２０６は、５×３画素分の量子化誤差を、ＤＲＡＭ制御部２１０及びＤＭＡ部２０９−６を介して、ＤＲＡＭ２０１から読み出し、読み出した量子化誤差を用いて、シャープネス補正部２０５から受けた画像データを二値化する。そして、二値化処理部２０６は、二値化データを、ＤＭＡ部２０９−８及びＤＲＡＭ制御部２１０を介して、ＤＲＡＭ２０１に書き込み、現在の画素についての量子化誤差をＤＭＡ部２０９−７及びＤＲＡＭ制御部２１０を介して、ＤＲＡＭ２０１に書き込む（符号３０４）。

画像出力部２０７は、二値化された画像データを、ＤＲＡＭ制御部２１０及びＤＭＡ部２０９−９を介して、ＤＲＡＭ２０１から読み出し、読み出した画像データを印刷部２０８に供給する。印刷部２０８は、画像出力部２０７から受けた画像データを元に、画像を印刷する（符号３０５）。

ＤＲＡＭ２０１として、ＳＤＲＡＭ(Synchronous DRAM)を用いた場合、ＳＤＲＡＭの同一バンクへ連続アクセスを行うと、アクセス時間が長くなってしまう。そこで、ＤＲＡＭ制御部２１０は、同一バンクへの連続ＤＭＡ要求の間に他のバンクへのＤＭＡ要求を挿入するように、ＤＭＡ部２０９−１乃至２０９−９からのＤＭＡ要求を並び替えても良い。

また、例えば、シャープネス補正部２０５は、ある画素（画素１）のシャープネス補正を行う時にその画素（画素１）を中心とする５×５画素分の画像データを必要とし、その画素（画素１）に隣接する画素（画素２）のシャープネス補正を行う時にその画素（画素２）を中心とする５×５画素分の画像データを必要とする。従って、画素１に対して必要である画像データと画素２に対して必要である画像データは４×５画素分重複する。そこで、ＤＲＡＭ制御部２１０又はＤＭＡ部２０９−５に５×５画素分の画像データを格納できるキャッシュメモリを２バンク用意し、図８に示すように、第１のバンクと第２のバンクが交互に５×５画素分の画像データを１０画素期間保持し、第１のバンクの保持期間と第２のバンクの保持期間を５画素期間ずらすようにすれば、５画素期間毎に５×５画素分の画像データをＤＲＡＭ２０１から読み込むのみで、シャープネス補正部２０５は、シャープネス補正をすることができるようになる。

図９にＤＲＡＭ制御部２１０の詳細な構成例を示す。図９を参照すると、ＤＲＡＭ制御部２１０は、帯域優先順位決定部２１０−１、効率優先順位決定部２１０−２、処理チャネル決定部２１０−３、第１のＦＩＦＯ２１０−４、インターフェース部２１０−５、第２のＦＩＦＯ２１０−６及び応答選択部２１０−７を備える。

帯域優先順位決定部２１０−１は、全てのＤＭＡ部２０９−１乃至２０９−９からのＤＭＡ要求に基づいて、帯域優先の順位決定を行い、順位決定により決定されたチャネルを推薦する第１のチャネル推薦信号を処理チャネル決定部２１０−３に出力する。

帯域優先の順位決定とは、次に説明するようなものである。すなわち、チャネル毎に予め帯域（例えば、１０ＭＨｚ）を決定しておき、その帯域に対応する最長のアクセスタイム（例えば、１００ｎ秒）を決定しておく。あるチャネルのＤＭＡ部２０９がＤＭＡ要求を出力してから処理チャネル部２１０−３がそのチャネルのそのＤＭＡ要求についての要求を出力するまでの時間がアクセスタイム以上になるかどうかを常に計測しており、もしそうであれば、そのチャネルについて第１のチャネル推薦信号を出力する。

効率優先順位決定部２１０−２は、全てのＤＭＡ部２０９−１乃至２０９−９からのＤＭＡ要求に基づいて、効率優先の順位決定を行い、順位決定により決定された順にチャネルを推薦する第２のチャネル推薦信号を処理チャネル決定部２１０−３に出力する。

効率優先の順位決定とは、次に説明するようなものである。すなわち、各チャネルには、ほぼ均等にＳＤＲＡＭのバンクが割り当てられる。すなわち、例えば、ＳＤＲＡＭが第1バンクから第Ｍバンクを有するとすれば、第1チャネルには、第１バンクから第Ｍバンクまでが割り当てられ、第２チャネルにも第１バンクから第Ｍバンクまでが割り当てられ、以下同様に、各チャネルに、第１バンクから第Ｍバンクまでが割り当てられる。そして、各チャネルには、各バンク毎に必要な数のアドレスが割り当てられる。従って、あるチャネルがあるアドレスを指定してＤＭＡ要求を出すと、そのＤＭＡ要求に対応するバンクがわかる。

ここで、ＳＤＲＡＭは、同一バンクに対する連続アクセスに対しては、アクセス速度が遅く、バンクを変えながら行われるアクセス（バンクインターリーブによるアクセス）に対しては、アクセス速度が速い。また、ＳＤＲＡＭは、書込みと読出しを交互に行う場合よりも書込みを連続して行う場合及び読出しを連続して行う場合の方がアクセス速度が速い。そこで、効率優先順位決定部２１０−２は、バンクインターリーブによるアクセスが可能な限り頻繁に行われ、且つ、書込み又は読出しが可能な限り連続するように、ＤＭＡ要求を調停する。

具体的には、処理チャネル決定部２１０−３から通知される前回のアクセス要求に係るバンク及びアクセスモードと、各ＤＭＡ部からのＤＭＡ要求に含まれるアドレスを基に知ることができるそのＤＭＡ要求に係るバンク及びそのＤＭＡ要求に含まれるアクセスモードを基に、可能な限り、処理チャネル決定部２１０−３が前回出したアクセス要求に係るバンクとは異なったバンクに属するアドレスを伴い、処理チャネル決定部２１０−３が前回出したアクセス要求に係るアクセスモードとは異なったアクセスモードを伴うアクセス要求を処理チャネル決定部２１０−３が次回に出すように、チャネルを決定し、そのチャネルについてのチャネル識別情報を有する第２のチャネル推薦信号を出力する。

処理チャネル決定部２１０−３は、第１のチャネル推薦信号及び第２のチャネル推薦信号に基づいて、アクセス要求を実際にＤＲＡＭ２０１に出力するチャネルを決定し、決定したチャネルに関して、アクセス要求を第１のＦＩＦＯ２１０−４及び第２のＦＩＦＯ２１０−６に出力する。

処理チャネル決定部２１０−３は、効率優先順位決定部２１０−２が出力する第２のチャネル推薦信号よりも帯域優先順位決定部２１０−１が出力する第1のチャネル推薦信号を優先して、処理チャネルを決定している。しかし、通常は、第１のチャネル推薦信号は出力されないので、効率優先で処理チャネルが決定される。ところが、効率優先で処理チャネルが決定されることが継続すると、何れかのチャネルについて、ＤＭＡ部２０９がＤＭＡ要求を出力してから処理チャネル部２１０−３がそのチャネルのそのＤＭＡ要求についての要求を出力するまでの時間がアクセスタイム以上になる場合が生じる。この様な場合に、第１のチャネル推薦信号が出力され、帯域優先で処理チャネルが決定される。

第１のＦＩＦＯ２１０−４は、アクセス要求をＦＩＦＯ方式に従って待ち行列管理し、到着順に１つずつアクセス要求をインターフェース部２１０−５に出力する。

インターフェース部２１０−５は、アクセス要求に従って、データの書込み又はデータの読出しをＤＲＡＭ２０１に対して行う。

第２のＦＩＦＯ２１０−６は、処理チャネル決定部２１０−３から出力されたアクセス要求のうちのチャネル識別情報をＦＩＦＯ方式に従って待ち行列管理し、到着順に１つずつ、チャネル識別情報を応答選択部２１０−７に出力する。また、第２のＦＩＦＯ２１０−６は、インターフェース部２１０−５からの出力イネーブル信号がアクティブになった時にのみチャネル識別情報を出力するようにタイミング制御されるので、第２のＦＩＦＯ２１０−６から出力されるチャネル識別情報とインターフェース部２１０−５から出力される読出しデータ等の応答とは同期して、応答選択部２１０−７に供給されることとなる。

応答選択部２１０−６は、チャネル識別情報に基づいて、正しいチャネルのＤＭＡ部に応答を返す。

なお、ＤＭＡ要求にはアクセスモードが含まれており、ＤＭＡ要求のうちの書込み要求には、チャネル識別情報、ＤＲＡＭアドレス及びデータが含まれており、ＤＭＡ要求のうちの読出し要求には、チャネル識別情報及びＤＲＡＭアドレスが含まれている。同様に、第１チャネル推薦信号及び第２チャネル推薦信号には、アクセスモードが含まれており、第１チャネル推薦信号及び第２チャネル推薦信号のうちの書込み要求に対応するものには、チャネル識別情報、ＤＲＡＭアドレス及びデータが含まれており、第１チャネル推薦信号及び第２チャネル推薦信号のうちの読出し要求に対応するものには、チャネル識別情報及びＤＲＡＭアドレスが含まれている。更に、処理チャネル決定部２１０−３から出力されるアクセス要求には、アクセスモードが含まれており、処理チャネル決定部２１０−３から出力される要求のうちの書込み要求に対応するものには、チャネル識別情報、ＤＲＡＭアドレス及びデータが含まれており、処理チャネル決定部２１０−３から出力される要求のうちの読出し要求に対応するものには、チャネル識別情報及びＤＲＡＭアドレスが含まれている。

図３の例では、ＤＭＡ部２０９−１乃至２０９−９は、必要に応じて、画像入力部２０３、シェーディング補正部２０４等について設けられているが、一般には、全ての画像処理部がＤＲＡＭ２０１からのデータ入力を必要とする場合には、全ての画像処理部に対して読出用ＤＭＡ部２０９が設けられ、一部の画像処理部がＤＲＡＭ２０１からのデータ入力を必要とする場合には、当該一部の画像処理部に対して読出用ＤＭＡ部２０９が設けられ、全ての画像処理部がＤＲＡＭ２０１へのデータ出力を必要とする場合には、全ての画像処理部に対して書込用ＤＭＡ部２０９が設けられ、一部の画像処理部がＤＲＡＭ２０１へのデータ出力を必要とする場合には、当該一部の画像処理部に対して書込用ＤＭＡ部２０９が設けられる。また、１つのＤＭＡ部２０９が書込用ＤＭＡ部と読出用ＤＭＡ部を兼ねていても良い。

本発明は、汎用メモリを利用することにより、ＬＳＩ内部に大規模なメモリを必要としない画像処理システムに利用することができる。

従来例による画像処理システムの構成を示すブロック図である。 本発明の実施形態により画像処理システムの第１の構成例を示すブロック図である。 本発明の実施形態により画像処理システムの第２の構成例を示すブロック図である。 図３に示すシェーディング補正部及びその周辺部を示すブロック図である。 図３に示すシャープネス補正部及びその周辺部を示すブロック図である。 図３に示す二値化処理部及びその周辺部を示すブロック図である。 図３に示す画像処理システムの動作を説明するための図である。 図３に示すＤＲＡＭ制御部が備えるキャッシュメモリを説明するための図である。 図３に示すＤＲＡＭ制御部の構成例を示すブロック図である。

符号の説明

２０１ ＤＲＡＭ
２０２ 画像読取部
２０３ 画像入力部
２０４ シェーディング補正部
２０５ シャープネス補正部
２０６ 二値化処理部
２０７ 画像出力部
２０８ 印刷部
２０９−１乃至２０９−９ ＤＭＡ部
２１０ ＤＲＡＭ制御部

Claims (6)

1. その各々が画像の処理を行う複数の画像処理部と、
   その各々が前記複数の画像処理部のうちの全部又は一部の各々に対応して設けられ、対応する画像処理部のためにメモリにアクセスするための第１次アクセス要求信号を出力する複数のアクセス部と、
   前記複数のアクセス部からの第１次アクセス要求信号を調停して、該第１次アクセス要求信号及び該調停に基づき前記メモリにアクセスするための単一出所の第２次アクセス要求信号を出力する制御部と、
   を備えることを特徴とする画像処理システム。
2. 請求項１に記載の画像処理システムにおいて、
   各アクセス部は、前記第１次アクセス要求信号に対する応答を入力し、
   前記制御部は、前記第２次アクセス要求信号に対する前記メモリからの応答を基に、前記第１次アクセス要求信号に対する応答を前記アクセス部に返すことを特徴とする画像処理システム。
3. 請求項１に記載の画像処理システムにおいて、
   各アクセス部は、書込み要求信号、読出し要求信号又はその両者を前記第１次アクセス要求信号として出力することを特徴とする画像処理システム。
4. 請求項１に記載の画像処理システムにおいて、
   前記制御部は、キャッシュメモリを備えることを特徴とする画像処理システム。
5. 請求項１に記載の画像処理システムにおいて、
   前記制御部は、
   前記第１次アクセス要求信号に基づいて、帯域優先の順位決定を行い、該決定に基づいた第１のチャネル推薦信号を出力する帯域優先順位決定部と、
   前記第１次アクセス要求信号に基づいて、効率優先の順位決定を行い、該決定に基づいた第２のチャネル推薦信号を出力する効率優先順位決定部と、
   前記第１のチャネル推薦信号及び前記第２のチャネル推薦信号に基づいて、前記第２次アクセス要求信号を生成する処理チャネル決定部と、
   を備えることを特徴とする画像処理システム。
6. 請求項１乃至５に記載の画像処理システムを備えることを特徴とする半導体集積回路。

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