JP4815092B2

JP4815092B2 - 半導体装置及びその設計方法

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Publication number: JP4815092B2
Application number: JP2002201659A
Authority: JP
Inventors: 文子勝野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-07-10
Filing date: 2002-07-10
Publication date: 2011-11-16
Anticipated expiration: 2022-07-10
Also published as: JP2004047643A

Description

【０００１】
【発明の属する技術分野】
本発明は、所定の機能を実現する機能ブロックを有する半導体装置、及び、そのような半導体装置の設計方法に関する。
【０００２】
【従来の技術】
所定の機能を実現する機能ブロックを有する従来の半導体装置について、図７及び図８を参照して説明する。
図７は、従来の半導体装置の一部を示す図である。図７において、この半導体装置は、ＩＰブロック６０と、ＩＰブロック６０の外部にマトリクス状に配列された複数の基本セルとを具備する。なお、ＩＰブロックとは、知的所有権（Intellectual Property）が語源であるが、半導体装置の分野においては、半導体装置を設計する上で重要となる機能ブロック(コアともいう)を指す。
【０００３】
ＩＰブロック６０は、２行４列のマトリクス状に配列された８個の基本セルを有しており、これらの基本セルは、所定の機能を実現する機能部６１を構成する。
図７に示すように、機能部６１の外側には、機能部６１に第１の電源電位を供給するための環状のアルミニウム配線６２が形成されている。
さらに、アルミニウム配線６２の外側には、機能部６１に第２の電源電位を供給するための環状のアルミニウム配線６３が形成されている。
【０００４】
図８は、図７中の領域８０を拡大した図である。図８において、ＩＰブロック６０内の基本セル７１、７２、７５、及び、７６、並びに、ＩＰブロック６０の外部に配列された基本セル８１〜８４は、不純物拡散領域９１、９２、及び、不純物拡散領域９１、９２の上層にゲート絶縁膜を介して形成されたポリシリコンのゲート電極９３、９４を、それぞれ含んでいる。各基本セルに含まれる不純物拡散領域９１、９２、及びゲート電極９３、９４は、４個のトランジスタを構成する。
【０００５】
図８に示す従来の半導体装置においては、基本セル８２と基本セル７１の間隔Ｗ₄が広い。そのため、ポリシリコン膜にエッチング処理を施してゲート電極を形成する工程において、基本セル８２内のゲート電極の幅Ｗ₈₂が、基本セル８１内のゲート電極の幅Ｗ₈₁、又は、基本セル７２内のゲート電極の幅Ｗ₇₂より狭くなったり、広くなったりしてしまうことがある。これは、基本セルが密に配列されている所（ここでは、基本セル８１付近）と疎に配列されている所（ここでは、基本セル８２付近）とでは、ポリシリコン上に形成されたレジストを溶解するための有機溶剤等の溶媒中におけるレジストの濃度が異なってしまい、レジストの溶解の度合いが異なってしまうために生ずる。このような現象は、ローディング効果と呼ばれている。
このように、基本セル８２内のゲート電極の幅Ｗ₈₂が、狭くなったり、広くなったりした場合には、基本セル８２は、所望の特性を有さないこととなり、使用することができなかった。
【０００６】
同様に、機能部６１の基本セル７１内のゲート電極の幅Ｗ₇₁も、基本セル８１内のゲート電極の幅Ｗ₈₁、又は、基本セル７２内のゲート電極の幅Ｗ₇₂より狭くなったり広くなったりしてしまい、基本セル７１が所望の特性を有さないことがある。このようなことを予測して、基本セル７１を使用しないこととして、ＩＰブロック６０を設計することも行われていた。同様に、基本セル７５を使用しないこととして、ＩＰブロック６０を設計することも行われていた。
このように、基本セル７１、７５を使用しないこととしてＩＰブロック６０を設計することは比較的容易である。しかしながら、ＩＰブロック６０に隣接する基本セル８２、８４を使用できないということは、ＩＰブロック６０を用いた半導体装置の設計を非常に困難にするものであった。
【０００７】
ところで、日本国特許出願公開（特開）平３−４６３１６号公報（以下、「文献１」ともいう）には、半導体ウエハ上にレジスト膜を形成する第１の工程と、半導体ウエハ上の複数のチップ部にそれぞれ設けられる所定のパターン密度の第１の回路パターン領域と第１の回路パターン領域の近傍に配置され第１の回路パターン領域より低いパターン密度の第２の回路パターン領域とを有する潜像を、露光によりレジスト膜中に形成する第２の工程と、現像液を用いて潜像をレジストパターンに変える第３の工程とを有するレジストパターンの形成方法において、第１および第２の回路パターン領域の形成時に、第２の回路パターン領域中の空領域に、レジスト膜全体の潜像密度がほぼ均一状態となるように、電気回路としての機能を持たないダミー領域を形成した後、第３の工程を施すことを特徴とするレジストパターン形成方法が掲載されている。
【０００８】
文献１に掲載されたレジストパターン形成方法は、レジストパターンの寸法に誤差が生ずることを防止するものではある。しかしながら、文献１に掲載されたレジストパターン形成方法は、第１および第２の回路パターン領域の形成時に、第２の回路パターンの空領域に、ダミー領域を形成するものであり、ダミーの基本セルを有する機能ブロック（ＩＰブロック）を設計し、この機能ブロックを用いて半導体装置の設計を行うものではない。
【０００９】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ローディング効果を防止できる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体装置は、半導体基板に形成される不純物拡散領域と該不純物拡散領域上にゲート絶縁膜を介して形成されるゲート電極とを含む複数の基本セルを用いて設計される半導体装置であって、所定の機能を実現するために半導体基板の第１の領域に配置される複数の基本セル、及び、ダミーとして半導体基板の第１の領域の外側の第２の領域に配置される複数の基本セルを含む機能ブロックと、機能ブロックの外側における半導体基板の第３の領域に配置される複数の基本セルと、半導体基板の第２の領域上に層間絶縁膜を介して形成される少なくとも１つのメタル配線とを具備する。
【００１１】
ここで、半導体基板の第２の領域と第３の領域との間において複数の基本セルのいずれも配置されない領域上に層間絶縁膜を介して形成される少なくとも１つのメタル配線をさらに具備することとしても良い。
【００１２】
また、上記した課題を解決するため、本発明の第２の観点に係る半導体装置は、半導体基板に形成される不純物拡散領域と該不純物拡散領域上にゲート絶縁膜を介して形成されるゲート電極とを含む複数の基本セルを用いて設計される半導体装置であって、所定の機能を実現するために半導体基板の第１の領域に配置される複数の基本セル、及び、ゲート電極と同じ層において半導体基板の第１の領域の外側の第２の領域に配置される少なくとも１つの配線を含む機能ブロックと、機能ブロックの外側における半導体基板の第３の領域に配置される複数の基本セルと、半導体基板の第２の領域と第３の領域との間において複数の基本セルのいずれも配置されない領域上に層間絶縁膜を介して形成される少なくとも１つのメタル配線とを具備する。
【００１３】
また、上記した課題を解決するため、本発明の第１の観点に係る半導体装置の設計方法は、半導体基板に形成される不純物拡散領域と該不純物拡散領域上にゲート絶縁膜を介して形成されるゲート電極とを含む複数の基本セルを用いる半導体装置の設計方法であって、所定の機能を実現するために半導体基板の第１の領域に配置される複数の基本セル、及び、ダミーとして半導体基板の第１の領域の外側の第２の領域に配置される複数の基本セルを含む機能ブロックを配置するステップ（ａ）と、機能ブロックの外側における半導体基板の第３の領域に複数の基本セルを配置するステップ（ｂ）と、半導体基板の第２の領域上に層間絶縁膜を介して形成される少なくとも１つのメタル配線を配置するステップ（ｃ）とを具備する。
【００１４】
ここで、ステップ（ｃ）が、半導体基板の第２の領域と第３の領域との間において複数の基本セルのいずれも配置されない領域上に層間絶縁膜を介して形成される少なくとも１つのメタル配線を配置することを含むこととしても良い。
【００１５】
また、上記した課題を解決するため、本発明の第２の観点に係る半導体装置の設計方法は、半導体基板に形成される不純物拡散領域と該不純物拡散領域上にゲート絶縁膜を介して形成されるゲート電極とを含む複数の基本セルを用いる半導体装置の設計方法であって、所定の機能を実現するために半導体基板の第１の領域に配置される複数の基本セル、及び、ゲート電極と同じ層において半導体基板の第１の領域の外側の第２の領域に配置される少なくとも１つの配線を含む機能ブロックを配置するステップ（ａ）と、機能ブロックの外側における半導体基板の第３の領域に配置される複数の基本セルを配置するステップ（ｂ）と、半導体基板の第２の領域と第３の領域との間において複数の基本セルのいずれも配置されない領域上に層間絶縁膜を介して形成される少なくとも１つのメタル配線を配置するステップ（ｃ）とを具備する。
【００１６】
以上の構成によれば、ローディング効果を防止できる半導体装置を提供することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１に、本発明の第１の実施形態に係る半導体装置の一部を示す。図１において、この半導体装置は、ＩＰブロック１０と、ＩＰブロック１０の外側にマトリクス状に配列された複数の基本セルとを具備する。なお、ＩＰブロックとは、知的所有権（Intellectual Property）が語源であるが、半導体装置の分野においては、半導体装置を設計する上で重要となる機能ブロック(コアともいう)を指す。
【００１８】
ＩＰブロック１０は、４行１０列のマトリクス状に配列された４０個の基本セルＣ１０１〜Ｃ１１０、Ｃ２０１〜Ｃ２１０、Ｃ３０１〜Ｃ３１０、Ｃ４０１〜Ｃ４１０を有しており、これらの基本セルの内の８個の基本セルＣ２０４〜Ｃ２０７及びＣ３０４〜Ｃ３０７は、所定の機能を実現する機能部１１を構成する。なお、他の３２個の基本セルＣ１０１〜Ｃ１１０、Ｃ２０１〜Ｃ２０３、Ｃ２０８〜Ｃ２１０、Ｃ３０１〜Ｃ３０３、Ｃ３０８〜Ｃ３１０、Ｃ４０１〜Ｃ４１０は、何らの機能も実現しないダミーセルである。
【００１９】
図１に示すように、基本セルＣ１０２〜Ｃ１０９、Ｃ２０２、Ｃ２０９、Ｃ３０２、Ｃ３０９、Ｃ４０２〜Ｃ４０９の上層には、機能部１１に第１の電源電位を供給するための環状のアルミニウム配線１２が形成されている。
また、基本セルＣ１０１〜Ｃ１１０、Ｃ２０１〜Ｃ２１０、Ｃ３０１〜Ｃ３１０、Ｃ４０１〜Ｃ４１０の外側には、機能部１１に第２の電源電位を供給するための環状のアルミニウム配線１３が形成されている。
これらのアルミニウム配線１２及び１３は、一般には、ポリシリコン層の上に層間絶縁膜を介して形成された複数のアルミニウム配線層において、縦のパターンと横のパターンとに分割されて配置される。
【００２０】
図２は、図１中の領域２０を拡大した図である。図２において、ＩＰブロック１０内の基本セルＣ２０１〜Ｃ２０５及びＣ３０１〜Ｃ３０５、並びにＩＰブロック１０の外部に配列された基本セル２１〜２４は、不純物拡散領域３１、３２、及び、不純物拡散領域３１、３２の上層にゲート絶縁膜を介して形成されたポリシリコンのゲート電極３３、３４を、それぞれ含んでいる。各基本セルに含まれる不純物拡散領域３１、３２、及びゲート電極３３、３４は、４個のトランジスタを構成する。
【００２１】
ここで、図２を図８と比較する。本実施形態に係る半導体装置（図２参照）における、基本セル２２内のゲート電極３４と基本セルＣ２０１内のゲート電極３３との間の間隔Ｗ₁は、従来の半導体装置（図８参照）における、基本セル８２内のゲート電極９４と基本セル７１内のゲート電極９３との間の間隔Ｗ₄よりも狭くなっている。そのため、基本セル２２内のゲート電極の幅Ｗ₂₂がローディング効果によって狭くなること又は広くなることを防止することができる。すなわち、基本セル２２内のゲート電極の幅Ｗ₂₂は、基本セル２１内のゲート電極の幅Ｗ₂₁、及び、基本セルＣ２０５内のゲート電極の幅Ｗ_C205とほぼ同じとなる。
従って、基本セル２２をダミーセルとすることなく、有効に利用することが可能となる。同様に、基本セル２４も、有効に利用することが可能となる。
【００２２】
また、本実施形態に係る半導体装置（図２参照）においては、機能部１１の基本セルＣ２０４に隣接するように基本セルＣ２０３が配置されている。そのため、基本セルＣ２０４内のゲート電極の幅Ｗ_C204がローディング効果によって狭くなること又は広くなることを防止することができる。すなわち、基本セルＣ２０４内のゲート電極の幅Ｗ_C204は、基本セル２１内のゲート電極の幅Ｗ₂₁、及び、基本セルＣ２０５内のゲート電極の幅Ｗ_C205とほぼ同じとなる。
従って、基本セルＣ２０４を有効に利用した機能部１１の設計を行うことが可能となる。同様に、基本セルＣ３０４も、有効に利用することが可能となる。
【００２３】
次に、本実施形態に係る半導体装置の設計方法について説明する。図３は、本実施形態に係る半導体装置の設計方法を示すフローチャートである。
まず、基本セルＣ１０１〜Ｃ１１０、Ｃ２０１〜Ｃ２１０、Ｃ３０１〜Ｃ３１０、及び、Ｃ４０１〜Ｃ４１０を配置する（ステップＳ１１）。
【００２４】
次に、基本セルＣ１０２〜Ｃ１０９、Ｃ２０２、Ｃ２０９、Ｃ３０２、Ｃ３０９、及び、Ｃ４０２〜Ｃ４０９の上層にアルミニウム配線１２を配置し、基本セルＣ１０１〜Ｃ１１０、Ｃ２０１〜Ｃ２１０、Ｃ３０１〜Ｃ３１０、及び、Ｃ４０１〜Ｃ４１０の外側にアルミニウム配線１３を配置する（ステップＳ１２）。
これら基本セルＣ１０１〜Ｃ１１０、Ｃ２０１〜Ｃ２１０、Ｃ３０１〜Ｃ３１０、及び、Ｃ４０１〜Ｃ４１０、並びに、アルミニウム配線１２及び１３が、ＩＰブロック１０を構成する。
【００２５】
次に、ＩＰブロック１０の外側に複数の基本セルを配置する（ステップＳ１３）。
このとき、ＩＰブロック１０内に基本セルＣ１０１〜Ｃ１１０、Ｃ２０１〜Ｃ２０３、Ｃ２０８〜Ｃ２１０、Ｃ３０１〜Ｃ３０３、Ｃ３０８〜Ｃ３１０、及び、Ｃ４０１〜Ｃ４１０が配置されているので、ＩＰブロック１０に隣接する基本セルを使用しないという制限を設けることなく、半導体装置を容易に設計することができる。
【００２６】
なお、本実施形態においては、アルミニウム配線１３の下層に基本セルを配置していないが、図４に示すように、アルミニウム配線１３の下層に基本セルを配置することとしても良い。
【００２７】
次に、本発明の第２の実施形態に係る半導体装置について説明する。図５に、本発明の第２の実施形態に係る半導体装置の一部を示す。図５において、この半導体装置は、ＩＰブロック４０と、ＩＰブロック４０の外部にマトリクス状に配列された複数の基本セルとを具備する。
ＩＰブロック４０は、２行４列のマトリクス状に配列された８個の基本セルＣ５０４〜Ｃ５０７、及び、Ｃ６０４〜Ｃ６０７を有しており、これらの基本セルは、所定の機能を実現する機能部４１を構成する。
【００２８】
図５に示すように、機能部４１の外側には、機能部４１に第１の電源電位を供給するための環状のアルミニウム配線１２が形成されている。
アルミニウム配線１２の外側には、ダミー配線としての環状のポリシリコン配線４２が形成されており、ポリシリコン配線４２の外側には、ダミー配線としての環状のポリシリコン配線４３が形成されており、ポリシリコン配線４３の外側には、ダミー配線としての環状のポリシリコン配線４４が形成されている。
さらに、ポリシリコン配線４４の外側には、機能部４１に第２の電源電位を供給するための環状のアルミニウム配線１３が形成されている。
【００２９】
図６は、図５中の領域５０を拡大した図である。図６において、ＩＰブロック４０内の基本セルＣ５０４、Ｃ５０５、Ｃ６０４、及び、Ｃ６０５、並びに、ＩＰブロック４０の外部に配列された基本セル５１〜５４は、不純物拡散領域３１、３２、及び、不純物拡散領域３１、３２の上層にゲート絶縁膜を介して形成されたポリシリコンのゲート電極３３、３４を、それぞれ含んでいる。各基本セルに含まれる不純物拡散領域３１、３２、及びゲート電極３３、３４は、４個のトランジスタを構成する。
【００３０】
ここで、図６を図８と比較する。本実施形態に係る半導体装置（図６参照）における、基本セル５２内のゲート電極３４とＩＰブロック４０内のポリシリコン配線４４との間の間隔Ｗ₂は、従来の半導体装置（図８参照）における、基本セル８２内のゲート電極９４と基本セル７１内のゲート電極９３との間の間隔Ｗ₄よりも狭くなっている。そのため、基本セル５２内のゲート電極の幅Ｗ₅₂がローディング効果によって狭くなること又は広くなることを防止することができる。すなわち、基本セル５２内のゲート電極の幅Ｗ₅₂は、基本セル５１内のゲート電極の幅Ｗ₅₁、及び、基本セルＣ５０５内のゲート電極の幅Ｗ_C505とほぼ同じとなる。
従って、基本セル５２をダミーセルとすることなく、有効に利用することが可能となる。同様に、基本セル５４も、有効に利用することが可能となる。
【００３１】
また、本実施形態に係る半導体装置（図６参照）における、基本セルＣ５０４内のゲート電極３３とＩＰブロック４０内のポリシリコン配線４２との間の間隔Ｗ₃は、従来の半導体装置（図８参照）における、基本セル８２内のゲート電極９４と基本セル７１内のゲート電極９３との間の間隔Ｗ₄よりも狭くなっている。そのため、基本セルＣ５０４内のゲート電極の幅Ｗ₅₀₄がローディング効果によって狭くなること又は広くなることを防止することができる。すなわち、基本セルＣ５０４内のゲート電極の幅Ｗ_C504は、基本セル５１内のゲート電極の幅Ｗ₅₁、及び、基本セルＣ５０５内のゲート電極の幅Ｗ_C505とほぼ同じとなる。
従って、基本セルＣ５０４を有効に利用した機能部４１の設計を行うことが可能となる。同様に、基本セルＣ６０４も、有効に利用することが可能となる。
【００３２】
【発明の効果】
以上述べた様に、本発明によれば、ローディング効果を防止できる半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の一部を示す図である。
【図２】図１の領域２０を示す図である。
【図３】本発明の第１の実施形態に係る半導体装置の設計方法を示すフローチャートである。
【図４】本発明の第１の実施形態に係る半導体装置の他の例を示す図である。
【図５】本発明の第２の実施形態に係る半導体装置の一部を示す図である。
【図６】図５の領域５０を示す図である。
【図７】従来の半導体装置の一部を示す図である。
【図８】図７の領域８０を示す図である。
【符号の説明】
１０、４０、６０ＩＰブロック
１１、４１機能部
１２、１３アルミニウム配線
２１〜２４、５１〜５４、Ｃ１０１〜Ｃ１１０、Ｃ２０１〜Ｃ２１０、Ｃ３０１〜Ｃ３１０、Ｃ４０１〜Ｃ４１０、Ｃ５０４〜Ｃ５０７、Ｃ６０４〜Ｃ６０７基本セル
３１、３２不純物拡散領域
３３、３４ゲート電極
４２、４３、４４ポリシリコン配線

Claims

半導体基板に形成される不純物拡散領域と該不純物拡散領域上にゲート絶縁膜を介して形成されるゲート電極とを含む複数の基本セルを用いて設計される半導体装置であって、
所定の機能を実現するために前記半導体基板の第１の領域にマトリクス状に配置される第１の複数の基本セル、及び、ダミーとして前記半導体基板の第１の領域の外側の第２の領域に配置される第２の複数の基本セルを含む機能ブロックと、
前記機能ブロックの外側における前記半導体基板の第３の領域にマトリクス状に配置される第３の複数の基本セルと、
前記半導体基板の第２の領域上に層間絶縁膜を介して形成される少なくとも１つのメタル配線と、
を具備し、
前記第２の複数の基本セルは、前記第１の複数の基本セルと前記第３の複数の基本セルとの間に配置されることを特徴とする半導体装置。
前記半導体基板の第２の領域と第３の領域との間において前記複数の基本セルのいずれも配置されない領域上に層間絶縁膜を介して形成される少なくとも１つのメタル配線をさらに具備する請求項１記載の半導体装置。
半導体基板に形成される不純物拡散領域と該不純物拡散領域上にゲート絶縁膜を介して形成されるゲート電極とを含む複数の基本セルを用いて設計される半導体装置であって、
所定の機能を実現するために前記半導体基板の第１の領域にマトリクス状に配置される第１の複数の基本セル、及び、前記ゲート電極と同じ層において前記半導体基板の第１の領域の外側の第２の領域にダミーとして配置される第１の複数の配線を含む機能ブロックと、
前記機能ブロックの外側における前記半導体基板の第３の領域にマトリクス状に配置される第３の複数の基本セルと、
前記半導体基板の第２の領域と第３の領域との間において前記複数の基本セルのいずれも配置されない領域上に層間絶縁膜を介して形成される少なくとも１つのメタル配線と、
を具備し、
前記第１の複数の配線は、前記第１の複数の基本セルと前記第３の複数の基本セルとの間に配置されることを特徴とする半導体装置。
半導体基板に形成される不純物拡散領域と該不純物拡散領域上にゲート絶縁膜を介して形成されるゲート電極とを含む複数の基本セルを用いる半導体装置の設計方法であって、
所定の機能を実現するために前記半導体基板の第１の領域にマトリクス状に配置される第１の複数の基本セル、及び、ダミーとして前記半導体基板の第１の領域の外側の第２の領域に配置される第２の複数の基本セルを含む機能ブロックを配置するステップ（ａ）と、
前記機能ブロックの外側における前記半導体基板の第３の領域に第３の複数の基本セルをマトリクス状に配置するステップ（ｂ）と、
前記半導体基板の第２の領域上に層間絶縁膜を介して形成される少なくとも１つのメタル配線を配置するステップ（ｃ）と、
を具備し、
前記第２の複数の基本セルは、前記第１の複数の基本セルと前記第３の複数の基本セルとの間に配置されることを特徴とする半導体装置の設計方法。
ステップ（ｃ）が、前記半導体基板の第２の領域と第３の領域との間において前記複数の基本セルのいずれも配置されない領域上に層間絶縁膜を介して形成される少なくとも１つのメタル配線を配置することを含む、請求項４記載の半導体装置の設計方法。
半導体基板に形成される不純物拡散領域と該不純物拡散領域上にゲート絶縁膜を介して形成されるゲート電極とを含む複数の基本セルを用いる半導体装置の設計方法であって、
所定の機能を実現するために前記半導体基板の第１の領域にマトリクス状に配置される第１の複数の基本セル、及び、前記ゲート電極と同じ層において前記半導体基板の第１の領域の外側の第２の領域にダミーとして配置される第１の複数の配線を含む機能ブロックを配置するステップ（ａ）と、
前記機能ブロックの外側における前記半導体基板の第３の領域にマトリクス状に配置される第３の複数の基本セルを配置するステップ（ｂ）と、
前記半導体基板の第２の領域と第３の領域との間において前記複数の基本セルのいずれも配置されない領域上に層間絶縁膜を介して形成される少なくとも１つのメタル配線を配置するステップ（ｃ）と、
を具備し、
前記第１の複数の配線は、前記第１の複数の基本セルと前記第３の複数の基本セルとの間に配置されることを特徴とする半導体装置の設計方法。