JP4813834B2 - 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 - Google Patents

Description

本発明は、降圧型スイッチングレギュレータに関し、特に同期整流方式のスイッチングレギュレータの低消費電力化のための技術に関する。

近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイクロプロセッサが搭載されている。こうしたマイクロプロセッサの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、なかには１．５Ｖ以下の低電圧で動作するものもある。

一方、こうした電子機器には電源としてリチウムイオン電池などの電池が搭載される。リチウムイオン電池から出力される電池電圧は、３Ｖ〜４Ｖ程度であり、電池電圧をそのままマイクロプロセッサに供給したのでは、無駄な電力消費が発生する。そこで、降圧型のスイッチングレギュレータなどを用いて電池電圧を降圧し、定電圧化してマイクロプロセッサに供給するのが一般的である。

こうした用途に用いられる降圧型のスイッチングレギュレータには、整流用のダイオードを用いる方式（以下、ダイオード整流方式という）と、ダイオードの代わりに、整流用トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が低いときに高効率が得られるという利点を有するが、回路の構成素子として、インダクタ、キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、ＬＳＩの内部に集積化することができ、周辺部品を含めた回路面積としては小型化が可能となる。このことから、携帯電話などの小型化が要求される電子機器においては、同期整流方式のスイッチングレギュレータが用いられることが多い。たとえば、特許文献１から３には、降圧型のスイッチングレギュレータに関する技術が開示されている。

特開２００４−３２８７５号公報 特開２００２−２５２９７１号公報 特開２００３−３１９６４３号公報

電池の長寿命化が求められる電子機器において、スイッチングレギュレータの高効率化は、非常に重要な技術的課題である。スイッチングレギュレータの効率を制限する要因のひとつとして、スイッチング素子として使用されるスイッチングトランジスタおよび同期整流用トランジスタのオン抵抗が挙げられる。スイッチングレギュレータの効率を高めるためには、損失として働くオン抵抗を可能な限り小さく、すなわちトランジスタサイズを大きく設計することが望ましい。

しかしながら、トランジスタにある程度の電流が流れる重負荷時の効率を重視してトランジスタサイズを大きく設計すると、トランジスタのゲート容量が大きくなる。その結果、トランジスタをオンオフさせるためにゲート電圧を変化させる際に必要となるゲートドライブ電流が大きくなるという問題が発生する。特に、トランジスタに流れる電流が小さい軽負荷時においては、ゲートドライブ電流により効率が制限されてしまうことになる。

本発明はかかる課題に鑑みてなされたものであり、その目的は、重負荷時および軽負荷時において高効率化を実現した同期整流方式の降圧型スイッチングレギュレータおよびその制御回路の提供にある。

本発明のある態様は、同期整流方式の降圧型スイッチングレギュレータの制御回路に関する。この制御回路は、出力インダクタおよび出力キャパシタを含むスイッチングレギュレータ出力回路に、スイッチング電圧を供給するスイッチングトランジスタおよび同期整流用トランジスタと、スイッチングトランジスタおよび同期整流用トランジスタを相補的にオンオフするドライバ回路と、を備える。スイッチングトランジスタおよび同期整流用トランジスタは、それぞれオンオフが独立に制御可能なｍ個およびｎ個（ｍ、ｎは２以上の整数）のセグメントに分割して形成する。

この態様によると、トランジスタを複数のセグメントに分割することにより、負荷の種類、負荷の状態などに応じて、いずれのセグメントをスイッチング動作させるかを切り替えることができ、トランジスタサイズを制御することができる。その結果、重負荷時にはスイッチング動作を行うセグメント数を増加させることによりオン抵抗を小さくし、逆に軽負荷時には、スイッチング動作を行うセグメント数を減少させることによりゲートドライブ電流を低減し、高効率化を図ることができる。

制御回路は、降圧型スイッチングレギュレータの負荷状態を監視する負荷監視回路をさらに備えてもよい。ドライバ回路は、軽負荷になるに従い、スイッチングトランジスタおよび同期整流用トランジスタの駆動するセグメント数を減少させてもよい。

制御回路に、負荷状態、すなわち負荷電流の大小を監視する負荷監視回路を設けることにより、負荷電流の大きさに応じて動作させるセグメント数、すなわちトランジスタサイズを適応的に変化させ、高効率な降圧動作を実現することができる。

スイッチングトランジスタおよび同期整流用トランジスタは、それぞれＰチャンネルＭＯＳＦＥＴおよびＮチャンネルＭＯＳＦＥＴであり、同期整流用トランジスタをｎ個のセグメントに分割するとともに、スイッチングトランジスタを２×ｎ個のセグメントに分割して形成してもよい。
さらに、スイッチングトランジスタおよび同期整流用トランジスタを１つの半導体基板上に一体集積化し、スイッチングトランジスタを、ｎ個のセグメントを含む２つの領域に分割するとともに、２つの領域を、同期整流用トランジスタを挟むように隣接して配置してもよい。

一般的なシリコンの半導体プロセスにおいて、ＰチャンネルＭＯＳＦＥＴのドライブ能力は、ＮチャンネルＭＯＳＦＥＴのそれに劣る。したがって、２つのトランジスタのドライブ能力を同等とするためには、ＰチャンネルＭＯＳＦＥＴのトランジスタサイズを大きく設計する必要がある。ＰチャンネルＭＯＳＦＥＴで構成されるスイッチングトランジスタを２分割し、スイッチングトランジスタと同期整流用トランジスタを上述の配置とすることにより、配線を効率化することができる。

スイッチングトランジスタの分割された２つの領域および同期整流用トランジスタはそれぞれ、隣接する方向に対して垂直方向にｎ個のセグメントに分割されてもよい。

本発明の別の態様は、降圧型スイッチングレギュレータである。この降圧型スイッチングレギュレータは、一端が接地された出力キャパシタと、出力キャパシタの他端にその一端が接続された出力インダクタと、出力インダクタの他端に、スイッチング電圧を供給する上述の制御回路と、を備え、出力キャパシタの他端の電圧を出力する。

本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、電池から出力される電池電圧を降圧して負荷に供給する上述の降圧型スイッチングレギュレータと、を備える。

この態様によると、負荷の状態に応じて、トランジスタサイズを調節することにより、スイッチングレギュレータの効率を改善することができ、ひいては電池の寿命を延ばすことができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る降圧型スイッチングレギュレータおよびその制御回路によれば、重負荷時および軽負荷時において高効率化を実現することができる。

図１は、実施の形態に係る降圧型スイッチングレギュレータ２００の構成を示す回路図である。図２は、図１の降圧型スイッチングレギュレータ２００を搭載した電子機器３００の構成を示すブロック図である。電子機器３００は、たとえば携帯電話端末やＣＤプレイヤ、ＰＤＡなどの電池駆動型の小型情報端末である。以下の実施の形態では、電子機器３００は携帯電話端末として説明する。

電子機器３００は、電池３１０、電源装置３２０、アナログ回路３３０、デジタル回路３４０、マイクロプロセッサ３５０、ＬＥＤ３６０を含む。電池３１０は、たとえばリチウムイオン電池であり、電池電圧Ｖｂａｔとして３〜４Ｖ程度を出力する。アナログ回路３３０は、パワーアンプや、アンテナスイッチ、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）、ミキサやＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などの高周波回路を含み、電源電圧Ｖｃｃ＝３．４Ｖ程度で安定動作する回路ブロックを含む。また、デジタル回路３４０は、各種ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などを含み、電源電圧Ｖｄｄ＝３．４Ｖ程度で安定動作する回路ブロックを含む。マイクロプロセッサ３５０は、電子機器３００全体を統括的に制御するブロックであり、電源電圧１．５Ｖで動作する。ＬＥＤ３６０は、ＲＧＢ３色のＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を含み、液晶のバックライトや、照明として用いられ、その駆動には、４Ｖ以上の駆動電圧が要求される。

電源装置３２０は、多チャンネルのスイッチング電源であり、チャンネルごと必要に応じて、電池電圧Ｖｂａｔを降圧、または昇圧する複数のスイッチングレギュレータやリニアレギュレータを備え、アナログ回路３３０、デジタル回路３４０、マイクロプロセッサ３５０、ＬＥＤ３６０に対して適切な電源電圧を供給する。

本実施の形態に係る図１の降圧型スイッチングレギュレータ２００は、図２の電源装置３２０の１つのチャンネルに用いられ、たとえば１．５Ｖで動作するマイクロプロセッサ３５０のように、消費電流が動作状態に応じて変化する負荷に対して、安定な電圧を駆動する用途に好適に用いられる。以下、図１に戻り、本実施の形態に係る降圧型スイッチングレギュレータ２００の構成について詳細に説明する。

降圧型スイッチングレギュレータ２００は、同期整流方式の降圧型スイッチングレギュレータであり、制御回路１００、スイッチングレギュレータ出力回路１２０を含む。制御回路１００は、ひとつの半導体基板に集積化されたＬＳＩチップであり、スイッチング素子として機能するスイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、この制御回路１００に内蔵される。

スイッチングレギュレータ出力回路１２０は、出力インダクタＬ１および出力キャパシタＣ１を含む。出力キャパシタＣ１は一端が接地され、他端が出力インダクタＬ１の一端に接続される。出力インダクタＬ１の他端は、制御回路１００と接続される。この降圧型スイッチングレギュレータ２００は、制御回路１００によって出力インダクタＬ１に流れる電流を制御してエネルギ変換を行い、入力電圧Ｖｉｎを降圧する。降圧された電圧は、出力キャパシタＣ１により平滑化され、出力端子２０４に接続される負荷（図示せず）に出力電圧Ｖｏｕｔとして供給される。以下、負荷に流れる電流を負荷電流Ｉｏという。本実施の形態において、負荷は、図２のマイクロプロセッサ３５０に相当する。

制御回路１００は、入力・出力端子として、入力端子１０２、スイッチング端子１０４、電圧帰還端子１０６を備える。入力端子１０２には電池３１０が接続され、入力電圧Ｖｉｎとして電池電圧Ｖｂａｔが入力される。また、スイッチング端子１０４は、出力インダクタＬ１に接続され、制御回路１００の内部で生成したスイッチング電圧Ｖｓｗを出力する。また、電圧帰還端子１０６は、負荷に印加される出力電圧Ｖｏｕｔが帰還される端子である。

制御回路１００は、パルス信号生成回路１０、ドライバ回路２０、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を含む出力段３０、負荷監視回路４０を備える。

パルス信号生成回路１０には、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが、電圧帰還端子１０６を介して入力される。パルス信号生成回路１０は、出力電圧Ｖｏｕｔが所望の目標電圧Ｖｓｅｔに近づくようにデューティ比が変化するパルス信号ＳＩＧ１０を出力する。パルス信号生成回路１０の構成は、一般的に知られた技術を用いることができるため説明を省略する。パルス信号生成回路１０によるパルス信号ＳＩＧ１０の生成方法としては、上述した出力電圧Ｖｏｕｔをモニタする電圧モード制御や、出力インダクタＬ１に流れる電流をモニタする電流モード制御などが知られており、これらの中から設計仕様を満たす方式を適宜選択して構成すればよい。

スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、入力電圧Ｖｉｎが印加される入力端子１０２と接地端子１０８間に直列に接続されており、２つのトランジスタの接続点の電圧を、スイッチング電圧Ｖｓｗとして本制御回路１００の外部にスイッチング端子１０４を介して接続される出力インダクタＬ１の一端に印加する。スイッチングトランジスタＭ１は、第１ゲート電圧Ｖｐがローレベルのときがオンし、ハイレベルのときオフする。また、同期整流用トランジスタＭ２は、第２ゲート電圧Ｖｎがハイレベルのときオンし、ローレベルのときオフする。

スイッチングトランジスタＭ１は、ＰチャンネルＭＯＳトランジスタであって、ソースは入力端子１０２に接続され、ドレインはスイッチング端子１０４に接続される。スイッチングトランジスタＭ１のバックゲートは入力端子１０２と接続される。図１に示すように、スイッチングトランジスタＭ１は、それぞれオンオフが独立に制御可能なｍ＝２個のセグメントＰＭＯＳ１、ＰＭＯＳ２に分割して形成される。

同期整流用トランジスタＭ２は、ＮチャンネルＭＯＳトランジスタであって、ソースは接地端子１０８を介して接地され、ドレインはスイッチングトランジスタＭ１のドレインおよびスイッチング端子１０４と接続される。また、同期整流用トランジスタＭ２のバックゲートは接地されている。同期整流用トランジスタＭ２も、スイッチングトランジスタＭ１と同様に、それぞれのオンオフが独立に制御可能なｎ＝２個のセグメントＮＭＯＳ１、ＮＭＯＳ２に分割して形成される。

セグメントＰＭＯＳ１とセグメントＮＭＯＳ１は、一組のインバータ（以下、第１インバータともいう）を構成しており、セグメントＰＭＯＳ２とセグメントＮＭＯＳ２も一組のインバータ（以下、第２インバータともいう）を構成する。スイッチングトランジスタＭ１の各セグメントＰＭＯＳ１、ＰＭＯＳのサイズをＳｐ１、Ｓｐ２とし、同期整流用トランジスタＭ２の各セグメントＮＭＯＳ１、ＮＭＯＳ２のサイズをＳｎ１、Ｓｎ２とすると、Ｓｐ１：Ｓｐ２＝Ｓｎ１：Ｓｎ２が成り立つように設計することが望ましい。
第１インバータと第２インバータの電流能力は、等しくなるように設計してもよいし、異なる電流能力を有するよう、たとえば電流能力が１：３程度となるように設計してもよい。以下、第１インバータ、第２インバータの電流能力は１：３に設計されるものとして説明する。

負荷監視回路４０は、降圧型スイッチングレギュレータ２００の負荷状態を監視する。負荷状態の監視方法としては、出力インダクタＬ１と直列に抵抗素子を設け、その電圧降下にもとづき、出力インダクタＬ１に流れる電流を検出する方法がある。また、電流モードによってパルス信号ＳＩＧ１０を生成するような場合には、パルス信号ＳＩＧ１０の周波数をモニタすることによって負荷電流を検出することができる。いずれの方法も、公知の技術を用いることにより当業者は容易に実装することができるため、ここでは詳細な説明は省略する。負荷監視回路４０は、監視結果を負荷監視信号ＳＩＧ１２としてドライバ回路２０へと出力する。

ドライバ回路２０は、パルス信号生成回路１０から出力されるパルス信号ＳＩＧ１０および負荷監視回路４０から出力される負荷監視信号ＳＩＧ１２にもとづき、スイッチングトランジスタＭ１のセグメントＰＭＯＳ１、ＰＭＯＳ２のゲートに印加すべき第１ゲート電圧Ｖｐ１、Ｖｐ２と、同期整流用トランジスタＭ２のセグメントＮＭＯＳ１、ＮＭＯＳ２のゲートに印加すべき第２ゲート電圧Ｖｎ１、Ｖｎ２と、を生成する。ドライバ回路２０は、負荷監視信号ＳＩＧ１２に応じて、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２の駆動するセグメント数を適応的に変化させる。

以上のように構成された降圧型スイッチングレギュレータ２００の動作について説明する。
負荷としてマイクロプロセッサが接続されるような場合、負荷電流は、演算処理を行わない待機状態において、最も小さな状態となる。このとき、ドライバ回路２０は、セグメントＰＭＯＳ１およびセグメントＮＭＯＳ１を含む第１インバータのみをアクティブとしてスイッチング動作させ、セグメントＰＭＯＳ２およびセグメントＮＭＯＳ２を含む第２インバータを非アクティブとしてスイッチング動作を停止する。マイクロプロセッサが演算処理を開始して負荷電流が少し大きくなると、ドライバ回路２０は、第１インバータを非アクティブとする一方、第２インバータをアクティブに切り替える。さらにマイクロプロセッサの演算量が増え、負荷電流が増加すると、第１インバータ、第２インバータの両方をアクティブとして出力インダクタＬ１に電流を供給する。

このように、本実施の形態に係る降圧型スイッチングレギュレータ２００によれば、トランジスタを複数のセグメントに分割することにより、負荷の種類、負荷の状態などに応じて、いずれのセグメントをスイッチング動作させるかを切り替えることができ、トランジスタサイズを制御することができる。上述のように、重負荷時にスイッチング動作を行うセグメント数を増加させた場合、オン抵抗が小さくなるため、電力損失が減少する。また、軽負荷時にスイッチング動作を行うセグメント数を減少させることによりゲート容量が小さくなり、必要なゲートドライブ電流が小さくなるため、回路電流を低減して高効率化を図ることができる。

なお、図１の降圧型スイッチングレギュレータ２００では、負荷状態を判定するために負荷監視回路４０を設ける場合について説明したが、降圧型スイッチングレギュレータ２００が搭載される電子機器３００の設計段階において、負荷として接続される回路の消費電流があらかじめ分かっている場合、その消費電流に応じていずれのインバータをアクティブとするかをドライバ回路２０に設定しておいてもよい。この場合、負荷監視回路４０を設けなくてよい分、回路面積を小さくすることができる。

図３は、図１のスイッチングトランジスタＭ１、同期整流用トランジスタＭ２を含む出力段３０の変形例を示す回路図である。図３の出力段３０は、スイッチングトランジスタＭ１が大きく２つの領域ＰＭＯＳ１、ＰＭＯＳ２に分割されており、２つの領域がそれぞれ、さらに２つのセグメントＰＭＯＳ１ａ、ＰＭＯＳ１ｂ、およびＰＭＯＳ２ａ、ＰＭＯＳ２ｂに分割されている。また、同期整流用トランジスタＭ２は、２つのセグメントＮＭＯＳ１、ＮＭＯＳ２に分割される。
すなわち、同期整流用トランジスタＭ２のセグメント数ｎと、スイッチングトランジスタＭ１のセグメント数ｍには、ｍ＝２×ｎの関係が成り立っている。

スイッチングトランジスタＭ１のセグメントＰＭＯＳ１ａ、ＰＭＯＳ１ｂおよび同期整流用トランジスタＭ２のセグメントＮＭＯＳ１は、第１インバータＩＮＶ１を構成する。また、スイッチングトランジスタＭ１のセグメントＰＭＯＳ２ａ、ＰＭＯＳ２ｂおよび同期整流用トランジスタＭ２のセグメントＮＭＯＳ２は、第２インバータＩＮＶ２を構成する。スイッチング端子１０４ａ、１０４ｂは、いずれもボンディングワイヤなどを介して出力インダクタＬ１に接続される。

図４は、図３の出力段３０の半導体基板１１０上のレイアウト図である。図３の各端子に対応した電極パッド１０２ａ、１０２ｂ、１０４ａ、１０４ｂ、１０８は、図４に示すように、半導体基板１１０の一辺に沿って配置される。スイッチングトランジスタＭ１は、それぞれがｎ＝２個のセグメントを含む２つの領域Ｍ１ａ、Ｍ１ｂに分割される。分割された２つの領域Ｍ１ａ、Ｍ１ｂは、同期整流用トランジスタＭ２を挟むように隣接して配置される。さらに、スイッチングトランジスタＭ１の分割された２つの領域Ｍ１ａ、Ｍ１ｂおよび同期整流用トランジスタＭ２はそれぞれ、隣接する方向（図面横方向）に対して垂直方向（図面縦方向）にｎ＝２個のセグメントに分割される。

スイッチングトランジスタＭ１、同期整流用トランジスタＭ２の上面には、各素子を接続するためのアルミ配線ＡＬ１〜ＡＬ５が敷設される。アルミ配線ＡＬ１は、同期整流用トランジスタＭ２のセグメントＮＭＯＳ１とセグメントＮＭＯＳ２のソース同士を接続し、接地端子１０８を介して接地する。アルミ配線ＡＬ２は、同期整流用トランジスタＭ２とスイッチングトランジスタＭ１の領域Ｍ１ａのドレイン同士を接続し、スイッチング端子１０４ａに対応する電極パッドの位置までスイッチング電圧Ｖｓｗを導く。アルミ配線ＡＬ３は、アルミ配線ＡＬ２と同様に、同期整流用トランジスタＭ２とスイッチングトランジスタＭ１の領域Ｍ１ｂのドレイン同士を接続し、スイッチング端子１０４ｂに対応する電極パッドの位置までスイッチング電圧Ｖｓｗを導く。アルミ配線ＡＬ４は、スイッチングトランジスタＭ１の領域Ｍ１ａのセグメントＰＭＯＳ１ａ、ＰＭＯＳ２ａのソース同士を接続し、入力端子１０２ａに接続する。同様に、アルミ配線ＡＬ５は、スイッチングトランジスタＭ１の領域Ｍ１ｂのセグメントＰＭＯＳ１ｂ、ＰＭＯＳ２ｂのソース同士を接続し、入力端子１０２ｂに接続する。

一般的なシリコンの半導体プロセスにおいて、ＰチャンネルＭＯＳＦＥＴのドライブ能力は、ＮチャンネルＭＯＳＦＥＴのそれに劣る。したがって、２つのトランジスタのドライブ能力を同等とするためには、ＰチャンネルＭＯＳＦＥＴのトランジスタサイズをＮチャンネルＭＯＳＦＥＴの二倍程度の面積に設計する必要がある。
そこで、図４に示すように、面積の大きなＰチャンネルＭＯＳＦＥＴで構成されるスイッチングトランジスタを２つの領域Ｍ１ａ、Ｍ１ｂに２分割して上述の配置とすることにより、配線のインピーダンスを低下させることができ、オン抵抗を好適に下げることができる。

さらに、図３のように出力段３０を構成することにより、図１の構成とした場合と同様に、いずれのセグメントをアクティブとするかを、負荷電流に応じて適応的に変化させることができ、重負荷時のオン抵抗の低減と、軽負荷時のゲートドライブ電流の低減を両立することができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を２つあるいは４つのセグメントに分割した場合について説明したが、これには限定されず、より多くのセグメントに分割してもよい。この場合、負荷電流に応じてきめ細かなトランジスタサイズの設定を行うことができる。

実施の形態では、スイッチングトランジスタＭ１としてＰチャンネルＭＯＳＦＥＴを用いる場合について説明したがこれには限定されない。制御回路１００の電源電圧としてある程度高い電圧が供給される場合には、ＮチャンネルＭＯＳＦＥＴを用いてもよい。

実施の形態では、制御回路１００がひとつのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のＬＳＩにより構成されてもよい。スイッチングトランジスタＭ１、同期整流用トランジスタＭ２をでディスクリート部品で構成した場合、図１や図３のセグメントに対応させた複数のＭＯＳＦＥＴを並列に設けることにより、同等の機能を実現することができる。

実施の形態に係る降圧型スイッチングレギュレータの構成を示す回路図である。 図１の降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。 図１のスイッチングトランジスタ、同期整流用トランジスタを含む出力段の変形例を示す回路図である。 図３の出力段の半導体基板上のレイアウト図である。

符号の説明

Ｍ１ スイッチングトランジスタ、 Ｍ１ａ 領域、 Ｍ１ｂ 領域、 ＮＭＯＳ１ セグメント、 ＰＭＯＳ１ セグメント、 Ｌ１ 出力インダクタ、 Ｃ１ 出力キャパシタ、 Ｍ２ 同期整流用トランジスタ、 ＮＭＯＳ２ セグメント、 ＰＭＯＳ２ セグメント、 ２０ ドライバ回路、 ４０ 負荷監視回路、 １００ 制御回路、 １２０ スイッチングレギュレータ出力回路、 ２００ 降圧型スイッチングレギュレータ、 ３００ 電子機器、 ３１０ 電池。

Claims (6)

1. 同期整流方式の降圧型スイッチングレギュレータの制御回路であって、
   出力インダクタおよび出力キャパシタを含むスイッチングレギュレータ出力回路にスイッチング電圧を供給するＰチャンネルＭＯＳＦＥＴであるスイッチングトランジスタおよびＮチャンネルＭＯＳＦＥＴである同期整流用トランジスタと、
   前記スイッチングトランジスタおよび前記同期整流用トランジスタを相補的にオンオフするドライバ回路と、を備え、
   前記同期整流用トランジスタを、それぞれのオンオフが独立に制御可能なｎ個（ｎは２以上の整数）のユニットに分割して形成し、前記スイッチングトランジスタを、それぞれのオンオフが独立に制御可能な２×ｎ個のユニットに分割して形成したことを特徴とする制御回路。
2. 前記降圧型スイッチングレギュレータの負荷状態を監視する負荷監視回路をさらに備え、
   前記ドライバ回路は、軽負荷状態になるに従い、前記スイッチングトランジスタおよび前記同期整流用トランジスタの駆動するユニット数を減少させることを特徴とする請求項１に記載の制御回路。
3. 前記スイッチングトランジスタおよび前記同期整流用トランジスタを１つの半導体基板上に一体集積化し、
   前記スイッチングトランジスタのｎ個のユニットが形成される領域と前記スイッチングトランジスタの残りのｎ個のユニットが形成される領域に挟まれた領域に、前記同期整流用トランジスタのｎ個のユニットが形成されることを特徴とする請求項１または２に記載の制御回路。
4. 前記スイッチングトランジスタのｎ個のユニットが形成される領域、前記同期整流用トランジスタのｎ個のユニットが形成される領域、前記スイッチングトランジスタの残りのｎ個のユニットが形成される領域は、第１の方向に隣接して形成され、
   各領域内において、ｎ個のユニットは、前記第１の方向と垂直な第２の方向に隣接して配置されることを特徴とする請求項３に記載の制御回路。
5. 一端が接地された出力キャパシタおよび前記出力キャパシタの他端にその一端が接続された出力インダクタを含むスイッチングレギュレータ出力回路と、
   前記スイッチングレギュレータ出力回路に、前記スイッチング電圧を供給する請求項１から４のいずれかに記載の制御回路と、
   を備え、前記出力キャパシタの他端の電圧を出力することを特徴とする降圧型スイッチングレギュレータ。
6. 電池と、
   前記電池から出力される電池電圧を降圧して負荷に供給する請求項５に記載の降圧型スイッチングレギュレータと、
   を備えることを特徴とする電子機器。

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