次に、本発明の好適な実施形態について図面に基づいて説明する。まず、パチンコ機について説明し、その後、本発明の実施形態である検査システムについて説明する。図1はパチンコ機1を示す正面図であり、図2は本体枠及び前面枠を開放した状態のパチンコ機1を示す斜視図であり、図3はパチンコ機1の裏面構成を示す背面図である。
[1.パチンコ機の構成]
パチンコ機1は、図1及び図2に示すように、外枠2、本体枠3、遊技盤4、前面枠5等を備えて構成されている。外枠2は、上下左右の枠材によって縦長四角形の枠状に形成され、外枠2の前側下部には、本体枠3の下面を受ける下受板6を有している。外枠2の前面一側には、ヒンジ機構7によって本体枠3が前方に開閉可能に装着されている。また、本体枠3は、前枠体8、遊技盤装着枠9及び機構装着枠10を合成樹脂材によって一体成形することで構成されている。本体枠3の前側に形成された前枠体8は、外枠2前側の下受板6を除く外郭形状に対応する大きさの矩形枠状に形成されている。
前枠体8の後部に一体的に形成された遊技盤装着枠9には、遊技盤4が前方から着脱交換可能に装着されるようになっている。遊技盤4の盤面(前面)には、外レールと内レールとを備えた案内レール11が設けられ、この案内レール11の内側には、遊技領域12が区画形成されている。遊技盤装着枠9よりも下方に位置する前枠体8の前側下部の一側寄りには、スピーカ装着板13を介して低音用スピーカ14が装着されている。また、前枠体8前面の下部領域内の上側部分には、遊技盤4の発射通路に向けて遊技球を導く発射レール15が傾斜状に装着されている。一方、前枠体8前面の下部領域内の下側部分には、下前面部材16が装着されている。下前面部材16前面のほぼ中央には、下皿17が設けられ、片側寄りには操作ハンドル18が設けられている。
本体枠3(前枠体8)のヒンジ機構7が設けられる側とは反対側となる開放側の後面には、外枠2に対して本体枠3を施錠する機能と、本体枠3に対して前面枠5を施錠する機能とを兼ね備えた施錠装置19が装着されている。施錠装置19は、外枠2に設けられた閉止具20に係脱可能に係合して本体枠3を閉鎖状態に施錠する上下複数の本体枠施錠フック21と、前面枠5の開放側の後面に設けられた閉止具22に係脱可能に係合して前面枠5を閉鎖状態に施錠する上下複数の扉施錠フック23と、を備えている。そして、シリンダー錠24の鍵穴に鍵が挿入されて一方向に回動操作されることで、本体枠施錠フック21と外枠2の閉止具20との係合が解除されて本体枠3が解錠され、これとは逆方向に鍵が回動操作されることで、扉施錠フック23と前面枠5の閉止具22との係合が解除されて前面枠5が解錠されるようになっている。なお、シリンダー錠24の前端部は、パチンコ機1の前方から鍵を挿入して解錠操作が行えるように、前枠体8及び下前面部材16を貫通して下前面部材16の前面に露出して配置されている。
本体枠3前面の一側には、ヒンジ機構25によって前面枠5が前方に開閉可能に装着されている。前面枠5は、扉本体フレーム26、サイド装飾装置27、上皿28及び音響電飾装置29を備えて構成されている。扉本体フレーム26は、プレス加工された金属製フレーム部材によって構成され、前枠体8の上端から下前面部材16の上縁に亘る部分を覆う大きさに形成されている。扉本体フレーム26のほぼ中央には、遊技盤4の遊技領域12を前方から透視可能なほぼ円形状の開口窓30が形成されている。また、扉本体フレーム26の後側には、開口窓30よりも大きい矩形枠状をなす窓枠31が設けられ、該窓枠31には、透明板32が装着されている。
扉本体フレーム26の前側には、開口窓30の周囲において、左右両側部にサイド装飾装置27が、下部に上皿28が、上部に音響電飾装置29が装着されている。サイド装飾装置27は、ランプ基板が内部に配置され且つ合成樹脂材によって形成されたサイド装飾体33を主体として構成されている。サイド装飾体33には、横方向に長いスリット状の開口孔が上下方向に複数配列されており、この開口孔には、ランプ基板に配置された光源に対応するレンズ34が組み込まれている。音響電飾装置29は、透明カバー体35、スピーカ36、スピーカカバー37、及びリフレクタ体(図示しない)等を備え、これらの構成部材が相互に組み付けられてユニット化されている。
次に、本体枠3の裏面構成について説明すると、図3に示すように、本体枠3の裏面上側には、遊技島に設置される球揚送装置から供給される遊技球を貯留する球タンク140と、球タンク140と払出装置109とを接続し、球タンクに貯留される遊技球を流下せしめるタンクレール141と、が配置されている。なお、タンクレール141によって球タンク140と接続される払出装置109は、ユニット状に形成され、タンクレール141からの遊技球を受け入れて遊技球の払い出しを指示する信号に基づいて所定個数の遊技球を払い出す。
タンクレール141の下方には、ランプ駆動基板112及び液晶制御基板113等の各種基板が内蔵される基板保護カバー142が設けられている。なお、基板保護カバー142は、タンクレール141から落下した球によってこれら基板類が損傷するのを防止すると共に、各基板への不正行為を防止する役割を担っている。また、基板保護カバー142は、パチンコ機1の背面側に張り出しており、その下方に主制御基板101が配置されている。また、主制御基板101の遊技盤4背面側にはサブ統合基板111及び波形制御基板114が配置されている。このように、主制御基板101の上方がパチンコ機1の背面側に張り出した基板保護カバー142によって覆われているため、タンクレール141から落下した球によって主制御基板101が損傷するのを防止している。これにより、主制御基板101の遊技盤4背面側に配置されたサブ統合基板111及び波形制御基板114もまた、タンクレール141から落下した球により損傷しない。
また、本体枠3の裏面下側一側に発射装置135が取り付けられている。この発射装置135は、発射レール15に送られた球を発射する発射ハンマーと、発射ハンマーに往復回動動作を付与する発射モータ等を集約して設けることにより構成され、操作ハンドル18と関連付けられている。また、発射装置135の右側方には、払出制御基板102が設けられている。払出制御基板102は、主制御基板101からの遊技球の払い出しを指示する信号を受信したことに基づいて払出装置109を駆動制御する。
[2.遊技盤の構成部材]
次に、遊技盤4に区画形成された遊技領域12内に設けられる各種構成部材について説明する。図4は遊技盤4を示す正面図である。
遊技領域12の中央部分には、演出装置40が配設されている。演出装置40は、複数個の発光体(例えば、4個のLED)の点灯によって特別図柄を変動表示する特別図柄表示器41と、左・中・右の3つの図柄で構成される複数種類の装飾図柄を変動表示するとともに種々の演出表示を表示領域42で行う液晶表示器116(図5に符号のみ記載)と、複数個の発光体(例えば、4個のLED)の点灯によって所定条件が成立(始動入賞口45及び電動始動入賞口46に遊技球が入賞)したが、未だ特別図柄の変動が開始されていない記憶数(始動記憶数)を表示する特図記憶ランプ54と、特別図柄表示器41、液晶表示器116及び特図記憶ランプ54を遊技盤4の表面(遊技領域12)に取り付けるための前面装飾板43と、を備えている。また、演出装置40の左部分、上部分及び右部分には、演出ランプ44a〜44dがそれぞれ取り付けられている。これらの演出ランプ44a〜44dは、表示領域42による演出表示に合わせた点灯表示を行うようになっている。そして演出装置40の下部分(表示領域42の下部分)には、遊技状態に応じて輝度が調節される(階調制御が行われる)階調ランプ49a,49bが取り付けられている。
演出装置40の下方には、始動入賞口45と始動入賞口45の下方に一対の開閉翼47を有する電動始動入賞口46とが配設されている。電動始動入賞口46は、普通図柄表示器50の表示結果が「当り」となったときに、開閉翼47が所定時間(例えば、通常状態時0.5秒(以下、sと表記)、又は確率変動状態時3s)開放されるように制御される。なお、始動入賞口45には上方からの遊技球が入賞でき、電動始動入賞口46には上方が始動入賞口45により封鎖され、開閉翼47が閉塞状態にある場合には遊技球が入賞できない状態となっている。このため、開閉翼47が開放状態となったとき遊技球が入賞できる状態となる。
また、始動入賞口45及び電動始動入賞口46に入賞した遊技球は、始動口センサ55(図5に符号のみ記載)によって検出され、この検出(所定条件が成立)に基づいて特別図柄表示器41で特別図柄の変動表示(表示領域42で装飾図柄の変動表示)が許可される。なお、始動入賞口45及び電動始動入賞口46に遊技球が入賞し、始動口センサ55によって遊技球が検出されたときに特別図柄表示器41における特別図柄の表示結果を当り(特定の表示態様)とするか否か判定する大当り判定乱数が抽出される。また、特別図柄の変動中に遊技球が始動入賞口45又は電動始動入賞口46に入賞し、始動口センサ55により検出されたことに基づいて抽出された大当り判定乱数は、所定個数(例えば、4個)まで記憶可能であり、その記憶数(始動記憶数)は、複数個の発光体(例えば、4個のLED)からなる特図記憶ランプ54の点灯によって表示される。特図記憶ランプ54は、特別図柄表示器41とほぼ同位置に配置されている。
遊技領域12の左側方には、発光体(例えば、LED)の点灯点滅によって普通図柄を変動表示する普通図柄表示器50が配設されている。また、普通図柄表示器50の下方には、遊技状態が確率変動状態か否かに応じて点灯又は消灯(本実施形態では、確率変動状態にて点灯)する確率変動状態ランプ51が取り付けられている。また、普通図柄表示器50の下方には、ゲートセンサ53aを備えた左ゲートと、ゲートセンサ53bを備えた右ゲートと、が設けられている。左ゲート又は右ゲートを遊技球が通過したことに基づいてゲートセンサ53a又はゲートセンサ53bにより遊技球が検出されると普通図柄表示器50で普通図柄の変動表示が開始される。つまりゲートセンサ53aとゲートセンサ53bとによる遊技球の検出に応じて普通図柄表示器50における普通図柄の変動表示が許可される。なお、ゲートセンサ53aとゲートセンサ53bとにより遊技球が検出されたとき、普通図柄表示器50における普通図柄の表示結果を当りとするか否か判定する普通図柄当り判定乱数が抽出される。また、普通図柄の変動中に遊技球が左ゲート又は右ゲートを通過し、ゲートセンサ53a,53bにより検出されたことに基づいて抽出された普通図柄当り判定乱数は、所定個数(例えば、4個)まで記憶可能とされ、その記憶数は、複数個の発光体(例えば、4個のLED)からなる普図記憶ランプ56の点灯によって表示される。普図記憶ランプ56は、遊技領域12の左側方に配置されている。
電動始動入賞口46の下方には、横長長方形状の大入賞口61を開閉する開閉板62を有する大入賞口装置60が配設されている。大入賞口装置60は、大入賞口61(開閉板62)の開閉用駆動源となるソレノイド63、及びカウントセンサ64(共に図5に符号のみ記載)を備えている。大入賞口装置60の下方となる遊技領域12の最下部には、遊技領域12を流下していずれの入賞口や入賞装置にも入賞しなかった遊技球が取り込まれるアウト口48が設けられている。始動入賞口45、電動始動入賞口46と大入賞口装置60との左右側方には、4つの入賞口66a〜66dが設けられている。
なお、表示領域42の前面には、図4に示すように、演出装置40の上部からキャラクタ体152及び遮蔽部材166(以下、「キャラクタ体(ドラキュラ)」という。)が垂れ下がるように出現する。そして、キャラクタ体(ドラキュラ)は、そのまま宙を漂っているかのような演出動作を行う。このとき、この演出に応じて階調ランプ49a,49bの輝度が調節される(階調制御が行われる)。例えば、階調ランプ49a,49bが赤色でほんのり発光(階調点灯)する階調制御が行われる。
キャラクタ体(ドラキュラ)は、後述するステッピングモータ120m、120nにより動作し、キャラクタ体152は、遮蔽部材166に沿ってスライドする動作(矢印a)を行い、遮蔽部材166は表示領域42の前面にキャラクタ体152とともに垂れ下がるように出現する動作(矢印b)を行う。キャラクタ体(ドラキュラ)は、演出動作が終了すると、原位置である演出装置40の内部に戻り、表示領域42の前面からその姿が視認することができなくなる。したがって、キャラクタ体152及び遮蔽部材166は、演出動作を開始すると、表示領域42の前面に突然出現するため、遊技者に「大当り」になる期待感を促すことができる。
[3.主基板と周辺基板]
次に、パチンコ機1の裏面側に設けられる主基板100と周辺基板110とについて説明する。図5は主基板100と周辺基板110とを示すブロック図であり、図6はランプ駆動基板112のブロック図である。
[3−1.主基板]
主基板100は、図5に示すように、主制御基板101及び払出制御基板102により構成されている。
[3−1−1.主制御基板]
主制御基板101は、図5に示すように、CPU101aを中心に構成され、各種処理プログラムや各種コマンドを記憶するROM101bと、一時的にデータを記憶するRAM101cと、を備えている。主制御基板101には、ゲートセンサ53a,53b、始動口センサ55及びカウントセンサ64からの検出信号がそれぞれ入力されている。一方、主制御基板101からは、これらの検出信号に基づいてソレノイド63、特別図柄表示器41、普通図柄表示器50、特図記憶ランプ54及び普図記憶ランプ56への駆動信号がそれぞれ出力されている。また、主制御基板101と払出制御基板102との基板間では、各種コマンドが互いにシリアル出力され、主制御基板101とサブ統合基板111との基板間では、主制御基板101からサブ統合基板111へ各種コマンドがパラレル出力されている。
[3−1−2.払出制御基板]
払出制御基板102は、図5に示すように、CPU102a、ROM102b及びRAM102cを備えている。払出制御基板102は、主制御基板101からシリアル出力された各種コマンドに基づいて払出装置103を制御する。例えば、払出制御基板102は、主制御基板101からシリアル出力された払出装置103(払出モータ)を駆動するコマンドを受信すると、このコマンドに基づいて払出装置103(排出モータ)へ駆動信号を出力する。これにより、払出装置103は賞球又は貸球を払い出す。
[3−2.周辺基板]
周辺基板110は、図5に示すように、サブ統合基板111、ランプ駆動基板112、液晶制御基板113及び波形制御基板114により構成されている。
[3−2−1.サブ統合基板]
サブ統合基板111は、上述した主制御基板101からコマンドを受信すると、この受信したコマンドに情報をさらに付加して、演出に関するコマンドを作成する。そして、この作成したコマンドを、上述した液晶制御基板113及び波形制御基板114等にそれぞれ出力する。このため、主制御基板101から出力されるコマンドは最小限の情報(例えば、大当り、はずれ、時短中等)で済む。また、サブ統合基板111は、主制御基板101からコマンドを受信すると、この受信したコマンドを基にして、バリエーション豊かな演出を行うコマンドをさらに作成する。つまり、主制御基板101がバリエーション豊かな演出を行うコマンドを直接作成する必要がなくなり、その処理負荷が軽減される。一方、サブ統合基板111は、作成したコマンドを、液晶制御基板113及び波形制御基板114等にそれぞれ出力することにより、液晶制御基板113及び波形制御基板114等の周辺基板110の統合制御を行う。このように、サブ統合基板111は、主制御基板101の処理を軽減させ、かつ、液晶制御基板113及び波形制御基板114等の周辺基板110を統合制御するため、主制御基板101と別体に設けられている。
サブ統合基板111は、図5に示すように、CPU111a、ROM111b及びRAM111cを備えている。このCPU111aは、16ビットのマイクロプロセッサであり、その制御クロックとして16メガヘルツ(MHz)で駆動されている。このマイクロプロセッサは、図6に示すように、種々の演算処理を行う演算処理部111acと、外部へ各種信号を出力する出力ポート111aopと、外部へデータをシリアル出力するシリアル送信部111at等が回路接続されている。また、主制御基板101からの各種コマンド及び液晶制御基板113からの各種信号が入力される図示しない入力ポートが回路接続されている。
なお、マイクロプロセッサの入出力端子は、パラレル出力ポート又はパラレル入力ポート(パラレルI/O)として機能するほか、シリアル入出力(シリアルI/O)として機能するものもある。この入出力端子の機能は、マイクロプロセッサに内蔵する各種レジスタに値をセットすることにより、パラレルI/O又はシリアルI/Oに切り替えることができる。例えばパラレル出力ポートとして機能する出力端子を、内蔵する送受信モードレジスタに値をセットすることにより、シリアルデータを出力するシリアル出力端子として機能させたり、転送クロックを出力する転送クロック出力端子として機能させたりすることができ、その出力端子の機能を切り替えることができる。
[3−2―1(a).演算処理部]
演算処理部111acは、図6に示すように、種々の演算処理の他に、出力ポート111aopに出力するデータ(後述するラッチ信号LAT及び切替信号MODE)を作成してセットし、シリアル送信部111atにシリアル出力するデータ(後述する駆動データDAT)を作成してセットする。なお、演算処理部111acは、出力ポート111aop及びシリアル送信部111atの種々の状態を表す信号をセットしたり又は読み込む。
[3−2−1(b).シリアル送信部]
シリアル送信部111atは、図6に示すように、演算処理部111acから受け取ったデータを駆動データDATとして、転送クロックCLKと同期して、ランプ駆動基板112にシリアル出力する。この駆動データDATは、階調データ及びON/OFFデータにより構成されており、その詳細な説明は後述する。なお、本実施形態では、駆動データDATは2ミリ秒(ms)の定時間タイマ割込処理時間ごとに更新されている。この定時間タイマ割込処理時間内に駆動データは、転送クロックCLKと同期して、シリアル送信部111atからランプ駆動基板112にシリアル出力される。転送クロックCLKの速さとしては250キロヘルツ(kHz)に設定されており、1周期が4マイクロ秒(μs)、パルス幅が2μsとなり、駆動データDATのデータ幅がパルス幅と同じ2μsとなる。
[3−2―1(c).出力ポート]
出力ポート111aopは、図6に示すように、後述するランプ駆動基板112に搭載されたシフトレジスタ112h,112i及び階調制御IC112gにラッチ信号LATを出力する。また、出力ポート111aopは、階調制御IC112gが階調データ又はON/OFFデータのいずれかを取り込むよう階調制御IC112gに内蔵する各種シフトレジスタと、シリアル送信部111atと、の回路接続を行う切替信号MODEを出力する。
[3−2−2.ランプ駆動基板]
ランプ駆動基板112は、図6に示すように、サブ統合基板111からシリアル出力された駆動データDATのうち、ON/OFFデータを取り込むシフトレジスタ112h,112iと、階調データ及びON/OFFデータを取り込む階調制御IC112gと、を備えている。シフトレジスタ112h,112i及び階調制御IC112gは、デイジーチェーン接続、つまり数珠繋ぎに接続されており、シフトレジスタ112h,112iはサブ統合基板111からシリアル出力されたON/OFFデータを取り込む一方、階調制御IC112gはシフトレジスタ112h,112iを介して階調データ及びON/OFFデータを取り込む。
[3−2−2(a).シフトレジスタ]
シフトレジスタ112h,112iは、図6に示すように、それぞれ出力チャンネルを8本ずつ備え、計16本(CH0’〜CH15’)の出力チャンネルを備える。これらの出力チャンネルCH0’〜CH15’は、演出ランプ44a〜44dと接続されている。シフトレジスタ112h,112iは、サブ統合基板111からシリアル出力された駆動データDATのうちON/OFFデータを取り込み、サブ統合基板111から出力されたラッチ信号LATが入力されると、このラッチ信号LATを契機として、取り込んだON/OFFデータであるシリアルデータをパラレルデータに変換し、パラレル信号を駆動信号(点灯信号)として演出ランプ44a〜44dにそれぞれ出力する。演出ランプ44a〜44dは、この駆動信号に応じて点灯又は消灯する。
[3−2−2(b).階調制御IC]
階調制御IC112gは、図6に示すように、出力チャンネルが計16本(CH0〜CH15)を備え、出力チャンネルCH0〜CH7が階調ランプ49a,49bと接続され、出力チャンネルCH8〜CH15がモータ駆動装置120と接続されている。階調制御IC112gは、サブ統合基板111から出力される切替信号MODE及びラッチ信号LATに基づいて、サブ統合基板111からシリアル出力された駆動データDATのうち階調データ及びON/OFFデータをそれぞれ取り込む。具体的には、階調制御IC112gは、切替信号MODEが入力されると、内蔵する112ビット入力シフトレジスタ(図示しない)で階調データを取り込むよう回路接続を行う。そして、ラッチ信号LATが入力されると、このラッチ信号LATを契機として、112ビット入力シフトレジスタに取り込んだ階調データを、出力チャンネルCH0〜CH15にそれぞれ対応する内蔵する7ビットのドット補正レジスタ(図示しない)に振り分けて格納する。一方、切替信号MODEが入力されなくなると、内蔵するON/OFF入力シフトレジスタ(図示しない)にON/OFFデータを取り込むよう回路接続を行う。そして、再びラッチ信号LATが入力されると、このラッチ信号LATを契機として、取り込んだ階調データON/OFFデータに基づいて、出力チャンネルCH0〜CH7では、最大出力電流を0〜127の128段階で出力電流(階調信号)を階調ランプ49a,49bに出力し、階調ランプ49a,49bが出力電流に応じた輝度で発光(階調点灯)する。出力チャンネルCH8〜CH15では、モータ駆動装置120に後述する定格入力電流を出力する。なお、最大出力電流は、図6に示すように、階調制御IC112gに外付けされた1つの外付け抵抗RIREFにより設定され、本実施形態では、最大出力電流が15ミリアンペア(mA)となるように外付け抵抗RIREFが設定されている。
[3−2−2(c).シフトレジスタと階調制御ICとの配置関係]
ランプ駆動基板112にシフトレジスタ及び階調制御IC(TLC5922)を搭載するとき、特にデイジーチェーン接続するときには、(1)初段にシフトレジスタ、最終段に階調制御ICをそれぞれ配置する、(2)初段に階調制御IC、最終段にシフトレジスタをそれぞれ配置する等がある。後述する検査システム200(検査工程)では、検査用ジグとしてのパチンコ機1に備えたランプ駆動基板112が利用される。そして、上述したサブ統合基板111のCPU111aに内蔵されるシリアル送信部111atの機能を検査するため、ランプ駆動基板112に検査データをシリアル出力する。
しかしながら、上述したように、階調制御IC(TLC5922)は、16チャンネル×7ビット分の階調データ(112ビット)に加えて、チャンネルごとのON/OFFデータ(16ビット)、計128ビットのシリアルデータを取り込む必要がある。このとき、サブ統合基板111は、階調制御ICが階調データを取り込むか、又はON/OFFデータを取り込むか、切り替え制御を行う必要があり、階調制御ICに駆動データをシリアル出力するにも簡単ではない。また、データ長も128ビットと大きいため、検査工程では、その検査時間が長くなる。
そこで、ランプ駆動基板112には、上述した(1)の構成、つまり初段にシフトレジスタ、最終段に階調制御ICをそれぞれ配置する構成にする(本実施形態では、図6に示したように、初段にはシフトレジスタ112h、最終段には階調制御IC112gがそれぞれ配置されており、初段から最終段に亘って、デイジーチェーン接続されている)。シフトレジスタで取り込まれる駆動データはON/OFFデータのみにより構成されるため、シフトレジスタは、サブ統合基板からシリアル出力された駆動データそのものを駆動信号として出力することができる。一方、階調制御ICで取り込まれる駆動データは階調データ及びON/OFFデータにより構成されるため、階調制御ICは、サブ統合基板からシリアル出力された駆動データそのものを駆動信号として出力することができない(階調制御ICでは、上述したように、計128ビットの駆動データに対して16チャンネルの出力となる)。
初段にシフトレジスタ、最終段に階調制御ICをそれぞれ配置する構成にすれば、例えば検査工程では、初段のシフトレジスタにのみ、サブ統合基板(マイクロプロセッサに内蔵されたシリアルポート)から検査データ(ON/OFFデータ)をシリアル出力することにより、初段のシフトレジスタから出力される駆動信号に基づいて、マイクロプロセッサのシリアル機能の検査を行うことができる。ここで、シフトレジスタとしては、74HC595が挙げられる。この74HC595は、8ビット(1バイト)のシフトレジスタであるため、検査データが1バイトで済み、検査工程での検査時間も階調制御IC(TLC5922)の約16分の1程度となり、短くなる。
[3−2−3.液晶制御基板]
液晶制御基板113は、図5に示すように、CPU113a、ROM113b、RAM113c及び図示しないVDP(Video Display Processorの略)を備えている。液晶制御基板113は、サブ統合基板111から出力された各種コマンドに基づいて液晶表示器116の表示制御を行う。
[3−2−4.波形制御基板]
波形制御基板114は、図5に示すように、音声、演奏データを記憶するROM114b、RAM114c及び図示しない音源ICを備えている。波形制御基板114は、サブ統合基板111から出力された各種コマンドに基づいて音波装置115の制御を行う。例えば表示領域42に表示される各種演出に合わせて音波装置115から効果音を出力する制御を行う。
[4.駆動データ]
次に、演出ランプ44a〜44d、階調ランプ49a,49b及びステッピングモータ120m,120nをそれぞれ駆動する駆動データについて説明する。図7は駆動データの構成の一例を示すテーブルである。
駆動データは、図7に示すように、階調データ及びON/OFFデータにより構成されている。
[4−1.階調データ]
階調制御IC112gは、上述したように、1つの外付け抵抗RIREFにより出力チャンネルCH0〜CH15の最大出力電流が決まり、この最大出力電流に対して7ビット、つまり最大出力電流を0(ゼロ)〜127の128段階に設定して出力チャンネルごとに出力電流をそれぞれ出力する(本実施形態では、最大出力電流が15ミリアンペア(mA)となるよう外付け抵抗RIREFが設定されている)。これらの出力電流は階調データにより設定され、すべての出力チャンネルの階調データを足し合わすと、112ビット(=7ビット×出力チャンネルCH0〜CH15)となる。また、階調制御IC112gは、図6に示したように、出力チャンネルCH0〜CH7により階調ランプ49a,49bの階調制御を行い、出力チャンネルCH8〜CH15によりステッピングモータ120m,120nの駆動制御を行う。このため、階調データは、出力チャンネルCH0〜CH7において階調ランプ49a、49bの出力電流を設定する階調ランプ用階調データと、出力チャンネルCH8〜CH15においてモータ駆動装置120に備えたドライブ基板120dの定格入力電流に設定する定格設定データと、により構成されている。なお、階調ランプ用階調データ及び定格設定データの詳細な説明は後述する。
[4−1−1.階調ランプ用階調データ]
階調ランプ用階調データは、図7(a)に示すように、出力チャンネルごとに7ビット幅で階調ランプ49a,49bへの出力電流が設定され、階調データ(C0〜C111)のうち、ビットC0〜C6が出力チャンネルCH0、ビットC7〜C13が出力チャンネルCH1、・・・、そしてビットC49〜C55が出力チャンネルCH7にそれぞれ割り振られている。出力チャンネルCH0〜CH7の階調ランプ用階調データを足し合わすと、56ビット(=7ビット×出力チャンネルCH0〜CH7)となる。ここで、例えば出力チャンネルCH0を0(ゼロ)ミリアンペア(mA)(0(ゼロ)段階)に設定する場合では、ビットC0〜C6に値0をセットする。この設定により階調ランプは消灯した状態となる。また、例えば出力チャンネルCH7を15mA(127段階、つまり最大出力電流)に設定する場合では、ビットC49〜C55に値1をセットする。この設定により階調ランプは輝度が最も高い状態となる。
[4−1−2.定格設定データ]
定格設定データは、図7(a)に示すように、上述した階調ランプ用階調データと同様に、7ビット幅でモータ駆動装置120に備えたドライブ基板120dへの定格入力電流が設定され、階調データ(C0〜C111)のうち、ビットC56〜C62が出力チャンネルCH8、ビットC63〜C69が出力チャンネルCH9、・・・、そしてビットC105〜C111が出力チャンネルCH15にそれぞれ割り振られている。出力チャンネルCH8〜CH15の定格設定データを足し合わすと、56ビット(=7ビット×出力チャンネルCH8〜CH15)となる。ここで、ドライブ基板120dへの出力電流は、上述した階調ランプ49a,49bへの出力電流と異なり、ステッピングモータ120m,120nの各相コイルに励磁電流を出力する駆動信号がドライブ基板120dに入力されればよく、最大出力電流を0〜127の128段階に設定して出力電流を出力する必要がない。つまり定格設定データは、ドライブ基板120dの定格入力電流となる値が階調データとして設定されている。したがって、出力チャンネルCH8〜CH15は、ドライブ基板120dの定格入力電流が出力電流としてそれぞれ出力されている。
[4−2.ON/OFFデータ]
次に、シフトレジスタ112h,112i及び階調制御IC112gが取り込むON/OFFデータについて説明する。ON/OFFデータは、図7(b)に示すように、階調制御IC用ON/OFFデータ及びシフトレジスタ用ON/OFFデータにより構成されている。
[4−2−1.階調制御IC用ON/OFFデータ]
階調制御IC用ON/OFFデータは、図7(b)に示すように、出力チャンネルCH0〜CH15にそれぞれ設定された出力電流を出力するか否か(ON/OFF)が設定され、階調制御IC用ON/OFFデータの大きさは、階調制御IC112gの出力チャンネルの数と等しく、16ビット(2バイト)となる。階調制御IC用ON/OFFデータは、ON/OFFデータ(S0〜S31)のビットS16〜S31に割り振られており、ビットS16が出力チャンネルCH0、ビットS17が出力チャンネルCH2、・・・、そしてビットS31が出力チャンネルCH15にそれぞれ対応しており、これらのビットに値1がセットされると、そのビットに対応する出力チャンネルから出力電流が出力される。
上述したように、出力チャンネルCH0〜CH7は階調ランプ49a,49bと接続されており、これらの出力チャンネルCH0〜CH7に対応するビットS16〜S23に値1がセットされると、値1がセットされたビットに対応する出力チャンネルから階調ランプ用階調データにより設定された出力電流が出力され、この出力電流に応じた明るさ(輝度)で階調ランプ49a,49bが発光する。出力チャンネルCH8〜CH15はモータ駆動装置120と接続されており、これらの出力チャンネルCH8〜CH15に対応するビットS24〜S31に値1がセットされると、値1がセットされたビットに対応する出力チャンネルからモータ駆動装置120に備えたドライブ基板120dの定格入力電流となる出力電流が出力され、この出力電流を駆動信号(励磁信号)として、ドライブ基板120dがステッピングモータ120m,120nを駆動(励磁駆動)する。なお、出力チャンネルCH8〜CH15から出力される出力電流は、ステッピングモータ120m,120nの各相コイルに励磁電流を出力する駆動信号となるため、出力チャンネルCH8〜CH15の階調制御IC用ON/OFFデータは、図7(b)に示すように、ステッピングモータ120m,120nの各相コイルに励磁電流を出力するための励磁データとなる。
[4−2−2.シフトレジスタ用ON/OFFデータ]
シフトレジスタ用ON/OFFデータは、図7(b)に示すように、出力チャンネルCH0’〜CH15’にそれぞれ出力電流を出力するか否か(ON/OFF)が設定され、シフトレジスタ用ON/OFFデータの大きさは、シフトレジスタ112h,112iの出力チャンネルの数と等しく、16ビット(2バイト)となる。シフトレジスタ用ON/OFFデータは、ON/OFFデータ(S0〜S31)のビットS0〜S15に割り振られており、ビットS0が出力チャンネルCH0’、ビットS1が出力チャンネルCH1’、・・・、そしてビットS15が出力チャンネルCH15’にそれぞれ対応しており、16ビット(2バイト)となる。これらのビットに値1がセットされると、そのビットに対応する出力チャンネルから出力電流が出力される。
上述したように、シフトレジスタ112h,112i(出力チャンネルCH0’〜CH15’)は演出ランプ44a〜44dと接続されており、これらの出力チャンネルCH0’〜CH15’に対応するビットS0〜S15に値1がセットされると、値1がセットされたビットに対応する出力チャンネルから出力電流が出力され、演出ランプ44a〜44dが点灯する。
[5.駆動データ送信処理]
次に、上述した駆動データを送信する駆動データ送信処理について説明する。図8は駆動データ送信処理の一例を示すフローチャートであり、図9は駆動データのシリアル出力時における各種信号の様子を示すタイミングチャートである。なお、駆動データ送信処理は、上述したサブ統合基板111における2msの割込時間ごとに行われる。
駆動データ送信処理が開始されると、サブ統合基板111のマイクロプロセッサとしてのCPU111aは、図8に示すように、駆動データ作成処理を行う(ステップS10)。この駆動データ作成処理は、図7に示した階調データ及びON/OFFデータから駆動データを作成する処理を行う。ステップS10に続いて、切替信号MODEを出力する(ステップS20)。この切替信号MODEは、図6に示したCPU111aに内蔵された出力ポート111aopからランプ駆動基板112に出力される。この切替信号MODEが入力されるランプ駆動基板112に搭載された階調制御IC112gは、内蔵する112ビット入力シフトレジスタで階調データを取り込むよう回路接続を行う。この回路接続では、シリアル送信部111atと112ビット入力シフトレジスタとが回路接続された状態となり、112ビット入力シフトレジスタで階調データを取り込むことができる。
ステップS20に続いて、階調データ送信処理を行う(ステップS30)。この階調データ送信処理は、ステップS10で作成された駆動データのうち、階調データを図6に示したCPU11aに内蔵されたシリアル送信部111atから、転送クロックCLKと同期して、ランプ駆動基板112に1ビットずつ出力(シリアル出力)する。
このとき、階調データに続けて、ダミーデータがシリアル送信部111atからシリアル出力される。階調データは、図7(a)に示したように、ビットC0〜C111の112ビット(7ビット×出力チャンネルCH0〜CH15)のデータ幅がある。この階調データは、上述したように、シフトレジスタ112h,112iを介して、階調制御IC112gで1ビットずつ取り込まれる。シリアル送信部が階調データをシリアル出力し終えたときには、階調データのビットC16〜C111の98ビットが、シフトレジスタ112h,112iを介して、階調制御IC112gに内蔵する112ビット入力シフトレジスタに取り込まれた状態となり、一方階調データのビットC0〜C15の16ビット(2バイト)が、シフトレジスタ112h,112iに取り込まれた状態となる(シフトレジスタ112hには階調データのビットC0〜C6が取り込まれた状態となり、シフトレジスタ112iには階調データのビットC7〜C15が取り込まれた状態となる)。
このため、ダミーデータを階調データに続けてシリアル出力することにより、シフトレジスタ112h,112iに取り込まれた階調データのビットC0〜C15をシフトレジスタ112h,112iから1ビットずつ押し出して、階調制御IC112gに1ビットずつ取り込ませることができる。このダミーデータは、シフトレジスタ112h,112iに取り込まれた階調データと同じ大きさ、つまり16ビット(2バイト)である。なお、本実施形態では、ダミーデータとして、後述するON/OFFデータ送信処理でシリアル出力される同一のシフトレジスタ用ON/OFFデータが設定されている。
ステップS30に続いて、ラッチ信号LATを出力する(ステップS40)。このラッチ信号LATは、出力ポート111aopからランプ駆動基板112に出力される。このラッチ信号LATが入力される階調制御IC112gは、ラッチ信号LATの入力を契機として、112ビット入力シフトレジスタに取り込んだ階調データを、出力チャンネルCH0〜CH15にそれぞれ対応する内蔵する7ビットのドット補正レジスタに振り分けて格納する。具体的には、例えば出力チャンネルCH0に対応するドット補正レジスタには、112ビット入力シフトレジスタに取り込まれた階調データのビットC0〜C6が格納され、出力チャンネルCH1に対応するドット補正レジスタには、112ビット入力シフトレジスタに取り込まれた階調データのビットC7〜C13が格納される。同様にして、出力チャンネルCH2〜CH15に対応するドット補正レジスタには、112ビット入力シフトレジスタに取り込まれた階調データのビットC14〜C111が7ビットずつ振り分けて格納される。
ラッチ信号LATは、図6に示したように、階調制御IC112gとともにシフトレジスタ112h,112iにも入力されている。ステップS40でラッチ信号LATが出力ポート111aopから出力されたときには、シフトレジスタ112h,112iが上述したダミーデータをすでに取り込んだ状態にある。シフトレジスタ112h,112iは、このラッチ信号LATの入力を契機として、シリアルデータをパラレルデータに変換して、パラレル信号を駆動信号として、演出ランプ44a〜44dに出力する。本実施形態では、ダミーデータとしてシフトレジスタ用ON/OFFデータが設定されているため、シフトレジスタ112h,112iは、シリアルデータであるダミーデータをパラレルデータに変換して、シフトレジスタ用ON/OFFデータに応じた駆動信号を出力する。
ステップS40に続いて、切替信号MODEの出力を止める(ステップS50)。この切替信号MODEの入力が止まることにより、階調制御IC112gは、112ビット入力シフトレジスタで階調データを取り込む回路から内蔵するON/OFF入力シフトレジスタで階調制御IC用ON/OFFデータを取り込むよう回路接続を切り替える。この切り替えられた回路接続では、シリアル送信部111atとON/OFF入力シフトレジスタとが回路接続された状態となり、ON/OFF入力シフトレジスタで階調制御IC用ON/OFFデータを取り込むことができる。
ステップS50に続いて、ON/OFFデータ送信処理を行う(ステップS60)。このON/OFFデータ送信処理では、図7(b)に示したON/OFFデータのうち、まず階調制御IC用ON/OFFデータをシリアル送信部111atから、転送クロックCLKと同期して、ランプ駆動基板112にシリアル出力する。この階調制御IC用ON/OFFデータのシリアル出力を終えると、シフトレジスタ112h,112iには階調制御IC用ON/OFFデータが取り込まれた状態となる。
階調制御IC用ON/OFFデータに続けて、図7(b)に示したON/OFFデータのうち、シフトレジスタ用ON/OFFデータをシリアル送信部111atから、転送クロックCLKと同期して、ランプ駆動基板112にシリアル出力する。シフトレジスタ112h,112iは、このシフトレジスタ用ON/OFFデータを1ビットずつ取り込むごとに、すでに取り込んだ階調制御IC用ON/OFFデータを1ビットずつ押し出す。そして、この押し出された階調制御IC用ON/OFFデータは、階調制御IC112gに内蔵するON/OFF入力シフトレジスタに1ビットずつ取り込まれる。このシフトレジスタ用ON/OFFデータのシリアル出力を終えると、シフトレジスタ112h,112iにはシフトレジスタ用ON/OFFデータが取り込まれた状態となり、一方階調制御IC112gに内蔵するON/OFF入力シフトレジスタには階調制御IC用ON/OFFデータが取り込まれた状態となる。
なお、このON/OFFデータ送信処理でシリアル出力されたシフトレジスタ用ON/OFFデータは、上述したステップS30の階調データ送信処理におけるダミーデータとしても、同一のものがシリアル出力されている。つまり、階調データ又は階調制御IC用ON/OFFデータに続いて、同一のシフトレジスタ用ON/OFFデータが必ずシリアル出力されるため、シフトレジスタ112h,112iは、常に更新(上書き)されている。このようなシフトレジスタ用ON/OFFデータのシリアル出力のやり方は、シフトレジスタ112h,112iがノイズによる影響等による誤動作を防止するために行われている。また、ラッチ信号LATを共通の制御線にすることができるため、階調制御IC112gとシフトレジスタ112h,112iとをそれぞれ出力ポート111aopの出力端子と接続する必要がなくなる。
ステップS60に続いて、再び出力ポート111aopからラッチ信号LATをランプ駆動基板112に出力し(ステップS70)、このルーチンを終了する。このラッチ信号が入力されるシフトレジスタ112h,112i及び階調制御IC112gは、入力されたラッチ信号LATを契機として、シフトレジスタ112h,112iが取り込んだシリアルデータであるシフトレジスタ用ON/OFFデータをパラレルデータに変換して、このパラレル信号を駆動信号として、演出ランプ44a〜44dに出力し、演出ランプ44a〜44dは駆動信号に応じて点灯又は消灯する。
一方、階調制御IC112gが取り込んだ階調データ(階調ランプ用階調データ及び定格設定データ)及び階調制御IC用ON/OFFデータに基づいて、出力チャンネルごとのドット補正レジスタに格納された内容に応じて、出力チャンネルCH0〜CH7では、最大出力電流を0〜127の128段階で出力電流を階調ランプ49a,49bに出力し、階調ランプ49a,49bは出力電流に応じた明るさ(輝度)で発光する。出力チャンネルCH8〜CH15では、モータ駆動装置120に備えたドライブ基板120dの定格入力電流となる出力電流を出力し、この出力電流を駆動信号として、ドライブ基板120dがステッピングモータ120m,120nを駆動する。
次に、上述した駆動データ送信処理が行われるときの各種信号について図9を用いて説明する。駆動データ送信処理が開始されると、駆動データ作成処理を行う(図8に示した駆動データ送信処理のステップS10)。この駆動データ作成処理では、上述したように、階調データ及びON/OFFデータから、図9(d)に示す駆動データDATを作成する。続いて、図9(a)に示す切替信号MODEを値0から値1に立ち上げ(「アップエッジ」という。)(タイミングt1、同処理のステップS20)、階調データ送信処理を行う(タイミングt2、同処理のステップS30)。この階調データ送信処理では、図9(c)に示す転送クロックCLK(本実施形態では、転送クロックCLKの速さとしては250キロヘルツ(kHz)に設定されており、1周期が4マイクロ秒(μs)、パルス幅Tcが2μsとなる。)と同期して、階調データの最上位ビット(MSB)C111から最下位ビット(LSB)C0までの計112ビットを1ビットずつシリアル送信部111atから出力(シリアル出力)する。つまり図7に示した階調ランプ階調データ(C0〜C55)及び定格設定データ(C56〜C111)がシリアル出力される。この階調データのシリアル出力を終えると、続けて上述したダミーデータの最上位ビット(MSB)D15から最下位ビット(LSB)D0までの計16ビット(2バイト)を、転送クロックCLKと同期して、シリアル送信部111atからシリアル出力する。なお、このダミーデータ(D0〜D15)がシリアル出力された結果、上述したように、シフトレジスタ112h,112iにはダミーデータ(D0〜D15)が取り込まれた状態となり、階調制御IC112gに内蔵する112ビット入力シフトレジスタにはすべての階調データ(C0〜C111)が取り込まれた状態となる。
階調データ及びダミーデータのシリアル出力を終えると、図9(b)に示すラッチ信号LATをアップエッジし(タイミングt3、同処理のステップS40)、所定時間Tw(本実施形態では、3マイクロ秒(μs)に設定されている。)経過後、値1から値0に立ち下げる(「ダウンエッジ」という)。タイミングt3でラッチ信号LATがアップエッジすることにより、上述したように、112ビット入力シフトレジスタに取り込まれた階調データは、出力チャンネルCH0〜CH15にそれぞれ対応する内蔵する7ビットのドット補正レジスタに振り分けて格納する。
続いて、図9(a)に示す切替信号MODEをダウンエッジし(タイミングt4、同処理のステップS50)、ON/OFFデータ送信処理を行う(タイミングt5、同処理のステップS60)。このON/OFFデータ送信処理では、図9(c)に示す転送クロックCLKと同期して、ON/OFFデータの最上位ビット(MSB)S31から最下位ビット(LSB)S0までの計32ビット(4バイト)をシリアル送信部111atからシリアル出力する。
具体的には、図7(b)に示したON/OFFデータ(S0〜S31)は、タイミングt5で階調制御IC用ON/OFFデータ(S16〜S31)をシリアル出力する。この階調制御IC用ON/OFFデータ(S16〜S31)のシリアル出力を終えると、続けてシフトレジスタ用ON/OFFデータ(S0〜S15)のシリアル出力を行う(タイミングt6)。このシフトレジスタ用ON/OFFデータ(S0〜S15)のシリアル出力を終えると、上述したように、シフトレジスタ112h,112iにはシフトレジスタ用ON/OFFデータ(S0〜S15)が取り込まれた状態となり、階調制御IC112gに内蔵するON/OFFデータ入力シフトレジスタには階調制御IC用ON/OFFデータ(S16〜S31)が取り込まれた状態となる。
ON/OFFデータのシリアル出力を終えると、続けて図9(b)に示すラッチ信号LATをアップエッジし(タイミングt7、同処理のステップS70)、所定時間Tw経過後ダウンエッジする。タイミングt7でラッチ信号LATがアップエッジすることにより、上述したように、シフトレジスタ112h,112iは、取り込んだシリアルデータに応じて、駆動信号を演出ランプ44a〜44dに出力し、演出ランプ44a〜44dは駆動信号に応じて点灯又は消灯する。一方、階調制御IC112gは、取り込んだ階調データ(階調ランプ用階調データ及び定格設定データ)及び階調制御IC用ON/OFFデータに基づいて、出力チャンネルごとのドット補正レジスタに格納された内容に応じて、出力チャンネルCH0〜CH7では、最大出力電流を0〜127の128段階で出力電流を階調ランプ49a,49bに出力し、階調ランプ49a,49bは出力電流に応じた明るさ(輝度)で発光する。出力チャンネルCH8〜CH15では、モータ駆動装置120に備えたドライブ基板120dの定格入力電流となる出力電流を出力し、この出力電流を駆動信号として、ドライブ基板120dがステッピングモータ120m,120nを駆動する。
[6.検査システム]
上述したように、サブ統合基板111は、演出ランプ44a〜44dを点灯制御するとき及び階調ランプ49a,49bを階調制御するときには、サブ統合基板111からランプ駆動基板112に駆動データDATをシリアル出力する。そして、この駆動データDATは、ランプ駆動基板112に搭載されたシフトレジスタ112h,112i及び階調制御IC(TLC5922)112gに取り込まれ、シフトレジスタ112h,112iは演出ランプ44a〜44dに駆動信号(点灯信号)を出力し、一方、階調制御IC112gは階調ランプ49a,49bに駆動信号(階調信号)を出力する。
このように、複数のLED(演出ランプ44a〜44d及び階調ランプ49a,49b)を点灯制御、階調制御を行うときには、サブ統合基板111に搭載されたマイクロプロセッサとしてのCPU111aにおけるシリアル機能(シリアルポート)が正常に動作することが要求される。
しかしながら、このシリアル機能に不具合が生じると、上述したように、ランプ駆動基板112に搭載されたシフトレジスタ112h,112i、階調制御IC(TLC5922)112gに駆動データをシリアル出力することができず、LEDに駆動信号を出力することができなくなる。サブ統合基板111の生産ラインには、このサブ統合基板111の検査を行う検査工程がある。この検査工程では、マイクロプロセッサのシリアル機能の検査も行われている。
サブ統合基板111を検査するときには、各種の信号を検査するための検査用ジグも併せて製作する必要がある。このため、商品ライフサイクルの短期化にともない、商品の開発と併せて、検査用ジグも次から次へと製作することになる。また、本実施形態のパチンコ機1(遊技機)が商品化されるまでには、試作も数多く行われるため、サブ統合基板111の設計変更にともない、試作検査用の検査用ジグも設計変更しなければならならい(この試作検査用の検査用ジグは、後に検査工程で用いられる)。
そこで、サブ統合基板111に搭載されたマイクロプロセッサのシリアル機能の検査を行うとき、パチンコ機1(遊技機)を検査用ジグとして、このパチンコ機1(遊技機)に取り付けられたランプ駆動基板112の機能を利用する。ここで、「ランプ駆動基板112の機能」とは、シフトレジスタ112h,112i及び階調制御IC(TLC5922)112gが取り込んだシリアルデータを、入力されたラッチ信号を契機として、パラレルデータに変換してパラレル信号(駆動信号)を出力することである。
サブ統合基板111及びランプ駆動基板112は、どちらもパチンコ機1(遊技機)に取り付けられる基板であるため、このランプ駆動基板112を検査用ジグとして用いることにより、サブ統合基板111とランプ駆動基板112との基板間における制御信号等を接続するハーネスも検査工程に利用することができる。
また、商品ライフサイクルの短期化にともない、生産ラインで流れる商品が1日の中で替わることがある。例えば、午前中にA商品が生産ラインに流れ、その日の午後からB商品が生産ラインに流れる場合である。このとき、商品ごとに用いられるジグ等を替えるときには、段取りが悪いと生産ラインはストップし、生産ラインの稼働率が低下し、その日の生産目標に達成できないおそれがある。
次に、サブ統合基板111の生産ラインにおいて、サブ統合基板111の検査工程、特にサブ統合基板111に搭載されているマイクロプロセッサとしてのCPU111aのシリアル機能の検査について図面に基づいて説明する。図10は検査工程におけるシリアル機能の検査を行う検査システム200の概略構成を表す説明図である。
本実施形態の検査システム200は、各種検査要求信号の送信及びモニター220に各種検査結果の表示を行う検査統合パーソナルコンピュータ210(以下、検査統合PC210という。)と、検査統合PC210からの各種検査要求信号に応じた検査を行うインターフェイス装置230と、検査対象となる基板を取り付けるプローブ台250と、ランプ駆動基板112を備えた検査用ジグとしてのパチンコ機1と、により構成され、検査統合PC210は、インターフェイス装置側ケーブル212によりインターフェイス装置230と接続され、インターフェイス装置230は、プローブ台側ケーブル236によりプローブ台250と接続されている。また、このインターフェイス装置230には、ランプ駆動基板112に信号を伝えるジグ入力側ケーブル238と、ランプ駆動基板112からの信号を伝えるジグ出力側ケーブル240と、がそれぞれ接続されている。なお、ジグ入力側ケーブル238は、本実施形態のパチンコ機1に取り付けられるサブ統合基板111とランプ駆動基板112との基板間を接続するハーネスが利用されている。また、パチンコ機1は、図示しない交流電源(24ボルト(V))と接続され、パチンコ機1の電源基板により、共通電圧(例えば、12V)を生成しジグ入力側ケーブル238を介して、インターフェイス装置230及びプローブ台250に供給している。
[6−1.検査統合PC]
検査統合PC210は、キーボード及びマウス等の図示しない入力装置を備え、この入力装置に作業者による各種検査試験の開始要求が入力されると、その選択した検査試験の要求信号をインターフェイス装置230に出力する。そして、検査統合PC210は、インターフェイス装置230からの検査結果をモニター220の表示画面に表示する。このモニター220の表示画面には、検査結果が良ければ画面上側にOK画像222が表示され、検査結果が良くなければ画面下側にNG画像224が表示される。
[6−2.インターフェイス装置]
インターフェイス装置230は、中央処理装置としてのCPU230a、各種制御プログラム及び各種データを記憶するROM230b、及び演算結果等を一時的に記憶するRAM230cを備えており、検査統合PC210からの検査試験の要求信号に応じた検査開始信号をプローブ台250に出力する。また、プローブ台250又はランプ駆動基板112から読み込んだ各種検査データに基づいて検査を行い、この検査結果を検査統合PC210に出力する。なお、インターフェイス装置230は、上述したように、パチンコ機1から共通電圧が供給され、この供給電圧を降圧して制御電圧(例えば、5V)を生成し、CPU230a等に供給している。
[6−3.プローブ台]
プローブ台250は、検査対象であるサブ統合基板111を固定するハンドル252と、サブ統合基板111とインターフェイス装置230との各種信号及び各種検査データを伝えるプローブと、により構成されている。このプローブは、図示しないが、サブ統合基板111の予め定めた部位に接触させるようサブ統合基板111の仕様に応じて複数設けられている。ここで、サブ統合基板111は、インターフェイス装置230から出力された各種検査プログラムの開始信号がプローブを介して伝えられると、この開始信号に応じた検査プログラムをサブ統合基板111に搭載されたROM111bから読み出して、開始する。そして、この検査プログラムに従って、プローブを介して、各種検査データ及び各種信号をインターフェイス装置230に出力する。なお、プローブ台250は、上述したように、パチンコ機1から共通電圧が供給され、プローブを介して、サブ統合基板111に供給している。サブ統合基板111は、この共通電圧を降圧して制御電圧(例えば、5V)を生成し、マイクロプロセッサとしてのCPU111a等に供給している。
[6−4.ジグ用ランプ駆動基板]
ランプ駆動基板112はパチンコ機1に取り付けられた状態で、本実施形態では、その機能の一部が利用されている。このランプ駆動基板112には、上述したように、入力されたシリアルデータをパラレル信号として出力するシフトレジスタ112h,112iと、入力されたシリアルデータに基づいて、出力するパラレル信号の最大出力電流を設定する階調制御IC(TLC5922)112gと、を備えている。このシフトレジスタ112hには、プローブ台250に取り付けられたサブ統合基板111から転送クロック信号CLKと同期したシリアルI/Oチェック用検査データDATと、ラッチ信号LATと、がインターフェイス装置230を介して、それぞれ入力されている。そして、取り込んだシリアルI/Oチェック用検査データを、入力されたラッチ信号LATを契機として、パラレルデータに変換し、インターフェイス装置230に出力する。
このように、検査システム200(検査工程)では、パチンコ機1(遊技機)を検査用ジグとして利用するため、機種の異なる遊技機でも、その機種に取り付けられるサブ統合基板111及びランプ駆動基板112を利用することにより、機種ごとに検査用ジグをそれぞれ製作する必要がなくなる。
また、上述したように、検査システム200(検査工程)では、検査基準機となるパチンコ機1(遊技機)を検査用ジグとして、生産ラインに流れるサブ統合基板111を、検査基準機に取り付けられたランプ駆動基板112の機能を利用する。このため、生産される商品(遊技機)が替わっても、検査基準機を交換するだけで済み、つまり特別なセッティングをする必要がなく、サブ統合基板111に搭載されたマイクロプロセッサのシリアル機能を検査することができる。これにより、段取りが楽になり、生産ラインに流れる商品が替わっても、すみやかに対応することができる。また、段取りで問題が生じた工程があれば、その工程に人及び時間を集中させることができ、生産ラインを速やかに運転することができる。したがって、生産目標の達成につながる。
[7.パラレルI/O及びシリアルI/Oのチェック]
次に、本実施形態の検査システム200の動作について、作業者がサブ統合基板111のパラレルI/O及びシリアルI/Oのチェックを行う場合について説明する。図11はサブ統合基板111の検査を表す説明図である。
[7―1.パラレルI/Oのチェック]
検査統合PC210は、図11に示すように、検査対象のサブ統合基板111がプローブ台250に取り付けた状態において、作業者のキーボード又はマウス操作に応じてパラレルI/Oチェックの要求信号をインターフェイス装置230へ出力する(ステップS100)。このパラレルI/Oチェックは、サブ統合基板111の回路に断線又は短絡が生じているか否かの検査を行うものである。この要求信号が入力されたインターフェイス装置230のCPU230aは、パラレルI/Oチェックプログラムの開始信号をプローブ台250に出力する(ステップS110)。すると、プローブ台250は、上述したプローブを介して、サブ統合基板111のCPU111aにパラレルI/Oチェックプログラムの開始信号を伝える。この開始信号が入力されたCPU111aは、サブ統合基板111のROM111bからパラレルI/Oチェックプログラムを読み出す。
パラレルI/Oチェックプログラムが開始されると、マイクロプロセッサとしてのCPU111aは、入出力端子がパラレルI/Oポートとして機能するよう内蔵する方向レジスタに値をセットする。ここでは、パラレルI/Oポートがパラレル出力ポートとなるよう方向レジスタに値をセットする。そして、内蔵するポートレジスタにパラレルI/Oチェック用検査データをセットし、パラレル出力ポートからパラレルI/Oチェック用検査データ(パラレルデータ)を、プローブを介して、インターフェイス装置230へ出力する(ステップS120)。インターフェイス装置230のCPU230aは、このパラレルI/Oチェック用検査データを読み込む。そして、ROM230bからパラレルI/Oチェック用照合データを読み出し、パラレルI/Oチェック用検査データと一致しているか否かの判定を行い、このパラレルI/Oチェックの判定結果を検査統合PC210へ出力する(ステップS130)。すると、検査統合PC210は、この判定結果をモニター220に表示する。パラレルI/Oチェック用照合データとパラレルI/Oチェック用検査データとが一致していていないとき、つまりサブ統合基板111の回路に断線又は短絡が生じているときには、モニター220の表示画面にNG画像224が表示され、この検査を終了する。
[7―2.シリアルI/Oのチェック]
一方、パラレルI/Oチェック用照合データとパラレルI/Oチェック用検査データとが一致しているとき、つまりサブ統合基板111の回路に断線又は短絡が生じていないときには、モニター220の表示画面にOK画像222が表示される。そして、シリアルI/Oチェックの要求信号をインターフェイス装置230へ出力する(ステップS140)。このシリアルI/Oチェックは、サブ統合基板111のシリアル機能に不具合が生じているか否かの検査を行うものである。この要求信号が入力されたインターフェイス装置230のCPU230aは、シリアルI/Oチェックプログラムの開始信号をプローブ台250に出力する(ステップS150)。すると、プローブ台250は、プローブを介して、サブ統合基板111のCPU111aにシリアルI/Oチェックプログラムの開始信号を伝える。この開始信号が入力されたCPU111aは、ROM111bからシリアルI/Oチェックプログラムを読み出す。上述したように、CPU111aには、入出力端子がパラレルI/Oとして機能するほか、シリアルI/Oとしても機能するものもある。
シリアルI/Oチェックプログラムが開始されると、CPU111aは、入出力端子の機能を、パラレルI/OポートからシリアルI/Oポートに切り替えるため、内蔵する送受信モードレジスタに値をセットする。ここでは、シリアルI/Oポートがシリアル出力ポートとなるよう送受信モードレジスタに値をセットする。そして、内蔵する送信バッファレジスタにシリアルI/Oチェック用検査データをセットし、このシリアルI/Oチェック用検査データが送信バッファレジスタから内蔵する送信レジスタに転送される。この転送されたシリアルI/Oチェック用検査データ(シリアルデータ)DATを、転送クロックCLKに同期して、プローブを介して、シリアル出力ポートから1ビットずつインターフェイス装置230へ出力する。この出力が完了すると、パラレル出力ポートからラッチ信号LATを、プローブを介して、インターフェイス装置230へ出力する(ステップS160)。
シリアルI/Oチェック用検査データDAT、転送クロックCLK及びラッチ信号LATが入力されるインターフェイス装置230のCPU230aは、シリアルI/Oチェック用検査データDATを、転送クロックCLKと同期して、1ビットずつランプ駆動基板112に出力し、この出力を終えると、続けてラッチ信号LATをランプ駆動基板112に出力する。すると、ランプ駆動基板112は、シリアルI/Oチェック用検査データDATを、転送クロックCLKに同期して、1ビットずつ取り込み、入力されたラッチ信号LATを契機として、取り込んだシリアルデータをパラレルデータに変換し、インターフェイス装置230へ出力する。インターフェイス装置230のCPU230aは、このパラレルデータに変換されたシリアルI/Oチェック用検査データを読み込む。そして、ROM230bからシリアルI/Oチェック用照合データを読み出し、シリアルI/Oチェック用検査データと一致しているか否かの判定を行い、このシリアルI/Oチェックの判定結果を検査統合PC210へ出力する(ステップS170)。すると、検査統合PC210は、この判定結果をモニター220に表示する。シリアルI/Oチェック用照合データとパラレルデータに変換されたシリアルI/Oチェック用検査データとが一致していないとき、つまりサブ統合基板111のシリアル機能に不具合が生じているときには、モニター220の表示画面にNG画像224が表示され、この検査を終了する。一方、シリアルI/Oチェック用照合データとパラレルデータとしてのシリアルI/Oチェック用検査データとが一致しているとき、つまりサブ統合基板111のシリアル機能に不具合が生じていない(正常である)ときには、モニター220の表示画面にOK画像222が表示され、この検査を終了する。
このように、ランプ駆動基板112にシフトレジスタ112h,112i及び階調制御IC112gを搭載するときには、検査システム200(検査工程)において、検査用ジグとしてのパチンコ機1に取り付けたランプ駆動基板112が利用されることを考慮すると、本実施形態のように初段にシフトレジスタ112h、最終段に階調制御IC112gをそれぞれ配置する構成が好ましい。この場合、サブ統合基板111に搭載されたマイクロプロセッサとしてのCPU111aのシリアル機能の検査を、簡単な制御(シフトレジスタ112h,112iは、上述したように、74HC595であり8ビット(1バイト)の記憶容量であるため、検査データが1バイトで済み、階調制御IC(TLC5922)のように、階調データと階調ランプ用ON/OFFデータとの切り替え制御を行う必要がない。)で、かつ、短時間で行うことができる。
なお、初段にシフトレジスタ112h、最終段に階調制御IC112gを配置する構成にすることにより、例えばデイジーチェーン接続された複数のシフトレジスタのみにより構成される機種の異なるランプ駆動基板でも、つまり初段にシフトレジスタが配置される構成であれば、サブ統合基板に搭載されたマイクロプロセッサのシリアル機能を検査するときには、この初段のシフトレジスタにのみ、検査データをシリアル出力すれば、シリアル機能の検査を簡単な制御で行うことができる。したがって、機種の異なるランプ駆動基板でも、初段にシフトレジスタが配置される構成であれば、サブ統合基板に搭載されたマイクロプロセッサのシリアル機能を検査する検査プログラムを流用することができる。
ここで、初段に階調制御ICを配置する構成にする場合には、上述したように、階調制御ICが階調データ又は検査データのいずれかを取り込む切替信号MODEを出力する必要があり、初段にシフトレジスタを配置する場合にくらべて、手間がかかることになる。
この検査システム200によれば、パチンコ機1に備えるサブ統合基板111を生産するにあたり、このサブ統合基板111のシリアル機能を検査するとき、ランプ駆動基板112を備えたパチンコ機1を検査用ジグとして利用する。そして、検査システム200はインターフェイス装置230を備えており、このインターフェイス装置230のCPU230aは、外部からサブ統合基板111のシリアル機能を検査開始する要求信号が入力されると、サブ統合基板111に検査開始信号を出力する。そして、この検査開始信号が入力されるサブ統合基板111は、検査開始信号に応じて検査データをインターフェイス装置230に出力する。このシリアルデータである検査データを取り込むインターフェイス装置230のCPU230aは、この取り込んだ検査データを検査用ジグとしてのパチンコ機1に出力する。この検査データを取り込む検査用ジグとしてのパチンコ機1は、このパチンコ機1に備えたランプ駆動基板112が、シリアルデータである検査データをパラレルデータに変換する。そして、インターフェイス装置230のCPU230aは、このパラレルデータに変換された検査データを読み込み、この読み込んだ検査データがシリアルI/Oチェック用照合データと一致するか否かを判定し、この判定結果を外部に出力する。このように、機種の異なるパチンコ機でも、検査されるサブ統合基板111が取り付けられるパチンコ機自体を検査用ジグとして、つまりパチンコ機に備えたランプ駆動基板112を利用することにより、機種ごとに検査用ジグをそれぞれ制作する必要がなくなる。したがって、機種の異なるパチンコ機でも、サブ統合基板111のシリアル機能の検査を共通化することができる。
また、検査統合パーソナルコンピュータ(検査統合PC)210を備えており、検査統合PC210は、作業者からサブ統合基板111のシリアル機能を検査開始する要求信号が入力されると、この要求信号をインターフェイス装置230に出力する一方、このインターフェイス装置230から出力された判定結果をモニター220の表示画面に表示する。検査統合PC210には、キーボード、マウス等の入力装置を備えているため、作業者は、これらの入力装置を操作することにより、サブ統合基板111のシリアル機能の検査を開始することができる。また、検査結果がモニター220に表示されるため、サブ統合基板の良品/不良の判別が一目で確認することができる。検査統合PC210に不具合が生じた場合には、他のパーソナルコンピュータを検査統合PC210の代替用として使用することができ、パーソナルコンピュータが替わっても、入力装置の操作方法が替わるわけではないため、作業者に戸惑いを与えることが少ない。したがって、検査統合PC210に不具合が生じた場合でも、速やかに対処することができる。
更に、ランプ駆動基板112をサブ統合基板111とは別体に設けてあるため、演出ランプを増やすときにはシフトレジスタを増設し、階調ランプを増やすときには階調制御ICを増設することができ、サブ統合基板111を作り直す必要がなくなる。また、ランプ駆動基板112にシフトレジスタ又は階調制御ICが贈設されても、駆動データDATの変更のみで対応することができる。したがって、別体に設けられたランプ駆動基板112は、パチンコ機1に用いるのに適している。
なお、本実施形態では、検査システム200について説明することにより検査システムの一例を明らかにすると同時に、検査システムの方法及び検査システムのプログラムの一例も明らかにしている。
以上説明した本実施形態のパチンコ機1によれば、主制御基板101、サブ統合基板111、ランプ駆動基板112、階調ランプ49a,49b及びステッピングモータ120m,120nを備えている。主制御基板101は、パチンコ機1の進行に基づいてサブ統合基板111にコマンドを出力する。このコマンドが入力されるサブ統合基板111は、コマンドに基づいて2ミリ秒(ms)の定時間タイマ割込処理時間内に、階調ランプ49a,49bに階調点灯するとともにステッピングモータ120m,120nを励磁駆動する、駆動データDATをランプ駆動基板112に出力する。この駆動データDATが入力されるランプ駆動基板112は、駆動データDATに基づいて、搭載する階調制御IC112gで階調ランプ49a,49bを階調点灯するとともにステッピングモータを励磁駆動する。駆動データDATは、階調ランプ49a,49bの輝度をそれぞれ設定する階調ランプ用階調データ(C0〜C55)と、ステッピングモータ120m,120nの各相のコイルに流す励磁電流を設定する定格設定データと、から構成されている。
サブ統合基板111のマイクロプロセッサとしのCPU111aは、上述した駆動データDATを作成してシリアル送信部111atに渡す。そして、この駆動データDATを受け取るシリアル送信部111atは、駆動データDATをランプ駆動基板112gにシリアル出力する。また、CPU111aは、上述した2ミリ秒(ms)の定時間タイマ割込処理時間内に、シリアル送信部111atから駆動データDATをシリアル出力したのち、出力ポート111aopからラッチ信号LATを出力する制御を行う。
階調制御IC112gは、シリアル送信部111atからシリアル出力された駆動データDATを取り込んだのち、出力ポート111aopからラッチ信号LATを受けると、駆動データDATに基づいて階調ランプ49a,49bを階調点灯する階調信号を出力するとともにステッピングモータ120m,120nを励磁駆動する励磁信号を出力する。したがって、階調制御IC112gを用いて、階調ランプ49a,49bの階調点灯及びステッピングモータ120m,120nの励磁駆動を行うことができる。
また、ランプ駆動基板112は、シフトレジスタ112h,112iを備えており、シフトレジスタ112h,112iは、階調制御IC112gとデイジーチェーン接続されている。サブ統合基板111のマイクロプロセッサとしのCPU111aは、シフトレジスタ112h,112iが点灯を行う演出ランプ44a〜44dの点灯/消灯をそれぞれ設定するシフトレジスタ用ON/OFFデータを含む駆動データDATを作成してシリアル送信部111atに渡す。そして、シフトレジスタ112h,112iは、シリアル送信部111atから出力されたシフトレジスタ用ON/OFFデータを取り込み、出力ポート111aopからラッチ信号LATが入力されると、このラッチ信号LATの入力を契機として、シフトレジスタ用ON/OFFデータに基づいて駆動信号、つまりシフトレジスタ用ON/OFFデータに応じて点灯する点灯信号を演出ランプ44a〜44dに出力する。このため、階調制御IC112g及びシフトレジスタ112h,112iは、デイジーチェーン接続が可能なため、階調制御IC112gによる階調制御と、シフトレジスタ112h,112iによる点灯/消灯制御(ON/OFF制御)と、の組み合わせが可能となる。
更に、初段にシフトレジスタ112hが配置されている。シフトレジスタ112h,112i及び階調制御IC112gをデイジーチェーン接続する場合には、シフトレジスタ112hが初段に配置されると、この初段のシフトレジスタ112h、そしてシフトレジスタ112iを介して、階調制御IC112gに駆動データDATがシリアル出力される。シフトレジスタ112h,112iで取り込まれる駆動データDATはシフトレジスタ用ON/OFFデータ、つまり点灯/消灯が設定されたデータ(ON/OFFデータ)により構成されているため、シフトレジスタ112h,112iで取り込まれた駆動データDATと、サブ統合基板111からシリアル出力された駆動データDATとが一対一に対応する。したがって、初段にシフトレジスタ112hを配置することにより、駆動データDATそのものを上述した点灯信号としてただちに出力することができる。
更にまた、シリアル送信部111atは、転送クロックCLKとして250キロヘルツ(kHz)に設定されているため、転送クロックCLKを250kHzに設定して128段階で階調制御を行うことができる。転送クロック250kHzでは、1周期が4マイクロ秒(μs)となるため、パルス幅が2μsとなり、この転送クロックと同期する駆動データDATのデータ幅も2μsとなる。ここで、ノイズ幅が約1μs以内に収まることが実験により得られている。つまり、転送クロックCLKを250kHzに設定することにより、駆動データDATのデータ幅(2μs)がノイズ幅(約1μs)に近づくことがない。したがって、ノイズの影響を受けにくい転送クロックCLKで駆動データDATを階調制御IC112gにシリアル出力することができる。
そして、パチンコ機1に取り付けられたランプ駆動基板112をサブ統合基板111のシリアル機能の検査に利用している。このランプ駆動基板112は、ランプ駆動基板112の機能、つまりシリアルデータをパラレルデータに変換する機能がそのまま利用することができるため、検査システム200に用いるのに適している。
[8.別例]
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
例えば、上述した実施形態では、パチンコ機1を例にとって説明したが、本発明が適用できる遊技機はパチンコ機に限定されるものではなく、パチンコ機以外の遊技機、例えばスロットマシン又はパチンコ機とスロットマシンとを融合させた融合遊技機(遊技球を用いてスロット遊技を行うもの。)などにも適用することができる。
1…パチンコ機(遊技機)、4…遊技盤、12…遊技領域、44a〜44d…演出ランプ、49a,49b…階調ランプ(複数のLED)、101…主制御基板(主制御基板)、111…サブ統合基板(サブ統合基板)、111a…マイクロプロセッサとしてのCPU、111at…シリアル送信部(シリアル送信部)、111aop…出力ポート(出力ポート)、112…ランプ駆動基板(駆動基板)、112h,112i…シフトレジスタ(シフトレジスタ)、112g…階調制御IC(階調制御IC)、RIREF…外付け抵抗、120…モータ駆動装置、120d…ドライブ基板、120m,120n…ステッピングモータ(ステッピングモータ)、200…検査システム(検査システム)、210…検査統合PC(検査統合パーソナルコンピュータ)、220…モニター、222…OK画像、224…NG画像、230…インターフェイス装置(インターフェイス装置)、250…プローブ台。