JP4810041B2 - スペクトル拡散用途のための設定可能コード発生器システム - Google Patents

Description

【０００１】
【発明の属する技術分野】
関連出願の相互参照
本出願は、１９９９年１２月３０日出願の米国特許仮出願番号６０／１７３、６３２の優先権を主張するものである。
【０００２】
本明細書において引用により援用される関連出願は、以下の通りである。
「スペクトル拡散用途のための設定可能全デジタル干渉復調器システム」という名称の代理人ドケット番号第９８２４−００３７−９９９号、シリアル番号は未定。
「スペクトル拡散用途のための設定可能マルチモード逆拡散装置」という名称の代理人ドケット番号第９８２４−００３６−９９９号、シリアル番号は未定。
「コード発生器のためのフィボナッチマスクを計算して実装する装置及び方法」という名称の代理人ドケット番号第９８２４−００３２−９９９号、シリアル番号は未定。
【０００３】
「スペクトル拡散通信システムのための高速初期捕捉及び検索装置」という名称の代理人ドケット番号第９８２４−００３３−９９９号、シリアル番号は未定。
「無線音声及びデータネットワークのためのマルチスタンダード・マルチサービス基地局をサポートする方法及び装置」という名称の代理人ドケット番号第９８２４−００３５−９９９号、シリアル番号は未定。
「多重糸信号処理のための改良された装置及び方法」という名称の２０００年１月２７日出願の米国特許出願番号０９／４９２、６３４。
米国特許出願番号０９／４９２、６３４を除き、上記の全ての出願は、本明細書との同時出願である。
【０００４】
本特許請求の発明は、設定可能コード発生器に関する。それは、無線通信の分野、特にデジタルスペクトル拡散信号を処理する装置及び方法において有用である。本発明は、そのような関連において以下に説明される。
【０００５】
【背景技術】
無線通信は、消費者及びビジネス市場において広範な用途を有する。多くの通信用途／システムには、固定無線、無免許連邦通信委員会（ＦＣＣ）無線、ローカルエリアネットワーク（ＬＡＮ）、コードレス電話、個人基地局、遠隔計測、移動無線、暗号化、及び、他のデジタルデータ処理用途が含まれる。これらの各用途でスペクトル拡散通信が利用されるが、それらは、一般的に、独自の互換性のないコード変調及びプロトコルを利用する。その結果、各用途には、独自のハードウエア、ソフトウエア、及び、信号を符号化及び復号化するのに必要なコードを発生させる方法論を必要とするであろう。これらの実践は、設計、試験、製造、及び、インフラストラクチャ資源の観点からコスト高となる可能性がある。その結果、様々なスペクトル拡散用途の各々において、多様なハードウエア、ソフトウエア、及び、デジタル信号のコードを発生する方法論に付随する制約を克服する必要性が生じる。
【０００６】
更に、これら各用途の中でのコード変調の拡散がある。例えば、異なるタスクに対して異なるコードが必要となる可能性があり、例えば、周波数スペクトルに亘る信号の拡散に対してコードシーケンスの拡散があり、ユーザ又はトラフィックチャンネルを一意的に識別するためのチャンネル化コードがある。別の例では、異なるコードは、新しく構成される通信プロトコルに基づいて発生する。例えば、セルラー電話スペクトル拡散システムの分野では、産業用プロトコルが常に進化している。
【０００７】
コード発生器は、ある与えられた通信プロトコルにより規定されたコード変調及び復調に使用される、所定のコードシーケンスを発生する装置である。コード発生器が単一スペクトル拡散用途、又は、その用途内の特定プロトコル又は規格のために設計された場合、それは、一般に別の用途には使用できない。更に、ある与えられた用途の範囲内の新規又は改善されたプロトコル又は規格と共に使用不可能である場合さえあり得る。すなわち、コード発生器が用途特異ハードウエアに実装された場合、ハードウエアの更新に相当な費用がかかる可能性がある。その結果、無線通信分野において、プロトコルの不均一性とコードシーケンスの拡散とによる制約を克服する必要性が生じる。
【０００８】
更に、無線通信産業において改良及び新しい規格が生まれる速度においては、新しい異なるコード規格は避けられない。コード発生器が単に従来のコードシーケンス及び組合せを満足するように構築された場合、それは、新しいコード規格に適合するのに十分な能力又は設定ではないことがある。更に、新しい規格が予想されているが、それらは、定義されたものであるとは限らない。その結果、新しい未定義コード規格に適応するために、従来のコード発生器の制約を克服することができるコード発生器の必要性が生じる。
【０００９】
コード発生器の作動の別の変数は、コード発生器の速度である。すなわち、コード発生器は、固定のシステムクロック周波数に左右される。コード発生器はまた、ある与えられたサイクル時間にも結び付いたメモリアクセスのような他の構成要素に左右される。しかし、これらの構成要素にはそれぞれの制約があり得るので、コード発生器の速度を変えるわけにはいかない。従って、高価なハードウエアの設計がなくては、コード発生器の速度を高めるのは不可能であろう。しかし、新しい通信プロトコルは、従来のコード発生速度と異なるコード発生速度を要求するであろう。結果として、１つの速度のみでコードを発生させる制約を克服する必要性が存在する。
【００１０】
従来のコード発生器は、初期状態をコード発生器の中に、例えば線形フィードバックシフトレジスタ（ＬＦＳＲ）の中にロードすることができ、次に、コードシーケンスの連続値を反復的に発生させる。コード発生器のハードウエアが短いシーケンス長だけを生み出すように制約されている場合、より長いコードシーケンスを発生することができないであろう。これは、より長いコードシーケンスには、一般的により長いＬＦＳＲが必要だからである。あるいは、システムの要求が短いシーケンスだけの時にＬＦＳＲが長いシーケンスを発生するハードウエアを有する場合、時間的不利益を受けるであろう。すなわち、コード発生器が目標とする短いコードの発生を完了した後、システムは、コード発生器が不要な長いコードシーケンスの残りを通って循環し、短いシーケンスの出発点に到達するまで待たなければならないであろう。結果的に、コードシーケンスの全体を通して連続的に割り出しする制約を克服するコード発生器の必要性が生じる。
【００１１】
【発明の開示】
本発明は、無線通信分野におけるプロトコルの不均一性とコードシーケンスの拡散という制約を克服する方法及び装置を提供する。特に、本発明は、新規の未定義コード規格に適応するために、従来のコード発生器の制約を克服する。また、本発明は、１つの速度のみでコードを発生させる制約を克服する。最後に、本発明は、シーケンスの出発点に到達するまでコードシーケンスの全体を通して連続的に割り出しする制約を克服する。
【００１２】
本発明の第１の実施形態は、広範なスペクトル拡散用途のいずれにも使用することができる設定可能なコード発生器システム（ＣＧＳ）を提供する。ＣＧＳは、複合コード発生器、グローバルコード発生器、及び、複合コード発生器とグローバルコード発生器とに連結されたインタフェースを含む。複合コード発生器は、各々が独立コードシーケンスを発生させることができる多重独立コード発生器を有する。グローバルコード発生器は、同期化のためのグローバルコードシーケンスを準備する。インタフェースは、グローバルシーケンスの少なくとも１ビットと、複合コード発生器の少なくとも１つの独立コードシーケンスからの少なくとも１ビットとを記憶するメモリを有する。多数のそれに続く回路は、目標とする通信プロトコルが指示するように、インタフェースから１つ又はそれ以上のコードシーケンスを同時かつ並列に選択的に選ぶことができる。
【００１３】
本発明の第２の実施形態は、主線形フィードバックシフトレジスタ（ＬＦＳＲ）と多重従属回路とを有するコード発生器を提供する。多重従属回路は、ＬＦＳＲと並列に連結される。ＬＦＳＲ自体は、多重メモリレジスタと、フィードバックをもたらすために多重メモリレジスタに連結された少なくとも１つの加算器とを有する。また、複数の従属回路の各々は、独自のマスクワードを受信するためのマスク回路を有する。この独自のマスクワードは、主線形フィードバックシフトレジスタからのコード空間における独自のオフセットに相当する。その結果、多重従属回路の各々は、コードシーケンス出力を並列に形成する。コード発生器はまた、複数の従属回路の各々からの出力と最終出力ラインとに連結された選択的カプラを含む。選択的相互接続は、単一の目標とするコードシーケンスがコード発生器から供給されることを可能にする。
【００１４】
本発明の上記及び他の目的及び利点は、種々の図面によっても示されている以下の好ましい実施形態の詳細説明を読んだ後で当業者には明らかになるであろう。
【００１５】
本明細書に含まれる図面は、本明細書に組み込まれ、本明細書の一部を形成する。図面は、本発明の実施形態を図解し、その説明と共に本発明の原則の説明に役立つものである。本発明の説明に引用された図面は、特に注記しない限り、正しい縮尺で描かれていないことを理解する必要がある。
【００１６】
【発明を実施するための最良の形態】
ここで、本発明の好ましい実施形態を詳細に参照する。好ましい実施形態の例が添付図面に示されている。本発明は、好ましい実施形態を使用して説明されることになるが、本発明がそれらの実施形態に限定されることを意図していないことが理解される。本発明は、むしろ、特許請求項で規定されるような本発明の精神及び範囲に含み得る代替物、変更、そして均等物を範囲に入れることを意図している。更に、以下に記載の本発明の詳細説明には、本発明の完全な理解をもたらすように特定の細目が数多く示されている。しかし、本発明がこれらの特定の細目がなくとも実施し得ることは、当業者には明白であろう。他の場合においては、本発明の態様を不必要に曖昧にしないようにするため、周知の方法、手順、構成、及び、回路は詳細に説明されていない。
【００１７】
本発明は、コードシーケンスを利用する広範囲のデジタルスペクトル拡散無線通信システム又は技術において実施することができる。コードシーケンスは、以下に限定されないが、濾過、検索、変調、及び、復調を含む多くの機能に対して無線通信に利用される。コードシーケンスを利用するシステム又は技術は、以下に限定されないが、固定無線、無免許連邦通信委員会（ＦＣＣ）無線システム、無線ローカルエリアネットワーク（Ｗ−ＬＡＮ）、コードレス電話、セルラー電話、個人基地局、遠隔計測、及び、他のデジタルデータ処理用途を含む。本発明は、固定無線、Ｗ−ＬＡＮ、セルラー電話、及び、個人基地局の各用途のために、例えば基地局である送信機と、例えば端末である受信機との両方に応用することができる。
【００１８】
特に、本発明を応用し得る１つの固定無線用途は、都市用多方面分配システム（ＭＭＤＳ）である。それらの例としては、無線ケーブル放送、又は、２方向無線加入回線（ＷＬＬ）システムが含まれる。デジタル化オーディオ及びデータパケットを通信することができ、本発明を適用することができるＷ−ＬＡＮのいくつかの例として、「オープンエア」と米国電気電子学会（ＩＥＥＥ）仕様８０２．１１ｂとが含まれる。更に別の用途において、本発明を応用し得る無免許ＦＣＣ用途の具体的な例として、コードレス電話製品を含むことができる工業、科学、医療バンド（ＩＳＭ）装置が含まれる。個人基地局は、コードレス又はセルラー電話無線通信規格のいずれかを利用することができる。最後に、本発明を応用することができるセルラー電話システムには、以下に限定されないが、ＩＳ−９５、ＩＳ２０００、ＡＲＩＢ、３ＧＰＰ−ＦＤＤ、３ＧＰＰ−ＴＤＤ、３ＧＰＰ２、１ＥＸＴＲＥＭＥ、又は、他のユーザ定義プロトコルが含まれる。本明細書に開示される典型的なスペクトル拡散用途で利用されるコードシーケンスの範囲は、本発明の設定可能コード発生器ユニットが適用できる機能の種類を定めるのに有用である。
【００１９】
本発明の詳細説明は、設定可能コード発生器ユニットが実装された図１Ａのスペクトル拡散通信装置から始められる。次に、コード発生器ユニット自体が詳細に説明される。その後、設定可能コード発生器システムの構成コード発生器、構成インタフェース、及び、構成出力調整回路が図２Ａから図７Ｃによって説明される。最後に、通信装置、コード発生器ユニット、及び、コード発生器ユニットの構成コード発生器、構成インタフェース、及び、構成出力調整回路に関連する様々な処理が図８Ａ〜図８Ｍで説明される。
【００２０】
通信装置
ここで、図１Ａを参照すると、本発明の一実施形態による設定可能コード発生器を有する電子通信装置のブロック図が示されている。電子通信装置１００ａは、無線コード分割多重アクセス（ＣＤＭＡ）基地局における本発明の典型的な用途をもたらす。更に、本発明は、データ処理にコードシーケンスを利用するあらゆる電子装置に対しても応用可能である。通信システム１００ａの設定可能コード発生器システム部分は、後述のハードウエア図及び流れ図で更に詳細に説明される。
【００２１】
電子通信装置１００ａは、アンテナ１０１、前置処理ブロック１０３、ベースバンド処理ブロック１０６ａ、マイクロプロセッサ（ｍＰ）／コントローラ１３０、メモリブロック１２０、及び、バス１１７を含む。前置処理ブロック１０３は、ベースバンド処理ブロック１０６ａに結合され、この両方は、ｍＰ１３０及びメモリブロック１２０にバス１１７を通じて結合される。マイクロプロセッサ１３０及びメモリブロック１２０は、データの交換及び／又は通信装置１００ａの様々な構成要素に対する命令をサポートする。ベースバンド処理ブロック１０６ａは、前置処理ブロック１０３に結合されて信号を送受信する。
【００２２】
前置処理ブロックは、アンテナ１０１に結合されて無線信号を受信する。また、前置処理ブロックは、互いに直列に結合されたラジオ周波数（ＲＦ）送受信機及びアナログデジタル（Ａ／Ｄ）コンバータのような構成要素（図示しない）を含む。これらの下位構成要素とこれらの構成要素の前置処理ブロック１０３内での機能とは、当業者に既知である。対照的に、データ処理ブロック１１９は、結合器、符号化／復号化装置、及び、当業者に既知の他の構成要素によって実行される結合や復号化などのような機能を実行する。これら構成要素は、分かり易くするためにデータ処理ブロック１１９に示されていない。
【００２３】
ベースバンド処理ブロック１０６ａは、信号ソースから供給される信号の周波数バンドを処理するように作動可能である。ベースバンド処理ブロック１０６ａは、多重モデムプロセッサブロック１０８ａ〜１０８ｎ、グローバルコード発生器１０７、及び、データ処理機能ブロック１１９を含む。各モデムプロセッサブロック、例えば１０８ａは、設定可能コード発生器システムブロック（ＣＧＳ）１１４ａ、及び、復調器（図示しない）のような他のモデムブロックを有する。モデムプロセッサブロック１０８ｎは、Ｄ−チャンネルの分岐を結合するマルチパス受信器サポートを実現するために、「ｎ」個（ここで、「Ｎ」は任意の数）の平行な経路を準備する。Ｎ経路のＤ−チャンネルは、本実施形態のマルチパス結合受信機を実現するために利用される。これにより、一実施形態においてＷＣＤＭＡ受話器及び基地局のためのレーキ受信機を作り出すことができる。少なくとも１つの追加的なベースバンドプロセッサブロック１０６ｎは、マルチチャンネルを受信するスペクトル拡散用途のいくつかに有用なベースバンドプロセッサブロック１０６ａの予備のバージョンを形成する。
【００２４】
ＣＧＳ１１４ａは、複合コード発生器ユニット（ＣＧＵ）１４０と複合出力調整ユニット（ＯＣＵ）１５０とを含む。一実施形態において、ＣＧＵ１４０は、受信したコード設定要求に応じて、広範囲のコード及びコードの種類のうちのいずれか１つを形成することができる。設定可能ＣＧＵによって生成可能な広範囲なコードは、以下に限定されないが、多種のチャンネル化コード、多種のトラフィックコード、多種のユーザコード、及び／又は、多種の拡張コードを含むことができる。本発明を適用することができるコードシーケンスのいくつかの例には、以下に限定されないが、Ｍシーケンス、「ゴールド」コード、及び、Ｓ２コードなどが含まれる。
【００２５】
本実施形態において、通信装置１００ａに対する設定入力は、所定の設定オプションを可能にする機能ライブラリと共にグラフィカル・ユーザインタフェース（ＧＵＩ）を有するコンピュータ装置を利用してデザインすることができる。更に、通信装置１００ａは、様々な実施形態を通じて目標とするコード発生器設定１２４を受信することができる。例えば一実施形態において、設定情報は、ワークステーションなどのコンピュータ装置を用いて有線通信を通して受信される。別の実施形態では、設定情報は、ＣＤ−ＲＯＭなどの電子記憶媒体によって供給することができる。更に別の実施形態では、設定情報は、別の通信装置からアンテナ１０１を通して無線伝送によって受信される。更に、本実施形態では、設定情報は、通信装置１０１ａが製造された時点で供給される、及び／又は、作動させるために現場で最初にプログラムされる。しかし、別の実施形態では、設定情報は、現場で通信装置１００ａが作動している時に動的に実装される。設定情報は、コントローラ１３０及びメモリ１２０を通じて、受信、処理、及び、実装され、次にそのコントローラとメモリとは、情報及び命令をバス１１７を通じてベースバンドプロセッサ１０６ａ〜１０６ｎに伝達する。本実施形態では、ベースバンドプロセッサ１０６ａ〜１０６ｎの内部では、メモリ１２２などのローカルメモリとコントローラ１２１などのローカルコントローラは、ＣＧＳ１１４ａ及びグローバルコード発生器１０７への設定情報の実装と、このＣＧＳ及びグローバルコード発生器の作動とを制御することができる。ローカルコントローラ１２１は、ＣＧＳ１１４ａの開始、リセット、及び、中断のほか、スケーリングされたクロック周波数のために、ローカル制御信号を供給することができる。
【００２６】
一実施形態において、ＣＧＳ１１４ａは、例えばある与えられたチャンネルのマルチパスである単一の計算処理に応用できるハードウエア計算手段である。しかし、別の実施形態では、ＣＧＳ１１４ａによって提供される計算手段は、処理によって要求されるクロック周波数よりも高い、例えば通信プロトコルに対するデータレートよりも高いクロック周波数でＣＧＳ１１４ａを稼働させることによって高めることができる。このようにして、ＣＧＳ１１４ａなどの個々の計算構成要素の手段は、例えばいくつかのマルチパス及び／又はマルチチャンネルなどの多重計算処理を通して時間分割することができる。設定可能通信装置内への設定のデザイン及び実装に関する追加情報は、上記で引用した現在特許出願中の「多重糸信号処理のための改良された装置及び方法」という名称の米国特許出願番号０９／４９２、６３４で与えられる。
【００２７】
通信システム１００ａは、代替実施形態にも良く適合する本発明の例示的な実施形態をもたらす。例えば、通信システム１００ａは、別のコード依存型用途においては、移動式受話器、試験用プラットフォーム、内蔵モデム、又は、他の通信装置である。別の代替実施形態では、グローバルコード発生器１０７は、全てのベースバンドプロセッサブロック１０６ａ〜１０６ｎに結合される。このようにして、グローバルコード発生器１０７は、通信装置１００ａの全てのモデム機能ブロックのための同期化コードシーケンスを供給することができる。別の代替実施形態では、例示的な前置処理ブロックは、ベースバンドプロセッサ１０６ａ〜１０６ｎによるその後の処理に適した方法で信号を濾過する、例えばチップ適合フィルタ（ＣＭＦ）などの別の構成要素を含む。最後に、ＣＧＳ１１４ａは、モデムプロセッサ１０８ａ内に示されているが、通信装置は、検索回路、フィルタ回路、送信機、追跡装置、及び、データ信号を処理するのに用いられる他の回路において利用することができる、多くの予備の独立したＣＧＳを含むことができる。
【００２８】
ここで、図１Ｂを参照すると、本発明の一実施形態による設定可能コード発生器システムのブロック図が示されている。図１Ｂは、図１Ａのモデムプロセッサ１０８ａに応用するための例示的な「コード発生器システム（ＣＧＳ）」１１４ａを与える。その設定により、ＣＧＳ１１４ａは、多重コードシーケンスを並列に形成することができ、ある与えられた通信プロトコルに利用されるものは、そこから選択されることになる。ＣＧＳ１１４ａの作動は、後述の流れ図に与えられている。
【００２９】
ＣＧＳ１１４ａは、ＣＧＵ１４０、ＯＣＵ１５０、及び、それらの間に連結されたインタフェース１４８を含む。ＣＧＳ１１４ａはまた、共にＣＧＵ１４０に連結されたローカルコントローラ１２１及びメモリ１２２、インタフェース１４６、及び、ＯＣＵ１５０を含み、設定情報、制御信号、及び、ステータス信号を伝達する。ローカルコントローラ１２１は、コード発生器システム１１４ａの構成要素を広範な通信プロトコルのいずれか１つに対して適切に駆動させるために、システムクロック入力１２３をローカルクロック周波数に対して局所的にスケーリングすることができる。更に、ローカルコントローラ１２１は、ＣＧＵ１４０、インタフェース１４６、及び、ＯＣＵ１５０に対する、開始、リセット、及び、中断のためにローカル制御信号を供給する。
【００３０】
ＣＧＵ１４０は、チャンネルコード発生器１４１、ローカル線形フィードバックシフトレジスタ（ＬＦＳＲ）コード発生器１４３、及び、グローバルコードシーケンスインタフェース１４５を含み、その各々は、インタフェース１４８と並列に連結され、その独立に発生したコードを伝達する。特に、チャンネルコード発生器１４１は、バスＡ１４４ａを通じてインタフェース１４８と連結され、ＬＦＳＲコード発生器１４３は、バスＢ１４４ｂを通じてインタフェース１４８と連結され、グローバルコードインタフェース１４５は、バスＣ１４４ｃを通じてインタフェース１４８と連結される。グローバルコードシーケンスインタフェース１４５は、図１Ａのグローバルコード発生器１０７に連結され、そこからグローバルコードシーケンス入力１２８を受信する。グローバルコードシーケンスインタフェース１４５は、コード発生器システム１１４ａに対する基準状態として、グローバルコードシーケンス入力１２８、又は、それからのオフセットを供給する。
【００３１】
インタフェース１４８は、チャンネルコード発生器１４１から供給される少なくとも１ビット、ローカルＬＦＳＲコード発生器１４３からの少なくとも１ビット、及び、グローバルコードインタフェース１４５からの少なくとも１ビットを記憶するメモリブロックである。インタフェース１４８は、複合コード発生器１４０で発生された多重コードシーケンスからのビットの上位集合を形成する。例えば、インタフェース１４８は、チャンネルコード発生器１４１からの少なくとも１コードビット、ローカルＬＦＳＲコード発生器１４３からの少なくとも１ビット、及び、グローバルコードインタフェース１４５からの少なくとも１ビットを含むことができる。このビットの上位集合から、ＯＣＵ１５０は、目標とする通信プロトコルによって命令されるように、加算などの次の調整演算に適切なビットを選択的に決めるであろう。
【００３２】
ＯＣＵ１５０は、チャンネル化コード調整回路１５２と逆拡散コード調整回路１５４とを含む。バスＤ１４４ｄは、インタフェース１４８をＯＣＵ１５０に連結する。反対にバスＥ１４６は、チャンネル化コード調整ユニット１５２からのチャンネル化コード出力を伝達し、出力バスＦ１４７は、逆拡散コード調整回路１５４から逆拡散コード出力を供給する。
【００３３】
図１Ｂは、図１Ａに示すコード発生器設定入力１２４の特定の例示的入力を与える。これらの例示的入力は、以下に限定されないが、チャンネルコード発生器設定入力１２４ａ、ローカルＬＦＳＲコード発生器設定入力１２４ｂ、及び、グローバルインタフェース設定入力１２５を含む。同様に、図１Ｂは、図１Ａに示す出力調整設定入力１３２の例示的な入力を与える。これらの例示的入力は、以下に限定されないが、チャンネルコード調整設定１３２ａと、逆拡散コード調整設定１３２ｂとを含む。コード発生器システム１１４ａに供給される追加入力は、システムクロック入力１２３、有効化入力１２６、及び、グローバルコードシーケンス入力１２８を含む。全体として、設定可能ＣＧＵ１４０、広域インタフェース１４６、設定可能ＯＣＵ、及び、入力１２４及び１３２の組合せを通じて、本発明のコード発生器システム１１４ａは、広範な通信装置のための効率的で柔軟性のある一般的なコード発生器システムを提供する。
【００３４】
本発明は、ＣＧＳ１１４ａの代替実施形態に良く適合する。例えば、代替実施形態は、図１Ｂで与えられたものと異なる、追加のコード発生器又はコード発生器のための代替的設定を含むことができる。一代替実施形態は、複合コード発生器ユニット１４０において、１つ又はそれ以上の非設定可能コード発生器ユニットを利用する。本発明はまた、ＯＣＵ１５０に関して記載されたもの以外の追加出力調整回路の使用にも良く適合する。一代替実施形態は、複合出力調整ユニット１４０において、１つ又はそれ以上の非設定可能出力調整回路を利用する。更に、ローカルコントローラ１２１及びメモリ１２２は、ＣＧＳ１１４ａのローカル自律制御をもたらすが、本発明の別の実施形態は、ＣＧＳ１１４ａの作動のために図１Ａのシステムメモリ１２０及びコントローラ１３０を利用する。
【００３５】
設定可能チャンネルコード発生器
ここで、図２Ａを参照すると、本発明の一実施形態による設定可能チャンネルコード発生器１４１のブロック図が示されている。図２Ａは、図１ＢのＣＧＳ１１４ａに応用するための例示的な設定可能チャンネルコード発生器を与える。チャンネルコード発生器１４１は、既存及び将来の典型的デジタルスペクトル拡散用途に利用される多重通信プロトコルのための、直交可変拡散係数（ＯＶＳＦ）コードのような様々なチャンネル化コードを発生するように設定可能である。設定可能チャンネルコード発生器の作動は、後述の流れ図で与えられる。
【００３６】
チャンネルコード発生器１４１は、図示の回路を利用して多重予想ビット長シーケンスを形成する。特に、チャンネルコード発生器１４１は、ビットカウンタ２０２、メモリブロック２０６、復号器ブロック２０４、及び、多重マスク回路２０９ａ〜２０９ｄを含む。マスク回路２０９ａ〜２０９ｄは、２進カウンタ２０２のビット位置と選択的に連結され、マスクワードによって有効にされてマスク回路２０９ａ〜２０９ｄ内の選択されたゲートをオンにする。例示的なマスク回路２０９ａが図２Ｂに説明されている。マスク回路２０９ａ〜２０９ｄは、本実施形態のマスクハードウエアの多様な例証として与えられている。マスク回路は、カウンタ２０２から供給される計数シーケンスの異なるビットの組合せを実装するために利用される。
【００３７】
ビットカウンタ２０２は、例えば２⁸の値を生じる８レジスタのカウンタによって、ゼロから２５６まで連続的に計数することができる。本実施形態では、ビットカウンタ２０２の長さは、スペクトル拡散システムに対する現在の要求を超えている。しかし、必要以上の容量を準備し、マスク回路を用いてシーケンスを目標とする範囲にスケーリングすることにより、本発明は、将来の拡張に対して柔軟性をもたらす。
【００３８】
メモリブロック２０６は、例えば、ワードＡ２０８ａ、ワードＢ２０８ｂ、ワードＣ２０８ｃ、及び、ワードＤ２０８ｄなどのマスクワードを記憶する多重メモリバッファを有し、ワードの各々は、例えば、マスクＡ２０９ａ、マスクＢ２０９ｂ、マスクＣ２０９ｃ、及び、マスクＤ２０９ｄなどの多重マスク回路の１つとそれぞれ並列に連結される。各マスクワード２０８ａ〜２０８ｄは、それぞれのマスク回路２０９ａ〜２０９ｄが状態の選択量をビットカウンタ２０２からそれぞれの出力ライン２１０ａ〜２１０ｄに通過させることを可能にする。出力ライン２０１ｅは、ビットカウンタ１４１から最下位ビットを供給する。全てのサイクルに対して、ビットカウンタ２０２がその計数を進める時、シーケンスＥ２１０ｅは、値「０」と「１」の間で切り替わることになる。それにより、本発明は、例えば図１Ｂのビットカウンタからインタフェース１４８に至るシーケンスＡ２１０ａからシーケンスＤ２１０ｄの多重状態を形成する。このようにして、インタフェース１４８は、形成された多重シーケンスから適切なシーケンスを選択的に決めることができる。
【００３９】
チャンネルコード発生器１４１は設定可能であるから、例えばワードＡ２０８ａからワードＤ２０８ｄに対する値を有する符号化ワードであるチャンネルコード発生器設定入力１２４ａを受信する。復号器２０４は、チャンネルコード発生器設定入力１２４aからの復号結果を中継するために、２０８ａから２０８ｄの各メモリバッファに連結される。
【００４０】
本発明は、チャンネルコード発生器１４１の代替実施形態と良く適合する。例えば、チャンネルコード発生器の一実施形態は、更に多数のマスクワード及びマスク回路を形成する。別の実施形態では、より大きなビットカウンタが利用される。そして更に別の実施形態では、マスクワードデータをより大きな命令コンテキストから剥ぎ取るのに復号器は利用されない。マスクワードは、むしろ、ローカルメモリ又はシステムメモリから直接供給される。一実施形態は、既存のプロトコルが要求する値までを計数するだけのカウンタ２０２を利用する。最後の代替実施形態では、マスク回路からの出力は、１ビットよりも大きい可能性がある。
【００４１】
ここで図２Ｂを参照すると、本発明の一実施形態による設定可能チャンネルコード発生器のマスク回路部分のブロック図が示されている。マスク回路２０９ａは、チャンネルコード発生器１４１、グローバルコードインタフェース１４５、チャンネル化コード調整回路１５２、逆拡散コード調整回路１５４、及び、図１ＢのＣＧＳ（１１４ａ）の他の回路における利用のための例示的なマスク回路である。図２Ｂはまた、マスク２０９ａのマスクレジスタと主回路２５３の状態レジスタとの間の相互作用を説明するために主回路２５３を含む。
【００４２】
マスク回路２０９ａは、マスクビット（又は、レジスタ）と呼ばれる多重メモリレジスタ、例えばマスクビットｌ（２５４ａ）からマスクビットＭ（２５４ｍ）を有する。同様に、主回路２５３はまた、ビット（又は、状態）レジスタと呼ばれる多重メモリレジスタ、例えばビットｌ（２５３ａ）からビットＮ（２５３ｎ）を含む。本実施形態では、主回路２５３は、デジタルカウンタを表す。ビットレジスタの量Ｎは任意であり、設計上の用途に依存することが可能である。主回路２５３が８ビットの２進カウンタの場合、例えば０から２５５の２⁸の値を準備するにはＮ＝８である。代替的には、主回路２５３はＬＦＳＲであり、レジスタビットｌ（２５３ａ）〜ビットＮ（２５３ｎ）の状態は、当業者に既知の方法で移動され、フィードバックされる。例えば、当業者が知るように、最下位ビットの状態は、ＬＦＳＲの最上位ビットに向かって反復的に移動され、最下位ビットはフィードバック和を受け取る。
【００４３】
本発明において、「Ｍ」は、マスクレジスタの量、及び、相当するＡＮＤ（ロジック積）ゲート２５６ａ〜２５６ｍ、及び、出力２５８ａ〜２５８ｍ、及び、ほぼ相当するＡＤＤ回路２５８ａ〜２５８ｍ−１を表す。「Ｍ」の値は任意であり、設計上の用途に依存する。本実施形態では、マスク回路２０９ａに対する長さＭは、主回路２５３のビットの長さ、例えばＮと同等である。しかし、別の実施形態では、主回路２５３のビットレジスタよりも少ないマスク２０９ａのマスクレジスタをもたらすことができるであろう。出力２６２〜２６２ｎは、ビットを主回路２５３からロジック装置、例えば、マスク回路２０９ａのＡＮＤゲート２５６ａ〜２５６ｍに伝送するのに使用することができる。
【００４４】
マスク回路は、マスクワードによって有効化される。特に、マスクワードは、２５３などの主回路から２０９ａなどのマスク回路に供給されるデータの選択的結合を可能にする。マスクワードは、それぞれのゲートを有効化又は無効化する２進値を包含し、例えば、ＡＮＤゲート２５６ａに対する「１」値は、入力２６２ａにもたらされた値をＡＮＤゲート２５６aから出力することを可能にするであろう。加算回路２５８ａ〜２５８ｍ−１は、ゲート２５６ａ〜２５６ｍからの出力を加算し、出力ライン２６０上に結果を供給する。マスク回路２０９ａは、一実施形態において、それが連結されたＬＦＳＲにおけるコードの前進を実行するのに利用される。別の実施形態において、マスク回路２０９aは、多重通信プロトコルに亘るコード又はデータの上位集合の目標とする部分を選択的に決め、それを望ましい方法、例えば、目標とするプロトコルに従って結合するために利用される。ＡＮＤゲート２５６aは、データ値を選択的に決めるためのロジックを準備し、加算回路２５８ａ〜２５８ｍ−１は、選択されたデータ値を組み合わせるロジックを準備する。複数のマスクワードの１つは、通信プロトコル又はユーザが希望する設定によって要求されるように、マスク回路２０９ａに選択的に供給することができる。
【００４５】
設定可能グローバルコード発生器及びインタフェース
図３Ａは、本発明の一実施形態によるグローバルコードシーケンスのための設定可能インタフェース１４５のブロック図である。図３Ａに与えられた設定可能インタフェースは、グローバルコードシーケンスを受信し、そこから適切な部分又はオフセットをその後の調整のためにインタフェース１４８などのローカルインタフェースに中継する例示的なインタフェース回路である。設定可能グローバルコードインタフェースの詳細な作動は、後述の流れ図で示される。グローバルコード１４５のための設定可能グローバルインタフェースは、既存又は将来の代表的デジタルスペクトル拡散用途に利用される部類のグローバルコードシーケンスに及ぶ広範囲なグローバルコードシーケンスを多重並列マスク回路を通じて供給する。
【００４６】
設定可能グローバルコードインタフェース１４５は、メモリブロック３０４及び多重マスク回路、マスク回路Ｅ３１０、及び、マスク回路Ｆ３１４を含む。マスク回路Ｅ３１０及びＦ３１４はまた、それらがそれらの出力に関してグローバルＬＦＳＲシーケンスに依存するために従属回路と呼ばれる。メモリブロック３０４は、グローバルコードシーケンス入力１２８のためのメモリ３０６、第１グローバルマスクワードのためのメモリ３１１、及び、第２グローバルマスクワードのためのメモリ３１２を含む。マスク回路Ｅ３１０及びマスクＦ３１４は、並列にメモリ３０６と連結され、例えば、ビット対ビット接続用のバスを通じてグローバルシーケンスを受信する。マスク回路Ｅ３１０は、グローバルマスク１（３１１）のためのメモリブロックに連結され、一方、マスク回路Ｆ３１４は、グローバルマスク２（３１２）のためのメモリに連結される。メモリ３０６、３１１、及び、３１２は、本実施形態では４２ビット長であり、４２のオーダーを有するグローバルＬＦＳＲコード発生器のビット長に適合する。同様に、マスクＥ３１０及びマスクＦ３１４は４２ビット長であり、グローバルＬＦＳＲコード発生器の全長にアクセスする可能性を有する。
【００４７】
グローバルマスク１（３１１）及びグローバルマスク２（３１２）は、本実施形態では異なるマスクワードであり、それによってグローバルコードシーケンスの出力からのコード空間において２つの異なるオフセットを表す。図２Ｂのマスク回路２０９ａは、本発明のマスク回路のマスクＥ３１０及びマスクＦ３１４に適用可能な例示的マスク回路を提供する。しかし、マスク回路２０９ａの出力２５８ａから２５８ｍは合計され、マスクＥ３１０及びマスクＦ３１４に適用された時にそれぞれ例えば位相１Ｉ（２１０ａ）及び位相１Ｑ（２１０ｂ）である出力を形成する。バスＣ１４４ｃとも呼ばれる並列の出力ライン１Ｉ（２１０ａ）及び位相１Ｑ（２１０ｂ）は、本実施形態のＣＧＳ１１４ａで利用されるグローバルコードシーケンスの同位相及び直角位相バージョンを表す。グローバルコードインタフェース１４５を作動する方法は、後述の流れ図で説明される。
【００４８】
グローバルコードインタフェース１４５は設定可能であり、そのために、グローバルインタフェース設定１２４ｃ、例えば、本実施形態のメモリ３１１及び３１２に記憶されたマスクワードを受信する。グローバルコードインタフェースブロック１４５はまた、グローバルコードシーケンス１２８の入力を受信し、そこからマスクワードはコードシーケンスを抽出することになる。本実施形態は、グローバルコードシーケンスから目標とするコードオフセットを検索するローカルエンジンを効果的に提供する。本発明は、グローバルコードインタフェース１４５に対して呈示された実施形態の代替実施形態に十分に適している。例えば、グローバルマスク１（３１１）、グローバルマスク２（３１２）、マスクＥ３１０、マスクＦ３１４、及び、グローバルシーケンスメモリブロック３０６は、代替実施形態において広範囲なビット長を有する。
【００４９】
ここで図３Ｂを参照すると、本発明の一実施形態による設定可能グローバルコード発生器のブロック図が示されている。図３Ｂは、図１ＢのＣＧＳ１１４ａでの応用のための例示的グローバルコード発生器を提供する。グローバルコード発生器は、本実施形態では、図１Ａの多重モデムプロセッサブロック１０８ａから１０８ｎに対して、単一グローバルコードシーケンス入力１２８を提供する。このようにして、マルチパス復調作動のためのコードシーケンスの同期化が達成される。設定可能グローバルコード発生器１０７は、既存又は将来の代表的デジタルスペクトル拡散用途に使用される部類のコード発生機能に及ぶ広範囲な設定を提供する。
【００５０】
設定可能グローバルコード発生器１０７は、各々がグローバルＬＦＳＲ３３８に連結された、設定可能グローバルＬＦＳＲ回路３３８、ジャンプ状態回路３０３、可変ＬＦＳＲレート回路３４８、フィードバック設定メモリ３４６、及び、多項値メモリ３４２を含む。設定可能グローバルＬＦＳＲ３３８の態様は、後述の図４Ｂ〜図４Ｆで与えられる。設定可能グローバルＬＦＳＲ３３８は、本実施形態において４２のオーダーを有し、例えば４２の状態のレジスタＬＦＳＲであるが、本発明は、ＬＦＳＲに対する広範なオーダーに十分に適合する。多項値メモリ３４２は、設定可能グローバルＬＦＳＲ３３８のビットスライスがＬＦＳＲの長さを変化させることを可能にするように多項ワードを提供する。フィードバック設定メモリ３４６は、次の図４Ｂ〜図４Ｆに示すように、適切なデータ値を提供して設定可能グローバルＬＦＳＲ３３８に回路を形成する。
【００５１】
ジャンプ状態回路３０３はまた、設定可能グローバルＬＦＳＲ３３８に連結される。ジャンプ状態回路３０３は、存在するＬＦＳＲ状態が目標状態に適合する場合、新しく目標とされたＬＦＳＲ状態をグローバルＬＦＳＲ３３８内に伝達する。新しく目標とされたＬＦＳＲ状態は、コード空間における前進（又は、オフセット）を表すか、又は、ＬＦＳＲに対する初期値を表すことができる。ジャンプ状態回路３０３の例示的な実施形態は、後述の図６で与えられる。
【００５２】
可変ＬＦＳＲ有効化回路３４８により、設定可能グローバルＬＦＳＲは、マルチレートでシーケンス出力１２８などのコードシーケンスを出力することができる。可変ＬＦＳＲ有効化回路３４０を利用することによりクロックサイクルを省くことができ、その結果、設定可能グローバルＬＦＳＲは、設定可能グローバルコード発生器１０７に提供された例えばクロック入力１２３ａの最大クロック周波数の１／２又は１／３などのコードを発生できる。可変ＬＦＳＲ有効化回路３４８は、有効化ライン３３９を通じて設定可能グローバルＬＦＳＲに連結される。カウンタ３３４とスキップレートメモリレジスタ３３２とは、比較器３３６に連結される。カウンタ回路３３４は、グローバルコード発生器に対するクロックサイクル入力を計数し、それらを目標とするスキップレートと比較する。クロックサイクル入力２３ａは、システムクロック信号、又は、例えば図１Ｂのローカルコントローラ１２１からのローカルクロック信号とすることができる。
【００５３】
グローバルコード発生器１０７は設定可能なので、図１Ａに示す通信装置構成要素を通じて提供されるグローバルＬＦＳＲ設定情報１２４を受信する。設定情報１２４は、フィードバック設定、ジャンプ状態、ＬＦＳＲ長設定、及び、コードレート設定を含む。従って、設定可能グローバルコード発生器１０７は、設定可能コードレート、設定可能コード長、設定可能フィードバック、及び、設定可能ジャンプ状態を形成する。結果として、設定可能グローバルコード発生器１０７は、既存及び将来の代表的スペクトル拡散用途に利用される広範な種類のコード発生機能に適合する装置を提供する。
【００５４】
設定可能ＬＦＳＲ発生器
ここで図４Ａを参照すると、本発明の一実施形態による設定可能ローカルＬＦＳＲコード発生器１４３のブロック図が示されている。図４Ａは、図１ＢのＣＧＳ１１４ａでの応用のための例示的なローカルＬＦＳＲコード発生器１４３を与える。設定可能ローカルＬＦＳＲコード発生器１４３は、既存及び将来の代表的デジタルスペクトル拡散用途に利用される部類のコード発生機能に及ぶ広範なローカルＬＦＳＲ機能、例えば逆拡散シーケンスを提供する。
【００５５】
ローカルコード発生器１４３は、多重独立ＬＦＳＲを有する設定可能ＬＦＳＲ４０４を含む。特に、設定可能ＬＦＳＲ４０４は、第２の設定可能単一ビットＬＦＳＲ２（４０６ｂ）と直列に連結された第１の設定可能単一ビットＬＦＳＲ１（４０６ａ）を含み、その各々は、例えばバス４４６及びバス４４４である出力バスを有し、設定可能ＬＦＳＲ４０４から並列に出力を供給する。初期状態Ｂ４０２ｂメモリは、設定可能単一ビットＬＦＳＲ２（４０６ｂ）と連結され、一方で初期状態Ａ４０２ａメモリは、設定可能二重ビットＬＦＳＲ４１０及び設定可能単一ビットＬＦＳＲ１（４０６ａ）の両方と連結される。ＬＦＳＲレジスタ状態は、初期状態Ｂ４０２ｂ及び初期状態Ａ４０２ａメモリに記憶される。
【００５６】
設定可能二重ビットＬＦＳＲ４１０は、設定可能単一ビットＬＦＳＲ１（４０６ａ）と類似であるが、単一ビット数値演算の代わりにＺ４とも呼ばれる二重ビット数値演算を利用する。従って、ハードウエアは基本的に２倍となり、２ビット数値演算を行うための適切な連結装置を有する。設定可能二重ビットＬＦＳＲ４１０は、本実施形態において、図４Ｂから図４Ｄに示されるのと同様のフィボナッチ・フィードバック設定とガロア・フィードバック設定との両方を有する。更に、設定可能二重ビットＬＦＳＲ４１０は、図４Ａには示されていないが、ジャンプ状態回路に連結されることが可能である。二重ビットＬＦＳＲ４１０は、図４Ｂで単一ビットＬＦＳＲ１（４０６ａ）に関して示したのと類似の複数の構成二重ビットＬＦＳＲ（図示しない）を含むことができる。この実施形態では、選択的相互接続により、２つの構成二重ビットＬＦＳＲが選択的に結合されるであろう。設定可能二重ビットＬＦＳＲ４１０に対する例示的な二重ビットのビットスライス設定は、後述の図５Ｄで与えられており、一方、例示的な二重ビット選択的相互接続は、後述の図５Ｅで与えられている。
【００５７】
ローカルコード発生器１４３はまた、出力バス４４８と、出力バス４４８及び４４６を並列に受信するために接続されたマルチプレクサＡ４０９などの選択的相互接続とを有する設定可能二重ビットＬＦＳＲ４１０を含む。ＬＦＳＲ数値演算設定入力１２４ｅは、ＬＦＳＲ数値演算メモリブロック４２０に記憶されてその後リンク４２０ａを通じて「ＭＵＸ Ａ」４０９に伝達される数値演算設定命令を準備する。このようにして、本発明は、複数の数値演算レベルに関連する出力ＬＦＳＲシーケンスを並列に、例えば、設定可能単一ビットＬＦＳＲ２（４０６ｂ）に対する出力バス４４４と、設定可能単一ビットＬＦＳＲ１（４０６ａ）からの出力バス４４６又は設定可能二重ビットＬＦＳＲ４１０からの出力バス４４８のいずれかとの両方から出力することができる。
【００５８】
設定可能単一ビットＬＦＳＲ１（４０６ａ）、設定可能単一ビットＬＦＳＲ２（４０６ｂ）、及び、設定可能二重ビットＬＦＳＲ４１０は、それらがガロア・フィードバック設定又はフィボナッチ・フィードバック設定のいずれかとして形成されるのを可能にする構成要素及び相互接続を有する。更に、設定可能単一ビットＬＦＳＲ１（４０６ａ）及び設定可能単一ビットＬＦＳＲ２（４０６ｂ）は、可変の長さを有し、それにより複合ＬＦＳＲを作製することができる。設定可能ＬＦＳＲ（４０４）については、後述の装置図及び流れ図で更に詳細に説明される。
【００５９】
設定可能ＬＦＳＲ４０４はまた、設定可能単一ビットＬＦＳＲ１（４０６ａ）と設定可能単一ビットＬＦＳＲ２（４０６ｂ）とに連結されたジャンプ状態回路４０３を含む。ジャンプ状態回路４０３は、ＬＦＳＲの現在の状態がある目標状態と合った時、新しい状態をＬＦＳＲの中にロードするためのデータ及び命令を準備する。このようにして、ＬＦＳＲは、コード空間を通って容易に前進させることができる。この実施形態はまた、シーケンス能力が現在必要とされる能力を超えるＬＦＳＲの使用を、目標とするシーケンスの終わりに達した時に初期値にリセットすることを可能にする。例示的なジャンプ状態回路は、後述の図６で説明される。
【００６０】
ローカルＬＦＳＲコード発生器１４３は設定可能なので、それは、図１Ａに示す通信装置構成要素を通じてもたらされるローカルＬＦＳＲ数値演算設定情報１２４ｅを受信する。従って、設定可能ローカルＬＦＳＲコード発生器１４３は、例えば１ビット又は２ビット演算などの異なるレベルの数値演算を実行するために構成された多重のＬＦＳＲから、例えばバス４４４、４４６、及び、４４８上にコードシーケンス出力を供給する。その結果、設定可能ローカルＬＦＳＲコード発生器１４３は、既存又は将来の代表的スペクトル拡散用途によって利用される広範な部類のコード発生機能に適合する装置を提供する。
【００６１】
図４Ｂは、本発明の一実施形態による設定可能単一ビットＬＦＳＲのフィボナッチ・フィードバック回路部分のブロック図である。図４Ｂは、図４ＡのローカルＬＦＳＲコード発生器１４３において適用される、フィボナッチ・フィードバックを有する例示的な設定可能ＬＦＳＲコード発生器４０４の部分を与える。設定可能ＬＦＳＲ４０４のための例えばガロア・フィードバックなどの代替フィードバック設定は、後述の図４Ｃ及び図４Ｄで与えられる。本図に示された構成要素及び入力は、変化する長さ（又は、オーダー）を有する様々な量の独立ＬＦＳＲとして形成することができるＬＦＳＲを提供する。このようにして、本発明は、既存又は将来の代表的デジタルスペクトル拡散用途に及ぶ種類のコード発生機能に適合する。
【００６２】
後述の図５Ｅに示すような例示的設定を有する選択的カプラ４２４ａ〜４２４ｃは、より小さな潜在的に独立したＬＦＳＲを結合してより大きなＬＦＳＲにする柔軟性をもたらす。本配置では、例えばＬＦＳＲ３（４２３）であるＬＦＳＲの最下位ビットスライス（ＬＳＢ）は、ＬＦＳＲの右端に置かれ、一方、最上位ビットスライス（ＭＳＢ）は、ＬＦＳＲの左端に置かれる。従って、例えばＳＩ−Ｂ４２４ｂである選択的相互接続は、ＬＦＳＲ２（４２２）のＭＳＢをＬＦＳＲ３（４２３）のＬＳＢに連結する。潜在的に独立した（又は、モジュール式又は構成要素的）ＬＦＳＲ４２１〜４２４を選択的に連結することにより、設定可能ＬＦＳＲ４０４の目標とする長さ及び量が実現可能である。例えば、ＳＩ−Ａ４２４ａがＬＦＳＲ１（４２１）とＬＦＳＲ２（４２２）とを連結する場合、Ｏ／Ｐ１（４４６ａ）は無視されるべきであるが、一方、Ｏ／Ｐ２（４４６ｂ）からの出力は、複合ＬＦＳＲの結果を供給するであろう。しかし、ＳＩ−Ａ４２４ａがＬＦＳＲ１（４２１）とＬＦＳＲ２（４２２）とを連結しなかった場合には、Ｏ／Ｐ１（４４６ａ）は、独立ＬＦＳＲ１（４２１）から出力シーケンスを供給し、一方、Ｏ／Ｐ２（４４６ｂ）は、独立ＬＦＳＲ２（４２２）から出力シーケンスを供給する。４つの潜在的に独立した出力（Ｏ／Ｐ）ライン、例えば、バス４４６用の１（４４６ａ）及び２（４４６ｂ）、及び、バス４４４用のＯ／Ｐライン３（４４４ａ）及び４（４４４ｂ）は、潜在的に独立したモジュール式ＬＦＳＲ４２１〜４２４の各々から出力シーケンスを供給することができる。ＬＦＳＲ２（４２２）及びＬＦＳＲ３（４２３）を連結するＳＩ−Ｂ４２４ｂ、及び、ＬＦＳＲ３（４２３）及びＬＦＳＲ４（４２４）を連結するＳＩ−Ｃ４２４ｃに関しても同様である。従って、本実施形態は、デジタルスペクトル拡散用途が要求するような多数の短いＬＦＳＲ、又は、より少数の長いＬＦＳＲのいずれをも提供する大きな柔軟性を有する。
【００６３】
本実施形態において、ＬＦＳＲ１（４２１）は、８のオーダーを有し、ＬＦＳＲ２（４２２）も８のオーダーを有し、ＬＦＳＲ３（４２３）は、９のオーダーを有し、ＬＦＳＲ４（４２４）は、２５のオーダーを有して、広範なデジタルスペクトル拡散用途が要求する部類のデジタルコード機能を網羅するように構成される。ＬＦＳＲ１（４２１）からＬＦＳＲ４（４２４）は、図４Ｂに示すフィボナッチ・フィードバックで形成することができる。フィードバック設定の組合せはまた、設定可能ＬＦＳＲ４０４を利用して実行することができる。例えば、ＬＦＳＲ１（４２１）とＬＦＳＲ２（４２２）とは、図４Ｂに示されるフィボナッチ・フィードバックに関して形成され、一方でＬＦＳＲ３（４２３）とＬＦＳＲ４（４２４）とは、例えば（後述の図に示される）ガロアなどの異なるフィードバック設定で形成することができる。この場合には、ＬＦＳＲ３（４２３）及びＬＦＳＲ４（４２４）からのフィードバックは、ＬＦＳＲ１（４２１）に戻すように伝達されないであろう。
【００６４】
図４Ｂの設定可能ＬＦＳＲ４０４は、モジュール式設定可能単一ビットＬＦＳＲ１（４０６ａ）及び設定可能単一ビットＬＦＳＲ２（４０６ｂ）に連結されたフィボナッチ・フィードバック回路４３８を含み、これらのＬＦＳＲは、それ自体選択的相互連結Ｂ４２４ｂを通じて互いに連結される。設定可能単一ビットＬＦＳＲ１（４０６ａ）は、選択的カプラ（又は、相互接続）Ａ４２４ａを通じて互いに連結されたＬＦＳＲ１（４２１）とＬＦＳＲ２（４２２）とを含む。同様に、設定可能単一ビットＬＦＳＲ２（４０６ｂ）は、選択的カプラＣ４２４ｃを通じて互いに連結されたＬＦＳＲ３（４２３）とＬＦＳＲ４（４２４）とを含む。設定可能ＬＦＳＲ４２１〜４２４は、ビットスライス構成要素を含み、それらのビットスライスは、後述の図４Ｅ及び４Ｆに示されるガロア／フィボナッチ（ｇｆ２）アプリケーションにおける単一ビット数値演算用として適切なメモリレジスタ及び設定可能回路を有する。
【００６５】
フィボナッチ・フィードバック回路４３８は、ＬＦＳＲ長の全ての可能な組合せに対する適切な状態を選択的にフィードバックする一実施形態を提供する。一般に、フィボナッチ・フィードバックは、ＬＦＳＲの全ての状態を加算するように形成され、その結果をＬＦＳＲのＬＳＢのための新しい状態として提供する。ＬＦＳＲがモジュール式ＬＦＳＲ４２１〜４２４を連結するために設定可能であるから、全ての可能なフィボナッチ・フィードバックのシナリオが本実施形態で明らかになる。これは、ＬＦＳＲの組合せから全ての可能な和を受信する、例えば「ＭＵＸ」Ｃ４３０から「ＭＵＸ」Ｅ４３４などの選択的カプラによって実行される。特に、加算器１（４２０ｂ）は、ＬＦＳＲ１（４２１）の全ビットに連結され、それらの和を提供する。同様に、加算器２（４２１ｂ）は、ＬＦＳＲ２（４２２）の全ビットに連結され、それらの和を提供する。同様に、加算器３（４２２ｂ）は、ＬＦＳＲ３（４２３）の全ビットに連結され、それらの和を提供する。最後に、加算器４（４２３ｂ）は、ＬＦＳＲ４（４２４）の全ビットに連結され、それらの和を提供する。多重のＬＦＳＲからの和の組合せは、例えば加算器３（４２２ｂ）と加算器４（４２３ｂ）とに連結されてそれらの複合和を提供する加算器４３６ｆによって、及び、図示のように結合された加算器４３６ａから４３６ｅによって提供される。加算器４（４２３ｂ）からの出力ラインは、下流の全てのＬＦＳＲに、例えばＬＦＳＲ３（４２３）のための「ＭＵＸ」Ｅ４２４、ＬＦＳＲ２（４２２）のための「ＭＵＸ」Ｄ４２３、及び、ＬＦＳＲ１（４２１）のための「ＭＵＸ」Ｃ４３０を通じて連結される。同様に、加算器１（４２０ｂ）、２（４２１ｂ）、及び、３（４２２ｂ）からの出力ラインは、それらの全ての下流ＬＦＳＲに接続される。
【００６６】
更に図４Ｂを参照すると、ＬＦＳＲ１が一実施形態ではＬＦＳＲ２（４２２）と結合され、別の実施形態ではＬＦＳＲ２（４２２）及びＬＦＳＲ３（４２３）に結合され、更に別の実施形態ではＬＦＳＲ２（４２２）、ＬＦＳＲ３（４２３）、及び、ＬＦＳＲ４（４２４）に結合されることが可能なために、図４Ｂの「ＭＵＸ」Ｃ４３０が、例えば加算器１（４２０ｂ）、加算器４３６ｃ、加算器４３６ｂ、そして加算器４３６ａからの大多数の入力を有していることに留意されたい。反対に、ＬＦＳＲ３（４２３）に対するフィードバックが、例えばＬＦＳＲ４（４２４）などのより高位のＬＦＳＲのみを含むことができるので、「ＭＵＸ」Ｅ４３４は最小数の入力を有する。その結果、潜在的に独立したＬＦＳＲのこれら別々の組合せからの全ての異なるフィードバック状態が、本発明において明らかにされた。例えばＬＦＳＲ２（４２２）及びＬＦＳＲ３（４２３）であるＬＦＳＲの最下位ビットに対する入力状態がフィードバック状態から提供されるか、又は、より高位でないＬＦＳＲの最上位ビットから単に提供されるか否かは選択的相互接続によって決まるので、それぞれ「ＭＵＸ」Ｄ４２３及び「ＭＵＸ」Ｅ４２４は、ＳＩ−Ａ４２４ａ及びＳＩ−Ｂ４２４ｂに各々連結された出力を有する。例えば、ＬＦＳＲ１（４２１）、ＬＦＳＲ２（４２２）、及び、ＬＦＳＲ３（４２３）が単一のＬＦＳＲとして作動するように互いに連結されると、「ＭＵＸ」Ｃ４３０は、加算器４３６ｂからＬＦＳＲ１（４２１）の最下位ビットに対してラインｆｉｂ−ｃｉ（４３１ａ）を通じて出力を供給することになる。この例では、ＳＩ−Ａ４２４ａは、いかなるフィードバックも、セグメント長メモリ４２６ｃからの制御ラインによりラインｆｉｂ−ｃｉ（４３１ｂ）を通じて「ＭＵＸ」Ｄ４３２から受信しないことになる。ＳＩ−Ｂ４２４Ｂも、「ＭＵＸ」Ｅ４３４からフィードバックを受信しないことになる。逆にＳＩ−Ａ４２４ａは、ＬＦＳＲ１（４２１）の最上位ビットからの状態をＬＦＳＲ２（４２２）の最下位ビットに対して伝達し、ＳＩ−Ｂ４２４ｂは、同様にＬＦＳＲ２（４２２）の最上位ビットからの状態をＬＦＳＲ３（４２３）の最下位ビットに対して伝達することになる。明確にするために、本明細書に記載されたいくつかの例示的な設定は、設定可能ＬＦＳＲ４０４の全ての可能な順列に変わって与えられている。設定可能ＬＦＳＲ４０４の広範な設定可能性は、ハードウエア及び連結装置の効率的使用と共に、当業者によって理解されるであろう。
【００６７】
図４Ｂの設定可能ＬＦＳＲ４０４が特定の種類及び量の構成要素、特定の連結装置、及び、特定の入力を利用する限り、本発明は、広範な代替形態に良く適合する。例えば、潜在的に独立したＬＦＳＲの量、各ＬＦＳＲ内のビットスライス数、選択的カプラ及び加算器の量及び配置は、広範な値に良く適合する。設定可能ＬＦＳＲ４０４の潜在的に独立したＬＦＳＲのモジュール式の態様は、別の実施形態のために増やすことができるか、又は、縮小することができる。更に、図４Ｂの加算器及びＭＵＸに対する量及び連結装置は、トレードオフを含むことができる。より少ないハードウエアを使用することは、回路が作動するために処理時間の追加が必要となる。例えば、加算器３（４２２ｂ）は、その出力を加算器４３６ｅと加算器４３６ｂとに提供し、それらは、次に、別の加算演算を実行する。別の実施形態においては、和の全ての独自の組合せのために別の加算器を準備することができる。このようにして、設定可能ＬＦＳＲ４０４の任意のＬＦＳＲに対する和の全ての順列をもたらすために１回だけの加算演算でよいことなる。後述の図４Ｃ及び４Ｄは、ガロア・フィードバック設定のための両実施形態を与える。
【００６８】
ＬＦＳＲ４０４は設定可能であるため、それは、図１Ａに示される通信装置構成要素を通じて提供されるＬＦＳＲセグメント長情報１２４ｆを受信する。設定情報１２４ｆは、独立ＬＦＳＲがいくつ存在することになるかを本質的に表すＬＦＳＲセグメント長を含む。セグメント長設定は、例えばメモリ４２６ａなどのメモリに記憶され、次いで「ＭＵＸ」Ｃ４３０に制御ラインにより「ＭＵＸ」Ｅ４３４を通して伝達される。設定可能ＬＦＳＲに対する別の入力は、フィードバック設定の間でそれを選択するのに必要なロジックを提供する。この入力及び回路は、後述の図５Ｂで説明されている。フィボナッチ・フィードバックのためのフィードバック設定入力は、図１Ｂに示されるローカルコード発生器設定入力１２４ｂを通じて提供されている。従って、設定可能ＬＦＳＲコード発生器４０４は、ＬＦＳＲの設定可能フィードバック、設定可能ＬＦＳＲ長、及び、設定可能量を準備する。その結果、設定可能ＬＦＳＲコード発生器４０４は、現在及び将来の代表的スペクトル拡散用途に使用される広範な部類のコード発生機能に適合するフィボナッチ・フィードバックＬＦＳＲを提供する。
【００６９】
ここで図４Ｃを参照すると、本発明の一実施形態による設定可能単一ビットＬＦＳＲのガロア・フィードバック回路のブロック図が示されている。図４Ｃは、図４ＡのローカルＬＦＳＲコード発生器１４３に応用するためのガロア・フィードバック設定Ａ４４３ａを有する例示的設定可能ＬＦＳＲコード発生器４０４の一部分を示す。例えば、ガロア設定Ｂ４４３のようなガロア・フィードバックのための代替設定は、後述の図４Ｄで与えられる。設定可能ＬＦＳＲ４０４のための、例えばフィボナッチ・フィードバックのような代替フィードバック設定は、前図４Ｂで与えられた。本図に示された構成要素及び入力は、変動する長さ（又は、オーダー）を有する可変量の独立ＬＦＳＲとして形成することができるＬＦＳＲを提供する。このようにして、本発明は、現在及び将来の代表的デジタルスペクトル拡散用途に亘る種類のコード発生機能に適合する。図４Ｃには、図４Ｂに示されたのと同様の多くの構成要素及び連結装置がある。明瞭にするために、本明細書では、図４Ｂと異なる図４Ｃに関する構成要素、連結装置、及び、代替実施形態だけについて説明されるであろう。他のものについては、図４Ｂで与えられた構成要素、連結装置、及び、代替形態の説明が本図に同様に適用される。
【００７０】
図４Ｃの設定可能ＬＦＳＲ４０４は、モジュール式設定可能単一ビットＬＦＳＲ１（４０６ａ）と設定可能単一ビットＬＦＳＲ２（４０６ｂ）とに連結されたガロア・フィードバック回路４４３ａを含み、それらのＬＦＳＲは、それ自体、選択的相互接続Ｂ４２４ｂを通じて互いに連結されている。ガロア・フィードバック回路４４３ａは、可能な全てのＬＦＳＲ長の組合せに関して、適切な状態を選択的にフィードバックするための一実施形態を提供する。一般に、ガロア・フィードバックは、ビット状態が次のより高い程度に進められる時に、ＬＦＳＲ内のビット状態に対して選択的に加算されるべきＬＦＳＲの最上位の状態を準備するように形成される。例えば、出力ライン４２１ａ上に提供されたＬＦＳＲ１（４２１）の最上位ビットの状態は、ＬＦＳＲ１（４２１）が独立ＬＦＳＲとして作動するように形成された場合、「ＭＵＸ」Ｌ４４０ａを通してバスＡ４５０ａに供給することができる。バスＡ４５０ａは、次いで、目標とするフィードバックによって決められたようにビットスライスの状態と選択的に結合させるために、ＬＦＳＲ１（４２１）内の最上位のビット対ビットスライスの状態を伝達する。
【００７１】
しかし、図４ＣのＬＦＳＲ４０４がモジュール式ＬＦＳＲ４２１〜４２４とのリンクに関して設定可能であるため、本実施形態では、可能な全てのガロア・フィードバックのシナリオが明らかになる。これは、例えば、可能な全てのＬＦＳＲ設定の最上位ビットから状態を受信する、例えば「ＭＵＸ」Ｌ４４０ａから「ＭＵＸ」Ｎ４４０ｃである選択的カプラによって為される。一般に、各ＭＵＸは、２つの可能な上流側入力のための２つの入力ライン、制御入力、及び、出力を有する。この形態はＭＵＸの鎖を提供し、そのＭＵＸの鎖を通じて、Ｏ／Ｐ４（４４４ｂ）は、最下位のＬＦＳＲ１（４２１）に到達するために移動する必要がある。例えば、ＬＦＳＲ４（４２４）からの出力４（４４４ｂ）は、それ自身にフィードバックされるが、同時に、バスＣ４５０ｃによりＬＦＳＲ３（４２３）のビットスライスのための「ＭＵＸ」Ｎ４４０ｃを通じ、バス４５０ｂによりＬＦＳＲ２（４２２）のビットスライスのための「ＭＵＸ」Ｍ４４０ｂを通じ、バス４５０ａによりＬＦＳＲ１（４２１）のビットスライスのための「ＭＵＸ」Ｌ４４０ａを通じて利用可能にされる。別の例では、単一ＬＦＳＲとして作動するようにＬＦＳＲ１（４２１）とＬＦＳＲ２（４２２）とが結合された場合、出力２（４４６ｂ）は、「ＭＵＸ」Ｍ４４０ｂを通じてＬＦＳＲ２（４２２）に、また、「ＭＵＸ」Ｌ４４０ａを通じてＬＦＳＲ１（４２１）に供給されることになる。同様に、単一ＬＦＳＲとして作動するようにＬＦＳＲ３（４２３）とＬＦＳＲ４（４２４）とが結合された場合、出力４（４４４ｂ）は、バスＤ４５０ｄを通じてＬＦＳＲ４（４２４）に、また、「ＭＵＸ」Ｎ４４０ｃを通じてＬＦＳＲ３（４２３）に供給されることになる。ガロア・フィードバック設定Ａ４４３ａは、例えば２入力ＭＵＸなどのより単純なＭＵＸ装置をもたらすが、信号がＬＦＳＲを通して、例えばＯ／Ｐ４（４４４ｂ）からバス４５０ａまで移動するのに余分な時間を消費する。代替形態は、後述の図４Ｄで与えられる。
【００７２】
全てのフィードバック状態は、次に高い状態をより低いオーダーのＬＦＳＲに中継することによって明らかになる。その結果、潜在的に独立のＬＦＳＲのこれら別々の組合せによる全ての異なるガロア・フィードバック状態が本発明において明らかにされてきた。選択的相互接続のＳＩ−Ａ４２４ａ、ＳＩ−Ｂ４２４ｂ、及び、ＳＩ−Ｃ４２４ｃは、それらが結合された場合、より低いオーダーのＬＦＳＲからより高いオーダーのＬＦＳＲに状態を伝達するか、又は、ＬＦＳＲ間で状態を全く伝達しないかのいずれかである。例えば、ＬＦＳＲ１（４２１）がＬＦＳＲ２（４２２）と結合された場合、ＳＩ−Ａ４２４ａは、ＬＦＳＲ１（４２１）の最も高いオーダーのビットスライスから、ＬＦＳＲ４２２の最も低いオーダーのビットスライスに状態を供給する。しかし、ＬＦＳＲ１（４２１）がＬＦＳＲ２（４２２）と結合されていない場合、ＳＩ−Ａ４２４ａは、２つのＬＦＳＲ間でいかなる状態も伝達しない。明確にするために、本明細書に記載されたいくつかの例示的設定は、図４Ｃの設定可能ＬＦＳＲ４０４の可能な全ての順列に代わって与えられている。ハードウエアと連結装置との効率的な使用と共に、設定可能ＬＦＳＲ４０４の広範な設定可能性は、同業者によって理解されるであろう。
【００７３】
ＬＦＳＲ４０４は設定可能であるため、それは、図１Ａに示された通信装置構成要素を通じて提供されるＬＦＳＲセグメント長情報１２４ｆを受信する。設定情報１２４ｆは、存在する独立ＬＦＳＲの量を本質的に表すＬＦＳＲセグメント長を含む。セグメント長設定は、例えば図４Ｃのメモリ４２６ｂなどのメモリに記憶され、引き続き制御ラインを通じて「ＭＵＸ」Ｌ４４０ａ、「ＭＵＸ」Ｍ４４０ｂ、及び、「ＭＵＸ」Ｎ４４０ｃに伝達される。設定可能ＬＦＳＲに対する別の入力は、フィードバック設定の間でそれを選択するために必要なロジックを提供する。この入力及び回路は、後述の図５Ｂで説明される。ガロア・フィードバックに対するフィードバック設定入力は、図１Ｂに示されるローカルＬＦＳＲコード発生器設定入力１２４ｂを通じて提供されている。従って、設定可能ＬＦＳＲコード発生器４０４は、設定可能ＬＦＳＲ長とＬＦＳＲの設定可能量とを有するガロア・フィードバックＬＦＳＲを提供する。その結果、設定可能ＬＦＳＲコード発生器４０４は、現在及び将来の代表的スペクトル拡散用途に使用される広範な種類のコード発生機能に適合する装置を提供する。
【００７４】
図４Ｄは、本発明の一実施形態による設定可能単一ビットＬＦＳＲの代替ガロア・フィードバック回路部分のブロック図である。図４Ｄは、図４ＡのローカルＬＦＳＲコード発生器１４３で応用するためのガロア・フィードバック設定Ｂ４４３ｂを有する例示的な設定可能ＬＦＳＲコード発生器４０４の部分を与える。ガロア・フィードバックのための代替設定、例えばガロア設定Ａ４４３ａは、前図４Ｃで与えられている。また、設定可能ＬＦＳＲ４０４のための代替フィードバック設定、例えばフィボナッチ・フィードバックは、前図４Ｂで与えられている。図４Ｄには、図４Ｃに示されたのと同様の多くの構成要素及び連結装置がある。明瞭にするために、本明細書では、図４Ｃと異なる図４Ｄに関する構成要素、連結装置、及び、代替実施形態だけについて説明されるであろう。他のものについては、図４Ｃで与えられた構成要素、連結装置、及び、代替形態の説明が本図に同様に適用される。
【００７５】
図４Ｄの設定可能ＬＦＳＲ４０４は、モジュール式設定可能単一ビットＬＦＳＲ１（４０６ａ）と設定可能単一ビットＬＦＳＲ２（４０６ｂ）とに連結されたガロア・フィードバック回路４４３ｂを含む。図４Ｃと図４Ｄとの間の大きな違いは、図４Ｄが例えば４入力「ＭＵＸ」Ｌ４４０ｄ及び３入力「ＭＵＸ」Ｍ４４０ｅなどの、より複雑なハードウエアを利用することである。しかし、図４Ｄは、中間のＭＵＸによって処理される必要なしに全てのフィードバック設定を各ＭＵＸに直接供給するトレードオフの報いを受ける。すなわち、Ｏ／Ｐ４４４ｂは、全ての下流又はより低いオーダーのＬＦＳＲに対して、例えば「ＭＵＸ」Ｎ４４０ｆ、「ＭＵＸ」Ｍ４４０ｅ、及び、「ＭＵＸ」Ｌ４４０ｄである単一マルチプレクサを通じて伝達される。すなわち、単一サイクルにおいて、各ＬＦＳＲは、全てのフィードバック設定の可能性を利用することができる。
【００７６】
設定可能ビットスライス及び相互接続
ここで図５Ａを参照すると、本発明の一実施形態による設定可能な構成ＬＦＳＲにおける多重ビットスライスの配置のブロック図が示されている。図５Ａは、例えば図４Ａ及び図４Ｂに示される設定可能ＬＦＳＲ４０４のＬＦＳＲ１（４２１）、ＬＦＳＲ２（４２２）、ＬＦＳＲ３（４２３）、ＬＦＳＲ４（４２４）、又は、ＬＦＳＲ４１０である設定可能な構成ＬＦＳＲのいずれかとして使用するための、設定可能ビットスライスを有する例示的な設定可能構成ＬＦＳＲコード発生器４２１を与える。図５Ａの各ビットスライス５０１〜５０３の設定は、どのＬＦＳＲが利用されることになるかに左右される。従って、図５Ｂに示されるビットスライス設定５０１ａ〜５０３ａは、図４Ｂ〜図４Ｄの単一ビットＬＦＳＲ４２１〜４２４のために利用され、一方、図５Ｄに示されるビットスライス設定５０１ｂ〜５０３ｂは、図４Ａの二重ビットＬＦＳＲ４１０のために利用される。例えば５０１ａ及び５０１ｂであるビットスライスの両方の実施形態は、設定可能な結合（例えば、多重の独立ＬＦＳＲ間の）を有する設定可能長ＬＦＳＲと設定可能フィードバックとを実装するのに必要な設定可能な構成要素を準備する。このようにして、本発明は、現在及び将来の代表的デジタルスペクトル拡散用途に及ぶ種類のコード発生機能に適合する。
【００７７】
設定可能な構成ＬＦＳＲ１（４２１）は、例えばＬＦＳＲ１（５０１）である最下位ビット（ＬＳＢ）（又は、最低オーダー）から、例えばＬＳＢ１（５０２）である中間ビット（ＩＢ）に至り、例えばＭＳＢ１（５０３）である最上位ビット（ＭＳＢ）に及ぶ多重ビットスライスを含む。本実施形態において、ＬＦＳＲ１（４２１）は、８番目のオーダーのＬＦＳＲであり、従って、ＭＳＢ１（５０３）は、８番目のビットスライスを表す。欠けているビットスライスは、明確にするために省かれている。各ビットスライスは、次に最上位のビットスライスに連結される。従って、ＬＳＢ１（５０１）がライン５１１を通じてＩＢ１（５０２）に連結され、それは、次に、他の中間ビットスライス（図示しない）にライン５１２によって連結される。７番目のビットスライス（図示しない）は、結果的にライン５１３を通じてＭＳＢ１（５０３）に連結されることになる。
【００７８】
ＬＦＳＲ１（４２１）に適するガロア・フィードバック回路４４３ａの部分は、入力ラインの連結されて各ビットスライスに入る。特に、図４Ｃ及び図４ＤのバスＡ４５０ａを示すｇａｌ_-ｃｉライン４６０ａ〜４６０ｎは、フィードバック値のガロア・キャリーを例えばＬＳＢ１（５０１）からＭＳＢ１（５０３）までの各ビットスライスに供給する。
【００７９】
補足的に、ＬＦＳＲ１（４２１）に適したフィボナッチ・フィードバック回路４３８の一部分は、各ビットスライスから出力ラインに連結される。従って、図４ＢのバスＧ４４２ｇを表すｌｆｓｒ_-ｎｘｐライン４６９ａ〜４６９ｎは、図４Ｂに示されるように、例えばその結果が「ＭＵＸ」Ｃ４３０を通過してＬＦＳＲ１（４２１）に戻される加算器４２０ｂへのフィードバック値に対する入力を供給する。ビットスライスに対する特定の量とフィードバックインタフェースとが図５Ａに説明されているが、本発明は、代替の実施形態にも良く適合する。例えば、任意の量のビットスライスを利用することができる。
【００８０】
ここで図５Ｂを参照すると、本発明の一実施形態による設定可能単一ビット・ビットスライスのブロック図が示されている。
【００８１】
図５Ｂは、例えば図４Ｂ〜図４Ｄに示される設定可能ＬＦＳＲ４０４のＬＦＳＲ１（４２１）〜ＬＦＳＲ４（４２４）などの、任意のＬＦＳＲコード発生器に応用するための例示的な設定可能単一ビット・ビットスライスを与える。本図に示される構成要素及び入力は、図５Ａのビットスライス５０１〜５０３のように実装することができ、ＬＦＳＲが設定可能なフィードバックと設定可能な長さとを有することを可能にするビットスライス５０４を形成する。このようにして、本発明は、現在及び将来の代表的デジタルスペクトル拡散用途に及ぶ部類のコード発生機能に適合する。
【００８２】
ビットスライス５０４は、フィボナッチ・フィードバック及びガロア・フィードバック設定の両方に関するビットスライスの状態を保持する状態メモリレジスタＮ（ｉ）５２６を含む。グループＡ５３３は、ビットスライス４８１ａのガロア及びフィボナッチ実装の両方に対するフィードバックを選択的に有効化する構成要素のグループである。ビットスライス５０４は、例えば５０１ａであるビットスライスをフィボナッチ・フィードバックループ及びガロア・フィードバックループの両方に対して選択的に連結するために、各々、ＡＮＤゲート５３０及びＡＮＤゲート５４０に連結された多項値メモリレジスタＰ（ｉ）５２８を含む。特に、ＡＮＤゲート５３０に連結された出力ラインｌｆｓｒｅ_-ｎｘｐ４６９は、ＬＳＢ１（５０１）の場合に関して図５Ａに示されたｌｆｓｒ_-ｎｘｐ４６９ａである。同様に、ＡＮＤゲート５４０に連結された入力ｇａｌ_-ｃｉ４６０は、図５ＡのＬＳＢ１（５０１）の場合に対するｇａｌ_-ｃｉ４６０ａである。ＡＮＤゲート５４０は、インタフェースＢ５３８と共に、２を法とする加算のために本実施形態でＸＯＲゲートとして実装される加算ロジック装置５３４に連結される。次に、ＸＯＲゲート５３４出力は、ＭＵＸ５３４に連結され、ビットスライス５０４のガロア・フィードバック設定の場合に状態レジスタＮ（ｉ）５２６に対してメモリの状態として供給される。従って、多項値レジスタＰ（ｉ）５２８は、両方のフィードバック設定を有効化する。「ｉ」の値は、ＬＦＳＲにおけるビットスライスのｉ番目の位置を意味する。
【００８３】
ビットスライス５０４は、多くの順列を説明する広範な設定可能性に及ぶことができるので、ビットスライスは、別々の順列に従って以下に説明される。フィードバック設定メモリレジスタ５２７は、ＭＵＸ５３２に連結され、フィボナッチ・フィードバック実施形態又はガロア・フィードバック実施形態に対して、各々、インタフェースＡ５３６からの入力又はインタフェースＢ５３８からの入力を選択的に連結する制御入力を供給する。
【００８４】
特に、インタフェースＡ５３６は、フィボナッチ・フィードバックの実装に対するＬＦＳＲにおけるビットスライス位置のいくつかのシナリオに従って、図４Ｂの設定可能ＬＦＳＲ４０４の他の構成要素に連結される。フィボナッチ実装の第１の場合（ケースＦ１）では、設定可能ビットスライス５０４は、ＬＦＳＲグループ内でより高位の、すなわち、より高いオーダーの（例えば、最下位ＬＦＳＲではない）ＬＦＳＲにおけるＬＳＢである。従って、ケースＦ１では、インタフェースＡ５３６は、図４Ｂに示すように、例えばＬＦＳＲ２（４２２）又はＬＦＳＲ３（４２３）又はＬＦＳＲ４（４２４）であるＬＦＳＲに対して、各々、例えばＳＩ−Ａ４２４ａ又はＳＩ−Ｂ４２４ｂ又はＳＩ−Ｃ４２４ｃである選択的インタフェースに連結されるであろう。フィボナッチ実装の第２の場合（ケースＦ２）では、設定可能ビットスライス５０４は、多重ＬＦＳＲグループの最下位ＬＦＳＲにおけるＬＳＢである。従って、ケースＦ２の場合、インタフェースＡ５３６は、図４Ｂに示すように、「ＭＵＸ」Ｃ４３０の出力ｆｉｂ_-ｃｉ４３１ａに連結されるであろう。フィボナッチ実装の第３の場合（ケースＦ３）では、設定可能ビットスライス５０４は、ＬＦＳＲグループ内の任意のＬＦＳＲにおける、図５Ａで検討されたようなＩＢ又はＭＳＢである。従って、ケースＦ３に対しては、インタフェースＡ５３６は、以前のビットスライスの出力に連結されるであろう。すなわち、インタフェースＡ５３６は、この場合、スループットラインをメモリ状態レジスタＮ（ｉ）５２６の中に直接供給する。例えば、図５ＡのＩＢ１（５０２）に対するケースＦ３は、ライン５１１上のＬＳＢ４３５ａ値である入力Ａ５３６を受信するであろう。図５Ｂにおいてビットスライスの観点から説明されたように、より下位のビットスライスからの出力５１４は、より上位のビットスライス上のＡ５３６上の入力として受信されるであろう。
【００８５】
反対に、インタフェースＢ５３８は、ガロア・フィードバック実装のためのＬＦＳＲにおけるビットスライス位置のシナリオに従って、図４Ｃ及び図４Ｄの設定可能ＬＦＳＲ４０４の他の構成要素に連結される。ガロア実装に対する第１の場合（ケースＧ１）、設定可能ビットスライス５０４は、ＬＦＳＲグループ内のより高いオーダー、すなわち、より高位の（例えば、最下位ＬＦＳＲではない）ＬＦＳＲのためのＬＳＢである。従って、ケースＧ１では、インタフェースＢ５３６は、図４C及び図４Ｄに示すように、例えばＬＦＳＲ２（４２２）又はＬＦＳＲ３（４２３）又はＬＦＳＲ４（４２４）であるＬＦＳＲに対して、各々、ＳＩ−Ａ４２４ａ又はＳＩ−Ｂ４２４ｂ又はＳＩ−Ｃ４２４ｃである選択的インタフェースに連結されるであろう。ガロア実装の第２の場合（ケースＧ２）では、設定可能ビットスライス５０４は、多重ＬＦＳＲグループの最下位又は最低オーダーのＬＦＳＲのＬＳＢである。従って、ケースＧ２に対しては、インタフェースＢ５３８は、ＸＯＲ５３４と共に削除することができ、ＡＮＤゲート５４０の出力をＭＵＸ５３２の中に直接連結されたままにする。ガロア実装の第３の場合（ケースＧ３）、設定可能ビットスライス５０４は、ＬＦＳＲグループ内の任意のＬＦＳＲにおける、図５Ａで検討されたＩＢ又はＭＳＢである。従って、ケースＧ３に対しては、インタフェース５３８は、以前のビットスライスの出力に連結されるであろう。例えば、図５ＡのＩＢ１（５０２）に対するケースＧ３は、ライン５１１上のＬＳＢ４３５ａ値である入力Ａ５３６を受信するであろう。図５Ｂにおいてビットスライスの観点から説明したように、より下位のビットスライスからの出力５１４は、より上位のビットスライス上のＢ５３８上の入力として受信されるであろう。
【００８６】
あらゆるビットスライスは、設定可能な構成ＬＦＳＲ、例えば図５ＡのＬＦＳＲ４３５であるので、可変長ガロア実装を行うことができる。この場合、状態レジスタは、設定可能構成ＬＦＳＲの最上位端の方向にロードされる。短縮長ガロア・フィードバックは、例えば図５ＡのＬＳＢ５０１であるＬＳＢと、ガロア・フィードバックに対するＬＦＳＲの目標とする長さに到達するのに必要な任意の中間ビットスライスとを無効化するＰ（ｉ）５２８の多項値ビットの値を供給することによって実装される。反対に、ＬＦＳＲが多項値レジスタを最下位ビットに供給しない場合、ＬＦＳＲは、ＬＳＢに対してフィードバックを無効化することができず、従って、ＬＦＳＲを事実上短縮する。
【００８７】
ビットスライス５０４が設定可能である結果として、それは、多項値メモリレジスタＰ（ｉ）５２８に対するビット値を提供する例えば多項値ワードであるＬＦＳＲ多項値設定１２４ｇの入力を受信する。設定可能ビットスライスはまた、ＭＵＸ５３２のその後の制御のためにメモリレジスタ５２７に記憶されたＬＦＳＲフィードバック設定入力１２４ｃを受信する。従って、設定可能ビットスライス５０４は、設定可能フィードバックとフィードバック実装とを有するビットスライスを提供する。その結果、設定可能ビット５０４は、現在及び将来の代表的デジタルスペクトル拡散用途に及ぶ部類のコード発生機能に適合する装置を提供する。
【００８８】
ここで図５Ｃを参照すると、本発明の一実施形態によって２つの設定可能単一ビットＬＦＳＲを連結する選択的相互接続のブロック図が示されている。図５Ｃは、例えば図４Ｂ〜図４Ｄの設定可能ＬＦＳＲ４０４の、例えばＳＩ−Ａ４２４ａ、ＳＩ−Ｂ４２４ｂ、及び、ＳＩ−Ｃ４２４ｃである任意の選択的相互接続に応用するための例示的な設定可能相互接続を与える。本図に示された構成要素及び入力は、例えば図４ＤのＬＦＳＲ１（４２１）及びＬＦＳＲ２（４２２）である、２つの設定可能な構成ＬＦＳＲを選択的に連結することができる選択的相互接続４２４ａを提供する。このようにして、本発明は、現在及び将来の代表的デジタルスペクトル拡散用途に対して別々の長さ及び量のＬＦＳＲを使用する部類のコード発生機能に適合する。
【００８９】
選択的相互接続ＳＩ−Ａ４２４ａは、ＬＦＳＲの異なるグループ化に対してフィードバック順列を適合させるために、例えば図４Ｂの「ＭＵＸ」Ｄ４３２である選択的相互接続の出力を例えばライン４３１ｂから受信するために連結された入力ｆｉｂ_-ｃｉ５４１を有する「ＭＵＸ」Ｐ５５０を含む。選択的相互接続ＳＩ−Ａ４２４ａはまた、より下位のビットスライスの状態レジスタからの出力値であるｌｆｓｒ_-ｎ_-ｐｒｖ５４２入力を含む。例えば、図５Ｂの設定可能ビットスライス５０４が図４ＢのＬＦＳＲ１（４２１）のＭＳＢであった場合、ｌｆｓｒ_-ｎ_-ｐｒｖ５４２は、設定可能ビットスライス５０４の出力ライン５１４に連結されたであろう。ｓｔａｒｔ_-ｌｏｃ４２６ｃのためのメモリブロックは、「ＭＵＸ」Ｐ５５０への制御入力がｆｉｂ_-ｃｉ５４１又はｌｆｓｒ_-ｎ_-ｐｒｖ５４２をインタフェースＣ５３７と選択的に連結することを可能にする、ＬＦＳＲセグメント長１２４ｆの入力設定を受信する。例えば、図５ＣのＬＦＳＲセグメント長入力１２４ｆが、選択的相互接続がその２つのＬＦＳＲを連結すべきであると示した場合、ｓｔａｒｔ_-ｌｏｃ４２６ｃは、「ＭＵＸ」Ｐ５５０がｌｆｓｒ_-ｎ_-ｐｒｖ５４２値をインタフェースＣ５３７に通すことを可能にするであろう低ロジック値、例えば「０」値を供給するであろう。インタフェースＣ５３７は、ＬＳＢ入力、例えば図５ＢのインタフェースＡ５３６に連結され、その場合、ビットスライス５０４は、より高いオーダーのＬＦＳＲ、例えば図４Ｃ又は図４ＤのＬＦＳＲ２（４２２）におけるＬＳＢであろう。このシナリオは、図５Ｂで示されたケースＦ１の説明となる。
【００９０】
選択的相互接続ＳＩ−Ａ４２４ａはまた、ＬＦＳＲのガロア・フィードバック設定に適応するためにＡＮＤゲート５５２を含む。ＡＮＤゲート５５２は、選択的相互接続が、それが及んでいる２つのＬＦＳＲを連結しているかどうかを表示する信号を受信するために連結された入力！ｓｔａｒｔ_-ｌｏｃ５４３を含む。選択的相互接続ＳＩ−Ａ４２４ａが２つのＬＦＳＲを連結するように命令されている場合、ＡＮＤゲート５５２は、上述の通り、信号ｌｆｓｒ_-ｎ_-ｐｒｖを通過するように有効化される。インタフェースＤ５３９は、例えば図５ＢのインタフェースＡ５３６であるＬＳＢ入力に連結され、その場合、ビットスライス５０４は、図４Ｂの例えばＬＦＳＲ２（４２２）であるより高いオーダーのＬＦＳＲにおけるＬＳＢであろう。このシナリオは、図５Ｂで示されたケースＧ１の説明となる。
【００９１】
図５Ｃの本実施形態は、それ自体設定可能であるより高位のアセンブリ内で設定可能であるサブコンポーネント装置を利用するが、本発明は、設定可能ないくつかの構成要素に対して非設定可能なサブコンポーネントで置換することに良く適合する。例えば、一実施形態においては、フィボナッチ・フィードバック又はガロア・フィードバック設定のいずれに対しても設定可能でない２つのＬＦＳＲを選択的に連結するために、選択的相互接続４２４ａは、「ＭＵＸ」Ｐ５５０又はＡＮＤゲート５５２だけを含むことができる。この手法はまた、ある与えられた用途に応用可能な時は、図２Ａから図７Ｃの他の実施形態にも適用することができる。
【００９２】
ここで図５Ｄを参照すると、本発明の一実施形態による設定可能二重ビット・ビットスライスのブロック図が示されている。図５Ｄは、例えば図４Ａの設定可能ＬＦＳＲ４０４のＬＦＳＲ４１０である任意のＬＦＳＲコード発生器に応用するための例示的な設定可能二重ビット・ビットスライスを与える。本図に示された構成要素及び入力は、ＬＦＳＲが設定可能なフィードバックと設定可能な長さとを有することを可能にする図５Ａのビットスライス５０１〜５０３（ＬＦＳＲ４１０に用いられる時）として実装することができるビットスライス５０７を提供する。このようにして、本発明は、現在及び将来の代表的デジタルスペクトル拡散用途に及ぶ部類のコード発生機能に適合する。
【００９３】
図５Ｄは、図５Ｃに示されたのと類似の多くの構成要素及び連結装置を有する。明確化のために、本明細書では、図５Ｃと異なる図５Ｄの構成要素、連結装置、及び、代替実施形態のみを説明することになる。それ以外は、図５Ｃで与えられた構成要素、連結装置、及び、代替形態の説明が本図に同様に適用される。
【００９４】
ビットスライス５０７は二重ビット数値演算用であるから、入力及び出力ラインは２ビット幅である。フィードバック設定５７１のような制御入力は、それでも尚、単一ビットラインであることができる。同様に、例えば「ＭＵＸ」Ｑ５６４、乗算器５６２及び５６５、メモリ状態Ｎ（ｉ）、及び、加算器５５７などの装置は２ビットの能力を有することが理解できる。例えば、加算器５５７は、２ビット（又は、Ｚ４）数値演算を行うことができる。入力Ｅ５６６、Ｆ５６１、及び、出力ｌｆｓｒ_-ｎ５７０、ｌｆｓｒ_-ｎｘｐ５６９、及び、ｌｆｓｒ_-ｐ５６８は、設定可能単一ビット・ビットスライスにおけるそれらの対応物と類似の連結装置を有する。
【００９５】
ここで図５Ｅを参照すると、本発明の一実施形態によって２つの設定可能な二重ビットの構成ＬＦＳＲを連結する選択的相互接続のブロック図が示されている。図５Ｅは、図４ＡのＬＦＳＲ４１０の多重設定可能構成二重ビットＬＦＳＲに対する例示的な設定可能選択的相互接続を提供する。このようにして、本発明は、現在及び将来の代表的デジタルスペクトル拡散用途に対して異なる長さ及び量の二重ビットＬＦＳＲを使用する部類のコード発生機能に適合する。
【００９６】
図５Ｅは、図５Ｃに示されたのと類似の多くの構成要素及び連結装置を有する。明確化のために、本明細書では、図５Ｃと異なる図５Ｅの構成要素、連結装置、及び、代替実施形態のみを説明することになる。それ以外は、図５Ｃで与えられた構成要素、連結装置、及び、代替形態の説明が同様に本図に適用される。
【００９７】
ビットスライス５０５は二重ビット数値演算用であるから、入力及び出力ラインは２ビット幅である。ＬＦＳＲセグメント長２４ｆによって提供されるｓｔａｒｔ_-ｌｏｃ設定５７４のような制御入力は、それでも尚、単一ビットラインであることができる。同様に、例えば「ＭＵＸ」Ｒ５８０及びＡＮＤゲート５８２のような装置は２ビットの能力を有することが理解できる。入力ｌｆｓｒ_-ｎ_-ｐｒｖ５７２、！ｓｔａｒｔ_-ｌｏｃ５７３、及び、ｆｉｂ_-ｃｉ５７６は、例えば図５Ｃの設定可能単一ビット選択的相互接続におけるそれらの対応物と類似の連結装置を有する。別の実施形態では、二重ビットＬＦＳＲ、例えば図４ＡのＬＦＳＲ４１０は、より大きな複合ＬＦＳＲを作るために結合することができる設定可能な構成ＬＦＳＲを有しておらず、従って、選択的相互接続ＳＩ−Ｄ５０５を必要としないであろう。
【００９８】
設定可能比較及びジャンプ回路
ここで図６を参照すると、本発明の一実施形態によるＬＦＳＲのための設定可能な比較及びジャンプ回路のブロック図が示されている。図６は、例えば図４ＡのＬＦＳＲ４０４である設定可能ＬＦＳＲコード発生器、又は、図３Ｂのグローバルコード発生器１０７で応用するための例示的な設定可能比較及びジャンプ回路を与える。本図に示される設定可能な構成要素及び入力は、比較及びジャンプ回路が現在及び将来の代表的デジタルスペクトル拡散用途に及ぶ比較及びジャンプ機能を満足することを可能にする。
【００９９】
ＬＦＳＲ６２６は、ジャンプ状態回路４０３の平衡をその上に実装することができるコンテキストを形成するように示されている。従って、ＬＦＳＲ６２６は、図４Ｂ〜図４Ｄの設定可能ＬＦＳＲ４０４で使用される、例えばＬＦＳＲ１（４２１）、ＬＦＳＲ２（４２２）、ＬＦＳＲ３（４２３）、又は、ＬＦＳＲ４（４２４）などの任意のＬＦＳＲであることができる。ジャンプ状態回路４０３のための本実施形態は単一ビットＬＦＳＲ用であるが、例えば図４ＡのＬＦＳＲ４１０などの二重ビットＬＦＳＲにも適合させることができ、図６に実装された二重ビット回路を形成するであろう。
【０１００】
ジャンプ状態回路４０３は、両方が入力として「ＭＵＸ」Ｓ６１６に連結されるジャンプ状態１ワード６１４及びジャンプ状態２ワード６１２が存在するメモリブロック６３０を含む。メモリブロック６３０はまた、両方とも入力としてＡＮＤゲート６０４に連結される比較状態１（６２１）及びマスクワード１（６２４）と、両方とも入力としてＡＮＤゲート６０８に連結される比較状態２（６２２）及びマスク２（６２３）とを記憶する。ＡＮＤゲート６０４とＡＮＤゲート６０８とは、それぞれ比較器Ａ６２２と比較器Ｂ６２０とに連結される。比較器Ａ６２２及びＢ６２０は、両方ともＬＦＳＲ６２６に連結され、そのレジスタ状態を並列方式で受信する。すなわち、比較器Ａ６２２及びＢ６２０は、各々、マスクワード１（６２４）とマスクワード２（６２３）の値を使用して、ＬＦＳＲ６２６の状態のビット対ビット比較を行う。比較器Ａ６２２は、比較器がＬＦＳＲ状態と比較状態１とが一致すると結論した場合、ジャンプ状態１（６１４）が「ＭＵＸ」Ｓ６１６を通過してＬＦＳＲ６２６の中に入るように、ＯＲゲート６１０と「ＭＵＸ」Ｓ６１６とに連結された出力を有する。ＯＲゲート６１０は、比較器Ａ６２２又は比較器Ｂ６２０のいずれかによってＯＲゲートが有効化された場合、ＬＦＳＲ６２６が「ＭＵＸ」Ｓ６１６からのジャンプ状態を受け入れることを可能にする出力を有する。
【０１０１】
ジャンプ状態回路４０３は、本実施形態における２つの潜在的に異なる比較値に対する２つの並列比較演算を提供する。別の実施形態では、ただ１つの比較及びジャンプ状態が実装される。ジャンプ状態回路４０３は、両方ともメモリ６３０に記憶することができる比較状態入力１２４ｇとジャンプ状態長さ１２４ｈとを受信するように設定可能である。
【０１０２】
インタフェース
ここで図７Ａを参照すると、本発明の一実施形態によってコード発生器を出力調整回路に連結するためのインタフェースのブロック図が示されている。図７Ａは、図１Ｂに示すような設定可能複合コード発生器１４０と設定可能複合出力調整ユニット１５０とを連結する例示的なインタフェースを与える。インタフェース１４８は、基本的に、現在及び将来の代表的デジタルスペクトル拡散用途の広範な部類に必要な全てのコードシーケンスの上位集合を提供する。このようにして、本実施形態は、説明された全ての用途に対するコード要求を満足するが、いくつかのコードシーケンスは、インタフェース１４８を使用する単一用途には使用されないことになる。
【０１０３】
インタフェース１４８は、入力バスＡ１４４ａ、バスＢ１４４ｂ、及び、バスＣ１４４ｃからコードシーケンス情報を並列で受信するように連結される。図１ＢのバスＡ１（４４１）を表す入力ライン２１０ａから２１０ｅは、ブロックＡ７０２に連結される。同様に、入力ラインＯ／Ｐ４（４４４ｂ）、Ｏ／Ｐ３（４４４ａ）、Ｏ／Ｐ２（４４６ｂ）、及び、Ｏ／Ｐ１（４４６ａ）は、図１ＢのバスＢ１４４ｂを表し、ブロックＢ７０４のメモリレジスタに連結される。最後に、図１Ｂの設定可能グローバルコードインタフェース１４５からのバスＣ１４４ｃを表す出力ライン位相１Ｉ２１０ａ及び位相１Ｑ２１０ｂは、メモリブロックＣ７０６に連結される。インタフェース１４８は、ブロックＡ７０２のようなコードシーケンスの現在の状態、ブロックＢ７０４の現在の状態７０４ｂ、及び、ブロックＣ７０６の現在の状態７２０を記憶できる多重メモリレジスタを含む。インタフェース１４８はまた、選択コードシーケンスの遅延値を記憶する多重メモリレジスタを含む。例えば、ブロックＢ７０４の第１の遅延７０４ｂｂは、バスＢ１４４ｂによってもたらされるコードシーケンスの単一の遅延値を記憶する一方、ブロックＣ７０６の第１の遅延７２１、第２の遅延７２２、第３の遅延７２３、及び、第４の遅延７２４は、入力位相１Ｉ２１０ａの遅延値を順次記憶する。バスＤ１４４ｄは、本実施形態において、示された全てのレジスタの値を複合出力調整回路１５０に伝達するように並列に連結される。
【０１０４】
インタフェース１４８は、記憶された（又は、一時的にバッファに記憶された）コードの特定の実施形態を形成するが、本発明は、広範囲の代替形態に良く適合する。例えば、代替実施形態は、コードシーケンスをある程度記憶することができ、それらのコードシーケンスの遅延バージョンをある程度記憶することができる。
【０１０５】
出力調整回路
ここで図７Ｂを参照すると、本発明の一実施形態によるチャンネルコードのための設定可能出力調整回路のブロック図が示されている。図７Ｂは、図１Ｂの設定可能複合出力調整ユニット１５０、及び、設定可能コード発生器システム１１４に応用するための例示的な出力調整回路を与える。本図に示される構成要素及び入力は、現在及び将来の代表的デジタルスペクトル拡散用途に及ぶチャンネル化コードシーケンスのための広範な種類の出力調整機能に適合する。
【０１０６】
設定可能チャンネル化コード調整回路１５２は、図２Ｂの例示的なマスク回路と類似の多重マスク（又は、従属）回路７３０ｂ〜７３３ｂを含み、図７Ａのインタフェース（又は、主回路）１４８からの入力バスＤ１４４ｄと並列に連結される。従って、インタフェース１４８のレジスタの状態は、同時に及び並列にそれぞれのマスク回路７３０ａ〜７３３ａにもたらされる。マスク回路７３０ａ〜７３３ａからの出力はバスＥ１４６を形成し、これはまた図１Ｂにも示されている。マスク回路７３０ａ〜７３３ａは、各々、例えば「ＭＵＸ」Ｑ７３０Ｂから「ＭＵＸ」Ｔ７３３ｂである多重選択的相互接続の１つと並列に連結される。各ＭＵＸは、それ自体、メモリ内の多重マスクワードに連結される。
【０１０７】
マスクワードは、本実施形態において、多数の用途（又は、ユーザ）Ａ及びＢのためのマルチチャンネル、例えばチャンネル１及び２に対する実数及び虚数領域、例えば位相Ｉ及び位相Ｑに適応するように配置される。すなわち、例えばマスクワードＡ_-ｉ７４０ａは、ユーザＡに対するコードシーケンスを出力ライン１４６ａ上のチャンネル１に同位相で発生させるためにマスク回路Ｇ７３０ａに供給されたマスクワードである。同様に、マスクワードＡ_-ｉ７４２ａは、ユーザＡに対するコードシーケンスを出力ライン１４６ｃ上のチャンネル２に同位相で発生させるためにマスク回路Ｉ７３２ａに供給される。メモリ７３６の制御データは、適切な各ＭＵＸがそのそれぞれのマスク回路に、例えばＡ又はＢである適切なユーザに対するマスクワードを伝送することを可能にする。従って、「ＭＵＸ」Ｑ７３０〜「ＭＵＸ」Ｔ７３３がユーザＡに対する制御入力を受信する場合、マスクワード７４０ａ、７４１ａ、７４２ａ、及び、７４３ａは、メモリ７３４から各々マスク回路７３０ａ〜７３３ａに伝送される。同様に、「ＭＵＸ」Ｑ７３０〜「ＭＵＸ」Ｔ７３３がユーザＢに対する制御入力を受信する場合、マスクワード７４０ｂ、７４１ｂ、７４２ｂ、及び、７４３ｂは、メモリ７３４から各々マスク回路７３０ａ〜７３３ａに伝送される。このようにして、図１Ａで検討されたように、設定可能チャンネル化コード調整回路によって提供された計算手段は、多重計算処理、例えばいくつかのマルチパス及び／又はマルチチャンネルに亘って時間分割される。
【０１０８】
マスクワードは、図７Ａのインタフェース１４８から適切な種類のコードシーケンスとコードシーケンスの遅延バージョンとを選択的に選び、それらを図２Ｂで機能を検討したマスクを通じて組み合わせて出力を形成する制御情報を包含する。各ユーザ、チャンネル、及び／又は、位相条件に対する特定のマスクワードは、図１Ａの通信装置１００ａ上で作動することが望ましい通信プロトコルに基づいて、ユーザが特定することができる。
【０１０９】
設定可能チャンネル化コード調整回路１５２は設定可能なので、それは、図１Ａで説明された通信装置構成要素を通じて提供される、チャンネル化出力調整設定情報１３２ａを受信する。設定情報１３２ａは、７４０ａ〜７４３ａ及び７４０ｂ〜７４３ｂに対するマスクワード、及び、ＭＵＸ７０３〜７３３を制御するための制御７３６に関する情報を含むことができる。従って、設定可能チャンネル化コード調整回路１５２は、別々のチャンネル及びユーザに対する設定可能コード出力を準備する。結果として、設定可能チャンネル化コード調整回路１５２は、現在及び将来の代表的デジタルスペクトル拡散用途が使用する種類のコード発生機能に適合する装置を提供する。
【０１１０】
ここで図７Ｃを参照すると、本発明の一実施形態による逆拡散シーケンスのための設定可能出力調整回路のブロック図が示されている。図７Ｃは、図１Ｂの設定可能複合出力調整ユニット１５０、及び、設定可能コード発生器システム１１４に応用することができる、逆拡散シーケンスのための例示的な出力調整回路を与える。本図に示される構成要素及び入力は、現在及び将来の代表的デジタルスペクトル拡散用途に及ぶ広範な部類の逆拡散コードシーケンスのための出力調整機能に適合する。
【０１１１】
設定可能非拡散コード調整回路１５４は、複数のマスク（又はスレイブ）回路７５６及び７６６を含んでおり、マスク回路７５６及び７６６は図７Ｂの模範的なマスク回路と同じで、並列に入力バスＤ１４４ｄと接続されており、入力バスＤ１４４ｄは図７Ａのインタフェース（又はマスター回路）１４８とも接続されている。従って、インタフェース１４８内のレジスタでの状態は、同時且つ並行して各マスク回路７５６及び７６６に提供される。設定可能チャネル化出力調整回路１５２が、ある実施例では、設定可能非拡散コード調整回路１５４とは全く異なるコードシーケンスを利用していても、それらはなおインタフェース１４８から同じ上位セットのコードシーケンスと接続されており、そこから所望のコードシーケンスを選択的に選択することになる。マスク回路７５６及び７６６からの出力は、図１Ｂにも示されているバスＦ１４７を形成する。
【０１１２】
マスク回路７５６及び７６６はそれぞれ、例えばＭＵＸＹ７５４及びＭＵＸＺ７６４のような多重選択相互接続の１つと接続されている。ＭＵＸＹ７５４はＭＵＸＵ７５０及びＭＵＸＶ７５２と接続されている。ＭＵＸＵ７５０及びＭＵＸＶ７５２は、チャネル選択メモリレジスタ７５８からの制御入力に従って、それぞれユーザーＡ用及びユーザーＢ用の同相バージョンの位相１から６のマスクワードにスイッチ切り替えを提供している。同様に、ＭＵＸＺ７６４は、ＭＵＸＷ７６０及びＭＵＸＸ７６２と連結され、チャネル選択メモリレジスタ７５８からの制御入力に従って、それぞれユーザーＡ用及びユーザーＢ用の直交バージョンの位相１から６のマスクワードに、スイッチ切り替えを提供している。この方法では、ユーザーは、異なる位相に対してはマスクワードを構成することができる。非拡散コードを計算するためのマスクワードに位相変化がなければ、ＭＵＸＵ７５０への入力に対して、同じマスクワードを６つのレジスタ全て、例えば７５１ａ―７５６ａへロードすることができる。
【０１１３】
代わりに、例えばユーザーＡの同相調整のような所与のプロセスに対して、例えばマスクＧ７５６によって、非拡大コードを計算するためのマスクワードが２値方式で変われば、ＭＵＸＵ７５０へのユーザーＡの同相入力に対して、異なるマスクワードを、レジスタに交互に、例えばレジスタ７５１ａ、７５３ａ、７５５ａに１つのマスクワード、レジスタ７５２ａ、７５４ａ、７５６ａにもう１つのマスクワードのように、交互にロードすることができる。このシーケンスは、１つの拡散スペクトルを適用することによって指定することができる。次に、マスクワードが、チャネル選択入力７５８に従って、メモリ７３４からトップダウンに線形方式で検索されると、両マスクワードは、交互にマスクＧ７５６へロードされ、非拡散コード位相Ｉ線１４７ｂへの出力を作成することになる。例えばマスクＧ７５６によって、非拡大コードを計算するためのマスクワードが三値方式で変われば、最新の例が出現し、ＭＵＸＵ７５０へのユーザーＡの同相入力に対して、異なるマスクワードを、３つ目のレジスタ毎に、例えばレジスタ７５１ａ、７５４ａに１つのマスクワード、レジスタ７５２ａ、７５５ａにもう１つのマスクワード、レジスタ７５３ａ、７５６ａに第３のマスクワードのように、ロードすることができる。この技法は、ＭＵＸＶ７５２、ＭＵＸＷ７６０及びＭＵＸＸ７６２へのマスクワード入力にも適用できる。本発明は、限られた数のコードシーケンス計算を実現するために、特定数のレジスタ及び選択的相互接続を利用しているが、本発明は、所与のレベルの適用に対して多かれ少なかれ柔軟性を実現するために、広汎な種類のメモリ装置及び選択的相互接続を利用するのに非常に適している。
【０１１４】
プロセス
図８Ａには、本発明のある実施例による、多数のマスク回路を使って複数のコードシーケンスを生成するためのプロセスのフローチャートが示されている。フローチャート８０００は、本実施例では、模範的なブロック線図２Ａ，２Ｂ，３Ａ，７Ｂ，７Ｃを使って実行されている。本発明は、本フローチャートの実施例を使うことによって、１つのマスターコード回路からの多数のコードシーケンスを同時に提供し、それによって広範囲の拡散スペクトル通信のアプリケーション及びプロトコルに対応する方法を提供する。
【０１１５】
フローチャート８０００は、ステップ８００２で始まる。本実施例のステップ８００２では、複数のスレイブ回路において複数のマスクワードが受信される。ステップ８００２は、本実施例では、大域マスクワード３１１及び大域マスクワード３１２のようなマスクワードをそれぞれマスクＥ３１０及びマスクＦ３１４で並行して受信することによって実行される。本発明は、どの様な数のマスク回路とマスクワードの組み合わせであってもステップ８００２を実行するのに非常に適している。フローチャート８０００は、ステップ８００２に続いてステップ８００４へ進む。
【０１１６】
本実施例のステップ８００４では、複数のスレイブ回路それぞれでのコード発生器からの状態が、並列に受信される。ステップ８００４は、図３Ｂの大域コード発生器１０７からの図３Ａの大域コードシーケンス入力１２８のような、マスターコード回路からのコードシーケンスを伝達することにより実行される。ある実施例では、大域コード発生器からのコードシーケンスは、並行してバス３０５経由でマスク回路へ送信される前に、図３Ａのメモリバッファ３０６内に記憶される。しかし、別の実施例では、コードシーケンスは、マスクＤ２０９ｄを通してマスクＡ２０９ａと直接通信するビットカウンタマスター回路２０２のようなマスクへ直接送られる。更に、本コード発生器は、図２Ａのビットカウンタのようなカウンタか、又は、図３Ｂの大域ＬＦＳＲ３３８のようなＰＮシーケンス発生器などの何れのタイプのコード発生器でもよい。フローチャート８０００は、ステップ８００４に続いてステップ８００６へ進む。
【０１１７】
本実施例のステップ８００６では、コード発生器からの状態は、それぞれのマスクワークに従って、複数のスレイブ回路それぞれの中で選択的に送信される。ステップ８００６は、ある実施例では、図２Ｂのマスク回路２０９ａによって実行される。マスク回路２０９ａでは、ＡＮＤゲートと連結されているマスクビットが、マスクへのデータ入力を送信できるようにする。このように、例えば、ＡＮＤゲート２５６ａと連結されているマスクビット２５４ａは、ライン２６２ａでのマスクへのデータ入力を送信できるようにする。チャネルコードを生成するのに多数のマスクが利用されている場合、マスクはビットカウンタと連結されている。ＯＶＳＦコードシーケンスは、所望の通信プロトコルに依っては、線形カウンタからの値の組み合わせにより形成することもできる。フローチャート８０００は、ステップ８００６に続いてステップ８００８へ進む。
【０１１８】
本実施例のステップ８００８では、照会が、１つの出力が所望されているかどうかを判定する。１つの出力が所望されている場合は、フローチャート８０００はステップ８０１０へ進む。しかし、多数のマスク回路からの結果の並行出力が所望されているような、１つの出力が所望されていない場合は、フローチャート８０００はステップ８０１４へ進む。
【０１１９】
本実施例のステップ８０１０では、選択的相互接続装置における複数のスレイブ回路のそれぞれからの出力値が受信される。ステップ８０１０は、例えばスレイブ回路からの出力をマルチプレクサで受信することにより実行される。マルチプレクサは、多数の入力を受信し、１つの所望の出力だけを伝達することができる。フローチャート８０００は、ステップ８０１０に続いてステップ８０１２へ進む。
【０１２０】
本実施例のステップ８０１２では、選択的相互接続装置からの１つの出力値が選択的に伝達される。ステップ８０１２は、ある実施例では、制御信号入力８０１２を受信することにより実行される。制御信号は、マルチプレクサで受信され、どの入力ラインを出力ラインと連結すべきかを示す。フローチャート８０００の１つの分岐は、ステップ８０１２の後で終了する。
【０１２１】
本実施例のステップ８０１４では、複数のメモリレジスタを有するインタフェースにおいて複数のスレイブ回路それぞれからの出力値が受信される。ステップ８０１４は、ある実施例では、出力コードシーケンスを、図２ＡのラインＡ２１０ａ、Ｂ２１０ｂ、Ｃ２１０ｃ、Ｄ２１０ｄ、Ｅ２１０ｅ（又はバスＡ１００ａ）のような各マスクから、図７Ａのインタフェース１４８のようなメモリレジスタのインタフェースへ伝達することにより実行される。フローチャート８０００は、ステップ８０１４に続いてステップ８０１６へ進む。
【０１２２】
本実施例のステップ８０１６では、複数のスレイブ回路それぞれからの出力値は、複数のメモリレジスタの内の１つに記憶される。ステップ８０１６は、本実施例では、前記値を図７Ａのインタフェース１４８内の所与のメモリレジスタ内に記憶することにより実行される。ある実施例では、マスクからの所与のコードシーケンス出力の複数の値は、図７Ａの入力位相１Ｉ２１０ａの第１から第４の遅延７２１−７２４のようなインタフェース内に記憶される。フローチャート８０００は、ステップ８０１６に続いてステップ８０１８へ進む。
【０１２３】
本実施例のステップ８０１８では、複数のスレイブ回路それぞれの出力値は、インタフェースからバス経由で並行して伝達される。ステップ８０１８は、ある実施例では、インタフェース１４８内のレジスタの状態を、図７Ｂの出力調整回路１５２のような次の回路へ伝達するバスＤ１４４ｄのような共通バスを提供することにより実行される。フローチャート８０００の１つの分岐は、ステップ８０１８の後で終了する。
【０１２４】
次に、図８Ｂには、本発明の１つの実施例による、ガロアフィードバック構造を有するＬＦＳＲの長さを選択的に変更するためのプロセスに関するフローチャートが示されている。フローチャート８０５０は、本実施例では、代表的なブロック線図２Ａ及び５Ｂを使って実行される。本発明は、本フローチャートの実施例を用いることにより、ガロアフィードバックコード発生器用のＬＦＳＲを短くして、リソースを節約する方法を提供する。
【０１２５】
フローチャート８０５０はステップ８０５４で始まり、ＬＦＳＲの初期状態が受信される。ステップ８０５４は、ある実施例では、ＬＦＳＲのビットレジスタへロードすることのできるメモリからワードを受信することにより実行される。例えば、図４Ａは、初期状態Ａ４０２ａ及びＢ４０２ｂが記憶され、設定可能ＬＦＳＲ４０４へ選択的に伝達されるメモリブロックを提供する。フローチャート８０５０は、ステップ８０５４に続いてステップ８０５６へ進む。
【０１２６】
本実施例のステップ８０５６では、ＬＦＳＲに関する初期状態は、ＬＦＳＲの最高累乗（すなわち最上位）端に向けてロードされる。ステップ８０５６は、利用されないＬＦＳＲ内の最下位ビットレジスタを満たすために、初期状態をゼロを用いてフォーマットすることにより実行される。例えば、マスター回路２５３が、Ｎ＝８ビットを有するガロアＬＦＳＲであり、７ビットのＬＦＳＲだけが必要な場合、適切な多項式ビットが、使用されないビットを除外し、初期状態は、初期化状態をＬＦＳＲ内のアクティブなビットと正しく位置を合わせるために、初期状態に対する７ビットに、最下位ビット位置にゼロを１つ加えた形となる。フローチャート８０５０は、ステップ８０５６に続いてステップ８０５８へ進む。
【０１２７】
本実施例のステップ８０５８では、ＬＦＳＲの最高累乗端に向けてマスクワードがロードされる。マスク回路が短縮されたガロアＬＦＳＲと共に利用される場合、マスクワードは、ステップ８０５６での初期化状態のフォーマット化及びアプリケーションと同じ方式でフォーマットされ、マスク回路内にロードされる。図３Ａのある実施例では、ステップ８０５８は、本例では１つの使用されていないＬＦＳＲビットに対してゼロのオフセット値を有する、大域マスクワード２３１１を提供することにより実行される。フローチャート８０５０は、ステップ８０５８に続いてステップ８０６０へ進む。
【０１２８】
本実施例のステップ８０６０では、最高位のビットスライスの状態は、ＬＦＳＲ内の他のビットスライスへ伝達される。図４のＬＦＳＲ１４２１は、ある実施例では実行ステップ８０６０を実行するために用いられる。特に、ＬＦＳＲ１（４２１）内の最上位ビットからの出力４２１ａは、バスＡ４４２ａ経由でＬＦＳＲ内のビットスライスのバランスへ伝達し戻される。フローチャート８０５０は、ステップ８０６０に続いてステップ８０６２へ進む。
【０１２９】
本実施例のステップ８０６２では、無効化多項式係数は、所望のＬＦＳＲオーダーを越えるＬＦＳＲ内の低位ビットスライスで受信される。本実施例では、ガロアＬＦＳＲの最下位ビットが用いられない場合は、多項式係数を受信し、そのビットレジスタでのガロアフィードバック信号の受信を使用禁止とすることができる。ステップ８０６４は、図５Ｂの多項式ビットレジスタ５２８から代表的なビットスライス５０４のＡＮＤＡゲート５４０への使用可能信号により実行される。フローチャート８０５０は、ステップ８０６４の後で終了する。
【０１３０】
図８Ｃには、本発明のある実施例による、モジュール式ＬＦＳＲを作動させるためのプロセスのフローチャートを示している。フローチャート８１００は、本実施例では、４Ｂから４Ｄの代表的なブロック線図と、図５Ａから５Ｅを使って実行される。本発明は、本フローチャートの実施例を用いることにより、非均一デジタル拡散スペクトル通信アプリケーション及びプロトコルに必要な、変化するコード発生器長さに順応する設定可能な方法を提供する。
【０１３１】
本実施例のステップ８１０２では、選択的相互接続において制御入力が受信され、ビットスライスの第１グループをビットスライスの第２グループへ連結する。ステップ８１０２は、図４Ｄの選択的相互接続Ａ（ＳＩ−Ａ）４２４ａが、ＬＦＳＲを例えばＬＦＳＲ２４２２のような隣接するＬＦＳＲに接続することによって延長すべきかどうかを示すセグメント長メモリ４２６ｃから制御入力を受け取ることにより実行される。フローチャート８１００は、ステップ８１０２に続いてステップ８１０４へ進む。
【０１３２】
本実施例のステップ８１０４では、照会が、ＬＦＳＲが延長されるかどうかを判定する。ＬＦＳＲが延長されるのであれば、フローチャートはステップ８１０８へ進む。しかし、ＬＦＳＲが延長されるのでなければ、フローチャート８１００はステップ８１０６へ進む。ステップ８１０４は、潜在的独立モジュール式ＬＦＳＲの選択的相互接続可能性に順応するための論理を提供する。
【０１３３】
本実施例のステップ８１０６では、選択的相互接続により、第１グループ内の最上位のビットスライスが、第２グループ内の最下位のビットスライスと分離される。ステップ８１０６は、選択的相互接続ＳＩ−Ａ４２４ａが、制御信号start_loc４２６ｃ及び５４３に翻訳してそれぞれＭＵＸ５５０及びＡＮＤゲート５５２と選択的に相互接続するＬＦＳＲセグメント長１２４ｆの入力を受信することにより実行される。本発明は、二者択一論理装置及び二者択一制御方法論を用いてＬＦＳＲを分離するのに非常に適している。フローチャート８１００は、ステップ８１０６に続いてステップ８１１８へ進む。
【０１３４】
本実施例のステップ８１１８では、第１グループ及び第２グループからの出力が、並行して伝達される。ステップ８１１８は、図４Ｂの設定可能ＬＦＳＲ４０４の全出力からの出力を伝達することにより実行される。例えば、Ｏ／Ｐ１４４６ａ及びＯ／Ｐ２４４６ｂは、選択された構成長に関係なくＬＦＳＲ４０４から送信され、本発明では、図７Ａの選択的相互接続１４８で受信される。後続の処理ブロックは、選択的相互接続するために提供される出力が適用できない場合には、演繹的にその出力を選ばないよう構成される。この方式では、上位セットのコードデータは、やはりインタフェース１４８に提供されるが、制御論理は、所与のアプリケーションに対してどのコードデータが利用可能であるかを示す。フローチャートは、ステップ８１１８の後で終了する。
【０１３５】
ステップ８１０４でＬＦＳＲの延長が所望されている場合、ステップ８１０８が現れる。本実施例のステップ８１０８では、第１グループの最上位のビットスライスは、第２グループの最下位のビットスライスと選択的相互接続で連結される。ステップ８１０８は、ステップ８１０６に対して相補的な方式で実行される。従って、ステップ８１０６の制御論理は選択的相互接続を使用禁止とするが、ステップ８１０８に用いられる制御論理は選択的相互接続を使用可能にする。フローチャート８１００は、ステップ８１０８に続いてステップ８１１０へ進む。
【０１３６】
本実施例のステップ８１１０では、フィボナッチフィードバックが所望されているかどうか照会される。フィボナッチフィードバックが所望されていれば、フローチャート８１００はステップ８１１４へ進む。フィボナッチフィードバックが所望されていなければ、フローチャート８１００はステップ８１１２へ進む。
【０１３７】
ステップ８１１０でフィボナッチフィードバックが所望されていなければ、ステップ８１１２が現れる。本実施例のステップ８１１２では、第２グループ内の最上位のビットスライスのガロアフィードバックの状態が、第１グループの全ビットスライスに伝達される。ステップ８１１２は、図５Ｂの設定可能ビットスライス５０４又は図５Ｄのビットスライス５０７でＬＦＳＲフィードバック構成入力１２４ｃを受信することにより実行される。入力１２４ｃは、ＭＵＸ５３２のような選択的相互接続を制御し、所望のフィードバック値を送る。フローチャート８１００は、ステップ８１１２に続いてステップ８１１８へ進む。
【０１３８】
本実施例のステップ８１１４では、ビットスライスの第２グループからのフィードバック状態をビットスライスの第１グループからのフィードバック状態に加えることにより、複合フィボナッチフィードバックの状態が計算される。ステップ８１１４は、本実施例では、図４Ｂのフィボナッチフィードバック回路４３８を用いて実行される。ＬＦＳＲセグメント長１２４ｆの入力は、図４Ｂで論じられているように適切なＭＵＸを駆動するメモリバッファ４２６ａ内に記憶するため、制御データを提供する。フローチャート８１００は、ステップ８１１４に続いてステップ８１１６へ進む。
【０１３９】
本実施例のステップ８１１６では、複合フィボナッチフィードバック状態は、ビットスライスの第１グループの最下位のビットスライスへ伝達される。ステップ８１１６は、図４ＢのＬＦＳＲ１４２１のＬＳＢに対してbyfib_ci ライン４３１ａのようなフィードバック値を受信することにより実行される。ステップ８１１６は、更に、図５Ｂの設定可能ビットスライス５０４又は図５Ｄのビットスライス５０７でＬＦＳＲ１フィードバック構成入力１２４ｃを受信することにより、より離散的レベルで実行される。入力１２４ｃは、ＭＵＸ５３２のような選択的相互接続を制御し、所望のフィードバック値を送る。フローチャート８１００は、先に述べたようにステップ８１１６に続いてステップ８１１８へ進む。
【０１４０】
図８Ｄには、本発明のある実施例による、ＬＦＳＲのビットスライスにフィードバック構成を選択的に実行するためのプロセスのフローチャートが示されている。フローチャート８１５０は、本実施例では、２Ａ、２Ｂ、３Ａ、７Ｂ、７Ｃの代表的なブロック線図を使って実行される。本発明は、本フローチャートの実施例を用いることにより、様々な拡散スペクトル通信アプリケーション及びプロトコルの間に存在する逆のフィードバック要件に順応する構成方法を提供する。
【０１４１】
本実施例のステップ８１５２では、ＬＦＳＲの第１フィードバック構成への第１入力状態が、ビットスライスで受信される。ステップ８１５２は、本実施例では、設定可能ビットスライスにおけるガロア状態のような第１状態を、図５ＢのＸＯＲ５３４及びその後インタフェースＢ５３８によって、選択的相互接続ＭＵＸ５３２で受信することにより実行される。フローチャート８１５０は、ステップ８１５２に続いてステップ８１５４へ進む。
【０１４２】
本実施例のステップ８１５４では、ＬＦＳＲの第２フィードバック構成への第２入力状態が、ビットスライスで受信される。ステップ８１５４は、本実施例では、設定可能ビットスライスでのフィボナッチ状態のような第２状態を、図５ＢのインタフェースＡ５３６経由で、選択的相互接続ＭＵＸ５３２において受信することにより実行される。フローチャート８１５０は、ステップ８１５４に続いてステップ８１５６へ進む。
【０１４３】
本実施例のステップ８１５６では、制御信号が選択的相互接続で受信される。ステップ８１５６は、図５ＢのＬＦＳＲフィードバック構成１２４ｃの入力を受信し、フィードバック構成５２７用の制御信号としてメモリ内に記憶することにより実行される。選択的相互接続ＭＵＸ５３２は、フィードバック構成メモリ５２７からこの制御信号を受信するために連結され、これによりＭＵＸ５３２を通して適切なフィードバック状態が送信可能となる。フローチャート８１５０は、ステップ８１５６に続いてステップ８１５８へ進む。
【０１４４】
本実施例のステップ８１５８では、照会が、制御信号はガロアのような第１フィードバック構成に対するものであるどうかを判定する。制御信号がガロアフィードバック構成を示している場合、フローチャート８１００はステップ８１６２へ進む。しかし、制御信号がガロアフィードバック構成を示していない場合、フローチャート８１００はステップ８１６０へ進む。
【０１４５】
本実施例のステップ８１６０では、第２入力状態は、ビットスライスの現在の状態用のメモリレジスタと連結される。ステップ８１６０は、本実施例では、図５Ｂに示すように、フィボナッチ状態のような第２状態を、選択的相互接続ＭＵＸ５３２経由で状態レジスタＮ（ｉ）５２６へ送信することにより実行される。フローチャート８１５０は、ステップ８１６０に続きステップ８１６６へ進む。
【０１４６】
ステップ８１５８で制御信号がガロアフィードバックを示していない場合、ステップ８１６２が現れる。本実施例のステップ８１６２では、第１入力状態はビットスライスの現在の状態用のメモリレジスタと連結される。ステップ８１６２は、本実施例では、図５Ｂに示すように、ガロア状態のような第１状態を、選択的相互接続ＭＵＸ５３２経由で状態レジスタＮ（ｉ）５２６へ送信することにより実行される。フローチャート８１５０は、ステップ８１６２に続いてステップ８１６４へ進む。
【０１４７】
本実施例のステップ８１６４では、第１フィードバック状態は、ビットスライスで受信される。ステップ８１６４は、図４Ｄに示すように、ＬＦＳＲ１４２１に対して、例えばバスＡ４４２ａ経由で第１フィードバックを受信することにより実行される。更にステップ８１６４は、図５Ｂに示すように、バスＡからガロアフィードバックを、所与のビットスライスの入力gal ci４６０で、より離散的に受信することにより実行される。フローチャート８１５０は、ステップ８１６４に続いてステップ８１６６へ進む。
【０１４８】
本実施例のステップ８１６６では、照会が、多項式状態は使用可能かどうかを判定する。多項式状態が使用可能であれば、フローチャート８１００はステップ８１６８へ進む。しかし、多項式状態が使用禁止であれば、フローチャート８１００はステップ８１７０へ進む。
【０１４９】
本実施例のステップ８１６８では、フィードバックは使用可能である。ステップ８１６８は、本実施例では、ＬＦＳＲ多項式入力１２４ｇを、図５Ｂの設定可能ビットスライス５０４で受信することにより実行される。続いて、多項式レジスタＰ（ｉ）５２８は、制御信号を選択的相互接続ＡＮＤＡ５４０へ送り、ガロアフィードバック構成用のgal ci４６０ラインに対し、ビットスライス５０４へフィードバックできるようにする。同時に、多項式レジスタＰ（ｉ）５２８は、制御信号を選択的相互接続ＡＮＤＢ５３０へ送り、フィボナッチフィードバック構成に対し1fsr nxt４６９ライン経由で、ビットスライス５０４からのフィードバックができるようにする。
【０１５０】
本実施例のステップ８１７０では、フィードバックは使用禁止である。ステップ８１７０は、本実施例では、逆の方法で実行される。つまり、図５Ｂの多項式レジスタＰ（ｉ）５２８は、使用可能にする信号を選択的相互接続に送らない。その結果、フィードバックは使用禁止となる。
【０１５１】
図８Ｅには、本発明のある実施例による、ＬＦＳＲへ状態を選択的にロードするためのプロセスのフローチャートを示している。フローチャート８２００は、本発明では、図４Ａ及び図３Ｂのコード発生器に適用されている図６の設定可能ジャンプ状態回路の代表的なブロック図を使って実行される。本発明は、本フローチャートの実施例を用いることにより、広範囲の拡散スペクトル通信のアプリケーション及びプロトコルに順応するために必要な、ＬＦＳＲにおける状態リセット又は状態ジャンプに順応する方法を提供する。
【０１５２】
本実施例のステップ８２０２では、ＬＦＳＲの状態は、第１比較器及び第２比較器で並行して受信される。ステップ８２０２は、本実施例では、代表的なＬＦＳＲ６２６からの状態を、図６の比較器Ａ６２２及び比較器Ｂ６２０で受信することにより実行される。別の実施例では、１つの比較及びジャンプ状態だけが用いられる。フローチャート８２００は、ステップ８２０２に続いてステップ８２０４へ進む。
【０１５３】
本実施例のステップ８２０４では、第１比較状態は第１比較器で受信され、第２比較状態は第２比較器で並行して受信される。ステップ８２０４は、図６に示すように、比較器Ａ６２２がメモリ６３０から比較状態１の６２１を受信することにより実行される。同様に、ステップ８２０４は、比較器Ｂ６２０がメモリ６３０から比較状態２の６２２を受信することにより実行される。フローチャート８２００は、ステップ８２０４に続いてステップ８２０６へ進む。
【０１５４】
本実施例のステップ８２０６では、照会が、ＬＦＳＲの状態が第１又は第２比較状態と一致するかどうかを判定する。ステップ８２０６は、比較器Ａ６２２及びＢ６２０が先のステップで受信された２つのシーケンスに関してビット単位の比較を行うことにより実行される。ＬＦＳＲ状態が第１及び第２状態と一致しない場合、フローチャート８２００はステップ８２０２へ戻る。ＬＦＳＲ状態が第１状態又は第２状態と一致する場合、フローチャート８２００はステップ８２０８へ進む。
【０１５５】
ステップ８２０６でＬＦＳＲの状態が第１比較状態又は第２比較状態のどちらかと一致する場合、ステップ８２０８が現れる。本実施例のステップ８２０８では、ジャンプ状態を受け入れるため使用可能信号がＬＦＳＲに送信される。ステップ８２０８は、比較器Ａ６２２又は比較器Ｂ６２０が、使用可能信号をＬＦＳＲ６２６へ提供してＭＵＸＳ６１６経由で提供されるジャンプ状態を受け入れるＯＲゲート６１０へ使用可能信号を提供することにより実行される。フローチャート８２００は、ステップ８２０８に続いてステップ８２１０へ進む。
【０１５６】
本実施例のステップ８２１０では、照会が、第１比較状態がＬＦＳＲ状態と一致するかどうかを判定する。第１比較状態がＬＦＳＲ状態と一致する場合、フローチャート８２００はステップ８２１２へ進む。しかし、第１比較状態がＬＦＳＲ状態と一致しない場合、フローチャート８２００はステップ８２１４へ進む。
【０１５７】
本実施例のステップ８２１２では、選択的相互接続は使用可能であり、第１ジャンプ状態をメモリからＬＦＳＲへ送ることができる。ステップ８２１２及び８２１４は、論理を提供して、ＬＦＳＲ状態との比較にどの比較状態が適しているかを決定する。ステップ８２１２は、本実施例では、状態１をＭＵＸＳ６１６と比較するために、制御信号出力を比較器Ａ６２２から提供することにより実行される。続いて、使用可能入力が、ジャンプ状態１の６１４をメモリからＭＵＸＳ６１６を通してＬＦＳＲ６２６へ送信できるようにするよう、ＭＵＸＳ６１６にバイアスが掛けられる。
【０１５８】
本実施例のステップ８２１４では、選択的相互接続は、第２ジャンプ状態をメモリからＬＦＳＲへ送るため使用可能となる。ステップ８２１４は、ステップ８２１２に提供される方式とは逆の方式で実行される。即ち、使用可能信号がＣＯＭＰＡＲＡＴＯＲ／Ａ６２２によりＭＵＸＳ６１６へ提供されなくても、ＬＦＳＲ６２６はＸＯＲ６１０により使用可能であり、従って、ＭＵＸＳ６１６はメモリ６３０からＬＦＳＲ６２６へのジャンプ状態２の６１２の送信に関してデフォルトとなる。フローチャート８２００は、ステップ８２１４に続いて終了する。
【０１５９】
図８Ｇには、本発明のある実施例による、多数の独立したコードシーケンスを同時に生成するためのプロセスのフローチャートが示されている。フローチャート８３００は、本実施例では、図１Ｂの代表的なコード発生器システムと、図２Ａ、２Ｂ、３Ａ、３Ｂ及び図４Ａから４Ｄの様々なコード発生器構成要素の線図を使って実行される。本発明は、本フローチャートの実施例を用いることによって、広範囲の拡散スペクトル通信のアプリケーション及びプロトコルが適用できるように、所望のコードシーケンスを生成し、上位セットのコードシーケンスを提供するために、コード発生器を構成する方法を提供する。
【０１６０】
フローチャート８３００はステップ８３０２で始まり、照会が、コード速度が修正されるかどうかを判定する。コード速度が修正を必要とする場合、フローチャート８３００はステップ８３０４へ進む。しかし、コード速度が修正を必要としない場合、フローチャート８３００はステップ８３０６へ進む。
【０１６１】
ステップ８３０４では、コード発生器システムのクロック速度は、局所コントローラによってスケーリングされる。ステップ８３０４は、図１Ｂのコード発生器システム１１４ａに供給される入力クロック１２３を、局所コントローラ１２１でスケーリングすることにより実行される。別の実施例では、コード速度は、図３Ｂの可変ＬＦＳＲ速度ブロック３４８を用いることによって調整される。特に、可変ＬＦＳＲ速度ブロック３４８は、カウンタを使ってクロックサイクルをスケーリングし、その値を所望のスキップ速度と比較し、一致した場合はＬＦＳＲ３３８がコード値を作り出せるようにする。この後者の実施例は、コード速度を、red７ucignのような最大利用可能コード速度から低減し、Ｎ番目のクロックサイクル毎にＬＦＳＲを使用可能にして１／Ｎの速度とするのに有用である。フローチャート８３００は、ステップ８３０４に続きステップ８３０６へ進む。
【０１６２】
本実施例のステップ８３０６では、フィードバック構成入力８３０６ａに基づいてビットスライスフィードバックが構成される。ステップ８３０６は、本実施例では、ユーザー又はアプリケーションにより指示される、図５Ｂの設定可能ビットスライス５０４へのフィードバック構成入力１２４ｃを受信することにより実行される。フィードバック構成は、メモリ５２７に記憶され、続いてＭＵＸ５３２のような選択的相互接続に提供され、ＭＵＸ５３２は、インタフェースＢ５３８のような適切なインタフェースをＸＯＲ５３４でインタフェースＡ５３６と連結する。ステップ８３０６は、説明されているある実施例では、代表的なフローチャート８１５０に記載されているように実行される。フローチャート８３００は、ステップ８３０６に続いてステップ８３０８へ進む。
【０１６３】
本実施例のステップ８３０８ではモジュール式ＬＦＳＲの長さが構成される。ステップ８３０８は、代表的なフローチャート８１００により実行される。フローチャート８３００は、ステップ８３０８に続いてステップ８３１０へ進む。
【０１６４】
本実施例のステップ８３１０では、多数のコード発生器からの多数のコードシーケンスが生成される。ステップ８３１０は、本実施例では、図１Ｂに示すチャネル化コード発生器１４１、局所ＬＦＳＲコード発生器１４３及び大域インタフェース１４５のような多数のコード発生器を並行して提供することにより実行される。ステップ８３１０のもう１つの実施形態が図４Ａに提示されており、多数の独立（又はモジュール式）ＬＦＳＲが互いに直列に選択的に接続されている。最後に、多数のコードシーケンスは又、図２Ａのチャネルコード発生器１４１及び図３Ａの大域コードインタフェース１４５のような複数の種類の所与のコードシーケンスを生成するマスク回路を使用することにより生成される。これらの多数のコード出力は、直交変動拡散要因コード（ＯＶＳＦ）出力８３１０ａ及びＬＦＳＲ８３１０ｂとして示されている。フローチャート８３００は、ステップ８３１０に続いてステップ８３１２へ進む。
【０１６５】
本実施例のステップ８３１２では、照会が、比較及びジャンプオペレーションが所望されているかどうかを判定する。所与のコード発生器に対し比較及びジャンプ状態操作が所望されている場合、フローチャート８３００は、ステップ８３１４へ進む。しかし、所与のコード発生器に対し比較及びジャンプ状態オペレーションが所望されていない場合、フローチャート８３００は、ステップ８３１６へ進む。
【０１６６】
本実施例のステップ８３１４では、ジャンプ状態のオペレーションが実行される。比較及びジャンプオペレーションを実行する代表的な方法は、フローチャート８２００で提供されている。
【０１６７】
本実施例のステップ８３１６では、照会が、コードオフセットが必要かどうかを判定する。所定のコード発生器からコードオフセットが所望されている場合、フローチャート８３００はステップ８２１８へ進む。しかし、所定のコード発生器からコードオフセットが所望されていない場合、フローチャート８３００はステップ８３２０へ進む。
【０１６８】
本実施例のステップ８３１８では、オフセットコードシーケンスは、マスク回路及びマスクワード入力８３１８ａを使って生成される。マスクワードは、ユーザーが演繹的に決定し、通信装置へロードすることができる。ステップ８３１８は、代表的なフローチャート８０００により実行される。フローチャート８３００は、ステップ８３１８に続いてステップ８３２０へ進む。
【０１６９】
本実施例のステップ８３２０では、同期化基準に有用な大域コードシーケンスが受信される。ステップ８３２０は、図１Ａの大域コード発生器１０７によって大域コードシーケンスを生成することにより実行され、大域コード発生器１０７は図３Ｂに示す代表的構成要素を有している。後続の予備ステップは、図３Ａの大域コードインタフェース１４５経由で、大域コードを局所コード発生器システムにインタフェースするようになっている。図１Ａに示すように、大域コードシーケンスは、基準状態を決定するのに有用な値と、通信装置１００ａ内の異なるモデムプロセッサ面１０８ａ―１０８ｎに対するコードオフセットとを提供することができる。フローチャート８３００は、ステップ８３２０に続いてステップ８３２２へ進む。
【０１７０】
本実施例のステップ８３２２では、並列コードシーケンスが、多数のコード発生器及びマスク回路から共通のインタフェースへ伝達される。ステップ８３２２は、本実施例では、図１Ｂに示すように、チャネルコード発生器１４１、局所ＬＦＳＲコード発生器１４３及び大域コードインタフェース１４５により生成されるコードシーケンスをインタフェース１４８へ伝達するために並列配置されている複数のバスＡ１４４ａ、Ｂ１４４ｂ、Ｃ１４４ｃにより実行される。フローチャート８３００は、ステップ８３２２に続いてステップ８３２４へ進む。
【０１７１】
本実施例のステップ８３２４では、共通のインタフェースにコードシーケンスの状態が記憶される。ステップ８３２４は、図７Ａのインタフェース１４８内に示されているメモリレジスタにより実行される。本実施例では、コードシーケンスの短い時間範囲だけが記憶されることに注意されたい。例えば、殆どのコードシーケンスは、１周期記憶されるだけであり、例えば、ブロックＡ７０２はコードシーケンスの遅延版を記憶するためのレジスタを有していない。対照的に、フェーズ１Ｉの２１０ａのコードシーケンスは、現在の状態及び以前の４つの状態を記憶するために、４つの遅延レジスタを有している。遅延がない場合、状態は上書きされ、遅延版が指示される場合、状態が隣接するレジスタへ移される。フローチャート８３００は、ステップ８３２４の後で終了する。
【０１７２】
図８Ｈには、本発明のある実施例による、多数のコードシーケンスを調整回路内で調整するためのプロセスのフローチャートを示している。フローチャート８３５０は、所与の通信プロトコルにとって適切な方法でフローチャート８３００内に生成されたコードを利用することによって、フローチャート８３００を拡張している。フローチャート８３５０は、本実施例では、図７Ｂ及び図７Ｃに示す代表的なブロック線図を使って実行される。本発明は、本フローチャートの実施例を用いることによって、広範囲の拡散スペクトル通信のアプリケーション及びプロトコルの所望の１つを満足するように、ユーザーによって決定される広範囲な構成において基本のコードシーケンスを賢く選択し、組み合わせる方法を提供する。
【０１７３】
本実施例のステップ８３５２では、多数のコードシーケンスがマスク回路で並列に受信される。ステップ８３５２は、図７Ａのインタフェース１４８内に記憶されている全範囲のコードシーケンスを、共通バスＤ１４４ｄ経由で図７ＢのマスクＧ７３０ａ−７３３ａ及び図７Ｃのマスク７５６、７６６で受信することにより実行される。この方法では、全てのマスクが、インタフェース１４８内に記憶されている基本コードシーケンスの上位セット全体を、たとえ所望の調整回路がそれらを必要としなくても、受信する。従って、マスクは、その後のコード選択及び組み合わせに関して、可能性のある多くの組み合わせと順列を有する。別の実施例では、予定されているマスクの機能に基づいて、限定されたレジスタのセットがマスクに提供される。フローチャート８３５０は、ステップ８３５２に続いてステップ８３５４へ進む。
【０１７４】
本実施例のステップ８３５４では、照会が、時間のスライスが所望されているどうかを判定する。時間のスライスが所望されている場合、フローチャート８３５０はステップ８３５６へ進む。しかし、時間のスライスが所望されていない場合、フローチャート８３５０はステップ８３５８までスキップする。
【０１７５】
コード生成システムに時間のスライスが所望されている場合、ステップ８３５６が現れる。本実施例のステップ８３５６では、適切なマスクワードを送る制御信号が選択的相互接続で受信される。この方法では、ＣＧＳ１１４ａのような個々の計算構成要素のリソースは、例えばユーザー入力９３５６ａ及びコード入力９３５６ｂとして、例えば、幾つかの複数の経路及び／又は複数のチャネルのような複数の計算プロセスに亘って時分割することができる。ステップ８３５６は、Ａ又はＢのような適当なユーザーがマスク回路７３０ａ−７３３ａまで各ＭＵＸを通過できるようにするため、制御７３６がＭＵＸ７３０ｂ−７３３ｂに対して制御を提供するチャネル化調整回路１５２内で実行される。ステップ８３５４は、既に援用されている、Subramanian他による「マルチスレッド型信号処理のための改良された装置及び方法」と題する特許に記載されているように実行される。フローチャート８３５０は、ステップ８３５６に続いてステップ８３５８へ進む。
【０１７６】
本実施例のステップ８３５８では、マスクワードはマスク回路で受信される。ステップ８３５８は、図７Ｂに例示するように、適切なマスクワードをメモリ７３４からその各マスクへ伝達することにより実行される。フローチャート８３５０は、ステップ８３５８に続いてステップ８３６０へ進む。
【０１７７】
本実施例のステップ８３６０では、多数のコードシーケンスが、マスク回路のマスクワード制御に従って処理される。ステップ８３６０は、図２Ｂのマスク構成要素で記載したように実行される。マスクは、コード発生器回路の状態の選択的な追加に利用することができるが、基本的且つ広汎に変化するコードシーケンスの状態の上位セットの選択的組み合わせにも有用である。フローチャート８３５０は、ステップ８３６０に続いてステップ８３６２へ進む。
【０１７８】
本実施例のステップ８３６２では、マスクから修正済みのコードシーケンスが出力される。ステップ８３６２は、マスクオペレーションの結果を入力コードシーケンス上で伝達することにより実行される。従って、本発明は、無線コード分割多重アクセス拡散スペクトルチャネル化コード及び本発明を使う非拡散コードに適用できる。しかも本発明は設定可能性に優れているので、現在使われている広範囲なスペクトルアプリケーションばかりでなく、将来のまだ規定されていないスペクトルアプリケーション及びプロトコルにも適用可能である。
【０１７９】
本実施例ではフローチャート８０００、８０５０、８１００、８１５０、８２００、８２５０、８３００、８３５０をデジタル無線通信システムに適用しているが、本発明は、どの様なタイプのアプリケーションに対するどの様な電子装置にも適用できる。本発明は、本実施例に記述されている無線通信システム内で、移動体ユニット、ベースステーション及びテストプラットフォームに適用可能である。
【０１８０】
本実施例のフローチャート８０００、８０５０、８１００、８１５０、８２００、８２５０、８３００、８３５０は、特定のシーケンスと多数のステップを示しているが、本発明はこれ以外の実施形態にも適している。例えば、本発明に、上記フローチャートに述べた全ステップが必要なわけではない。同様に、アプリケーション次第で、別のステップを省略してもよい。これと逆に、本発明は、アプリケーションが必要とするか、又はプロセス内の順列にとって望ましければ、提示したステップに、追加のステップを組み込むのにも非常に適している。
【０１８１】
最後であるが、フローチャート８０００、８０５０、８１００、８１５０、８２００、８２５０、８３００、８３５０のシーケンスは、アプリケーション次第で修正することができる。従って、本フローチャートは、１つの連続したプロセスとして示されているが、連続又は並行するプロセスとして実行することもできる。本フローチャートは、例えば、装置１００ａのような通信装置内で、図１Ａのプロセッサ１０６ａ−１０６ｎのような多重ベースバンドプロセッサプレーン内の、図１Ａのモデムプロセッサプレーン１０８ａ−１０８ｎのような多重ハードウェアプレーンに対して、繰り返すこともできる旨理解されたい。
【０１８２】
フローチャート８０００、８０５０、８１００、８１５０、８２００、８２５０、８３００、８３５０のステップに関する多くの指示や、ステップからのデータの入出力は、図１Ａのシステムメモリ１２０及びプロセッサ１３０か、又は、図１Ｂの局所メモリ１２２及び局所コントローラー１２１のようなメモリ及びプロセッサハードウェア構成要素を利用する。本実施例のフローチャートのステップを実行するのに用いられるメモリ記憶装置は、読み取り専用メモリ（ＲＯＭ）のような永久メモリでもよいし、ランダムアクセスメモリ（ＲＡＭ）のような一時的メモリでもよい。メモリ記憶装置は、ＣＤＲＯＭ又はフラッシュメモリなどのプログラム指示を保有することができるどの様なタイプのメモリ記憶装置でもよい。同様に、フローチャートのステップを実行するのに用いられるプロセッサは、専用のコントローラか、現在あるシステムプロセッサか、又はステップの型式に適切な専用デジタル信号プロセッサ（ＤＰＳ）であってもよい。代わりに、指示は、何らかの形の状態マシンを使って実行してもよい。
【０１８３】
例えばプロセスのような詳細な説明の幾つかの部分は、手順、論理ブロック、プロセッシング、及び、その他の、コンピュータ又はデジタルシステムメモリ内のデータビット又は通信装置内の信号に関するオペレーションの象徴的な表現である用語で表されている。これらの記述及び表現は、それらの作用の実体を他の当業者に最も有効に伝えるために、デジタル通信技術の当業者によって用いられている手段である。手順、論理ブロック、プロセスなどが本明細書に記載されており、一般的に、ステップの自己整合シーケンスであるか、又は所望の結果に至るための指示であると考えられるものである。本ステップは、物理的な量の物理的な操作を必要とするステップである。通常は、これらの物理的操作は、必ずというわけではないが、通信装置又はプロセッサ内で記憶、送信、組合せ、比較、及び他の操作が可能である電気又は磁気信号の形を取る。これらの信号は、利便性という理由から、そして共通に利用するため、ビット、値、要素、シンボル、特性、用語、数、又は何か本発明に関するその他のもの、と呼ばれる。
【０１８４】
しかし、これらの用語は全て、物理的操作及び量に言及するものとして解されるものであり、更に、当該技術分野で一般的に用いられる用語という観点で解釈される単なる便利なラベルである。後に続く議論から明らかとなるように特定的に述べられていない限り、本発明の議論を通して「受信する」「連結する」「使用可能とする」「送信する」「提供する」「繰り返す」「生成する」「伝達する」「スケーリングする」「構成する」「ロードする」「短縮する」「送信する」「選択する」「組み合わせる」「記憶する」「分解する」「実行する」「同期化する」「デマックスする」「送信する」「組み合わせる」「フォーマットする」「アセンブリする」等の用語は、データを操作し、送信する通信装置又は同様の電子計算装置の行為及びプロセスを表現しているものと理解されたい。データは、通信装置構成要素又はコンピューターシステムのレジスタ及びメモリ内で物理的（電子的）量として表され、通信装置構成要素か、コンピューターシステムのメモリ又はレジスタか、或いは、情報記憶、送信又はディスプレイ装置のような別の装置内で、同様に物理的量として表される他のデータに変換される。
【０１８５】
以上、ここに記載した実施例に基づいて、本発明を、無線通信分野におけるプロトコルの非均一性及びコードシーケンスの急増に関する限界を克服する方法及び装置を提供するために示してきた。特に、詳細な説明では、新しく未定義のコード基準に適応するために、本発明が、従来のコード発生器の限界を如何に克服するかを示している。更に、本発明は、一定の速度でしかコードを発生しないという限界を克服する。最後に、本発明は、シーケンスの始点に到達するためにコードシーケンス全体を通して連続的に索引を付けるという限界を克服する。
【０１８６】
本発明の特定の実施例に関する上記記述は、分かり易く説明するために示したものである。これは、本発明を、網羅し、又は開示した形態だけに限定することを意図してはおらず、上記教示に鑑み、多種多様な変更及び修正を加え得ることは明らかである。本実施例は、本発明の原理とその実用的な用途を上手に説明して、当業者が、本発明及び考えられる特定の利用に適する様々な修正を加えた各種実施形態を最善に活用できるように、選択し、記述したものである。本発明の範囲は、上記請求の範囲に述べる事項及びそれと等価なものによって定義されるものとする。
【図面の簡単な説明】
【図１Ａ】 本発明の一実施形態による設定可能コード発生器を有する電子通信装置のブロック図である。
【図１Ｂ】 本発明の一実施形態による設定可能コード発生器システムのブロック図である。
【図２Ａ】 本発明の一実施形態による設定可能チャンネルコード発生器のブロック図である。
【図２Ｂ】 本発明の一実施形態による設定可能チャンネルコード発生器のマスク回路部分のブロック図である。
【図３Ａ】 本発明の一実施形態による、グローバルコードシーケンスのための設定可能インタフェースのブロック図である。
【図３Ｂ】 本発明の一実施形態による設定可能グローバルコード発生器のブロック図である。
【図４Ａ】 本発明の一実施形態による設定可能ローカルＬＦＳＲ（線形フィードバックシフトレジスタ）コード発生器のブロック図である。
【図４Ｂ】 本発明の一実施形態による設定可能単一ビットＬＦＳＲのフィボナッチ・フィードバック回路部分のブロック図である。
【図４Ｃ】 本発明の一実施形態による設定可能単一ビットＬＦＳＲのガロア・フィードバック回路部分のブロック図である。
【図４Ｄ】 本発明の一実施形態による設定可能単一ビットＬＦＳＲの代替ガロア・フィードバック回路部分のブロック図である。
【図５Ａ】 本発明の一実施形態による設定可能設定ＬＦＳＲにおける多重ビットスライスの配置を示すブロック図である。
【図５Ｂ】 本発明の一実施形態による設定可能単一ビット・ビットスライスのブロック図である。
【図５Ｃ】 本発明の一実施形態による２つの設定可能単一ビットＬＦＳＲを連結する選択的相互連結を示すブロック図である。
【図５Ｄ】 本発明の一実施形態による設定可能二重ビット・ビットスライスのブロック図である。
【図５Ｅ】 本発明の一実施形態による２つの設定可能二重ビットＬＦＳＲを連結する選択的相互連結を示すブロック図である。
【図６Ａ】 本発明の一実施形態によるＬＦＳＲの設定可能比較及びジャンプ回路のブロック図である。
【図７Ａ】 本発明の一実施形態によりコード発生器を出力調整回路に連結するインタフェースのブロック図である。
【図７Ｂ】 本発明の一実施形態によるチャンネルコードのための設定可能出力調整回路のブロック図である。
【図７Ｃ】 本発明の一実施形態による逆拡散シーケンスのための設定可能出力調整回路のブロック図である。
【図８Ａ】 本発明の一実施形態により多重マスク回路を利用して複数のコードシーケンスを発生させる処理の流れ図である。
【図８Ｂ】 本発明の一実施形態によりガロア・フィードバック設定を有するＬＦＳＲの長さを選択的に変化させる処理の流れ図である。
【図８Ｃ】 本発明の一実施形態によるモジュール式ＬＦＳＲを作動させる処理の流れ図である。
【図８Ｄ】 本発明の一実施形態によりＬＦＳＲのビットスライスに対するフィードバック設定を選択的に実施する処理の流れ図である。
【図８Ｅ】 本発明の一実施形態によりある状態をＬＦＳＲの中に選択的にロードする処理の流れ図である。
【図８Ｇ】 本発明の一実施形態により多重独立コードシーケンスを同時に発生させる処理の流れ図である。
【図８Ｈ】 本発明の一実施形態により設定可能調整回路の多重コードシーケンスを調整する処理の流れ図である。

Claims (21)

1. 設定可能コード発生器であって、
   フィードバックに備え、複数のメモリレジスタと、前記複数のメモリレジスタに連結されている少なくとも１つの加算器とを有する主線形フィードバックシフトレジスタ（ＬＦＳＧ）と、
   前記線形フィードバックシフトレジスタに並列に連結された複数のスレーブ回路と、を備え、
   前記複数のスレーブ回路それぞれは、コード空間の固有オフセットに対応している固有マスクワードをマスター線形フィードバックシフトレジスタから受信するためのマスク回路を有し、前記複数のスレーブ回路それぞれはコードシーケンス出力を並行して提供することを特徴とする設定可能コード発生器。
2. 複数のメモリレジスタを更に備え、各メモリレジスタは前記複数のスレーブ回路の各回路毎に１マスクワードを記憶することを特徴とする、請求項１に記載の設定可能コード発生器。
3. 前記複数のスレーブ回路それぞれからの出力に連結され、且つ最終的出力ラインに連結されている、所望の出力シーケンスを選択するための選択的相互接続を更に備えていることを特徴とする、請求項１に記載の設定可能コード発生器。
4. 前記複数のスレーブ回路それぞれの最終的出力ラインに連結され、前記複数のスレーブ回路それぞれからのコードシーケンスの少なくとも1ビットを記憶するためのインタフェースを更に備えていることを特徴とする、請求項１に記載の設定可能コード発生器。
5. 前記複数のスレーブ回路それぞれからの前記出力ラインは前記インタフェースに並列に連結され、前記インタフェースは前記複数のスレーブ回路それぞれからのコードシーケンスの少なくとも1ビットを並行して記憶することを特徴とする、請求項１に記載の設定可能コード発生器。
6. コード発生器において、複数のコードシーケンスを異なるコードオフセットで設定可能に生成する方法において、
   ａ）複数のマスクワードを複数のマスク回路で受信する段階であって、前記複数のマスクワードを１マスクワードずつ前記複数のマスク回路の各回路で受信する段階と、
   ｂ）前記コード発生器の複数のメモリレジスタからの、多項式シーケンスを表している状態を、前記複数のマスク回路の各回路で並行して受信する段階と、
   ｃ）前記複数のマスク回路それぞれの中の、前記コード発生器からの前記状態を、前記複数のマスク回路それぞれで受信されたマスクワードに従って選択的に送信する段階と、
   ｄ）前記複数のマスク回路それぞれで前記状態を合算して、前記複数のマスク回路それぞれの出力値を達成する段階と、を備えていることを特徴とする方法。
7. ｅ）選択的相互接続装置で、前記複数のマスク回路それぞれからの前記出力値を受信する段階と、
   ｆ）前記選択的相互接続装置からの１つの出力値を選択的に伝達する段階と、を更に備えていることを特徴とする、請求項６に記載の方法。
8. ｇ）前記複数のメモリレジスタを有するインタフェースにおいて、前記複数のマスク回路それぞれからの前記出力値を受信する段階と、
   ｈ）前記複数のマスク回路それぞれからの前記出力値を、前記複数のメモリレジスタの１つに記憶する段階と、を更に備えていることを特徴とする、請求項６に記載の方法。
9. ｉ）前記複数のマスク回路それぞれの前記出力値を、前記インタフェースから並行してバスを経由して伝達する段階を更に備えていることを特徴とする、請求項８に記載の方法。
10. ｊ）前記コード発生器のために前記クロックを循環させる段階と、
    ｋ）前記ａ）からｈ）までの段階を繰り返す段階と、
    ｌ）前記複数のマスク回路それぞれからの前記出力をインタフェース内に上書きする段階と、を更に備えていることを特徴とする、請求項９に記載の方法。
11. 複数の独立コードシーケンスを設定可能に生成する方法において、
    ａ）複数のコード発生器のそれぞれからコードシーケンスを並行して生成する段階と、
    ｂ）前記複数のコード発生器のそれぞれからの前記コードシーケンスを、共通のインタフェースに並行して伝達する段階と、
    ｃ）前記第１のコードシーケンスからの少なくとも１つの過去の状態を前記インタフェースに記憶する段階と、を備えていることを特徴とする方法。
12. ｄ）マスク回路を使用して、前記第１のコードシーケンスから少なくとも１つのオフセットコードシーケンスを生成する段階を更に備えていることを特徴とする、請求項１１に記載の方法。
13. ｅ）複数のマスク回路を使用して、前記第１のコードシーケンスから複数のオフセットコードシーケンスを生成する段階を更に備えており、前記複数のマスク回路はそれぞれ、前記複数のオフセットコードシーケンスの１つを担当するようになっていることを特徴とする、請求項１１に記載の方法。
14. ｆ）大域コードシーケンスを、大域コード発生器から前記共通のインタフェースに受信する段階を更に備えており、前記大域コードシーケンスは、第１のコード発生器と第２のコード発生器とを前記大域コード発生器に同期させるための基準を提供することを特徴とする、請求項１１に記載の方法。
15. 前記複数のコード発生器により生成される前記コードシーケンスは、所望個数の通信プロトコルの上位セットを含んでいることを特徴とする、請求項１１に記載の方法。
16. ｇ）出力クロック速度を生成するために、局所コントローラにおける入力クロック速度を局所的にスケーリングする段階と、
    ｈ）前記出力クロック速度を、前記第１のコード発生器と前記第２のコード発生器とに伝達する段階と、
    ｉ）前記第１のコード発生器の出力速度と前記第２のコード発生器の出力速度とを出力クロック速度によりスケーリングして、前記第１のコード発生器の出力速度と前記第２のコード発生器の出力速度とが凡そ等しくなるようにスケーリングする段階と、を更に備えていることを特徴とする請求項１１に記載の方法。
17. ｊ）前記ビットスライスをガロアフィードバック構成又はフィボナッチフィードバック構成として前記第１のコード発生器内に構成する段階を更に備えていることを特徴とする、請求項１１に記載の方法。
18. 前記コード発生器の１つはＯＶＳＦコード発生器であることを特徴とする、請求項１１に記載の方法。
19. 前記コード発生器の内の少なくとも２つは、独立して又は単一のコード発生器として作動可能なモジュール式ＬＦＳＲコード発生器であることを特徴とする請求項１１に記載の方法。
20. ｋ）前記複数のコード発生器の１つ又はそれ以上の状態が比較状態に整合した後、ジャンプ状態を前記複数のコード発生器の１つ又はそれ以上にロードする段階を更に備えていることを特徴とする、請求項１１に記載の方法。
21. ｌ）マスクワードに前記所与のコード発生器の最高累乗端に向けてバイアスを掛け、前記フィードバックを所望長を超える最低累乗ビットスライスに対しては切り離すことにより、ガロアフィードバックコード発生器の長さを短縮する段階を更に備えていることを特徴とする、請求項１４に記載の方法。

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