JP4801329B2

JP4801329B2 - Light emitting device

Info

Publication number: JP4801329B2
Application number: JP2004176431A
Authority: JP
Inventors: 良太福本; 彩安西; 優山崎; 光明納
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2003-06-18
Filing date: 2004-06-15
Publication date: 2011-10-26
Anticipated expiration: 2024-06-15
Also published as: JP2005031648A

Description

本発明は、発光素子の発光を制御する手段が備えられた発光装置及び当該制御手段を基板上に形成した素子基板に関する。 The present invention relates to a light emitting device provided with means for controlling light emission of a light emitting element, and an element substrate in which the control means is formed on a substrate.

有機エレクトロルミネセンス媒体を用いた表示パネルの中で、薄膜トランジスタを用いた画素からなる平面パネルが開示されている（例えば、特許文献１参照。）。従来良く知られているこの種の表示パネルの画素構成とその動作について、以下、図面を参照して簡単に説明する。 Among display panels using organic electroluminescent media, a flat panel including pixels using thin film transistors is disclosed (for example, see Patent Document 1). The pixel configuration and operation of this type of display panel that is well known in the past will be briefly described below with reference to the drawings.

図７に示す画素には、スイッチング用トランジスタ７００は、ゲートが走査線７０５に接続されており、ソースとドレインが一方は信号線７０４に、もう一方は駆動用トランジスタ７０１のゲートに接続されている。駆動用トランジスタ７０１は、ソースが電源線７０６に接続されており、ドレインが発光素子７０３の陽極に接続されている。発光素子７０３の一方の端子は対向電極７０７に接続されている。容量素子７０２は駆動用トランジスタ７０１のゲートとソース間の電位差を保持するように設けられている。また、電源線７０６、対向電極７０７には、電源からそれぞれ所定の電圧が印加されており、互いに電位差を有している。 In the pixel shown in FIG. 7, the switching transistor 700 has a gate connected to the scanning line 705, one of the source and the drain connected to the signal line 704, and the other connected to the gate of the driving transistor 701. . The driving transistor 701 has a source connected to the power supply line 706 and a drain connected to the anode of the light emitting element 703. One terminal of the light emitting element 703 is connected to the counter electrode 707. The capacitor 702 is provided so as to hold a potential difference between the gate and the source of the driving transistor 701. In addition, a predetermined voltage is applied to each of the power supply line 706 and the counter electrode 707 from the power supply, and has a potential difference from each other.

走査線７０５の信号によりスイッチング用トランジスタ７００がオンになると、信号線７０４に入力されたビデオ信号が駆動用トランジスタ７０１のゲートに入力される。この入力されたビデオ信号の電位と電源線７０６の電位差が駆動用トランジスタ７０１のゲート・ソース間電圧Ｖgsとなり、発光素子７０３に電流が供給されて発光素子７０３が発光する。 When the switching transistor 700 is turned on by the signal of the scanning line 705, the video signal input to the signal line 704 is input to the gate of the driving transistor 701. The difference between the potential of the input video signal and the power supply line 706 becomes the gate-source voltage Vgs of the driving transistor 701, and current is supplied to the light emitting element 703 so that the light emitting element 703 emits light.

特開平８−２３４６８３号公報（第５頁、第１図）JP-A-8-234683 (page 5, FIG. 1)

ところで、レーザアニール技術などによりガラス基板上に形成された多結晶シリコン膜を用いたトランジスタは、電界効果移動度が高くオン電流が大きくとれるといった特徴がある。従って、本来では図７で示す画素に用いるトランジスタとして適していると考えられている。 By the way, a transistor using a polycrystalline silicon film formed on a glass substrate by a laser annealing technique or the like has a feature that a field effect mobility is high and an on-current can be increased. Therefore, it is considered to be suitable as a transistor used for the pixel shown in FIG.

しかしながら、多結晶シリコンを用いたトランジスタは、結晶粒界に形成される欠陥に起因して、その特性にばらつきが生じやすいといった問題点を有している。 However, a transistor using polycrystalline silicon has a problem that its characteristics are likely to vary due to defects formed in crystal grain boundaries.

図７に示した画素において、駆動用トランジスタ７０１のドレイン電流が画素毎にばらつくと、ビデオ信号の電位が同じであっても、各画素の発光素子７０３の輝度ムラが生じてしまうという問題がある。 In the pixel shown in FIG. 7, when the drain current of the driving transistor 701 varies from pixel to pixel, there is a problem in that luminance unevenness of the light emitting element 703 of each pixel occurs even if the potential of the video signal is the same. .

また、スイッチング用トランジスタ７００のオフ電流を低く抑え、且つ、容量素子７０２に充電をするためにオン電流を高くすることが要求されている。しかし、両者を同時に満たすことはトランジスタ作製プロセスにおいては難しい課題である。さらに、スイッチング用トランジスタ７００のスイッチングや信号線、走査線の電位の変化等に伴い、駆動用トランジスタ７０１のＶgsが変化してしまうという問題もある。これは、駆動用トランジスタ７０１のゲートにつく寄生容量によるものである。 In addition, it is required to reduce the off-state current of the switching transistor 700 and to increase the on-state current in order to charge the capacitor 702. However, satisfying both simultaneously is a difficult task in the transistor manufacturing process. Further, there is a problem in that Vgs of the driving transistor 701 changes with the switching of the switching transistor 700 and the change in potential of the signal line and the scanning line. This is due to the parasitic capacitance attached to the gate of the driving transistor 701.

同時に、高解像度になり画素ピッチが狭くなるにつれて、配線間のスペースを狭くすることが要求される。しかし、パネル製造工程において、ごみなどが原因で配線間ショート等のパターン不良が増加し、線欠陥が増加してしまうことが問題となる。 At the same time, as the resolution becomes higher and the pixel pitch becomes narrower, it is required to narrow the space between the wirings. However, in the panel manufacturing process, there is a problem that pattern defects such as wiring shorts increase due to dust and the like, and line defects increase.

本発明は上述した問題に鑑み、スイッチング用トランジスタのオフ電流を低く抑える必要はなく、容量素子の容量も大きくする必要はなく、寄生容量による影響も受けにくい、且つ駆動用トランジスタの特性のばらつきに起因する、画素間における発光素子の輝度ムラを抑えることができ、開口率をできるだけ下げず、配線増加によるプロセス上のリスクを最小限に抑えた発光装置及び素子基板を提供することを目的とする。 In view of the above problems, the present invention does not require the switching transistor to have a low off-state current, does not need to increase the capacitance of the capacitor, is not easily affected by parasitic capacitance, and causes variations in characteristics of the driving transistor. An object of the present invention is to provide a light emitting device and an element substrate that can suppress uneven luminance of light emitting elements between pixels, reduce the aperture ratio as much as possible, and minimize process risks due to increased wiring. .

本発明は、駆動用トランジスタのゲートの電位を固定し、且つ飽和領域で動作させ、常に電流を流すことが可能な状態にして動作させることを特徴とする発光装置及び素子基板であって、次に示すような特徴を有している。 The present invention relates to a light emitting device and an element substrate which are operated in a state where a gate potential of a driving transistor is fixed and operated in a saturation region so that a current can always flow. It has the characteristics as shown in

駆動用トランジスタと直列に線形領域で動作する電流制御用トランジスタを配し、スイッチング用トランジスタを介して画素の発光、非発光の信号を伝えるビデオ信号を電流制御用トランジスタのゲートに入力する構成を有している。電流制御用トランジスタは線形領域で動作するため、ソース・ドレイン間電圧Ｖdsは小さく、ゲート・ソース間電圧Ｖgsの僅かな変動は、負荷（発光素子など）に流れる電流に影響しない。発光素子に流れる電流は飽和領域で動作する駆動用トランジスタにより決定される。駆動用トランジスタのゲートには、少なくとも発光素子の発光時に固定電位を入力した状態としておく。本明細書では、これを発光時ゲート電位固定法と呼ぶ。 A current control transistor that operates in the linear region is arranged in series with the driving transistor, and a video signal that transmits light emission and non-light emission signals of the pixel is input to the gate of the current control transistor via the switching transistor. is doing. Since the current control transistor operates in a linear region, the source-drain voltage Vds is small, and a slight fluctuation in the gate-source voltage Vgs does not affect the current flowing through the load (light emitting element or the like). A current flowing through the light emitting element is determined by a driving transistor operating in a saturation region. A fixed potential is input to the gate of the driving transistor at least when the light emitting element emits light. In this specification, this is called a gate potential fixing method during light emission.

従って、電流制御用トランジスタのゲート・ソース間に設けられた容量素子の容量を大きくしたり、スイッチング用トランジスタのオフ電流を低く抑えたりしなくても、負荷（発光素子など）に流れる電流に影響しない。また、電流制御用トランジスタのゲートにつく寄生容量による影響も受けない。このため、ばらつき要因が減り、画質を大いに高めることができる。スイッチング用トランジスタはオフ電流を低く抑える必要がないため、トランジスタ作製プロセスを簡略化することができ、コスト削減、歩留まり向上に大きく貢献することができる。 Therefore, even if the capacitance of the capacitor provided between the gate and source of the current control transistor is not increased or the off-state current of the switching transistor is not reduced, the current flowing through the load (light emitting element, etc.) is affected. do not do. Further, it is not affected by the parasitic capacitance attached to the gate of the current control transistor. For this reason, variation factors can be reduced and the image quality can be greatly improved. Since the switching transistor does not need to have low off-state current, the transistor manufacturing process can be simplified, which can greatly contribute to cost reduction and yield improvement.

ただし、駆動用トランジスタのゲートに固定電位を入力するための電源線が増加する。そのため、電源線の増加に伴い、隣接した配線間のショートやプロセス起因のごみなどが原因のショートのリスクが増大する。そこで本発明は、配線を減らすためにトランジスタの接続に新規の構成を用い、以下の構成を備えている。 However, the number of power supply lines for inputting a fixed potential to the gate of the driving transistor increases. For this reason, as the number of power supply lines increases, the risk of a short circuit due to a short circuit between adjacent wirings or a process-related dust increases. Therefore, the present invention uses a new configuration for connecting transistors in order to reduce wiring, and has the following configuration.

本発明は、発光素子に流れる電流値を制御する第１のトランジスタと、ビデオ信号によって発光素子に流れる電流のオンオフを制御する第２のトランジスタとが備えられた画素を複数個配列した発光装置である。その画素において、発光素子に電流を供給する第１の電源と、第１のトランジスタ、第２のトランジスタ及び発光素子は直列に接続されている。そして、隣接する画素間では、第１のトランジスタのゲート電極は、配線で接続され、且つ該ゲート電極は第２の電源と接続されていることを特徴としている。すなわち、第１のトランジスタのゲート電極は、隣接する画素間で配線によって接続され、且つ該ゲート電極は第２の電源と接続されているものであり、少なくとも隣接する画素間でゲート電極の電位は共通であることを特徴とするものである。つまり、ゲート電極を配線として用いている。そして、第１のトランジスタのゲート電極を連結する配線は、画素部の内側に設けられている。 The present invention is a light emitting device in which a plurality of pixels each including a first transistor that controls a current value flowing through a light emitting element and a second transistor that controls on / off of a current flowing through the light emitting element by a video signal are arranged. is there. In the pixel, a first power source that supplies current to the light-emitting element, a first transistor, a second transistor, and a light-emitting element are connected in series. Between adjacent pixels, the gate electrode of the first transistor is connected by a wiring, and the gate electrode is connected to a second power source. That is, the gate electrode of the first transistor is connected by wiring between adjacent pixels, and the gate electrode is connected to the second power source. The potential of the gate electrode is at least between adjacent pixels. It is characterized by being common. That is, the gate electrode is used as the wiring. A wiring that connects the gate electrodes of the first transistors is provided inside the pixel portion.

本発明は、複数の画素が配列されて画素部を形成し、各画素には、第１のトランジスタと、第２のトランジスタと発光素子とが直列に接続されている発光装置である。その画素部は、一方向に延びる走査線と、該走査線と交差する方向に延びる信号線と、電源線とが備えられ、隣接する画素間において、第１のトランジスタのゲート電極は、画素部の内側で、配線で連結されていることを特徴とするものである。つまり、配線は隣接する第１のトランジスタのゲート電極同士を連結する機能を兼ね備えている。 The present invention is a light-emitting device in which a plurality of pixels are arranged to form a pixel portion, and in each pixel, a first transistor, a second transistor, and a light-emitting element are connected in series. The pixel portion includes a scanning line extending in one direction, a signal line extending in a direction crossing the scanning line, and a power supply line. Between adjacent pixels, the gate electrode of the first transistor is a pixel portion. It is characterized by being connected by wiring inside. In other words, the wiring has a function of connecting the gate electrodes of the adjacent first transistors.

本発明の発光装置において、第１のトランジスタ及び第２のトランジスタは極性を同じとして構成することが好ましい形態である。第１のトランジスタはチャネル長がチャネル幅より長く、第２のトランジスタは、チャネル長がチャネル幅と同じかそれより短くした組み合わせとすることが好ましい。また、第１のトランジスタはそのチャネル幅に対するチャネル長の比が５以上とすることが好ましい。 In the light-emitting device of the present invention, it is preferable that the first transistor and the second transistor have the same polarity. The first transistor preferably has a channel length longer than the channel width, and the second transistor preferably has a combination in which the channel length is equal to or shorter than the channel width. The first transistor preferably has a channel length to channel width ratio of 5 or more.

本発明は、画素電極に流れ込む電流値を制御する第１のトランジスタと、ビデオ信号によって、画素電極に流れ込む電流のオンオフを制御する第２のトランジスタとが備えられた画素を複数個配列した素子基板である。画素電極には、電流を供給する第１の電源と、第１のトランジスタ、第２のトランジスタ及び画素電極は直列に接続されている。隣接する画素間において第１のトランジスタのゲート電極は、配線で接続され、且つ該ゲート電極は第２の電源と接続されていることを特徴としている。すなわち、第１のトランジスタのゲート電極は、隣接する画素間で配線によって接続され、且つ該ゲート電極は第２の電源と接続されているものであり、少なくとも隣接する画素間でゲート電極の電位は共通であることを特徴とするものである。そして、第１のトランジスタのゲート電極を連結する配線は、画素部の内側に設けられている。 The present invention relates to an element substrate in which a plurality of pixels each having a first transistor for controlling a current value flowing into a pixel electrode and a second transistor for controlling on / off of a current flowing into the pixel electrode by a video signal are arranged. It is. A first power source that supplies current, a first transistor, a second transistor, and a pixel electrode are connected to the pixel electrode in series. Between adjacent pixels, the gate electrode of the first transistor is connected by a wiring, and the gate electrode is connected to a second power source. That is, the gate electrode of the first transistor is connected by wiring between adjacent pixels, and the gate electrode is connected to the second power source. The potential of the gate electrode is at least between adjacent pixels. It is characterized by being common. A wiring that connects the gate electrodes of the first transistors is provided inside the pixel portion.

本発明は、複数の画素電極が配列されて画素部を形成し、各画素電極には、第１のトランジスタと第２のトランジスタと、が直列に接続され、画素部には一方向に延びる第１の配線と、該第１の配線と交差する方向に延びる第２の配線と、第３の配線とが備えられている素子基板である。その隣接する画素電極間において、第１のトランジスタのゲート電極は、画素部の内側で第４の配線で連結されていることを特徴とするものである。 In the present invention, a plurality of pixel electrodes are arranged to form a pixel portion, and a first transistor and a second transistor are connected in series to each pixel electrode, and the pixel portion extends in one direction. 1 is an element substrate including a first wiring, a second wiring extending in a direction intersecting the first wiring, and a third wiring. Between the adjacent pixel electrodes, the gate electrode of the first transistor is connected by a fourth wiring inside the pixel portion.

本発明の素子基板において、第１のトランジスタ及び第２のトランジスタは極性が同じであることが好ましい形態である。第１のトランジスタはチャネル長がチャネル幅より長く、第２のトランジスタは、チャネル長がチャネル幅と同じかそれより短くすることが好ましい。また、第１のトランジスタはそのチャネル幅に対するチャネル長の比が５以上であることが好ましい。 In the element substrate of the present invention, it is preferable that the first transistor and the second transistor have the same polarity. The channel length of the first transistor is longer than the channel width, and the channel length of the second transistor is preferably equal to or shorter than the channel width. The first transistor preferably has a channel length to channel width ratio of 5 or more.

本発明において、発光装置とは、電流または電圧により発光を制御可能な発光素子を用いて情報を表示する装置を指し、好ましい形態として、トランジスタなどの能動素子と該発光素子を組み合わせて構成された装置を指している。なお発光装置とは、パネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置を作製する過程における、パネルが完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を発光素子に供給するための手段を複数の各画素に備える。 In the present invention, a light-emitting device refers to a device that displays information using a light-emitting element whose emission can be controlled by current or voltage, and is preferably configured by combining an active element such as a transistor and the light-emitting element. Pointing to the device. Note that the light-emitting device includes a panel and a module in which an IC or the like including a controller is mounted on the panel. Furthermore, the present invention relates to an element substrate corresponding to an embodiment before the panel is completed in the process of manufacturing the light-emitting device, and the element substrate has a means for supplying current to the light-emitting element in each of the plurality of pixels. Prepare.

本発明においていう発光素子は、代表的には、エレクトロルミネセンスを発現する有機または無機材料で形成された素子、或いは、蛍光または燐光を発現する素子を指していう。その他にも、所謂冷光を発光する素子を含み、発光ダイオードや、エレクトロクロミックを発現する材料で形成される発光素子であっても良い。その他に、ＦＥＤ（Field Emission Display）に用いられている電子源素子を含めても良い。 The light-emitting element referred to in the present invention typically refers to an element formed of an organic or inorganic material that exhibits electroluminescence, or an element that exhibits fluorescence or phosphorescence. In addition, a light-emitting element including a light-emitting diode or a material that exhibits electrochromic may be used, including an element that emits so-called cold light. In addition, an electron source element used for FED (Field Emission Display) may be included.

発光素子の１つであるＯＬＥＤ（Organic Light Emitting Diode）は、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる電界発光材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。電界発光層は陽極と陰極の間に設けられており、単層または複数の層で構成されている。これらの層の中に無機化合物を含んでいる場合もある。電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。 An OLED (Organic Light Emitting Diode), which is one of the light emitting elements, includes a layer (hereinafter referred to as an electroluminescent layer) containing an electroluminescent material from which luminescence generated by applying an electric field is obtained, an anode layer, And a cathode layer. The electroluminescent layer is provided between the anode and the cathode, and is composed of a single layer or a plurality of layers. In some cases, these layers contain an inorganic compound. Luminescence in the electroluminescent layer includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state.

電流制御用トランジスタのゲート・ソース間に設けられた容量素子の容量を大きくしたり、スイッチング用トランジスタのオフ電流を低く抑えたりしなくても、発光素子に流れる電流に影響しない。また、電流制御用トランジスタのゲートにつく寄生容量による影響も受けない。このため、ばらつき要因が減り、画質を大いに高めることができる。また、スイッチング用トランジスタはオフ電流を低く抑える必要がないため、トランジスタ作製プロセスを簡略化することができ、コスト削減、歩留まり向上に大きく貢献することができる。 Even if the capacitance of the capacitor provided between the gate and source of the current control transistor is not increased or the off-state current of the switching transistor is not reduced, the current flowing through the light emitting element is not affected. Further, it is not affected by the parasitic capacitance attached to the gate of the current control transistor. For this reason, variation factors can be reduced and the image quality can be greatly improved. In addition, since the switching transistor does not need to have low off-state current, the transistor manufacturing process can be simplified, which can greatly contribute to cost reduction and yield improvement.

さらに、本発明のように、ゲート電極にコンタクト部を複数個設け、ゲートを配線の一部として用い、他の配線層を使って連結することにより、同層で他の配線と並列して配置されている部分を少なくすることができる。この配線構造を用いることでプロセス中に発生するごみなどが原因となる配線不良を低減させることができる。 Furthermore, as in the present invention, a plurality of contact portions are provided on the gate electrode, the gate is used as a part of the wiring, and is connected using another wiring layer, so that it is arranged in parallel with the other wiring in the same layer. It is possible to reduce the number of parts. By using this wiring structure, wiring defects caused by dust generated during the process can be reduced.

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the present invention described below, the same reference numerals are used in common in different drawings.

（実施の形態１）
図１に、本発明の発光装置が有する画素の一実施形態を示す。図１に示す画素は、発光素子１０４と、ビデオ信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（スイッチング用トランジスタ）１０１と、発光素子１０４に流れる電流値を制御する駆動用トランジスタ１０２、発光素子１０４への電流の供給を制御する電流制御用トランジスタ１０３とを有している。さらに本実施の形態のように、ビデオ信号の電位を保持するための容量素子１０５を画素に設けても良い。 (Embodiment 1)
FIG. 1 shows an embodiment of a pixel included in a light emitting device of the present invention. A pixel shown in FIG. 1 includes a light-emitting element 104, a transistor (switching transistor) 101 used as a switching element for controlling input of a video signal to the pixel, and a driving transistor that controls a current value flowing through the light-emitting element 104. 102, and a current control transistor 103 that controls supply of current to the light emitting element 104. Further, as in this embodiment, a capacitor 105 for holding the potential of the video signal may be provided in the pixel.

ここで、図１における駆動用トランジスタ１０２の記号について説明する。この記号はゲート電極の異なる２点にコンタクト領域を設けたトランジスタを表したものであり、接続関係が通常と異なるため、特にこの様に表した。すなわち、ゲート電極の一方の端と他方の端を配線に接続した構成としている。この構成は、ゲート電極を配線の１部としても機能させている。 Here, symbols of the driving transistor 102 in FIG. 1 will be described. This symbol represents a transistor in which contact regions are provided at two different points of the gate electrode, and is particularly represented because the connection relationship is different from usual. That is, one end and the other end of the gate electrode are connected to the wiring. In this configuration, the gate electrode also functions as a part of the wiring.

駆動用トランジスタ１０２及び電流制御用トランジスタ１０３は同じ極性を有する。本実施の形態では、駆動用トランジスタ１０２を飽和領域で電流制御用トランジスタ１０３を線形領域で動作させている。 The driving transistor 102 and the current control transistor 103 have the same polarity. In the present embodiment, the driving transistor 102 is operated in the saturation region and the current control transistor 103 is operated in the linear region.

駆動用トランジスタ１０２のチャネル長Ｌをチャネル幅Ｗより長く、電流制御用トランジスタ１０３のチャネル長Ｌをチャネル幅Ｗと同じか、それより短くてもよい。より望ましくは、駆動用トランジスタ１０２のチャネル幅Ｗに対するチャネル長Ｌの比が５以上にするとよい。 The channel length L of the driving transistor 102 may be longer than the channel width W, and the channel length L of the current control transistor 103 may be the same as or shorter than the channel width W. More preferably, the ratio of the channel length L to the channel width W of the driving transistor 102 is 5 or more.

なお、駆動用トランジスタ１０２にはエンハンスメント型トランジスタを用いてもよいし、ディプリーション型トランジスタを用いてもよい。 Note that an enhancement type transistor or a depletion type transistor may be used as the driving transistor 102.

また、スイッチング用トランジスタ１０１はｎ型トランジスタを用いてもよいし、ｐ型トランジスタを用いてもよい。 The switching transistor 101 may be an n-type transistor or a p-type transistor.

スイッチング用トランジスタ１０１のゲートは、走査線Ｇｊ（ｊ＝１〜ｙ）に接続されている。スイッチング用トランジスタ１０１のソースとドレインは、一方が信号線Ｓｉ（ｉ＝１〜ｘ）に、もう一方が電流制御用トランジスタ１０３のゲートに接続されている。駆動用トランジスタ１０２のゲートは第２の電源線Ｗｉ（ｉ＝１〜ｘ）に接続されている。 The gate of the switching transistor 101 is connected to the scanning line Gj (j = 1 to y). One of the source and the drain of the switching transistor 101 is connected to the signal line Si (i = 1 to x), and the other is connected to the gate of the current control transistor 103. The gate of the driving transistor 102 is connected to the second power supply line Wi (i = 1 to x).

本実施の形態では、駆動用トランジスタの接続において、ゲート電極と配線とのコンタクトを２箇所で取り、ゲート電極を配線の一部として用い、第２の電源線Ｗｉ（ｉ＝１〜ｘ）が同層で信号線Ｓｉ(ｉ＝１〜ｘ)や第１の電源線と並列して配置されている部分を少なくする。この接続のトランジスタを用いることでプロセス中に発生しうるごみによる配線間ショートの発生確率を減少させることができる。 In this embodiment, in connecting the driving transistor, the gate electrode and the wiring are contacted at two locations, the gate electrode is used as a part of the wiring, and the second power supply line Wi (i = 1 to x) is provided. The number of portions arranged in parallel with the signal lines Si (i = 1 to x) and the first power supply lines in the same layer is reduced. By using the transistors of this connection, it is possible to reduce the probability of occurrence of a short circuit between wires due to dust that may occur during the process.

そして駆動用トランジスタ１０２及び電流制御用トランジスタ１０３は、第１の電源線Ｖｉ（ｉ＝１〜ｘ）から供給される電流が、駆動用トランジスタ１０２及び電流制御用トランジスタ１０３のドレイン電流として発光素子１０４に供給されるように、第１の電源線Ｖｉ（ｉ＝１〜ｘ）、発光素子１０４と接続されている。本実施の形態では、電流制御用トランジスタ１０３のソースが第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続され、駆動用トランジスタ１０２のドレインが発光素子１０４の画素電極に接続される。 In the driving transistor 102 and the current control transistor 103, the current supplied from the first power supply line Vi (i = 1 to x) is used as the drain current of the driving transistor 102 and the current control transistor 103. Are connected to the first power supply line Vi (i = 1 to x) and the light emitting element 104. In this embodiment mode, the source of the current control transistor 103 is connected to the first power supply line Vi (i = 1 to x), and the drain of the driving transistor 102 is connected to the pixel electrode of the light emitting element 104.

なお駆動用トランジスタ１０２のソースを第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続し、電流制御用トランジスタ１０３のドレインを発光素子１０４の画素電極に接続してもよい。 Note that the source of the driving transistor 102 may be connected to the first power supply line Vi (i = 1 to x), and the drain of the current control transistor 103 may be connected to the pixel electrode of the light-emitting element 104.

発光素子１０４は陽極と陰極と、陽極と陰極との間に設けられた電界発光層とからなる。図１のように、陽極が駆動用トランジスタ１０２と接続している場合、陽極が画素電極、陰極が対向電極となる。発光素子１０４の対向電極と、第１の電源線Ｖｉ（ｉ＝１〜ｘ）のそれぞれには、発光素子１０４に順バイアス方向の電流が供給されるように電位差が設けられている。 The light emitting element 104 includes an anode, a cathode, and an electroluminescent layer provided between the anode and the cathode. As shown in FIG. 1, when the anode is connected to the driving transistor 102, the anode serves as a pixel electrode and the cathode serves as a counter electrode. A potential difference is provided between the counter electrode of the light emitting element 104 and each of the first power supply lines Vi (i = 1 to x) so that a forward bias current is supplied to the light emitting element 104.

容量素子１０５が有する２つの電極は、一方は第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続されており、もう一方は電流制御用トランジスタ１０３のゲートに接続されている。容量素子１０５はスイッチング用トランジスタ１０１が非選択状態（オフ状態）にある時、容量素子１０５の電極間の電位差を保持するために設けられている。 One of the two electrodes of the capacitor 105 is connected to the first power supply line Vi (i = 1 to x), and the other is connected to the gate of the current control transistor 103. The capacitor 105 is provided to hold a potential difference between the electrodes of the capacitor 105 when the switching transistor 101 is in a non-selected state (off state).

なお図１では容量素子１０５を第１の電源線Ｖｉ(ｉ＝１〜ｘ)と電流制御用トランジスタ１０３のゲートとの間に設ける構成を示したが、本発明はこの構成に限定されず、第２の電源線Ｗｉ(ｉ＝１〜ｘ)と電流制御用トランジスタ１０３のゲートとの間に設ける構成にしても良いし、容量素子１０５を設けない構成にしても良い。 Note that although FIG. 1 shows a structure in which the capacitor 105 is provided between the first power supply line Vi (i = 1 to x) and the gate of the current control transistor 103, the present invention is not limited to this structure. A structure may be provided between the second power supply line Wi (i = 1 to x) and the gate of the current control transistor 103, or a structure without the capacitor 105 may be employed.

図１では駆動用トランジスタ１０２および電流制御用トランジスタ１０３をP型トランジスタとし、駆動用トランジスタ１０２のドレインと発光素子１０４の陽極とを接続した。逆に駆動用トランジスタ１０２および電流制御用トランジスタ１０３をN型トランジスタとするならば、駆動用トランジスタ１０２のソースと発光素子１０４の陰極とを接続する。この場合、発光素子１０４の陰極が画素電極、陽極が対向電極となる。 In FIG. 1, the driving transistor 102 and the current control transistor 103 are P-type transistors, and the drain of the driving transistor 102 and the anode of the light emitting element 104 are connected. Conversely, if the driving transistor 102 and the current control transistor 103 are N-type transistors, the source of the driving transistor 102 and the cathode of the light emitting element 104 are connected. In this case, the cathode of the light emitting element 104 is a pixel electrode, and the anode is a counter electrode.

次に、図１に示した画素の駆動方法について説明する。図１に示す画素は、その動作を書き込み期間、データ保持期間とに分けて説明することができる。まず書き込み期間において走査線Ｇｊ（ｊ＝１〜ｙ）が選択されると、走査線Ｇｊ（ｊ＝１〜ｙ）にゲートが接続されているスイッチング用トランジスタ１０１がオンになる。そして、信号線Ｓｉ（ｉ＝１〜ｘ）に入力されたビデオ信号が、スイッチング用トランジスタ１０１を介して電流制御用トランジスタ１０３のゲートに入力される。なお、駆動用トランジスタ１０２はゲートが第２の電源線Ｗｉ（ｉ＝１〜ｘ）に接続されているため、常にオン状態である。 Next, a method for driving the pixel shown in FIG. 1 will be described. The operation of the pixel illustrated in FIG. 1 can be described by being divided into a writing period and a data holding period. First, when the scanning line Gj (j = 1 to y) is selected in the writing period, the switching transistor 101 whose gate is connected to the scanning line Gj (j = 1 to y) is turned on. The video signal input to the signal line Si (i = 1 to x) is input to the gate of the current control transistor 103 via the switching transistor 101. Note that since the gate of the driving transistor 102 is connected to the second power supply line Wi (i = 1 to x), the driving transistor 102 is always on.

ビデオ信号によって電流制御用トランジスタ１０３がオンになる場合は、第１の電源線Ｖｉ（ｉ＝１〜ｘ）を介して電流が発光素子１０４に供給される。このとき電流制御用トランジスタ１０３は線形領域で動作しているため、発光素子１０４に流れる電流は、飽和領域で動作する駆動用トランジスタ１０２と発光素子１０４の電圧電流特性によって決まる。そして発光素子１０４は、供給される電流に見合った高さの輝度で発光する。 When the current control transistor 103 is turned on by the video signal, a current is supplied to the light emitting element 104 via the first power supply line Vi (i = 1 to x). At this time, since the current control transistor 103 operates in the linear region, the current flowing through the light-emitting element 104 is determined by the voltage-current characteristics of the driving transistor 102 and the light-emitting element 104 operating in the saturation region. Then, the light emitting element 104 emits light with a luminance with a height corresponding to the supplied current.

またビデオ信号によって電流制御用トランジスタ１０３がオフになる場合は、発光素子１０４への電流の供給は行なわれず、発光素子１０４は発光しない。 When the current control transistor 103 is turned off by the video signal, no current is supplied to the light emitting element 104 and the light emitting element 104 does not emit light.

データ保持期間では、走査線Ｇｊ（ｊ＝１〜ｙ）の電位を制御することでスイッチング用トランジスタ１０１をオフにし、書き込み期間において書き込まれたビデオ信号の電位を保持する。書き込み期間において電流制御用トランジスタ１０３をオンにした場合、ビデオ信号の電位は容量素子１０５によって保持されているので、発光素子１０４への電流の供給は維持されている。逆に、書き込み期間において電流制御用トランジスタ１０３をオフにした場合、ビデオ信号の電位は容量素子１０５によって保持されているので、発光素子１０４への電流の供給は行なわれていない。 In the data holding period, the switching transistor 101 is turned off by controlling the potential of the scanning line Gj (j = 1 to y), and the potential of the video signal written in the writing period is held. When the current control transistor 103 is turned on in the writing period, the potential of the video signal is held by the capacitor 105, so that supply of current to the light-emitting element 104 is maintained. On the other hand, when the current control transistor 103 is turned off in the writing period, the potential of the video signal is held by the capacitor 105, so that no current is supplied to the light-emitting element 104.

なお素子基板は、本発明の発光装置を作製する過程における、発光素子が形成される前の一形態に相当する。 Note that the element substrate corresponds to one mode before the light-emitting element is formed in the process of manufacturing the light-emitting device of the present invention.

本発明の発光装置において用いられるトランジスタは、単結晶シリコンを用いて形成されたトランジスタであっても良いし、ＳＯＩ基板を用いたトランジスタであっても良いし、多結晶シリコンやアモルファスシリコンを用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。また本発明の発光装置の画素に設けられたトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲート電極を有するマルチゲート構造であっても良い。 A transistor used in the light-emitting device of the present invention may be a transistor formed using single crystal silicon, a transistor using an SOI substrate, or polycrystalline silicon or amorphous silicon. It may be a thin film transistor. Further, a transistor using an organic semiconductor or a transistor using carbon nanotubes may be used. In addition, the transistor provided in the pixel of the light-emitting device of the present invention may have a single gate structure, a double gate structure, or a multi-gate structure having more gate electrodes.

上記構成により、電流制御用トランジスタ１０３は線形領域で動作するため電流制御用トランジスタ１０３のソース・ドレイン間電圧Ｖｄｓは小さく、電流制御用トランジスタ１０３のゲート・ソース間電圧Ｖｇｓの僅かな変動は、発光素子１０４に流れる電流に影響しない。発光素子１０４に流れる電流は飽和領域で動作する駆動用トランジスタ１０２により決定される。よって、電流制御用トランジスタ１０３のゲート・ソース間に設けられた容量素子１０５の容量を大きくしたり、スイッチング用トランジスタ１０１のオフ電流を低く抑えたりしなくても、発光素子１０４に流れる電流に影響しない。また、電流制御用トランジスタ１０３のゲートにつく寄生容量による影響も受けない。このため、ばらつき要因が減り、画質を高めることができる。 With the above configuration, since the current control transistor 103 operates in a linear region, the source-drain voltage Vds of the current control transistor 103 is small, and a slight variation in the gate-source voltage Vgs of the current control transistor 103 causes light emission. The current flowing in the element 104 is not affected. The current flowing through the light emitting element 104 is determined by the driving transistor 102 operating in the saturation region. Therefore, even if the capacitance of the capacitor 105 provided between the gate and the source of the current control transistor 103 is not increased or the off-state current of the switching transistor 101 is not reduced, the current flowing through the light-emitting element 104 is affected. do not do. Further, it is not affected by the parasitic capacitance attached to the gate of the current control transistor 103. For this reason, variation factors can be reduced and image quality can be improved.

（実施の形態２）
本実施の形態では、本発明の発光装置が有する画素の、図１とは異なる形態について説明する。 (Embodiment 2)
In this embodiment mode, a mode different from that in FIGS. 1A and 1B of a pixel included in the light-emitting device of the present invention will be described.

図２に示す画素は、発光素子２０４と、スイッチング用トランジスタ２０１と、駆動用トランジスタ２０２と、電流制御用トランジスタ２０３と、電流制御用トランジスタ２０３を強制的にオフするためのトランジスタ（消去用トランジスタ）２０６とを有している。上記素子に加えて容量素子２０５を画素に設けても良い。 2 includes a light emitting element 204, a switching transistor 201, a driving transistor 202, a current control transistor 203, and a transistor for forcibly turning off the current control transistor 203 (erasing transistor). 206. In addition to the above elements, a capacitor 205 may be provided in the pixel.

駆動用トランジスタ２０２及び電流制御用トランジスタ２０３は同じ極性を有する。本発明では、駆動用トランジスタ２０２を飽和領域で、電流制御用トランジスタ２０３を線形領域で動作させる。 The driving transistor 202 and the current control transistor 203 have the same polarity. In the present invention, the driving transistor 202 is operated in the saturation region, and the current control transistor 203 is operated in the linear region.

駆動用トランジスタ２０２のチャネル長Ｌをチャネル幅Ｗより長く、電流制御用トランジスタ２０３のチャネル長Ｌをチャネル幅Ｗと同じか、それより短くてもよい。より望ましくは、駆動用トランジスタ２０２のチャネル幅Ｗに対するチャネル長Ｌの比が５以上にするとよい。 The channel length L of the driving transistor 202 may be longer than the channel width W, and the channel length L of the current control transistor 203 may be the same as or shorter than the channel width W. More preferably, the ratio of the channel length L to the channel width W of the driving transistor 202 is 5 or more.

駆動用トランジスタ２０２にはエンハンスメント型トランジスタを用いてもよいし、ディプリーション型トランジスタを用いてもよい。また、スイッチング用トランジスタ２０１及び消去用トランジスタ２０６はN型トランジスタを用いてもよいし、P型トランジスタを用いてもよい。 As the driving transistor 202, an enhancement type transistor or a depletion type transistor may be used. The switching transistor 201 and the erasing transistor 206 may be N-type transistors or P-type transistors.

スイッチング用トランジスタ２０１のゲートは、第１の走査線Ｇａｊ（ｊ＝１〜ｙ）に接続されている。スイッチング用トランジスタ２０１のソースとドレインは、一方が信号線Ｓｉ（ｉ＝１〜ｘ）に、もう一方が電流制御用トランジスタ２０３のゲートに接続されている。また消去用トランジスタ２０６のゲートは、第２の走査線Ｇｅｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方が第１の電源線Ｖｉ（ｉ＝１〜ｘ）に、他方が電流制御用トランジスタ２０３のゲートに接続されている。駆動用トランジスタ２０２のゲートは第２の電源線Ｗｉ（ｉ＝１〜ｘ）に接続されている。 The gate of the switching transistor 201 is connected to the first scanning line Gaj (j = 1 to y). One of the source and drain of the switching transistor 201 is connected to the signal line Si (i = 1 to x), and the other is connected to the gate of the current control transistor 203. The gate of the erasing transistor 206 is connected to the second scanning line Gej (j = 1 to y), and one of the source and the drain is connected to the first power supply line Vi (i = 1 to x). The other is connected to the gate of the current control transistor 203. The gate of the driving transistor 202 is connected to the second power supply line Wi (i = 1 to x).

この時、駆動用トランジスタの接続に新規の構成を用いる。ゲート電極のコンタクトを２箇所で取り、ゲートを配線の一部として用い、第２の電源線Ｗｉ（ｉ＝１〜ｘ）が同層で信号線Ｓｉ(ｉ＝１〜ｘ)や第１の電源線と並列して配置されている部分を少なくする。このように接続したトランジスタを用いることでプロセス中に発生しうるごみによる配線間ショートのリスクが減少する。 At this time, a new configuration is used to connect the driving transistors. The gate electrode is contacted at two locations, the gate is used as a part of the wiring, the second power supply line Wi (i = 1 to x) is the same layer and the signal line Si (i = 1 to x) or the first Reduce the number of parts arranged in parallel with the power line. By using the transistors connected in this way, the risk of a short circuit between wires due to dust that may occur during the process is reduced.

そして駆動用トランジスタ２０２及び電流制御用トランジスタ２０３は、第１の電源線Ｖｉ（ｉ＝１〜ｘ）から供給される電流が、駆動用トランジスタ２０２及び電流制御用トランジスタ２０３のドレイン電流として発光素子２０４に供給されるように、第１の電源線Ｖｉ（ｉ＝１〜ｘ）、発光素子２０４と接続されている。本実施の形態では、電流制御用トランジスタ２０３のソースが第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続され、駆動用トランジスタ２０２のドレインが発光素子２０４の画素電極に接続される。 In the driving transistor 202 and the current control transistor 203, the current supplied from the first power supply line Vi (i = 1 to x) is used as the drain current of the driving transistor 202 and the current control transistor 203. Are connected to the first power supply line Vi (i = 1 to x) and the light emitting element 204. In this embodiment mode, the source of the current control transistor 203 is connected to the first power supply line Vi (i = 1 to x), and the drain of the driving transistor 202 is connected to the pixel electrode of the light emitting element 204.

なお駆動用トランジスタ２０２のソースを第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続し、電流制御用トランジスタ２０３のドレインを発光素子２０４の画素電極に接続してもよい。 Note that the source of the driving transistor 202 may be connected to the first power supply line Vi (i = 1 to x), and the drain of the current control transistor 203 may be connected to the pixel electrode of the light emitting element 204.

発光素子２０４は陽極と陰極と、陽極と陰極との間に設けられた電界発光層とからなる。図２のように陽極が駆動用トランジスタ２０２と接続している場合、陽極が画素電極、陰極が対向電極となる。発光素子２０４の対向電極と、第１の電源線Ｖｉ（ｉ＝１〜ｘ）のそれぞれには、発光素子２０４に順バイアス方向の電流が供給されるように、電位差が設けられている。 The light emitting element 204 includes an anode, a cathode, and an electroluminescent layer provided between the anode and the cathode. When the anode is connected to the driving transistor 202 as shown in FIG. 2, the anode is the pixel electrode and the cathode is the counter electrode. A potential difference is provided between the counter electrode of the light emitting element 204 and each of the first power supply lines Vi (i = 1 to x) so that a forward bias current is supplied to the light emitting element 204.

容量素子２０５が有する２つの電極は、一方は第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続されており、もう一方は電流制御用トランジスタ２０３のゲートに接続されている。 One of the two electrodes of the capacitor 205 is connected to the first power supply line Vi (i = 1 to x), and the other is connected to the gate of the current control transistor 203.

容量素子２０５はスイッチング用トランジスタ２０１が非選択状態（オフ状態）にある時、容量素子２０５の電極間の電位差を保持するために設けられている。なお図３では容量素子２０５を第１の電源線Ｖｉ(ｉ＝１〜ｘ)と電流制御用トランジスタ２０３のゲートとの間に設ける構成を示したが、本発明はこの構成に限定されず、第２の電源線Ｗｉ(ｉ＝１〜ｘ)と電流制御用トランジスタ２０３のゲートとの間に設ける構成にしても良いし、容量素子２０５を設けない構成にしても良い。 The capacitor 205 is provided to hold a potential difference between the electrodes of the capacitor 205 when the switching transistor 201 is in a non-selected state (off state). Note that although FIG. 3 shows a structure in which the capacitor 205 is provided between the first power supply line Vi (i = 1 to x) and the gate of the current control transistor 203, the present invention is not limited to this structure. A structure may be provided between the second power supply line Wi (i = 1 to x) and the gate of the current control transistor 203, or a structure without the capacitor 205 may be provided.

図２では駆動用トランジスタ２０２および電流制御用トランジスタ２０３をP型トランジスタとし、駆動用トランジスタ２０２のドレインと発光素子２０４の陽極とを接続した。逆に駆動用トランジスタ２０２および電流制御用トランジスタ２０３をN型トランジスタとするならば、駆動用トランジスタ２０２のソースと発光素子２０４の陰極とを接続する。この場合、発光素子２０４の陰極が画素電極、陽極が対向電極となる。 In FIG. 2, the driving transistor 202 and the current control transistor 203 are P-type transistors, and the drain of the driving transistor 202 and the anode of the light emitting element 204 are connected. Conversely, if the driving transistor 202 and the current control transistor 203 are N-type transistors, the source of the driving transistor 202 and the cathode of the light emitting element 204 are connected. In this case, the cathode of the light emitting element 204 is a pixel electrode, and the anode is a counter electrode.

図２に示す画素は、その動作を書き込み期間、データ保持期間、消去期間とに分けて説明することができる。書き込み期間とデータ保持期間におけるスイッチング用トランジスタ２０１、駆動用トランジスタ２０２及び電流制御用トランジスタ２０３の動作については、図１の場合と同様である。 The operation of the pixel illustrated in FIG. 2 can be described by being divided into a writing period, a data holding period, and an erasing period. The operations of the switching transistor 201, the driving transistor 202, and the current control transistor 203 in the writing period and the data holding period are the same as those in FIG.

消去期間では、第２の走査線Ｇｅｊ（ｊ＝１〜ｙ）が選択されて消去用トランジスタ２０６がオンになり、第１の電源線Ｖｉ（ｉ＝１〜ｘ）の電位が消去用トランジスタ２０６を介して電流制御用トランジスタ２０３のゲートに与えられる。よって、電流制御用トランジスタ２０３がオフになるため、発光素子２０４に強制的に電流が供給されない状態を作り出すことができる。 In the erasing period, the second scanning line Gej (j = 1 to y) is selected, the erasing transistor 206 is turned on, and the potential of the first power supply line Vi (i = 1 to x) is set to the erasing transistor 206. To the gate of the current control transistor 203. Accordingly, since the current control transistor 203 is turned off, a state in which no current is forcibly supplied to the light-emitting element 204 can be created.

（実施の形態３）
本実施の形態では、薄膜トランジスタ（ＴＦＴ）で駆動するアクティブマトリクス型の画素構成を有する発光装置の構成と駆動について説明する。 (Embodiment 3)
In this embodiment, the structure and driving of a light-emitting device having an active matrix pixel structure driven by a thin film transistor (TFT) will be described.

図３に外部回路のブロック図とパネルの概略図を示す。図３に示すように、アクティブマトリクス型表示装置は外部回路３００４及びパネル３０１０を有する。外部回路３００４はＡ／Ｄ変換部３００１、電源部３００２及び信号生成部３００３を有する。Ａ／Ｄ変換部３００１はアナログ信号で入力された映像データ信号をデジタル信号（ビデオ信号）に変換し、信号線駆動回路３００６へ供給する。電源部３００２はバッテリーやコンセントより供給された電源から、それぞれ所望の電圧値の電源を生成し、信号線駆動回路３００６、走査線駆動回路３００７、発光素子３０１１、信号生成部３００３等に供給する。信号生成部３００３には、電源、映像信号及び同期信号等が入力され、各種信号の変換を行う他、信号線駆動回路３００６及び走査線駆動回路３００７を駆動するためのクロック信号等を生成する。 FIG. 3 shows a block diagram of the external circuit and a schematic diagram of the panel. As shown in FIG. 3, the active matrix display device includes an external circuit 3004 and a panel 3010. The external circuit 3004 includes an A / D conversion unit 3001, a power supply unit 3002, and a signal generation unit 3003. The A / D converter 3001 converts a video data signal input as an analog signal into a digital signal (video signal) and supplies the digital signal to the signal line driver circuit 3006. The power supply unit 3002 generates power having a desired voltage value from power supplied from a battery or an outlet, and supplies the power to the signal line driver circuit 3006, the scan line driver circuit 3007, the light emitting element 3011, the signal generator 3003, and the like. The signal generation unit 3003 receives a power source, a video signal, a synchronization signal, and the like, converts various signals, and generates a clock signal and the like for driving the signal line driver circuit 3006 and the scan line driver circuit 3007.

外部回路３００４からの信号及び電源はＦＰＣを通し、パネル３０１０内のＦＰＣ接続部３００５から内部回路等に入力される。 A signal and power from the external circuit 3004 are input to an internal circuit or the like from an FPC connection unit 3005 in the panel 3010 through the FPC.

また、パネル３０１０は基板３００８上に、ＦＰＣ接続部３００５、内部回路が配置され、また、発光素子３０１１を有する。内部回路は信号線駆動回路３００６、走査線駆動回路３００７及び画素部３００９を有する。図３には例として実施形態１に記載の画素を採用しているが、画素部３００９に本発明の実施形態に挙げたいずれかの画素構成を採用することができる。 In addition, the panel 3010 is provided with an FPC connection portion 3005 and an internal circuit over a substrate 3008 and includes a light emitting element 3011. The internal circuit includes a signal line driver circuit 3006, a scanning line driver circuit 3007, and a pixel portion 3009. In FIG. 3, the pixel described in Embodiment 1 is used as an example, but any pixel configuration described in the embodiment of the present invention can be used in the pixel portion 3009.

基板３００８の中央には画素部３００９が配置され、その周辺には、信号線駆動回路３００６及び走査線駆動回路３００７が配置されている。発光素子３０１１及び、前記発光素子の対向電極は画素部３００９全体面に形成されている。 A pixel portion 3009 is disposed at the center of the substrate 3008, and a signal line driver circuit 3006 and a scanning line driver circuit 3007 are disposed around the pixel portion 3009. The light emitting element 3011 and the counter electrode of the light emitting element are formed over the entire surface of the pixel portion 3009.

より詳しく、図４に信号線駆動回路３００６のブロック図を示す。信号線駆動回路３００６はＤ−フリップフロップ４００１を複数段用いてなるシフトレジスタ４００２、データラッチ回路４００３、ラッチ回路４００４、レベルシフタ４００５及びバッファ４００６等を有する。入力される信号はクロック信号（Ｓ−ＣＫ）、反転クロック信号（Ｓ−ＣＫＢ）、スタートパルス（Ｓ−ＳＰ）、ビデオ信号（ＤＡＴＡ）及びラッチパルス（ＬａｔｃｈＰｕｌｓｅ）とする。 More specifically, FIG. 4 is a block diagram of the signal line driver circuit 3006. The signal line driver circuit 3006 includes a shift register 4002 using a plurality of stages of D flip-flops 4001, a data latch circuit 4003, a latch circuit 4004, a level shifter 4005, a buffer 4006, and the like. Input signals are a clock signal (S-CK), an inverted clock signal (S-CKB), a start pulse (S-SP), a video signal (DATA), and a latch pulse (LatchPulse).

まず、クロック信号、クロック反転信号及びスタートパルスのタイミングに従って、シフトレジスタ４００２より、順次サンプリングパルスが出力される。サンプリングパルスはデータラッチ回路４００３へ入力され、そのタイミングで、ビデオ信号を取り込み、保持する。この動作が一列目から順に行われる。 First, sampling pulses are sequentially output from the shift register 4002 in accordance with the timing of the clock signal, the clock inversion signal, and the start pulse. The sampling pulse is input to the data latch circuit 4003, and the video signal is captured and held at that timing. This operation is performed in order from the first row.

最終段のデータラッチ回路４００３においてビデオ信号の保持が完了すると、水平帰線期間中にラッチパルスが入力され、データラッチ回路４００３において保持されているビデオ信号は一斉にラッチ回路４００４へと転送される。その後、レベルシフタ４００５においてレベルシフトされ、バッファ４００６において整形された後、信号線Ｓ１からＳｎへ一斉に出力される。その際、走査線駆動回路３００７によって選択された行の画素へ、Ｈレベル（高レベル）、Ｌレベル（低レベル）が入力され、発光素子３０１１の発光、非発光を制御する。 When the data latch circuit 4003 in the final stage completes holding the video signal, a latch pulse is input during the horizontal blanking period, and the video signals held in the data latch circuit 4003 are transferred to the latch circuit 4004 all at once. . Thereafter, the level shifter 4005 shifts the level, the buffer 4006 shapes the signal, and the signals are simultaneously output from the signal lines S1 to Sn. At that time, H level (high level) and L level (low level) are input to the pixels in the row selected by the scan line driver circuit 3007, and the light emission and non-light emission of the light emitting element 3011 are controlled.

本実施の形態にて示したアクティブマトリクス型表示装置はパネル３０１０と外部回路３００４が独立されているが、これらを同一基板上に一体形成して作製してもよい。また、表示装置は例として、発光素子を使用したものとしたが、それ以外の表示素子を利用した表示装置でもよい。また、信号線駆動回路３００６内にレベルシフタ４００５及びバッファ４００６が無くてもよい。 In the active matrix display device described in this embodiment mode, the panel 3010 and the external circuit 3004 are independent, but they may be formed over the same substrate. Further, the display device uses a light emitting element as an example, but a display device using other display elements may be used. Further, the level shifter 4005 and the buffer 4006 may not be provided in the signal line driver circuit 3006.

（実施の形態４）
本実施の形態では、本発明における発光装置の一態様について図面を参照して説明する。 (Embodiment 4)
In this embodiment, one embodiment of a light-emitting device in the present invention will be described with reference to drawings.

図８は、基板３００８に画素部３００９、走査線駆動回路３００７、信号線駆動回路３００６、ＦＰＣ接続部（外部入力端子）３００５が配置される本発明の素子基板の構成を示している。画素部３００９には実施の形態１または２で説明した様に、ＴＦＴなどに代表されるトランジスタとそれに接続する画素電極３０１３を含む画素３０００が複数個備えられ、マトリクス状に配置されている。 FIG. 8 shows a structure of an element substrate of the present invention in which a pixel portion 3009, a scanning line driver circuit 3007, a signal line driver circuit 3006, and an FPC connection portion (external input terminal) 3005 are arranged on a substrate 3008. As described in Embodiment Mode 1 or 2, the pixel portion 3009 includes a plurality of pixels 3000 including a transistor typified by a TFT and the like and a pixel electrode 3013 connected to the transistor, which are arranged in a matrix.

画素電極３０１３の配置に合わせて発光素子を形成することで発光装置を完成させることが出来る。 A light emitting device can be completed by forming light emitting elements in accordance with the arrangement of the pixel electrodes 3013.

画素部３００９には第１の走査線５００４、第２の走査線５００３が並列して配設され、ビデオ信号を送る信号線５００１、発光素子に電力を供給する第１の電源線５００２がそれと交差する方向に配設されている。第２の電源線５０１１は駆動用トランジスタの接続において、ゲート電極と配線とのコンタクトを２箇所で取り、ゲートを配線の一部として用い、第２の電源線５０１１が同層で信号線５００１や第１の電源線５００２と並列して配置されている部分を少なくする。 In the pixel portion 3009, a first scan line 5004 and a second scan line 5003 are arranged in parallel, and a signal line 5001 for sending a video signal and a first power supply line 5002 for supplying power to a light emitting element intersect with the signal line 5001. It is arranged in the direction. In the connection of the driving transistor, the second power supply line 5011 has two contact points between the gate electrode and the wiring, the gate is used as part of the wiring, the second power supply line 5011 is the same layer, and the signal line 5001 or The portion arranged in parallel with the first power supply line 5002 is reduced.

通常、ゲート電極と他の層の配線とのコンタクトが画素数の増加に伴い増加し、ゲート電極と他の層の配線のコンタクト不良が生じる確率が大きくなり、線欠陥が発生してしまう可能性が増える。しかしながら、本実施の形態では、第２の電源線５０１１への電源の供給を、画素部３００９の外部から画素部の第２の電源線５０１１に電源を供給する側の反対側で第２の電源線同士を接続する配線３０１２を設けることにより、不良の発生を低減させている。このように両側から電源を供給することにより、コンタクト不良が一列あたり一箇所でのみ起こっている場合においては、線欠陥が発生せず、線欠陥が発生する確率を大きく減らすことができる。 Normally, the contact between the gate electrode and the wiring of another layer increases as the number of pixels increases, and the probability that a contact failure between the gate electrode and the wiring of another layer will increase and a line defect may occur. Will increase. However, in this embodiment, power is supplied to the second power supply line 5011 from the outside of the pixel portion 3009 to the second power supply line 5011 on the side opposite to the side where power is supplied to the second power supply line 5011 of the pixel portion. By providing the wiring 3012 that connects the lines, the occurrence of defects is reduced. By supplying power from both sides in this way, when a contact failure occurs only at one location per row, a line defect does not occur, and the probability of the line defect occurring can be greatly reduced.

図５は画素の詳細な構成を説明する図であり、ビデオ信号線５００１、第１の電源線５００２、第２の電源線５０１１に相当し、第１の走査線５００４、第２の走査線５００３が囲む領域にＴＦＴが配置された画素を示している。 FIG. 5 is a diagram illustrating a detailed structure of a pixel, which corresponds to a video signal line 5001, a first power supply line 5002, and a second power supply line 5011. The first scan line 5004 and the second scan line 5003 are shown in FIG. A pixel in which a TFT is arranged in a region surrounded by.

本実施の形態では、ビデオ信号線５００１と第１の電源線５００２と第２の電源線５０１１は同じ導電膜で形成し、第１の走査線５００４と第２の走査線５００３は同じ導電膜で形成する。また５００５はスイッチング用トランジスタであり、第１の走査線５００４の一部がそのゲート電極として機能する。このような構造にすることにより、同じ層で他の配線と並列に配置されている部分を少なくすることができる。 In this embodiment mode, the video signal line 5001, the first power supply line 5002, and the second power supply line 5011 are formed using the same conductive film, and the first scan line 5004 and the second scan line 5003 are formed using the same conductive film. Form. Reference numeral 5005 denotes a switching transistor, and a part of the first scan line 5004 functions as its gate electrode. With such a structure, it is possible to reduce the number of parts arranged in parallel with other wirings in the same layer.

また５００６は消去用トランジスタであり、第２の走査線５００３の一部がそのゲート電極として機能する。５００７は駆動用トランジスタ、５００８は電流制御用トランジスタに相当する。駆動用トランジスタ５００７は、そのチャネル長Ｌ／チャネル幅Ｗが電流制御用トランジスタ５００８よりも大きくなるように、活性層が曲がりくねっている。５００９は画素電極に相当している。電界発光層や陰極（共に図示せず）と重なる領域（発光エリア）において発光する。 Reference numeral 5006 denotes an erasing transistor, and a part of the second scanning line 5003 functions as its gate electrode. 5007 corresponds to a driving transistor, and 5008 corresponds to a current control transistor. The active layer of the driving transistor 5007 is twisted so that the channel length L / channel width W is larger than that of the current control transistor 5008. Reference numeral 5009 corresponds to a pixel electrode. Light is emitted in a region (light emitting area) overlapping with the electroluminescent layer and the cathode (both not shown).

図１１はこの画素の縦断面図であり、図５で示すＡ−Ａ'線に対応する部位を示している。基板３００８上には半導体膜１０〜１３が形成されている。この半導体膜は例えば、窒化シリコン、酸窒化シリコンなどのガスバリア性の無機絶縁膜で挟まれていることが好ましい。本実施の形態においてトランジスタはトップゲート型の構造で示しているが、ボトムゲート型の構造を採用しても良い。駆動用トランジスタのゲート電極５０１０は、配線３０１２と第１の層間絶縁膜１５を介して接続している。画素電極５００９は第２の層間絶縁膜１７を介してその下層の配線１６と接続されている。 FIG. 11 is a longitudinal sectional view of this pixel, and shows a portion corresponding to the AA ′ line shown in FIG. Semiconductor films 10 to 13 are formed on the substrate 3008. The semiconductor film is preferably sandwiched between gas barrier inorganic insulating films such as silicon nitride and silicon oxynitride. In this embodiment mode, the transistor has a top-gate structure; however, a bottom-gate structure may be employed. The gate electrode 5010 of the driving transistor is connected to the wiring 3012 through the first interlayer insulating film 15. The pixel electrode 5009 is connected to the underlying wiring 16 through the second interlayer insulating film 17.

本実施の形態のように、駆動トランジスタのゲート電圧を制御する配線を、ゲート電極と配線とのコンタクトを２箇所で取り、ゲートを配線の一部として用い、第２の電源線が同層で信号線や第１の電源線と並列して配置されている部分を少なくすることで、これらの配線の隣接間ショートによる不良の発生確率を低下させることができる。例えば、信号線や電源線を形成する層の前後におけるプロセス中に発生するごみを原因として、配線ショートが発生する確率を減少させることができる。 As in this embodiment mode, the wiring for controlling the gate voltage of the driving transistor has two contact points between the gate electrode and the wiring, the gate is used as a part of the wiring, and the second power supply line is in the same layer. By reducing the number of parts arranged in parallel with the signal lines and the first power supply lines, it is possible to reduce the probability of occurrence of a defect due to a short circuit between adjacent lines. For example, it is possible to reduce the probability of occurrence of a wiring short circuit due to dust generated in the process before and after a layer for forming a signal line or a power supply line.

なお本発明の上面図は本の一実施例であり、本発明はこれに限定されるものではない。 The top view of the present invention is one embodiment of the present invention, and the present invention is not limited to this.

（実施の形態５）
本実施の形態では、画素の断面構造について説明する。図９（Ａ）に、駆動用トランジスタ９０２１がP型で、発光素子９０２２から発せられる光が陽極９０２３側に抜ける場合の画素の断面図を示す。 (Embodiment 5)
In this embodiment, a cross-sectional structure of a pixel is described. FIG. 9A is a cross-sectional view of a pixel in the case where the driving transistor 9021 is a P-type and light emitted from the light-emitting element 9022 is emitted to the anode 9023 side.

図９（Ａ）では、発光素子９０２２の陽極９０２３と駆動用トランジスタ９０２１が電気的に接続されており、陽極９０２３上に電界発光層９０２４、陰極９０２５が順に積層されている。陰極９０２５は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして電界発光層９０２４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陽極９０２３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極９０２３は光を透過する透明導電膜を用いて形成し、例えばＩＴＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。 In FIG. 9A, an anode 9023 of a light-emitting element 9022 and a driving transistor 9021 are electrically connected, and an electroluminescent layer 9024 and a cathode 9025 are sequentially stacked over the anode 9023. A known material can be used for the cathode 9025 as long as it has a small work function and reflects light. For example, Ca, Al, CaF, MgAg, AlLi, etc. are desirable. The electroluminescent layer 9024 may be formed of a single layer or a plurality of layers stacked. In the case of a plurality of layers, a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer are stacked in this order on the anode 9023. Note that it is not necessary to provide all of these layers. The anode 9023 is formed using a transparent conductive film that transmits light. For example, in addition to ITO, a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide may be used.

陽極９０２３と、電界発光層９０２４と、陰極９０２５とが重なっている部分が発光素子９０２２に相当する。図９（Ａ）に示した画素の場合、発光素子９０２２から発せられる光は、白抜きの矢印で示すように陽極９０２３側に抜ける。 A portion where the anode 9023, the electroluminescent layer 9024, and the cathode 9025 overlap corresponds to the light-emitting element 9022. In the case of the pixel shown in FIG. 9A, light emitted from the light-emitting element 9022 passes to the anode 9023 side as shown by a hollow arrow.

図９（Ｂ）に、駆動用トランジスタ９００１がN型で、発光素子９００２から発せられる光が陽極９００５側に抜ける場合の、画素の断面図を示す。図９（Ｂ）では、発光素子９００２の陰極９００３と駆動用トランジスタ９００１が電気的に接続されており、陰極９００３上に電界発光層９００４、陽極９００５が順に積層されている。陰極９００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして電界発光層９００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極９００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極９００５は光を透過する透明導電膜を用いて形成し、例えばＩＴＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。 FIG. 9B is a cross-sectional view of a pixel in the case where the driving transistor 9001 is N-type and light emitted from the light-emitting element 9002 passes through the anode 9005 side. In FIG. 9B, the cathode 9003 of the light-emitting element 9002 and the driving transistor 9001 are electrically connected, and an electroluminescent layer 9004 and an anode 9005 are sequentially stacked over the cathode 9003. A known material can be used for the cathode 9003 as long as it has a small work function and reflects light. For example, Ca, Al, CaF, MgAg, AlLi, etc. are desirable. The electroluminescent layer 9004 may be composed of a single layer or a plurality of layers stacked. In the case of a plurality of layers, an electron injection layer, an electron transport layer, a light emitting layer, a hole transport layer, and a hole injection layer are stacked in this order on the cathode 9003. Note that it is not necessary to provide all of these layers. The anode 9005 is formed using a transparent conductive film that transmits light. For example, in addition to ITO, a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide may be used.

陰極９００３と、電界発光層９００４と、陽極９００５とが重なっている部分が発光素子９００２に相当する。図９（Ｂ）に示した画素の場合、発光素子９００２から発せられる光は、白抜きの矢印で示すように陽極９００５側に抜ける。 A portion where the cathode 9003, the electroluminescent layer 9004, and the anode 9005 overlap corresponds to the light emitting element 9002. In the case of the pixel illustrated in FIG. 9B, light emitted from the light-emitting element 9002 passes to the anode 9005 side as indicated by a hollow arrow.

なお本実施の形態では、駆動用トランジスタと発光素子が電気的に接続されている例を示したが、駆動用トランジスタと発光素子との間に電流制御用トランジスタが接続されている構成であってもよい。 Note that although an example in which the driving transistor and the light-emitting element are electrically connected is described in this embodiment mode, a current control transistor is connected between the driving transistor and the light-emitting element. Also good.

（実施の形態６）
本発明の画素構成を用いた駆動タイミングの一例を、図１０を用いて説明する。 (Embodiment 6)
An example of drive timing using the pixel configuration of the present invention will be described with reference to FIG.

図１０（A）はデジタル時間階調方式を用い、４ビット階調を表現する場合の例である。データ保持期間Ｔｓ１〜Ｔｓ４は、その長さの比をＴｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４＝２³：２²：２¹：２⁰＝８：４：２：１としている。 FIG. 10A shows an example of expressing a 4-bit gradation using the digital time gradation method. The ratio of the lengths of the data holding periods Ts1 to Ts4 is Ts1: Ts2: Ts3: Ts4 = 2 ³ : 2 ² : 2 ¹ : 2 ⁰ = 8: 4: 2: 1.

動作について説明する。まず、書き込み期間Tｂ1において、１行目から順に第１の走査線が選択され、スイッチング用トランジスタがオンする。次に、信号線よりビデオ信号が各画素に入力され、その電位によって各画素の発光、非発光が制御される。ビデオ信号の書き込みが完了した行においては、直ちにデータ保持期間Ts1へと移る。同じ動作が、最終行まで行われ、期間Ta1が終了する。このとき、データ保持期間Ts1が終了した行から順に書き込み期間Tｂ2へ移る。 The operation will be described. First, in the writing period Tb1, the first scanning line is sequentially selected from the first row, and the switching transistor is turned on. Next, a video signal is input to each pixel from the signal line, and light emission and non-light emission of each pixel are controlled by the potential. In the row where the writing of the video signal is completed, the data holding period Ts1 is immediately started. The same operation is performed up to the last row, and the period Ta1 ends. At this time, the writing period Tb2 is sequentially shifted from the row in which the data holding period Ts1 ends.

ここで、書き込み期間よりも短いデータ保持期間を有するサブフレーム期間(ここでは４番目のサブフレームが該当する)においては、データ保持期間の終了後、直ちに次の期間が開始しないよう、消去期間２１０２を設ける。消去期間において発光素子は、強制的に非発光状態とされる。 Here, in a subframe period having a data holding period shorter than the writing period (here, the fourth subframe corresponds), an erasing period 2102 is set so that the next period does not start immediately after the data holding period ends. Is provided. In the erasing period, the light emitting element is forced to be in a non-light emitting state.

ここでは４ビット階調を表現する場合について説明したが、ビット数及び階調数はこれに限定されない。また、発光の順番はTs１〜Ts４である必要はなく、ランダムでもよいし、複数に分割して発光をしてもよい。 Although the case of expressing a 4-bit gradation has been described here, the number of bits and the number of gradations are not limited to this. The order of light emission need not be Ts1 to Ts4, and may be random or may be divided into a plurality of light emission.

また、図１０（Ｂ）に書き込みパルス及び消去パルスの例を示す。前記消去パルスは消去パルス１に示すように、１行ずつパルスを入力し、消去期間中は容量手段等によって保持してもよいし、消去パルス２に示すように、消去期間中ずっと、Ｈレベルを入力しつづけてもよい。なお、図１０（Ｂ）に示すパルスはいずれもスイッチング用トランジスタ及び消去用トランジスタがｎ型である場合であり、前記スイッチング用トランジスタ及び前記消去用トランジスタがｐ型である場合は、図１０（Ｂ）のパルスはいずれもＨレベルとＬレベルが反転する。 FIG. 10B shows an example of a write pulse and an erase pulse. The erasing pulse may be input one row at a time as shown in the erasing pulse 1 and held by the capacitor means or the like during the erasing period, or at the H level throughout the erasing period as shown in the erasing pulse 2. May continue to be entered. Note that all the pulses shown in FIG. 10B are when the switching transistor and the erasing transistor are n-type, and when the switching transistor and the erasing transistor are p-type, the pulses shown in FIG. In both cases, the H level and the L level are inverted.

（実施の形態７）
本発明の発光装置は様々な電子機器の表示部に用いることができる。特に低消費電力が要求されるモバイル機器には本発明の発光装置を用いることが望ましい。 (Embodiment 7)
The light emitting device of the present invention can be used for display portions of various electronic devices. In particular, it is desirable to use the light emitting device of the present invention for a mobile device that requires low power consumption.

図１２は、本発明に係る発光装置であって、外部回路との接続配線まで組み立てた状態を示している。図１２（Ａ）は上面図であり、第１の基板１２０４には画素部１２０２、信号線駆動回路１２０１、走査線駆動回路１２０３が形成されている。この各種回路は実施の形態１乃至６で説明した構成をもって作製されるものである。第２の基板１２０４はシール材１２０５で第１の基板１２１０と対向して固着されている。これらの基板は、代表的には、ガラス基板（無アルカリ基板と呼ばれるものであり、アルミノシリケートガラスやバリウムホウケイ酸ガラスなど）を用いるが、その他のプラスチック基板を用いても良い。プラスチック基板を用いる場合は、表面をハードコート処理したり、水蒸気などの侵入を防ぐためにガスバリア膜を設けておくことが望ましい。 FIG. 12 shows a light emitting device according to the present invention in a state where the connection wiring to the external circuit is assembled. FIG. 12A is a top view. A pixel portion 1202, a signal line driver circuit 1201, and a scan line driver circuit 1203 are formed over the first substrate 1204. These various circuits are manufactured with the structure described in the first to sixth embodiments. The second substrate 1204 is fixed with a sealant 1205 so as to face the first substrate 1210. These substrates are typically glass substrates (called alkali-free substrates, such as aluminosilicate glass and barium borosilicate glass), but other plastic substrates may also be used. When a plastic substrate is used, it is desirable to provide a gas barrier film in order to hard coat the surface and prevent intrusion of water vapor or the like.

図１２（Ｂ）はＡ−Ａ'に対応する縦断面図であり、第１の基板１２１０上に画素部１２０２、信号線駆動回路１２０１が形成されている状態を模式的に示している。本実施の形態の場合、信号線駆動回路１２０１は、ｎチャネル型トランジスタ１２２３及びｐチャネル型トランジスタ１２２４で構成されているが、一方のチャネル型のトランジスタのみを用いて回路を形成しても良い。また、全ての回路構成を画素部１２０２と一体形成しても良いが、シフトレジスタなどの信号選択回路のみを形成し、他は外付けのＩＣチップで実装しても良い。 FIG. 12B is a vertical cross-sectional view corresponding to AA ′ and schematically shows a state where the pixel portion 1202 and the signal line driver circuit 1201 are formed over the first substrate 1210. In this embodiment mode, the signal line driver circuit 1201 includes the n-channel transistor 1223 and the p-channel transistor 1224; however, the circuit may be formed using only one channel-type transistor. Further, all the circuit configurations may be formed integrally with the pixel portion 1202, but only a signal selection circuit such as a shift register may be formed, and the others may be mounted with an external IC chip.

画素部１２０２はスイッチング用トランジスタ１２１１、駆動用トランジスタ１２１２を含み、他のトランジスタは図示していないが、実施の形態１乃至６と同様に形成したものが配置されることになる。 The pixel portion 1202 includes a switching transistor 1211 and a driving transistor 1212. Although other transistors are not shown, those formed in the same manner as in Embodiments 1 to 6 are arranged.

駆動用トランジスタ１２１２と接続する発光素子１２１８は、第１の電極１２１３と、第２の電極１２１６との間に有機化合物を含む発光層１２１５を介在させた構成であり、トランジスタ上に層間絶縁膜を介して積層形成されている。発光素子１２１８は、第１の電極１２１３と第２の電極１２１６の一方を透光性の電極で形成することにより第１の基板１２１０側、または第２の基板１２０４側に光を放射させる発光装置とすることができる。また、両方の電極を透光性の電極とすることにより、両面に発光素子の光を放射する、所謂一画面両面表示型の発光装置とすることができる。 A light-emitting element 1218 connected to the driving transistor 1212 has a structure in which a light-emitting layer 1215 containing an organic compound is interposed between a first electrode 1213 and a second electrode 1216. An interlayer insulating film is formed over the transistor. Are stacked. The light-emitting element 1218 is a light-emitting device that emits light toward the first substrate 1210 side or the second substrate 1204 side by forming one of the first electrode 1213 and the second electrode 1216 with a light-transmitting electrode. It can be. In addition, by using both electrodes as a light-transmitting electrode, a so-called single-screen double-sided light-emitting device that emits light of a light-emitting element on both surfaces can be obtained.

発光素子１２１８上にはパッシベーション層１２０８が形成され、封止用に樹脂１２３０を介して第２の基板１２０４が固着されている。封止を強固なものとするためには、基板の周辺部にシール材１２０５でシールパターンを形成し、固着しても良い。外部回路との接続部では、第１の基板１２１０の端部において接続配線１２２８が駆動回路側から引き出され、フレキシブルプリント配線基板（ＦＰＣ１２０９）と異方性導電材を用いて接着されている。このような形態としてモジュールが提供される。 A passivation layer 1208 is formed over the light-emitting element 1218, and the second substrate 1204 is fixed to the light-emitting element 1218 through a resin 1230 for sealing. In order to strengthen the sealing, a seal pattern may be formed on the periphery of the substrate with a sealant 1205 and fixed. In the connection portion with the external circuit, the connection wiring 1228 is drawn from the driving circuit side at the end portion of the first substrate 1210 and bonded to the flexible printed wiring board (FPC1209) using an anisotropic conductive material. A module is provided in such a form.

このようなモジュールを搭載できる電子機器として、携帯情報端末（携帯電話、モバイルコンピュータ、携帯型ゲーム機または電子書籍等）、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、表示ディスプレイ、ナビゲーションシステム等が挙げられる。これら電子機器の具体例を図６に示す。 Examples of electronic devices on which such modules can be mounted include portable information terminals (cell phones, mobile computers, portable game machines, electronic books, etc.), video cameras, digital cameras, goggle type displays, display displays, navigation systems, and the like. . Specific examples of these electronic devices are shown in FIGS.

図６（Ａ）モニタ装置であり、筐体６００１、音声出力部６００２、表示部６００３等を含む。前記したモジュールは表示部６００３として組み込むことができ、この装置を完成させることができる。このモニタ装置は、パソコン用、ＴＶ放送受信用、広告表示用など全ての情報表示装置が含まれる。 FIG. 6A illustrates a monitor device, which includes a housing 6001, an audio output portion 6002, a display portion 6003, and the like. The module described above can be incorporated as the display portion 6003, and this device can be completed. The monitor device includes all information display devices such as a personal computer, a TV broadcast receiver, and an advertisement display.

図６（Ｂ）はモバイルコンピュータであり、本体６１０１、スタイラス６１０２、表示部６１０３、操作ボタン６１０４、外部インターフェイス６１０５等を含む。前記したモジュールは表示部６１０３として組み込むことができ、この装置を完成させることができる。 FIG. 6B illustrates a mobile computer, which includes a main body 6101, a stylus 6102, a display portion 6103, operation buttons 6104, an external interface 6105, and the like. The aforementioned module can be incorporated as the display portion 6103, and this device can be completed.

図６（Ｃ）はゲーム機であり、本体６２０１、表示部６２０２、操作ボタン６２０３等を含む。前記したモジュールは表示部６２０２として組み込むことができ、この装置を完成させることができる。 FIG. 6C illustrates a game machine, which includes a main body 6201, a display portion 6202, operation buttons 6203, and the like. The above-described module can be incorporated as the display portion 6202, and this device can be completed.

図６（Ｄ）は携帯電話であり、本体６３０１、音声出力部６３０２、音声入力部６３０３、表示部６３０４、操作スイッチ６３０５、アンテナ６３０６等を含む。前記したモジュールは表示部６３０４として組み込むことができ、この装置を完成させることができる。 FIG. 6D illustrates a mobile phone, which includes a main body 6301, an audio output portion 6302, an audio input portion 6303, a display portion 6304, operation switches 6305, an antenna 6306, and the like. The above-described module can be incorporated as the display portion 6304, and this device can be completed.

以上のように、本発明の表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。 As described above, the applicable range of the display device of the present invention is so wide that the display device can be used for electronic devices in various fields.

本発明の一実施形態であって画素の構成を示す回路図である。1 is a circuit diagram illustrating a configuration of a pixel according to an embodiment of the present invention. 本発明の一実施形態であって画素の構成を示す回路図である。1 is a circuit diagram illustrating a configuration of a pixel according to an embodiment of the present invention. 本発明の一実施形態であって外部回路とパネルとの概要を示す図である。It is one Embodiment of this invention, and is a figure which shows the outline | summary of an external circuit and a panel. 信号線駆動回路の一構成例を示す図である。It is a figure which shows the example of 1 structure of a signal line drive circuit. 本発明の一実施形態であって画素の詳細な構成を説明する図である。FIG. 3 is a diagram illustrating a detailed configuration of a pixel according to an embodiment of the present invention. 本発明が適用可能な電子機器の例を示す図である。It is a figure which shows the example of the electronic device which can apply this invention. 従来の技術を説明する図である。It is a figure explaining the prior art. 本発明の一実施形態であって画素部の構成を説明する図である。FIG. 5 is a diagram illustrating a configuration of a pixel portion according to an embodiment of the present invention. 本発明の画素の断面構造の一例を示す図である。It is a figure which shows an example of the cross-sectional structure of the pixel of this invention. 本発明に係る発光装置の動作タイミングの一例を示す図である。It is a figure which shows an example of the operation timing of the light-emitting device which concerns on this invention. 図５に対応した画素の構造を示す縦断面図である。FIG. 6 is a longitudinal sectional view showing a pixel structure corresponding to FIG. 5. 本発明に係るモジュールの一態様を示す図である。It is a figure which shows the one aspect | mode of the module which concerns on this invention.

Claims

A switching transistor for controlling input of a video signal, a driving transistor for controlling the current flowing through the light emitting element, a current control transistor for controlling on and off of current flowing in the light emitting element by the video signal, the current control A pixel portion in which a plurality of pixels each provided with an erasing transistor for controlling the turning-off of the transistor for use and a capacitor for holding the potential of the video signal are arranged;
A first scanning line and a second scanning line extending in one direction; a signal line extending in a direction intersecting the first scanning line and the second scanning line ; a first power line; and a second power line. And
A gate of the switching transistor is electrically connected to the first scanning line, one of a source and a drain is electrically connected to the signal line, and the other of the source and the drain is one of the capacitor elements. An electrode, electrically connected to one of a source and a drain of the erasing transistor and a gate of the current control transistor;
The other electrode of the capacitive element is electrically connected to the first power line;
A gate of the erasing transistor is electrically connected to the second scanning line; the other of the source and the drain is electrically connected to the first power supply line;
One of the source and drain of the current control transistor is electrically connected to the first power supply line, and the other of the source and drain is electrically connected to one of the source and drain of the driving transistor,
The other of the source and the drain of the driving transistor is electrically connected to the light emitting element,
Wherein the light emitting element and the first power supply line for supplying a current to, and the source and the drain of the driving transistor, and the source and the drain of the current control transistor, and a light emitting element connected in series ,
Between pixels adjacent in parallel with the signal line, the gate electrode of the driving transistor is connected with the wiring, and the gate electrode connected said second and electrically power line, the potential of the gate electrode Fixed ,
Operate the driving transistor in a saturation region, operate in a state where current can always flow,
A light emitting device, wherein the current control transistor is operated in a linear region .

  The operation of the light emitting device according to claim 1 includes a writing period, a data holding period, and an erasing period.
  In the writing period,
      The first scanning line is selected, the switching transistor is turned on, and the video signal input to the signal line is passed through the source and the drain of the switching transistor. Input to the gate of
      When the current control transistor is turned on by the video signal, a current is supplied to the light emitting element through the first power line, and the light emitting element emits light,
      When the current control transistor is turned off by the video signal, no current is supplied to the light emitting element, the light emitting element does not emit light,
  In the data retention period,
      The first scan line is controlled to turn off the switching transistor;
      When the current control transistor is turned on in the writing period, the potential of the video signal is held by the capacitor element, and current supply to the light emitting element is maintained,
      When the current control transistor is turned off in the writing period, the potential of the video signal is held by the capacitor element, and no current is supplied to the light emitting element.
  In the elimination period,
      When the second scanning line is selected, the erasing transistor is turned on, and the potential of the first power supply line passes through the source and the drain of the erasing transistor and the gate electrode of the current control transistor And the current control transistor is turned off, and no current is supplied to the light emitting element.

In claim 1 or claim 2 ,
The driving transistor and the current control transistor have the same polarity.

In any one of Claims 1 thru | or 3 ,
The light-emitting device, wherein the driving transistor has a channel length longer than the channel width, and the current control transistor has a channel length equal to or shorter than the channel width.

In claim 4 ,
The drive transistor has a channel length to channel width ratio of 5 or more.