JP3522433B2 - Thin film semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、絶縁表面上に形成され
た非単結晶半導体を用いた薄膜集積回路およびそれに用
いる回路素子、例えば、薄膜トランジスタ（ＴＦＴ）の
構造に関するものである。本発明において絶縁表面と
は、絶縁体表面以外に、半導体や金属の表面に設けられ
た絶縁層をも意味する。すなわち、本発明によって作製
される集積回路および薄膜トランジスタは、ガラス等の
絶縁基板上に形成されたものだけでなく、単結晶シリコ
ン等の半導体基板上に形成された絶縁体の上に形成され
たものも含む。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film integrated circuit using a non-single crystal semiconductor formed on an insulating surface and a circuit element used for the thin film integrated circuit, for example, a thin film transistor (TFT) structure. In the present invention, the insulating surface means an insulating layer provided on the surface of a semiconductor or a metal, in addition to the surface of an insulator. That is, the integrated circuit and the thin film transistor manufactured by the present invention are not only those formed on an insulating substrate such as glass, but also those formed on an insulator formed on a semiconductor substrate such as single crystal silicon. Also includes.
【０００２】[0002]
【従来の技術】ＴＦＴのごとき薄膜半導体装置は、絶縁
表面上に実質的に真性な薄膜半導体領域（活性層）を島
状に形成した後、ゲイト絶縁膜として、ＣＶＤ法やスパ
ッタ法によって絶縁被膜を形成し、その上にゲイト電極
を形成して得られる。逆に、ゲイト電極を先に形成し、
その上にゲイト絶縁膜と活性層を形成する場合もある。
前者の場合においては、ソース領域／ドレイン領域は、
真性な薄膜半導体においてＮ型もしくはＰ型の不純物を
拡散（ドープ）せしめて形成される。後者の方法におい
ても不純物拡散の方法が用いられることもあるが、別に
Ｎ型もしくはＰ型の半導体被膜を形成する方法が一般的
である。2. Description of the Related Art In a thin film semiconductor device such as a TFT, a substantially intrinsic thin film semiconductor region (active layer) is formed like an island on an insulating surface and then used as a gate insulating film by an insulating film by a CVD method or a sputtering method. Is formed and a gate electrode is formed on it. Conversely, the gate electrode is formed first,
A gate insulating film and an active layer may be formed on it.
In the former case, the source / drain regions are
It is formed by diffusing (doping) N-type or P-type impurities in an intrinsic thin film semiconductor. In the latter method, an impurity diffusion method may be used, but a method of separately forming an N-type or P-type semiconductor film is generally used.
【０００３】従来のＴＦＴは、Ｎ型もしくはＰ型のソー
ス領域／ドレイン領域と実質的に真性導電型のチャネル
領域と、チャネル領域の上にゲイト絶縁膜とゲイト電極
とを有し、ソース領域とドレイン領域には、外部との電
気的な接続を取るために、配線・電極（それぞれ、ソー
ス電極・配線、ドレイン電極・配線と称する）が接続さ
れ、これらとゲイト電極の３端子によって制御されるも
のである。A conventional TFT has an N-type or P-type source region / drain region, a channel region of substantially intrinsic conductivity type, a gate insulating film and a gate electrode on the channel region, and has a source region. Wirings / electrodes (referred to as a source electrode / wiring and a drain electrode / wiring, respectively) are connected to the drain region in order to establish an electrical connection with the outside, and these are controlled by three terminals of these and a gate electrode. It is a thing.
【０００４】特に回路によっては、ソース領域とドレイ
ン領域の区別は明確でないので、以下の記述では、ソー
ス領域、ドレイン領域とは、回路に基づく区別ではな
く、任意に設定できるものとする。すなわち、任意にソ
ース領域と設定された領域でない、端子の接続されるＮ
型もしくはＰ型の領域が、ドレイン領域と定義される。
近年、ＴＦＴの電界移動度を高める必要から、活性層の
半導体として、アモルファス半導体に代えて、結晶性半
導体を用いることが試みられている。In particular, the distinction between the source region and the drain region is not clear depending on the circuit. Therefore, in the following description, the source region and the drain region are not distinguished based on the circuit, but can be set arbitrarily. That is, the N to which the terminal is connected, which is not a region arbitrarily set as the source region
The region of p-type or p-type is defined as the drain region.
In recent years, it has been attempted to use a crystalline semiconductor instead of an amorphous semiconductor as a semiconductor of an active layer because it is necessary to increase the electric field mobility of a TFT.
【０００５】[0005]
【発明が解決しようする課題】このような非単結晶の半
導体、中でも結晶性の非単結晶半導体（例えば、多結晶
シリコン）を用いたＴＦＴにおける最大の問題点はリー
ク電流（ＯＦＦ電流）が大きいことであった。すなわ
ち、ゲイト電極に電圧が印加されていない、もしくは逆
の電圧が印加されている際（非選択状態、ＯＦＦ状態）
には、チャネル（電流通路）が形成されないので、電流
は流れないはずである。しかしながら、実際には、単結
晶半導体において通常、観察されるリーク電流以上の電
流が見られた。したがって、この現象は非単結晶半導体
に特有のものと考えられる。The biggest problem with a TFT using such a non-single-crystal semiconductor, especially a crystalline non-single-crystal semiconductor (for example, polycrystalline silicon), is a large leak current (OFF current). Was that. That is, when no voltage is applied to the gate electrode or when a reverse voltage is applied (non-selected state, OFF state)
Since no channel (current path) is formed in, no current should flow. However, in reality, a current higher than the leakage current normally observed in a single crystal semiconductor was observed. Therefore, this phenomenon is considered to be peculiar to non-single crystal semiconductors.
【０００６】このような大きなリーク電流は、特にダイ
ナミックな動作（電荷保持等）の要求される用途におい
て問題であった。また、スタティックな動作の要求され
る用途においても、消費電力を増加させるため、好まし
いことではなかった。ＴＦＴの大きな用途として期待さ
れている液晶ディスプレー等のアクティブマトリクス回
路においては、ＴＦＴはマトリクスに設けられた画素の
スイッチングトランジスタとして動作するが、その際に
は、画素電極やその補助のコンデンサー（保持容量）に
蓄積された電荷がリークしないことが必要とされたが、
リーク電流が大きいと十分な時間、電荷を保持すること
ができなかった。Such a large leak current has been a problem particularly in applications requiring dynamic operation (charge retention, etc.). Further, it is not preferable because it increases power consumption even in applications requiring static operation. In an active matrix circuit such as a liquid crystal display, which is expected to have a large use as a TFT, the TFT operates as a switching transistor of a pixel provided in the matrix. At that time, the pixel electrode and its auxiliary capacitor (holding capacity) ) Was required to not leak the charge accumulated in
If the leak current was large, the electric charge could not be retained for a sufficient time.
【０００７】従来、リーク電流が低減するには、チャネ
ル長を長くするか、または、チャネル幅を小さくするこ
とが有効であると考えられていた。しかし、こうする
と、リーク電流の絶対値は小さくなるものの、ゲイト電
極に電圧が印加されている際（選択状態、ＯＮ状態）の
ドレイン電流（ＯＮ電流）も同様に小さくなり、必要と
する動作がおこなえない場合があった。すなわち、この
方法ではドレイン電流とリーク電流の比率（ＯＮ／ＯＦ
Ｆ比）を向上させることはできなかった。本発明は、こ
のような問題を鑑みてなされたものであり、非単結晶半
導体を活性層に用いたＴＦＴにおいて、リーク電流を低
減するとともに、ＯＮ／ＯＦＦ比を改善する方法を提供
することを目的とする。Conventionally, it has been considered effective to reduce the leak current by increasing the channel length or reducing the channel width. However, in this way, although the absolute value of the leak current becomes small, the drain current (ON current) when a voltage is applied to the gate electrode (selected state, ON state) also becomes small, and the required operation is performed. There were cases where it could not be done. That is, in this method, the ratio of the drain current to the leakage current (ON / OF
The F ratio) could not be improved. The present invention has been made in view of such a problem, and provides a method of reducing a leak current and improving an ON / OFF ratio in a TFT using a non-single crystal semiconductor in an active layer. To aim.
【０００８】[0008]
【発明を解決するための手段】本発明は、薄膜半導体
と、ゲイト絶縁膜と、ゲイト電極を有する薄膜半導体に
関する。本発明では、従来のＴＦＴにはなかったベース
領域と浮島領域というものを設ける。ベース領域は従来
のチャネル領域に近いものであるが、厳密に一致するも
のではないので、本発明の説明においては別名とする。The present invention relates to a thin film semiconductor having a thin film semiconductor, a gate insulating film and a gate electrode. In the present invention, a base region and a floating island region which are not provided in the conventional TFT are provided. The base region is close to the conventional channel region, but it is not a close match, so it will be referred to as an alias in the description of the present invention.
【０００９】また、以下の本発明においては、ベース領
域の定義は微妙に異なる。しかしながら、本発明のもと
となる薄膜半導体装置においては、前記薄膜半導体は分
離形成され、かつ、ソース電極・配線に接続されたソー
ス領域、およびドレイン電極・配線に接続されたドレイ
ン領域を有する。さらに、前記ベース領域の上もしくは
下に、ゲイト絶縁膜を介して、ゲイト電極が設けられて
いる。 In the following invention, the base region is
The definition of the area is slightly different. However, under the present invention
In the thin film semiconductor device
Saw that is formed separately and connected to the source electrode / wiring
Drain connected to the drain region and drain electrode / wiring
Area. Furthermore, on the base region or
A gate electrode is provided under the gate insulating film.
There is.
【００１０】本発明の第１は、このような薄膜半導体装
置において、以下の（１）および（２）の条件を満足す
る。（１）島状
薄膜半導体は、ソース領域とドレイン領域の
間に存在し、真性もしくはソース／ドレイン領域とは逆
の導電型を呈するベース領域と、ソース／ドレイン領域
と同じ導電型で、ソース領域とドレイン領域とは前記ベ
ース領域によって分離された浮島領域と、を有する。（２）
ベース領域のみを経由してソース領域からドレイ
ン領域へ至る最短距離は、ベース領域と浮島領域を経由
して前記ソース領域からドレイン領域へ至る最短距離よ
りも大きい。[0010] The first present invention, such a thin film semiconductor instrumentation
In the arrangement, the following conditions ( 1 ) and ( 2 ) are satisfied. (1) Island-shaped thin film semiconductor exists between a source region and a drain region and has the same conductivity type as the source / drain region and a base region which has intrinsic or opposite conductivity type to the source / drain region. And the drain region have a floating island region separated by the base region. (2) The shortest distance from the source region to the drain region via only the base region is larger than the shortest distance from the source region to the drain region via the base region and the floating island region.
【００１１】本発明の第２は以下の（３）〜（５）の条
件を満足する。（３）島状薄膜半導体は、第１の外縁および第２の外縁
を含む閉じた線によって形成されている。 （４）島状薄膜半導体は、ソース領域とドレイン領域の
間に存在し、真性もしくはソース／ドレイン領域の導電
型とは逆の導電型を呈するベース領域と、ソース／ドレ
イン領域と同じ導電型で、ベース領域および第１の外縁
によって囲まれた第１の浮島領域と、やはり同じ導電型
で、ベース領域および第２の外縁によって囲まれた第２
の浮島領域と、を有する。 （５）前記第１および第２の外縁は、いずれもソース領
域とドレイン領域を結ぶ線分もしくは曲線で定義され
る。 The second aspect of the present invention satisfies the following conditions (3) to (5) . (3) The island-shaped thin film semiconductor has a first outer edge and a second outer edge.
Is formed by a closed line containing (4) The island-shaped thin film semiconductor has a source region and a drain region.
Intervening, intrinsic or source / drain region conductivity
A base region having a conductivity type opposite to that of the source and drain / source regions.
The same conductivity type as the in region, the base region and the first outer edge
The same conductivity type as the first floating island region surrounded by
With a second region surrounded by the base region and the second outer edge
And a floating island region. (5) Both the first and second outer edges are source regions
Defined by the line segment or curve connecting the region and the drain region
It
【００１２】本発明の第１及び第２において、 （６）薄膜半導体は、第１の主面と第２の主面を有し、
浮島領域は、第１の主面に含まれる面と第２の主面に含
まれる面の双方を有している。という条件を付加しても
よい。 In the first and second aspects of the present invention, (6) the thin film semiconductor has a first main surface and a second main surface,
The floating island region is included in the surface included in the first main surface and the surface included in the second main surface.
It has both sides covered. Even if you add the condition
Good.
【００１３】薄膜半導体は、平面的であるので、通常、
上面と下面という２つの主面を有する。上記（６）の条
件は、浮島領域が、第１の主面（例えば、上面）と第２
の主面（例えば、下面）に露出していなければならない
ことを規定する。 Since thin film semiconductors are planar, they are usually
It has two main surfaces, an upper surface and a lower surface. Article (6) above
As for the floating island region, the first main surface (for example, upper surface) and the second
Must be exposed on the main surface (eg, the bottom surface) of
Stipulate that.
【００１４】浮島領域の形成が不純物の拡散（ドーピン
グ）によっておこなわれるのであれば、通常、不純物の
拡散は上面からおこなっても、容易に下面にまで至り、
かつ、生産プロセスにおいては、そのことを前提として
拡散条件が設定されるので、上記（６）の条件は自動的
に満たされるものとなる。 The formation of the floating island region involves diffusion of impurities (dope
If it is done by
Even if diffusion is performed from the top surface, it easily reaches the bottom surface,
And in the production process, it is assumed that
Since the diffusion conditions are set, the above condition (6) is automatically
Will be satisfied.
【００１５】したがって、上記（６）は、
（７）浮島領域は、不純物を拡散させることによって形
成された。と読み代えることもできる。Therefore, in ( 6 ) above, (7) the floating island region is formed by diffusing impurities. Can be read as
【００１６】さらに、本発明においては、ベース領域の
みを電気的に制御できればよいので、ゲイト電極は、浮
島領域の上もしくは下に存在する必要はない。したがっ
て、下記の条件を本発明の第１及び第２に付加してもよ
い。
（８）ベース領域は、ゲイト電極の薄膜半導体上もしく
は下の部分の形状とが、実質的に同じである。Further, in the present invention, the gate electrode need not be above or below the floating island region, since only the base region needs to be electrically controlled. Therefore, the following conditions may be added to the first and second aspects of the present invention. ( 8 ) The base region has substantially the same shape as the portion above or below the thin film semiconductor of the gate electrode.
【００１７】このように、ベース領域とゲイト電極の形
状をほぼ同じとするには、ゲイト電極をマスクとした自
己整合的な不純物拡散技術が用いられる。この場合に
は、ゲイト電極そのものだけではなく、例えば、ゲイト
電極の側面に異方性エッチングによって形成した側壁等
も不純物拡散のマスクとして使用されることがあるの
で、以下、ゲイト電極部と称する。このような条件を本
発明の第１及び第２に付加してもよい。
（９）ソース領域、ドレイン領域、浮島領域はゲイト電
極部をマスクとした自己整合的な不純物のドーピング法
によっておこなわれた。As described above, in order to make the shapes of the base region and the gate electrode substantially the same, a self-aligned impurity diffusion technique using the gate electrode as a mask is used. In this case, not only the gate electrode itself but also, for example, a sidewall formed by anisotropic etching on the side surface of the gate electrode may be used as a mask for impurity diffusion, and hence will be referred to as a gate electrode portion hereinafter. Such conditions may be added to the first and second aspects of the present invention. ( 9 ) The source region, drain region, and floating island region were formed by a self-aligned impurity doping method using the gate electrode portion as a mask.
【００１８】本発明と公知の低能度不純物領域（ＬＤ
Ｄ）技術とを組み合わせてもよいので、下記の条件を本
発明の第１及び第２に付加してもよい。
（１０）浮島領域とベース領域の境界部に、意図的に浮
島領域よりも低濃度の第１の導電型の不純物を有する領
域が設けられた。The present invention and known low-efficiency impurity regions (LD
The following conditions may be added to the first and second aspects of the present invention because they may be combined with the technique D). ( 10 ) At the boundary between the floating island region and the base region, a region intentionally having an impurity of the first conductivity type having a lower concentration than the floating island region was provided.
【００１９】[0019]
【作用】本発明の第１及び第２では、いずれも従来のＴ
ＦＴのチャネル領域に相当する部分にベース領域と浮島
領域を設けるものである。非選択（ＯＦＦ）状態につい
て考えれば、ソース領域からドレイン領域へのリーク電
流の流れは、その間に存在する浮島領域を横断すること
は考えにくい。これは、ベース領域と浮島領域の間には
大きなポテンシャルバリヤが形成されるためである。こ
のため、リーク電流は主としてベース領域を流れる。In the first and second aspects of the present invention, the conventional T
The base region and the floating island region are provided in the portion corresponding to the channel region of the FT. Considering the non-selected (OFF) state, it is unlikely that the leak current flows from the source region to the drain region across the floating island region existing therebetween. This is because a large potential barrier is formed between the base region and the floating island region. Therefore, the leak current mainly flows in the base region.
【００２０】しかしながら、ベース領域は、浮島領域が
存在するために、その幅（平均的な幅）は、従来のチャ
ネル領域よりも狭いものであり、また、ソース領域から
ドレイン領域へ至る経路も短くなる可能性がある。した
がって、浮島領域が存在するために、非選択状態の実質
的なチャネル長はより長く、チャネル幅はより短くする
ことができる。このため、リーク電流は低減する。However, since the base region has the floating island region, its width (average width) is narrower than that of the conventional channel region, and the path from the source region to the drain region is short. Could be. Therefore, due to the presence of the floating island region, the substantial channel length in the non-selected state can be longer and the channel width can be shorter. Therefore, the leak current is reduced.
【００２１】次に選択（ＯＮ）状態について考えると、
ベース領域は、ゲイト電極に電圧が印加されたため、反
転し、ベース領域と浮島領域間のポテンシャルバリヤは
小さくなり、（ドレイン）電流は、ベース領域だけでは
なく、逆に、浮島領域を横断して流れるようになる。な
ぜならば、浮島領域を横断した方が距離が短いためであ
る。すなわち、選択状態においては、実質的なチャネル
長は、非選択状態より短く、かつ、チャネル幅は大きく
なる。このため、ドレイン電流は増大する。このように
して、ＯＮ／ＯＦＦ比を増大させることが可能となる。
非選択状態の実質的なチャネル長をより長くするには、
以下の実施例からも明らかなように、浮島領域の数を２
以上、好ましくは、３以上とするとよい。同様に実質的
なチャネル幅をより狭くするには、浮島領域の間隔を可
能な限り狭めるとよい。Next, considering the selected (ON) state,
The base region is inverted because a voltage is applied to the gate electrode, the potential barrier between the base region and the floating island region is reduced, and the (drain) current flows not only in the base region but, conversely, across the floating island region. It comes to flow. This is because the distance is shorter when crossing the floating island region. That is, in the selected state, the substantial channel length is shorter and the channel width is larger than in the non-selected state. Therefore, the drain current increases. In this way, the ON / OFF ratio can be increased.
To increase the effective non-selected channel length,
As is clear from the examples below, the number of floating island regions is 2
As described above, preferably 3 or more. Similarly, in order to make the substantial channel width narrower, the spacing between the floating island regions should be made as narrow as possible.
【００２２】また、上記条件（６）について、説明を加
えるために、条件（６）を満たさない図６のような構造
の半導体装置について考察する。図６に示されるように
浮島領域６０２、６０３が第１の主面６０４に含まれる
面を有している（第１の主面６０４に露出している）も
のの、第２の主面６０５に含まれる面を有していない
（第２の主面６０４に露出していない）場合には、リー
ク電流は、図に矢印で示されるように、ベース領域６０
１のうち、浮島領域６０２、６０３を迂回して流れるも
の以外に、浮島領域の下を流れるものが生じる。したが
って、リーク電流抑制の効果が減殺されてしまう。した
がって、本発明の第１及び第２において、条件（６）を
付加するとより、本発明の効果が顕著となる。In order to add a description to the above condition ( 6 ), a semiconductor device having a structure as shown in FIG. 6 which does not satisfy the condition ( 6 ) will be considered. As shown in FIG. 6, although the floating island regions 602 and 603 have a surface included in the first main surface 604 (exposed to the first main surface 604), the floating island regions 602 and 603 do not extend to the second main surface 605. If it has no included surface (not exposed to the second major surface 604), the leakage current will be in the base region 60, as indicated by the arrow in the figure.
Among those described above, one flowing under the floating island region occurs in addition to one flowing around the floating island regions 602 and 603. Therefore, the effect of suppressing the leakage current is diminished. Therefore, in the first and second aspects of the present invention, the effect of the present invention becomes more remarkable by adding the condition ( 6 ).
【００２３】[0023]
〔実施例１〕 図１に本発明の１実施例を示す。図１
（Ａ）は本実施例の半導体装置の概略を示したものであ
る。薄膜半導体１０８には、同じ層内にソース領域１０
１、ドレイン領域１０２、浮島領域１０３〜１０６、ベ
ース領域１０７が形成される。ここで、ソース／ドレイ
ン領域、浮島領域の導電型はＮ型とするために、１００
〜２００００Åの真性多結晶シリコン膜に燐を１×１０
12〜１×１０14原子／ｃｍ2 、好ましくは、３×１０12
〜３×１０13原子／ｃｍ2 、例えば、１×１０13原子／
ｃｍ2 のドーズ量で選択的にドーピングする。一方、ベ
ース領域にはドーピングはおこなわず、そのため、ベー
ス領域１０７の導電型は真性である。[Embodiment 1] FIG. 1 shows an embodiment of the present invention. Figure 1
FIG. 1A shows an outline of the semiconductor device of this embodiment. The thin film semiconductor 108 includes the source region 10 in the same layer.
1, the drain region 102, the floating island regions 103 to 106, and the base region 107 are formed. Here, in order to set the conductivity type of the source / drain region and the floating island region to N type, 100
Phosphorus 1 × 10 on an intrinsic polycrystalline silicon film of up to 20000Å
12 to 1 × 10 14 atoms / cm 2 , preferably 3 × 10 12
˜3 × 10 13 atoms / cm 2 , for example, 1 × 10 13 atoms / cm 2
Selective doping with a dose of cm 2 . On the other hand, the base region is not doped, so that the conductivity type of the base region 107 is intrinsic.
【００２４】ソース領域１０１にはソース配線・電極１
１０を、また、ドレイン領域１０２にはドレイン配線・
電極１１２を形成する。そして、ゲイト絶縁膜（図示せ
ず）を介して、その上にゲイト電極１０９を形成する。
ゲイト電極は、そのままゲイト配線１１１と電気的に接
続される。このような半導体装置の薄膜半導体１０８を
上方より見た図面を図１（Ｂ）に示す。ここで、ソース
領域１０１とドレイン領域１０２を結ぶ線分１１３、１
１４はそれぞれ、第１の外縁、第２の外縁と定義され
る。In the source region 101, the source wiring / electrode 1
10 and the drain wiring in the drain region 102.
The electrode 112 is formed. Then, the gate electrode 109 is formed on the gate insulating film (not shown) via the gate insulating film.
The gate electrode is electrically connected to the gate wiring 111 as it is. A drawing of the thin film semiconductor 108 of such a semiconductor device viewed from above is shown in FIG. Here, line segments 113 connecting the source region 101 and the drain region 102, 1
14 are defined as a first outer edge and a second outer edge, respectively.
【００２５】このような構造を有する装置は本発明の第
１乃至第５の条件を満たす。例えば、本発明の第１に関
しては、薄膜半導体１０８は、第１の外縁１１３および
第２の外縁１１４を含む閉じた線によって島状に分離形
成されているので、条件（１）を満たす。また、薄膜半
導体１０８は、ソース領域１０１およびドレイン領域１
０２の間に存在し、真性のベース領域１０７と、ソース
／ドレイン領域と同じＮ型で、ベース領域１０７および
第１の外縁１１３によって囲まれた第１の浮島領域１０
４と、やはりＮ型で、ベース領域１０７および第２の外
縁１１４によって囲まれた第２の浮島領域１０５と、を
有するので、条件（２）を満たす。A device having such a structure satisfies the first to fifth conditions of the present invention. For example, regarding the first aspect of the present invention, the thin film semiconductor 108 is formed in an island shape by the closed line including the first outer edge 113 and the second outer edge 114, and therefore satisfies the condition (1). In addition, the thin film semiconductor 108 includes the source region 101 and the drain region 1.
And the first floating island region 10 that is located between the base region 107 and the first outer edge 113 and has the same N type as the source / drain region and the intrinsic base region 107.
4 and the second floating island region 105 which is also N-type and is surrounded by the base region 107 and the second outer edge 114, the condition (2) is satisfied.
【００２６】そして、上記のとおり、第１および第２の
外縁１１３、１１４は、いずれもソース領域１０１とド
レイン領域１０２を結ぶ線分で定義される。したがっ
て、図１に示された半導体装置は本発明の第１の半導体
装置である。同様に本発明の第２に関しても、薄膜半導
体１０８は、Ｎ型のソース領域１０１およびドレイン領
域１０２の間に存在し、真性のベース領域１０７と、Ｎ
型ので、ソース領域１０１とドレイン領域１０２とはベ
ース領域１０７によって分離された浮島領域１０３〜１
０６を有するので、条件（４）を満たす。As described above, each of the first and second outer edges 113 and 114 is defined by a line segment connecting the source region 101 and the drain region 102. Therefore, the semiconductor device shown in FIG. 1 is the first semiconductor device of the present invention. Similarly, regarding the second aspect of the present invention, the thin film semiconductor 108 is present between the N-type source region 101 and the drain region 102, and has an intrinsic base region 107 and N.
Since the source region 101 and the drain region 102 are separated by the base region 107, the floating island regions 103 to 1
Since it has 06, the condition (4) is satisfied.
【００２７】さらに、ベース領域１０７のみを経由して
ソース領域１０１からドレイン領域１０２へ至る最短距
離は、ベース領域１０７と浮島領域１０３〜１０７（す
なわち、薄膜半導体１０８のソース領域１０１とドレイ
ン領域１０２以外の部分全て）を経由して前記ソース領
域からドレイン領域へ至る最短距離の約２．０７倍であ
るので、条件（５）を満たす。したがって、図１に示さ
れた半導体装置は本発明の第２の半導体装置である。Furthermore, the shortest distance from the source region 101 to the drain region 102 via only the base region 107 is the base region 107 and the floating island regions 103 to 107 (that is, other than the source region 101 and the drain region 102 of the thin film semiconductor 108). Condition (5) is satisfied because the distance is about 2.07 times the shortest distance from the source region to the drain region via (all of the above). Therefore, the semiconductor device shown in FIG. 1 is the second semiconductor device of the present invention.
【００２８】同様に本発明の第３に関しても、薄膜半導
体１０８は、Ｎ型のソース領域１０１からドレイン領域
１０２へつながる、真性のベース領域１０７と、ベース
領域１０７によってソース領域１０１とドレイン領域１
０２から分離されたＮ型の浮島領域１０３とを有するの
で、条件（６）を満たす。したがって、図１に示された
半導体装置は本発明の第３の半導体装置である。また、
ベース領域上をソース領域からドレイン領域へ至る経路
の平均幅は、薄膜半導体上をソース領域からドレイン領
域へ至る平均幅（ここではＷ）の約１／６であるので、
上記条件（１０）をも満たす。Similarly, according to the third aspect of the present invention, the thin film semiconductor 108 includes the intrinsic base region 107 connecting the N type source region 101 to the drain region 102, and the source region 101 and the drain region 1 by the base region 107.
And the N-type floating island region 103 separated from No. 02, the condition (6) is satisfied. Therefore, the semiconductor device shown in FIG. 1 is the third semiconductor device of the present invention. Also,
Since the average width of the path from the source region to the drain region on the base region is about ⅙ of the average width (here, W) from the source region to the drain region on the thin film semiconductor,
The above condition (10) is also satisfied.
【００２９】同様に本発明の第４に関しても、薄膜半導
体１０８は、真性のベース領域１０７をただ一つ有し、
また、ソース／ドレイン領域と同じＮ型で、ベース領域
１０７によってソース領域１０１とドレイン領域１０２
から分離された浮島領域１０５とを有するので、条件
（７）を満たす。したがって、図１に示された半導体装
置は本発明の第４の半導体装置である。Similarly, regarding the fourth aspect of the present invention, the thin film semiconductor 108 has only one intrinsic base region 107,
In addition, the source region 101 and the drain region 102 have the same N type as the source / drain region and are formed by the base region 107.
And the floating island region 105 separated from the above, the condition (7) is satisfied. Therefore, the semiconductor device shown in FIG. 1 is the fourth semiconductor device of the present invention.
【００３０】同様に本発明の第５に関しても、薄膜半導
体１０８は、ソース領域１０１、ドレイン領域１０２
と、ソース領域からドレイン領域へつながる真性のベー
ス領域１０７と、ソース／ドレイン領域と同じＮ型で、
ソース領域とドレイン領域とはベース領域によって分離
された浮島領域１０３〜１０６のみからなるので、条件
（８）を満たす。Similarly, regarding the fifth aspect of the present invention, the thin film semiconductor 108 includes a source region 101 and a drain region 102.
And an intrinsic base region 107 connected from the source region to the drain region, and the same N type as the source / drain region,
Since the source region and the drain region are composed of only the floating island regions 103 to 106 separated by the base region, the condition (8) is satisfied.
【００３１】さらに、ベース領域１０７の面積をベース
領域のみを経由してソース領域からドレイン領域へ至る
最短経路長により除した値は、薄膜半導体１０８のソー
ス領域とドレイン領域以外の面積をソース領域からドレ
イン領域へ至る最短経路長により除した値の約１／３な
ので、条件（９）を満たす。したがって、図１に示され
た半導体装置は本発明の第５の半導体装置である。Further, the value obtained by dividing the area of the base region 107 by the shortest path length from the source region to the drain region via only the base region gives the area of the thin film semiconductor 108 other than the source region and the drain region from the source region. Since it is about 1/3 of the value divided by the shortest path length to the drain region, the condition (9) is satisfied. Therefore, the semiconductor device shown in FIG. 1 is the fifth semiconductor device of the present invention.
【００３２】本実施例での電流の流れを図４（Ａ）およ
び図４（Ｂ）に示す。図４（Ａ）は非選択（ＯＦＦ）状
態を示したもので、流れる電流はリーク電流である。図
の矢印に示されるようにリーク電流は、非選択状態で
は、浮島領域の間をかいくぐるように、ベース領域をジ
グザグにソース領域からドレイン領域へ流れる。この場
合、見掛けのチャネルの大きさは長さＬ、幅Ｗだが、実
際のリーク電流の流れに基づく、実質的なチャネルの大
きさは、見掛けのチャネル長よりも長く、チャネル幅よ
りも狭い。（図４（Ａ））The current flow in this embodiment is shown in FIGS. 4 (A) and 4 (B). FIG. 4A shows a non-selected (OFF) state, and the flowing current is a leak current. As indicated by the arrow in the figure, in the non-selected state, the leakage current flows in zigzag in the base region from the source region to the drain region so as to pass between the floating island regions. In this case, the apparent channel size is the length L and the width W, but the substantial channel size based on the actual leakage current flow is longer than the apparent channel length and narrower than the channel width. (Fig. 4 (A))
【００３３】一方、選択（ＯＮ）状態では、ベース領域
がゲイト電極に印加された電圧によって反転し、すなわ
ち、ベース領域が浮島領域と同じＮ型となり、したがっ
て、ドレイン電流は浮島を横断して流れる。したがっ
て、選択状態では実質的なチャネルの大きさは、ほぼ見
掛けのチャネルの大きさと同程度である。（図４
（Ｂ））
例えば、非選択状態と同じ状況を実現させるには、同じ
デザインルールを用いても、図１（Ｂ）から浮島領域１
０３〜１０６を除去した構造のものを作製すればよい。
すなわち、チャネルがジグザグに配置され、チャネル長
が極めて長くなったＴＦＴ（図４（Ｅ）ができる。On the other hand, in the selected (ON) state, the base region is inverted by the voltage applied to the gate electrode, that is, the base region becomes the same N type as the floating island region, and therefore the drain current flows across the floating island. . Therefore, in the selected state, the substantial channel size is substantially the same as the apparent channel size. (Fig. 4
(B)) For example, in order to realize the same situation as the non-selected state, even if the same design rule is used, the floating island region 1
It suffices to produce a structure in which 03 to 106 are removed.
That is, a TFT in which the channels are arranged in zigzag and the channel length is extremely long can be obtained (FIG. 4E).
【００３４】しかしながら、このようなＴＦＴでは、選
択状態に本実施例の半導体装置のような大きなドレイン
電流を流すことはできない。これは、従来のＴＦＴが選
択状態でも非選択状態でも実質的なチャネルが幾何学的
なチャネルと同じためである。これに対し、本実施例や
他の実施例でも明らかなように、本発明では、選択状態
と非選択状態で実質的なチャネルが大きく変化すること
を特徴とし、よって、ＯＮ／ＯＦＦ比を大きくできる。
ＬとＷの値をそのままにデザインルールを最適化して設
計すると、本実施例と同様な構造の半導体装置のＯＮ／
ＯＦＦ比は、図４（Ｅ）のＴＦＴの１５倍のＯＮ／ＯＦ
Ｆ比を得ることができる。However, such a TFT cannot allow a large drain current to flow in the selected state as in the semiconductor device of this embodiment. This is because the conventional TFT is substantially the same as the geometrical channel in both the selected state and the non-selected state. On the other hand, as is apparent from the present embodiment and other embodiments, the present invention is characterized in that the substantial channel changes greatly in the selected state and the non-selected state, and therefore the ON / OFF ratio is increased. it can.
When the design rule is optimized by designing the values of L and W as they are, ON / OFF of the semiconductor device having the same structure as this embodiment is performed.
The OFF ratio is 15 times ON / OF of the TFT in FIG.
The F ratio can be obtained.
【００３５】よりＯＮ／ＯＦＦ比を向上させるには、Ｗ
／Ｌをより大きくすればよい。かくすると、非選択状態
においては、実質的なチャネル長が増加する一方、選択
状態においてはチャネル幅が増加するので、リーク電流
は減少し、ドレイン電流は増加する。かくすることによ
り、非選択状態における実質的なチャネル長を選択状態
におけるものの５〜５０倍に、非選択状態における実質
的なチャネル幅を選択状態におけるものの１／２〜１／
２０倍にすることも可能であり、この結果、ＯＮ／ＯＦ
Ｆ比を、１００倍にまで拡大できる。To further improve the ON / OFF ratio, W
/ L should be increased. Thus, in the non-selected state, the substantial channel length increases, while in the selected state, the channel width increases, so that the leak current decreases and the drain current increases. By doing so, the substantial channel length in the non-selected state is 5 to 50 times that in the selected state, and the substantial channel width in the non-selected state is 1/2 to 1/1 of that in the selected state.
It is possible to increase by 20 times, and as a result, ON / OF
The F ratio can be expanded up to 100 times.
【００３６】〔実施例２〕 図２に本発明の１実施例を
示す。図２（Ａ）は本実施例の半導体装置の概略を示し
たものである。薄膜半導体２０８には、同じ層内にソー
ス領域２０１、ドレイン領域２０２、浮島領域２０３〜
２０６、ベース領域２０７が形成される。ここで、ソー
ス／ドレイン領域、浮島領域の導電型はＰ型とするため
に、１００〜２００００Åの真性多結晶シリコン膜に硼
素を１×１０18〜１×１０22原子／ｃｍ3 、好ましく
は、３×１０20〜３×１０21原子／ｃｍ3 、例えば、１
×１０21原子／ｃｍ3 の濃度で選択的にドーピングす
る。一方、ベース領域にはドーピングはおこなわず、そ
のため、ベース領域２０７の導電型は真性である。[Embodiment 2] FIG. 2 shows an embodiment of the present invention. FIG. 2A shows an outline of the semiconductor device of this embodiment. In the thin-film semiconductor 208, the source region 201, the drain region 202, the floating island region 203-
206 and a base region 207 are formed. Here, in order to set the conductivity type of the source / drain region and the floating island region to P type, boron is added to the intrinsic polycrystalline silicon film of 100 to 20000 Å with 1 × 10 18 to 1 × 10 22 atoms / cm 3 , preferably, 3 × 10 20 to 3 × 10 21 atoms / cm 3 , for example, 1
Selective doping is performed at a concentration of × 10 21 atoms / cm 3 . On the other hand, the base region is not doped, so that the conductivity type of the base region 207 is intrinsic.
【００３７】ソース領域２０１にはソース配線・電極２
１０を、また、ドレイン領域２０２にはドレイン配線・
電極２１２を形成する。そして、ゲイト絶縁膜（図示せ
ず）を介して、その上にゲイト電極２０９を形成する。
ゲイト電極は、そのままゲイト配線２１１と電気的に接
続される。本実施例では、本発明の条件（１３）もしく
は（１４）を満たす構成をした。すなわち、ゲイト電極
の薄膜半導体上に存在する部分の形状は、ベース領域２
０７の形状と実質的に同じである。In the source region 201, the source wiring / electrode 2
10 and the drain wiring in the drain region 202.
The electrode 212 is formed. Then, a gate electrode 209 is formed thereon via a gate insulating film (not shown).
The gate electrode is electrically connected to the gate wiring 211 as it is. In this embodiment, the constitution satisfying the condition (13) or (14) of the present invention is adopted. That is, the shape of the portion of the gate electrode existing on the thin film semiconductor is the same as that of the base region 2.
It is substantially the same as the shape of 07.
【００３８】このような構造を得る方法を図２（Ｂ）お
よび図２（Ｃ）を用いて説明する。まず、何らドーピン
グのされていない薄膜半導体２０８上にゲイト絶縁膜を
介して、ゲイト電極２０９を形成するが、その際には、
浮島領域を形成する部分にホール２１３〜２１６を形成
しておく。（図２（Ｂ））A method for obtaining such a structure will be described with reference to FIGS. 2 (B) and 2 (C). First, a gate electrode 209 is formed on a thin film semiconductor 208 which is not doped at all through a gate insulating film. At that time,
Holes 213 to 216 are formed in the portion forming the floating island region. (Fig. 2 (B))
【００３９】その後、不純物のドーピングをおこない、
薄膜半導体領域にＰ型の領域を形成する。このようにし
て、ソース領域２０１、ドレイン領域２０２、浮島領域
２０３〜２０６が形成される。しかし、薄膜半導体領域
でも、ゲイト電極２０９の下の部分には意図的にはドー
ピングされないので、真性なままで、これはベース領域
となる。（図２（Ｃ））
ゲイト電極の形状を別にすれば、本実施例の半導体装置
は、実施例１の半導体装置と同じ構造であり、動作も全
く同じである。After that, impurity doping is performed,
A P-type region is formed in the thin film semiconductor region. In this way, the source region 201, the drain region 202, and the floating island regions 203 to 206 are formed. However, even in the thin film semiconductor region, since the portion below the gate electrode 209 is not intentionally doped, it remains as an intrinsic region and becomes a base region. (FIG. 2C) Except for the shape of the gate electrode, the semiconductor device of this example has the same structure as that of the semiconductor device of Example 1 and operates exactly the same.
【００４０】〔実施例３〕 図３に本発明の１実施例を
示す。図３は本実施例のの半導体装置の作製プロセスの
概略を示したものである。左側が上から見た模式図（上
面図）、右側が上面図のＡ−Ａ’での断面図である。ま
ず、真性の薄膜半導体３０１を形成し、これを覆って、
ゲイト絶縁膜３０２を厚さ１０００〜２００００Åの酸
化珪素もしくは窒化珪素で形成する。（図３（Ａ））[Embodiment 3] FIG. 3 shows an embodiment of the present invention. FIG. 3 shows an outline of the manufacturing process of the semiconductor device of this embodiment. The left side is a schematic view (top view) viewed from above, and the right side is a cross-sectional view taken along the line AA ′ of the top view. First, an intrinsic thin film semiconductor 301 is formed, and this is covered,
The gate insulating film 302 is formed of silicon oxide or silicon nitride having a thickness of 1000 to 20000Å. (Fig. 3 (A))
【００４１】さらに、アルミニウム、タンタル、チタ
ン、モリブテン、タングステン、シリコン等の材料によ
ってゲイト電極３０３を形成する。（図３（Ｂ））
そして、このゲイト電極をマスクとして、自己整合的に
燐もしくは硼素をイオン注入法等の方法で、薄膜半導体
３０１中に導入する。このようにして、ソース領域３０
４、ドレイン領域３０５、浮島領域３０６〜３０８が形
成される。ゲイト電極の下の薄膜半導体には不純物が導
入されないので、真性のままで、この部分はベース領域
となる。（図３（Ｃ））Further, the gate electrode 303 is formed of a material such as aluminum, tantalum, titanium, molybdenum, tungsten, or silicon. (FIG. 3B) Then, using this gate electrode as a mask, phosphorus or boron is introduced into the thin film semiconductor 301 in a self-aligning manner by an ion implantation method or the like. In this way, the source region 30
4, drain region 305, and floating island regions 306 to 308 are formed. Since no impurities are introduced into the thin film semiconductor below the gate electrode, this portion remains the intrinsic region and becomes this base region. (Fig. 3 (C))
【００４２】本実施例での電流の流れを図４（Ｃ）およ
び図４（Ｄ）に示す。図４（Ｃ）は非選択（ＯＦＦ）状
態を示したもので、流れる電流はリーク電流である。図
の矢印に示されるようにリーク電流は、非選択状態で
は、浮島領域の間をかいくぐるように、ベース領域をジ
グザグにソース領域からドレイン領域へ流れる。この場
合、実質的なチャネルの長は、見掛けのチャネル長より
も長く、実質的なチャネル幅は、見掛けのチャネル幅よ
りも狭い。（図４（Ｃ））The current flow in this embodiment is shown in FIGS. 4 (C) and 4 (D). FIG. 4C shows a non-selected (OFF) state, and the flowing current is a leak current. As indicated by the arrow in the figure, in the non-selected state, the leakage current flows in zigzag in the base region from the source region to the drain region so as to pass between the floating island regions. In this case, the substantial channel length is longer than the apparent channel length and the substantial channel width is narrower than the apparent channel width. (Fig. 4 (C))
【００４３】一方、選択（ＯＮ）状態では、ベース領域
がゲイト電極に印加された電圧によって反転し、すなわ
ち、ベース領域が浮島領域と同じ導電型となり、したが
って、ドレイン電流は浮島を横断して流れる。したがっ
て、選択状態では実質的なチャネルの大きさは、ほぼ見
掛けのチャネルの大きさと同程度である。（図４
（Ｄ））On the other hand, in the selected (ON) state, the base region is inverted by the voltage applied to the gate electrode, that is, the base region has the same conductivity type as the floating island region, so that the drain current flows across the floating island. . Therefore, in the selected state, the substantial channel size is substantially the same as the apparent channel size. (Fig. 4
(D))
【００４４】〔実施例４〕 図５に本発明のいくつかの
実施例を示す。図５（Ｃ）は従来のＴＦＴの概念図であ
る。すなわち、島状の薄膜半導体に、ソース領域５２１
とドレイン領域５２２の間に意図的にＮ型もしくはＰ型
の不純物がドーピングされていない真性のチャネル領域
５２３を形成し、チャネル領域をゲイト電極で制御する
ことにより、ソース領域とドレイン領域の間を矢印のよ
うに電流を流すものである。非選択状態においても矢印
のように、ソース領域からドレイン領域へリーク電流が
流れる。ここで、第１の外縁５２４および第２の外縁５
２５はソース領域５２１とドレイン領域５２２を結ぶ曲
線であり、島状薄膜半導体は、外縁５２４、５２５を含
む閉じた線によって分離形成されたものである。このよ
うなＴＦＴにおいては、浮島領域が存在しないので、本
発明のいずれでもない。（図５（Ｃ））Fourth Embodiment FIG. 5 shows some embodiments of the present invention. FIG. 5C is a conceptual diagram of a conventional TFT. That is, the source region 521 is formed on the island-shaped thin film semiconductor.
An intrinsic channel region 523, which is not intentionally doped with N-type or P-type impurities, is formed between the drain region 522 and the drain region 522, and the channel region is controlled by the gate electrode, so that the source region and the drain region are separated from each other. An electric current flows as shown by the arrow. Even in the non-selected state, a leak current flows from the source region to the drain region as shown by the arrow. Here, the first outer edge 524 and the second outer edge 5
Reference numeral 25 is a curve connecting the source region 521 and the drain region 522, and the island-shaped thin film semiconductor is separated and formed by a closed line including outer edges 524 and 525. Since such a TFT has no floating island region, it is not one of the present invention. (Fig. 5 (C))
【００４５】しかしながら、チャネル領域に浮島領域を
形成したものは、本発明となる。図５（Ａ）では、ソー
ス領域５０１、ドレイン領域５０２以外に、浮島領域５
０４、５０５を設け、その間をベース領域５０３とした
ものである。このような構造の薄膜半導体装置は、図１
のものと実質的に同じであるので、実施例１と同様、本
発明の第１乃至第５を満たす。（図５（Ａ））However, the present invention is one in which the floating island region is formed in the channel region. In FIG. 5A, the floating island region 5 is provided in addition to the source region 501 and the drain region 502.
04 and 505 are provided, and the region between them is used as the base region 503. The thin film semiconductor device having such a structure is shown in FIG.
Since it is substantially the same as the one described above, the first to fifth aspects of the present invention are satisfied as in the first embodiment. (Figure 5 (A))
【００４６】図５（Ｂ）も本発明の一例である。しか
し、浮島領域は５１４、５１５と２つ存在するものの、
いずれの浮島領域も第１の外縁とベース領域５１３によ
って囲まれているので、本発明の第１で要件とされる条
件（２）を満たさず、本発明の第１ではない。また、ベ
ース領域５１３のみを経由してソース領域５１１からド
レイン領域５１２へ至る最短距離は、ベース領域と浮島
領域５１４、５１５を経由して前記ソース領域からドレ
イン領域へ至る最短距離よりも大きくはないので、本発
明の第２で要件とされる条件（５）を満たさず、本発明
の第２でもない。FIG. 5B is also an example of the present invention. However, although there are two floating island regions, 514 and 515,
Since any floating island region is surrounded by the first outer edge and the base region 513, the condition (2) required in the first aspect of the present invention is not satisfied and is not the first aspect of the present invention. Further, the shortest distance from the source region 511 to the drain region 512 via only the base region 513 is not larger than the shortest distance from the source region to the drain region via the base region and the floating island regions 514 and 515. Therefore, the condition (5) required in the second aspect of the present invention is not satisfied, and the second aspect of the present invention is not satisfied.
【００４７】しかし、薄膜半導体は、ソース領域５１１
からドレイン領域５１２へつながる、真性のベース領域
５１３と、ソース／ドレイン領域と同じ導電型で、ベー
ス領域によってソース領域とドレイン領域から分離され
た浮島領域５１４、５１５を有するので、上記条件
（６）を満たす。したがって、本発明の第３である。加
えて、ベース領域上をソース領域からドレイン領域へ至
る経路の平均幅は、薄膜半導体上をソース領域からドレ
イン領域へ至る経路の平均幅の約１／３となるので、上
記条件（１０）をも満たす。さらに、薄膜半導体は、唯
一の真性のベース領域５１３と、浮島領域５１４、５１
５とを有するので、上記条件（７）を満たす。したがっ
て、本発明の第４である。However, for the thin film semiconductor, the source region 511 is used.
Condition (6) because it has an intrinsic base region 513 connected from the drain region 512 to the drain region 512 and floating island regions 514 and 515 which have the same conductivity type as the source / drain regions and are separated from the source region and the drain region by the base region. Meet Therefore, it is the third aspect of the present invention. In addition, the average width of the route from the source region to the drain region on the base region is about 1/3 of the average width of the route from the source region to the drain region on the thin film semiconductor. Therefore, the above condition (10) is satisfied. Also meet. Further, the thin film semiconductor has a unique intrinsic base region 513 and floating island regions 514, 51.
5 and thus satisfy the above condition (7). Therefore, it is the fourth aspect of the present invention.
【００４８】また、薄膜半導体は、ソース領域５１１、
ドレイン領域５１２と、ソース領域からドレイン領域へ
つながる、真性のベース領域５１３と、浮島領域５１
４、５１５のみからなるので、上記条件（８）を満た
す。そして、ベース領域５１３の面積を、ベース領域５
１３のみを経由してソース領域５１１からドレイン領域
５１２へ至る最短経路長（図５（Ｂ）においては、この
値は、ソース領域からドレイン領域へ至る最短経路長と
ほぼ同じである）により除した値が、薄膜半導体のソー
ス領域５１１とドレイン領域５１２以外の面積（すなわ
ち、ベース領域５１３と浮島領域５１４、５１５の面積
の和）をソース領域からドレイン領域へ至る最短経路長
により除した値よりも小さいので、上記条件（９）を満
たす。したがって、本発明の第５である。In addition, the thin film semiconductor has a source region 511,
The drain region 512, the intrinsic base region 513 connecting the source region to the drain region, and the floating island region 51.
Since it comprises only 4, 515, the above condition (8) is satisfied. Then, the area of the base region 513 is changed to the base region 5
Divided by the shortest path length from the source region 511 to the drain region 512 via only 13 (in FIG. 5B, this value is almost the same as the shortest path length from the source region to the drain region). The value is larger than the value obtained by dividing the area of the thin film semiconductor other than the source region 511 and the drain region 512 (that is, the sum of the areas of the base region 513 and the floating island regions 514 and 515) by the shortest path length from the source region to the drain region. Since it is small, the above condition (9) is satisfied. Therefore, it is the fifth aspect of the present invention.
【００４９】非選択状態の実質的なチャネル長は、図の
矢印に示されるリーク電流の流れる距離であり、図から
明らかなように図５（Ｂ）に示される構造の半導体装置
は、図５（Ａ）に示されるものに比較して、非選択状態
の実質的なチャネル長は大きくないし、また、選択状態
の実質的なチャネル長に比較しても大きくない。本発明
の第１および第２は非選択状態の実質的なチャネル長
が、選択状態の実質的なチャネル長よりも大きなことを
要求しているので、本発明の第１および第２には該当し
ないのは当然である。The substantial channel length in the non-selected state is the distance through which the leak current flows as shown by the arrow in the figure. As is clear from the figure, the semiconductor device having the structure shown in FIG. Compared with the one shown in (A), the substantial channel length in the non-selected state is not large, and even compared with the substantial channel length in the selected state. Since the first and second aspects of the present invention require that the substantial channel length in the non-selected state is larger than the substantial channel length in the selected state, the first and second aspects of the present invention are applicable. Of course not.
【００５０】しかしながら、図５（Ｂ）に示される半導
体装置が、図５（Ｃ）に示される従来のＴＦＴとリーク
電流が変わらないわけではない。最大の理由は、浮島領
域５１４、５１５が形成されたため、選択状態の実質的
なチャネル幅に比較して、非選択状態の実質的なチャネ
ル幅が減少することである。このことにより、リーク電
流を抑制することができる。本発明の第３乃至第５は、
非選択状態の実質的なチャネル幅が、選択状態の実質的
なチャネル幅よりも小さいことを要求しているので、本
発明の第３乃至第５には該当する。However, the semiconductor device shown in FIG. 5B is not different from the conventional TFT shown in FIG. 5C in leak current. The largest reason is that the floating channel regions 514 and 515 are formed, so that the substantial channel width in the non-selected state is reduced as compared with the substantial channel width in the selected state. As a result, the leak current can be suppressed. The third to fifth aspects of the present invention include
The third to fifth aspects of the present invention are applicable because the substantial channel width in the non-selected state is required to be smaller than the substantial channel width in the selected state.
【００５１】次に図５（Ｄ）のような半導体素子につい
て考える。ここで、ソース領域５３１、ドレイン領域５
３２、浮島領域５３５以外に、それらと同じ導電型の領
域５３６が設けられ、かつ領域５３６には、いかなる電
極・配線も接続されない。そして、真性の領域５３３と
５３４が形成される。このような構造の装置において
は、領域５３６は、第１の外縁とベース領域に相当する
領域５３３、５３４だけでなく、第２の外縁にも囲まれ
ているので、上記条件（２）を満たさず、したがって、
本発明の第１ではない。Next, consider a semiconductor device as shown in FIG. Here, the source region 531 and the drain region 5
32 and floating island region 535, a region 536 having the same conductivity type as those is provided, and no electrode or wiring is connected to region 536. Then, intrinsic regions 533 and 534 are formed. In the device having such a structure, the region 536 is surrounded by not only the regions 533 and 534 corresponding to the first outer edge and the base region but also the second outer edge, so that the above condition (2) is satisfied. And therefore,
It is not the first aspect of the present invention.
【００５２】さらに、ベース領域に相当する真性の領域
５３３と５３４が分離しているので、ベース領域のみを
経由してソース領域からドレイン領域へ至ることができ
ない（必ず、領域５３６を通過することとなる）ので、
ベース領域のみを経由してソース領域からドレイン領域
へ至る最短距離という概念がなく、すなわち、上記条件
（５）を満たさないので、本発明の第２でもない。Furthermore, since the intrinsic regions 533 and 534 corresponding to the base region are separated, it is impossible to reach from the source region to the drain region via only the base region (be sure to pass the region 536. So)
Since there is no concept of the shortest distance from the source region to the drain region via only the base region, that is, the above condition (5) is not satisfied, it is not the second aspect of the present invention.
【００５３】また、ベース領域に相当する真性の領域５
３３もしくは５３４のいずれも、領域５３６で分断され
ているため、ソース領域からドレイン領域へつながるこ
とがなく、したがって、上記条件（６）および（８）を
満たさず、本発明の第３および第５ではない。そして、
ベース領域に相当する真性の領域は２つあるので、上記
条件（７）を満たさず、本発明の第４でもない。したが
って、図５（Ｄ）のような構造の半導体装置は本発明の
いずれでもない。ただし、領域５３６に電極・配線が接
続されると、これはソース領域もしくはドレイン領域と
され、構造的には浮島領域が１つである以外は、図５
（Ｂ）と実質的に同じとなるので、本発明の第３乃至第
５を満たす。（図５（Ｄ））In addition, the intrinsic region 5 corresponding to the base region
Since neither 33 nor 534 is divided by the region 536, the source region is not connected to the drain region, and therefore the above conditions (6) and (8) are not satisfied, and the third and fifth aspects of the present invention are not satisfied. is not. And
Since there are two intrinsic regions corresponding to the base region, the above condition (7) is not satisfied and it is not the fourth aspect of the present invention. Therefore, the semiconductor device having the structure as shown in FIG. 5D is not one of the present invention. However, when an electrode / wiring is connected to the region 536, it is regarded as a source region or a drain region, and structurally, there is only one floating island region.
Since it is substantially the same as (B), it satisfies the third to fifth aspects of the present invention. (Figure 5 (D))
【００５４】〔実施例５〕 図７に本発明のいくつかの
実施例を示す。図７（Ａ）の構造の半導体装置は、ソー
ス領域７０１、ドレイン領域７０２の間に浮島領域７０
４（いずれもＮ型）と、真性のベース領域７０３を有す
る。このような装置においては浮島領域が１つしかない
ので、本発明の第１の要件、条件（２）を満たさず、し
たがって、本発明の第１ではない。しかしながら、選択
状態のドレイン電流の流れは、図の点線の矢印で示され
るものである一方、浮島領域７０３が存在するために、
非選択状態のリーク電流の経路は図の実線の矢印で示し
たもののようになり、すなわち、非選択状態の実質的な
チャネル長（実線矢印）が、選択状態の実質的なチャネ
ル長（点線矢印）より長く、したがって、条件（５）を
満たし、本発明の第２である。Embodiment 5 FIG. 7 shows some embodiments of the present invention. In the semiconductor device having the structure of FIG. 7A, the floating island region 70 is provided between the source region 701 and the drain region 702.
4 (both N-type) and an intrinsic base region 703. Since there is only one floating island region in such a device, it does not satisfy the first requirement and condition (2) of the present invention, and is therefore not the first aspect of the present invention. However, the flow of the drain current in the selected state is shown by the dotted arrow in the figure, while the floating island region 703 exists,
The path of the leak current in the non-selected state is as shown by the solid line arrow in the figure, that is, the substantial channel length in the non-selected state (solid arrow) is the substantial channel length in the selected state (dotted line arrow). ) Is longer and therefore satisfies condition (5), which is the second aspect of the present invention.
【００５５】この効果をより顕著にするには、図７
（Ｂ）に示されるように、浮島領域をＴ字型にすればよ
い。以上の例から明らかにされることは、浮島領域が選
択状態のドレイン電流の経路に設けられると、非選択状
態にはリーク電流は浮島領域を避けて流れる必要から、
その経路長がより長くなり、したがって、よりリーク電
流が減少するということである。図では、浮島領域は十
分に大きな面積を有しているように描かれているが、非
常に小さな面積のものであっても、その配置が適切であ
ると、リーク電流低減の上で極めて有効である。（図
７）In order to make this effect more remarkable, FIG.
As shown in (B), the floating island region may be T-shaped. What is clear from the above example is that when the floating island region is provided in the path of the drain current in the selected state, the leakage current must flow in the non-selected state while avoiding the floating island region.
That is, the path length becomes longer, and thus the leakage current decreases. In the figure, the floating island region is drawn as having a sufficiently large area, but even if the area is very small, it is extremely effective in reducing the leakage current if the arrangement is appropriate. Is. (Figure 7)
【００５６】〔実施例６〕 図８に本発明の１実施例を
示す。図８の構造の半導体装置は、いずれもＰ型のソー
ス領域８０１とドレイン領域８０２、浮島領域８０４、
８０５と、弱いＮ型のベース領域８０３を有する。これ
らは条件（４）、（８）を満たす。非選択状態のリーク
電流は、矢印に示したように流れる。このような半導体
装置においては、条件（３）を満たすような外縁が存在
しないので、図８の装置は本発明の第１ではない。Sixth Embodiment FIG. 8 shows one embodiment of the present invention. In the semiconductor device having the structure shown in FIG. 8, the P-type source region 801, the drain region 802, the floating island region 804,
805 and a weak N-type base region 803. These satisfy the conditions (4) and (8). The leak current in the non-selected state flows as shown by the arrow. In such a semiconductor device, since the outer edge that satisfies the condition (3) does not exist, the device of FIG. 8 is not the first aspect of the present invention.
【００５７】しかし、ベース領域８０３のみを経由して
ソース領域８０１からドレイン領域８０２へ至る最短距
離は、ベース領域８０３と浮島領域８０４、８０５を経
由して前記ソース領域からドレイン領域へ至る最短距離
よりも大きいので、条件（５）を満足し、本発明の第２
である。同様に、ベース領域８０３はソース領域８０１
からドレイン領域８０２へつながる唯一のものであるの
で、条件（６）、（７）を満たし、本発明の第３および
第４である。However, the shortest distance from the source region 801 to the drain region 802 via only the base region 803 is smaller than the shortest distance from the source region to the drain region via the base region 803 and the floating island regions 804 and 805. Is also large, the condition (5) is satisfied, and the second aspect of the present invention is satisfied.
Is. Similarly, the base region 803 is the source region 801.
From the drain region 802, the conditions (6) and (7) are satisfied, which are the third and fourth aspects of the present invention.
【００５８】さらに、ベース領域８０３の面積ｓをベー
ス領域のみを経由してソース領域からドレイン領域へ至
る最短経路長ｌにより除した値と、薄膜半導体のソース
領域とドレイン領域以外の面積Ｓをソース領域からドレ
イン領域へ至る最短経路長Ｌにより除した値とを比較す
ると、ｓ＜Ｓ、ｌ＞Ｌであることから、ｓ／ｌ＜Ｓ／ｌ
＜Ｓ／Ｌとなり、前者が後者よりも小さく、条件（９）
を満たし、したがって、本発明の第５である。このよう
に、ソース領域、ドレイン領域が、その周囲をベース領
域によって囲まれていたとしても本発明のリーク電流低
減の効果がなくなるわけではない。Further, the area s of the base region 803 is divided by the shortest path length l from the source region to the drain region via only the base region, and the area S of the thin film semiconductor other than the source region and the drain region is the source. Comparing with the value divided by the shortest path length L from the region to the drain region, s <S, l> L, so s / l <S / l
<S / L, the former is smaller than the latter, and condition (9)
And is therefore the fifth aspect of the present invention. Thus, even if the source region and the drain region are surrounded by the base region, the effect of reducing the leak current of the present invention is not lost.
【００５９】〔実施例７〕 図９および図１０に本発明
をアクティブマトリクス型表示装置に応用した例を示
す。本実施例のアクティブマトリクス型表示装置とは、
例えば、液晶表示装置等に用いられる薄膜半導体装置の
回路である。図１０（Ａ）には、本実施例の回路の単位
画素を上面より見たものである。すなわち、ゲイト配線
（選択線）９８１他とデータ線９８２他が交差するよう
にマトリクス状に配置され、その間に薄膜半導体９８３
と画素電極９８４が設けられる。本実施例では、ゲイト
線の一部をエッチングすることにより、図４（Ａ）と同
等な形状を得る。このａ−ｂ断面を図９に示す。Embodiment 7 FIGS. 9 and 10 show an example in which the present invention is applied to an active matrix type display device. The active matrix display device of this embodiment is
For example, it is a circuit of a thin film semiconductor device used for a liquid crystal display device or the like. FIG. 10A is a top view of a unit pixel of the circuit of this embodiment. That is, the gate wiring (selection line) 981 and the like and the data line 982 and the like are arranged in a matrix so as to intersect with each other, and the thin film semiconductor 983 is provided therebetween.
And a pixel electrode 984 are provided. In this embodiment, a shape similar to that of FIG. 4A is obtained by etching a part of the gate line. This ab cross section is shown in FIG.
【００６０】まず、図９（Ａ）について説明する。この
例は、側壁形成技術を用いて、オフセット部分を形成す
るものである。すなわち公知の側壁形成技術によって、
ゲイト電極９０７〜９１０（これらは全て同じ物質であ
る）の側面に絶縁物の側壁９１１を形成する。そして、
このゲイト電極および側壁（併せてゲイト電極部とい
う）をマスクとして、ゲイト絶縁物９０６を通して、Ｎ
型不純物イオンを絶縁基板９０１上の真性の薄膜半導体
９０２に加速して注入し、Ｎ型領域９０３〜９０５を得
る。この際、側壁９１１の下部にはＮ型不純物が注入さ
れないか、注入量が著しく低いので、オフセット領域９
１２が形成される。このようなオフセット領域を設ける
ことにより、リーク電流を低減できるが、本発明と組み
合わせることにより、よりリーク電流の低減を促進でき
る。First, FIG. 9A will be described. In this example, the side wall forming technique is used to form the offset portion. That is, by the known side wall forming technology,
Insulator side walls 911 are formed on the side surfaces of the gate electrodes 907 to 910 (these are all the same material). And
By using the gate electrode and the side wall (collectively referred to as a gate electrode portion) as a mask, through the gate insulator 906, N
Type impurity ions are accelerated and implanted into the intrinsic thin film semiconductor 902 on the insulating substrate 901 to obtain N type regions 903 to 905. At this time, the N-type impurity is not implanted into the lower portion of the sidewall 911, or the implantation amount is extremely low.
12 is formed. Although the leak current can be reduced by providing such an offset region, the reduction of the leak current can be further promoted by combining with the present invention.
【００６１】図９（Ｂ）は、公知の側壁形成技術と低濃
度不純物領域形成技術を適用した実施例を示す。すなわ
ち、ゲイト電極９２７〜９３０（これらは全て同じ物質
である）をマスクとして、低濃度のＮ型不純物（濃度
は、ソース／ドレイン領域のものの１／１００〜１／１
００００が好ましい）を薄膜半導体９２２中に注入する
（第１のドーピング）。その後、公知の側壁形成技術に
よって、ゲイト電極９２７〜９３０の側面に側壁９３１
を形成する。この側壁は導電性のものでも、絶縁物でも
よい。FIG. 9B shows an embodiment to which a well-known sidewall forming technique and low-concentration impurity region forming technique are applied. That is, using the gate electrodes 927 to 930 (these are all the same material) as a mask, a low concentration N-type impurity (concentration is 1/100 to 1/1 of that of the source / drain regions)
0000 is preferable) into the thin film semiconductor 922 (first doping). After that, a sidewall 931 is formed on the side surfaces of the gate electrodes 927 to 930 by a known sidewall forming technique.
To form. This side wall may be conductive or insulating.
【００６２】そして、このゲイト電極および側壁（併せ
てゲイト電極部という）をマスクとして、ゲイト絶縁物
９２６を通して、Ｎ型不純物イオンを絶縁基板９２１上
の真性の薄膜半導体９２２に加速して注入し、Ｎ型領域
９２３〜９２５を得る（第２のドーピング）。第２のド
ーピングの際、側壁９３１の下部にはＮ型不純物が注入
されず、したがって、第１のドーピングによって注入さ
れた低濃度なものなので、低濃度Ｎ型領域９３２が形成
される。このような低濃度Ｎ型領域を設けることによ
り、素子の短チャネル化による劣化を防止できる。。Then, using the gate electrode and the side wall (collectively referred to as a gate electrode portion) as a mask, N-type impurity ions are accelerated and implanted into the intrinsic thin film semiconductor 922 on the insulating substrate 921 through the gate insulator 926. N-type regions 923 to 925 are obtained (second doping). During the second doping, the N-type impurity is not implanted into the lower portion of the sidewall 931. Therefore, the low-concentration N-type region 932 is formed because it is the low concentration implanted by the first doping. By providing such a low-concentration N-type region, it is possible to prevent the element from being deteriorated due to the shortened channel. .
【００６３】この他にも、特開平６−２９１３１５公報
に記載されているように、ゲイト電極９４７〜９５０の
側面および上面に陽極酸化物被膜９５１を形成し、これ
をマスクとして用いることによっても、絶縁基板９４１
上の真性の薄膜半導体９４２に図９（Ａ）と同様なオフ
セット領域９５２をＮ型領域９４３〜９４５とベース領
域の間に設けることができる。さらに、特開平７−１６
９９７４公報に記載されているように、側面の陽極酸化
技術を用いて、ゲイト絶縁膜９６６を選択的にエッチン
グし、これを用いて、絶縁基板９６１上の真性の薄膜半
導体９６２にＮ型領域９６３〜９６５とベース領域の間
に低濃度Ｎ型領域９７２を設けてもよい。なお、図１０
（Ｂ）のような回路配置としてもよい。ここでは、ゲイ
ト配線（選択線）９９１他とデータ線９９２他が交差す
るようにマトリクス状に配置され、その間に薄膜半導体
９９３と画素電極９９４が設けられる。In addition to this, as described in JP-A-6-291315, by forming an anodic oxide coating 951 on the side surfaces and upper surfaces of the gate electrodes 947 to 950 and using this as a mask, Insulating substrate 941
An offset region 952 similar to that in FIG. 9A can be provided in the intrinsic thin film semiconductor 942 between the N-type regions 943 to 945 and the base region. Furthermore, JP-A-7-16
As described in Japanese Patent Publication No. 9974, the gate insulating film 966 is selectively etched by using the side surface anodic oxidation technique, and is used to form an N-type region 963 in the intrinsic thin film semiconductor 962 on the insulating substrate 961. A low concentration N-type region 972 may be provided between ˜965 and the base region. Note that FIG.
The circuit arrangement as shown in (B) may be adopted. Here, gate wirings (selection lines) 991 and the like and data lines 992 and the like are arranged in a matrix so as to intersect with each other, and a thin film semiconductor 993 and a pixel electrode 994 are provided therebetween.
【００６４】〔実施例８〕 図１１に本発明の１実施例
を示す。図１１の構造の半導体装置は、いずれもＮ型の
ソース領域１２１とドレイン領域１２２、浮島領域１２
３〜１２８と、真性のベース領域１２９を有する。非選
択状態のリーク電流は、矢印に示したように流れる。一
方、選択状態には、ベース領域および浮島領域全面をド
レイン電流が流れる。非選択状態のリーク電流の経路は
何通りかあるが、いずれの場合も、選択状態のドレイン
電流の流れに比較すると、経路の長さは長く、幅は狭
い。したがって、リーク電流は低減される。[Embodiment 8] FIG. 11 shows an embodiment of the present invention. In the semiconductor device having the structure shown in FIG. 11, the N-type source region 121, the drain region 122, and the floating island region 12 are all provided.
3 to 128 and an intrinsic base region 129. The leak current in the non-selected state flows as shown by the arrow. On the other hand, in the selected state, the drain current flows through the entire surface of the base region and the floating island region. There are several paths for the leak current in the non-selected state, but in any case, the path is longer and narrower than the flow of the drain current in the selected state. Therefore, the leak current is reduced.
【００６５】[0065]
【発明の効果】本発明によって、薄膜半導体装置のリー
ク電流を低減させることが可能となった。本発明の薄膜
半導体装置は、特に、ソース領域−ドレイン領域間のリ
ーク電流が低いことの要求される液晶ディスプレーのア
クティブマトリクス回路における画素制御用に好まし
い。According to the present invention, it is possible to reduce the leak current of a thin film semiconductor device. The thin film semiconductor device of the present invention is particularly preferable for pixel control in an active matrix circuit of a liquid crystal display, which requires a low leak current between a source region and a drain region.
【００６６】従来、リーク電流を低減させる方法として
は、ＴＦＴを複数直列させる方法（例えば、特公平５−
４４１９５、同５−４４１９６）が知られていた。しか
し、この方法では、選択状態にＴＦＴが２つ直列に入っ
ているために、取り出せる電流がＴＦＴ１つのものの半
分でしかないという問題があった。本発明では、半導体
素子が直列に接続される構造とはなっていないので、そ
のような問題点はない。このように本発明は工業上、有
益な発明である。Conventionally, as a method of reducing the leakage current, a method of connecting a plurality of TFTs in series (for example, Japanese Patent Publication No.
44195, ibid. 5-44196). However, this method has a problem that the current that can be taken out is only half that of one TFT because two TFTs are connected in series in the selected state. The present invention does not have such a problem because the semiconductor elements are not structured to be connected in series. Thus, the present invention is an industrially useful invention.
【図１】 実施例１の半導体装置の概念図を示す。FIG. 1 is a conceptual diagram of a semiconductor device according to a first embodiment.
【図２】 実施例２の半導体装置の概念図と作製方法を
示す。2A and 2B are a conceptual diagram of a semiconductor device of Example 2 and a manufacturing method thereof.
【図３】 実施例３の半導体装置の作製方法を示す。FIG. 3 shows a method for manufacturing a semiconductor device according to a third embodiment.
【図４】 実施例１および３の半導体装置の動作原理を
示す。FIG. 4 shows the operating principle of the semiconductor devices of Examples 1 and 3.
【図５】 実施例４の半導体装置の概念図を示す。FIG. 5 is a conceptual diagram of a semiconductor device according to a fourth embodiment.
【図６】 本発明の動作原理を示す。FIG. 6 shows the operating principle of the present invention.
【図７】 実施例５の半導体装置の概念図を示す。FIG. 7 is a conceptual diagram of a semiconductor device according to a fifth embodiment.
【図８】 実施例６の半導体装置の概念図を示す。FIG. 8 is a conceptual diagram of a semiconductor device according to a sixth embodiment.
【図９】 実施例７の半導体装置の断面図を示す。FIG. 9 shows a cross-sectional view of a semiconductor device of Example 7.
【図１０】実施例７のアクティブマトリクス回路の概略
を示す。（上面図）FIG. 10 shows an outline of an active matrix circuit of Example 7. (Top view)
【図１１】実施例８の６の半導体装置の概念図を示す。FIG. 11 is a conceptual diagram of a semiconductor device of Example 8-6.
１０１・・・ソース領域 １０２・・・ドレイン領域 １０３〜１０６・・・浮島領域極 １０７・・・ベース領域 １０８・・・薄膜半導体 １０９・・・ゲイト電極 １１０・・・ソース配線・電極 １１１・・・ドレイン配線・電極 １１２・・・ゲイト配線 １１３・・・第１の外縁 １１４・・・第２の外縁 101 ... Source area 102 ... Drain region 103-106 ... Floating island region pole 107 ... Base region 108 ... Thin film semiconductor 109: Gate electrode 110 ... Source wiring / electrode 111 ... Drain wiring / electrode 112 ... Gate wiring 113 ... First outer edge 114 ... second outer edge
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 29/786 H01L 21/336
Claims (11)
イト電極とを有する薄膜半導体装置において、 前記島状薄膜半導体は、 ソース電極・配線に接続された第１の導電型を呈するソ
ース領域と、 ドレイン電極・配線に接続された前記第１の導電型を呈
するドレイン領域と、 前記ソース領域と前記ドレイン領域の間に存在し、真性
もしくは前記第１の導電型とは逆の導電型を呈するベー
ス領域と、 前記第１の導電型を呈し、前記ソース領域と前記ドレイ
ン領域とは前記ベース領域によって分離された浮島領域
と、を有し、 前記ベース領域の上もしくは下には、前記ゲイト絶縁膜
を介して、前記ゲイト電極が設けられており、 前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る最短距離は、前記ベース領域と前記
浮島領域を経由して前記ソース領域から前記ドレイン領
域へ至る最短距離よりも大きいことを特徴とする薄膜半
導体装置。And 1. A island thin film semiconductor, and the gate insulating film, the thin film semiconductor device having a gate electrode, the island-shaped thin-film semiconductor, a source region exhibiting a first conductivity type connected to a source electrode and wiring When a drain region exhibiting the first conductivity type connected to the drain electrode and wiring exists between the drain region and the source region, the conductivity type opposite to that of the intrinsic or first conductivity type a base region exhibiting exhibits the first conductivity type, anda floating island region isolated by the base region and the source region and the drain <br/> emission region, over or under the base region the, through the gate insulating film, the gate electrode is provided, the shortest distance extending through only the base region from the source region to the <br/> drain region, said base region Serial thin film semiconductor device and greater than the shortest distance from the source region through the floating island region to the drain region.
イト電極とを有する薄膜半導体装置において、 前記島状薄膜半導体は、第１の外縁および第２の外縁を
含む閉じた線によって形成され、 かつ、前記島状薄膜半導体は、 ソース電極・配線に接続された第１の導電型を呈するソ
ース領域と、 ドレイン電極・配線に接続された前記第１の導電型を呈
するドレイン領域と、 前記ソース領域と前記ドレイン領域の間に存在し、真性
もしくは前記第１の導電型とは逆の導電型を呈するベー
ス領域と、 前記第１の導電型を呈し、前記ベース領域および前記第
１の外縁によって囲まれた第１の浮島領域と、 前記第１の導電型を呈し、前記ベース領域および前記第
２の外縁によって囲まれた第２の浮島領域と、を有し、 前記ベース領域の上もしくは下には、前記ゲイト絶縁膜
を介して、前記ゲイト電極が設けられており、 前記第１および第２の外縁は、いずれも前記ソース領域
と前記ドレイン領域を結ぶ線分もしくは曲線で定義され
ることを特徴とする薄膜半導体装置。2. A thin film semiconductor device having an island-shaped thin film semiconductor, a gate insulating film, and a gate electrode, wherein the island-shaped thin film semiconductor is formed by a closed line including a first outer edge and a second outer edge. and the island-shaped thin-film semiconductor has a drain region that exhibits a first source region exhibiting conductivity type, said first conductivity type connected to the drain electrode and wiring connected to the source electrode and wiring, the exists between the source region and the drain region, a base region exhibiting a conductivity type opposite to that of the intrinsic or said first conductive type, exhibiting the first conductivity type, said base region and said first outer edge a first floating island region surrounded by exhibits said first conductivity type, and a second floating island region surrounded by said base region and said second outer edge, or on the base region under , Said via a gate insulating film, said and gate electrodes are provided, the first and second outer edges, it is defined by a line segment or curve either connecting the drain region and the source region Characteristic thin film semiconductor device.
しめる不純物を拡散させることによって形成されたこと
を特徴とする請求項１に記載の薄膜半導体装置。3. The floating island region is formed by diffusing an impurity exhibiting the first conductivity type.
Thin film semiconductor device according to claim 1, wherein the.
域は、前記第１の導電型を呈せしめる不純物を拡散させ
ることによって形成されたこと特徴とする請求項２に記
載の薄膜半導体装置。Wherein said first floating island region and the second floating island region, serial to claim 2, wherein it has been formed by diffusing an impurity occupying Teise the first conductivity type
On-board thin film semiconductor device.
の主面を有し、前記浮島領域は、前記第１の主面に含ま
れる面と前記第２の主面に含まれる面の双方を有してい
ることを特徴とする請求項１に記載の薄膜半導体装置。5. The island-shaped thin film semiconductor has a first main surface and a second main surface.
Has a major surface, said floating island region, according to claim 1, characterized in that it has both a plane including the surface and the second main surface included in said first major surface Thin film semiconductor device.
２の主面を有し、前記第１の浮島領域及び前記第２の浮
島領域は、前記第１の主面に含まれる面と前記第２の主
面に含まれる面の双方を有していることを特徴とする請
求項２に記載の薄膜半導体装置。Wherein said island-shaped thin-film semiconductor has a first major surface and a second major surface, the first island region and the second floating island region is included in the first main surface thin film semiconductor device according to claim 2, characterized in that it has both a plane including the surface and the second main surface to be.
記島状薄膜半導体上もしくは下の部分の形状と、実質的
に同じであることを特徴とする請求項１又は２に記載の
薄膜半導体装置。 7. The thin film semiconductor device according to claim 1, wherein the base region has substantially the same shape as a portion above or below the island-shaped thin film semiconductor of the gate electrode. .
記浮島領域の形成は前記ゲイト電極をマスクとした自己
整合的な不純物のドーピング法によっておこなわれたこ
とを特徴とする請求項１に記載の薄膜半導体装置。8. The thin film according to claim 1, wherein the source region, the drain region, and the floating island region are formed by a self-aligned impurity doping method using the gate electrode as a mask. Semiconductor device.
記第１の浮島領域及び前記第２の浮島領域の形成は前記
ゲイト電極をマスクとした自己整合的な不純物のドーピ
ング法によっておこなわれたことを特徴とする請求項２
に記載の薄膜半導体装置。9. The source region, the drain region, the first floating island region and the second floating island region are formed by a self-aligned impurity doping method using the gate electrode as a mask. Claim 2 characterized by the above-mentioned.
Thin film semiconductor device according to.
部に、前記浮島領域よりも低濃度の前記第１の導電型の
不純物を有する領域が設けられたことを特徴とする請求
項１に記載の薄膜半導体装置。The boundary of wherein said floating island region and the base region, according to claim 1, characterized in that regions are provided with the floating island region lightly doped said first conductivity type impurity than Thin film semiconductor device.
境界部、及び前記第２の浮島領域と前記ベース領域の境
界部に、前記第１の浮島領域及び前記第２の浮島領域よ
りも低濃度の前記第１の導電型の不純物を有する領域が
設けられたことを特徴とする請求項２に記載の薄膜半導
体装置。11. A boundary portion between the first floating island region and the base region and a boundary portion between the second floating island region and the base region are more than the first floating island region and the second floating island region. The thin film semiconductor device according to claim 2, wherein a region having a low concentration of the impurities of the first conductivity type is provided.
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