JP4762942B2 - デジタルデータ伝送システム，送信アダプタ装置及び受信アダプタ装置 - Google Patents

Description

本発明は、デジタル放送信号などの伝送システムに係り、特に、スタジオ(放送局）から無線中継装置(放送所）へのデジタル放送信号の伝送システム(無線回線）としてのＳＴＬ(Studio to Transmitter Link）や放送所(無線中継装置）から他の放送所(無線中継装置）へのデジタル放送信号の伝送システム(無線回線）としてのＴＴＬ(Transmitter to Transmitter Link）の代替システムとして利用可能なデジタルデータ伝送システムに関する。

映像信号や音声信号からなる放送番組信号を無線伝送する場合、従来、アナログＦＭ(Frequency Modulation：周波数変調）方式による方法で伝送していたが、近年、QAM(Quadrature Amplitude Modulation：直交振幅変調）方式やOFDM(Orthogonal Frequency Division Multiplex：直交周波数分割多重）方式などの変調方式による無線伝送方式が用いられるようになってきている。

このようなデジタル伝送方式を用いて放送番組信号を一般家庭に伝送（放送）する場合、かかるデジタル放送番組信号（デジタルデータ）をスタジオから、例えば、東京タワーなどに設けられた無線中継装置に送るためのＳＴＬや無線中継装置間でデジタル放送番組信号を伝送するＴＴＬが用いられており、これらＳＴＬやＴＴＬの日本国内の地上デジタル放送用としては、映像信号や音声信号などの放送データを、ＭＰＥＧ規格などによる圧縮符号化方式に基づいて形成された約３２Ｍｂｐｓの伝送ビットレートのパケット化されたＴＳ(Transport Stream：）を上記のデジタル変調方式で変調して伝送するＩＳＤＢ−Ｔ(Integrated Service Digital-Terrestrial）方式が用いられるが、さらに、ＡＲＩＢ(Association of Radio Industries and Businesses）の規格に従って、これと８ＭＨｚのクロックとを伝送する２線式が採られている。これに対し、日本や米国を除くほとんどの地域では、ＤＶＢ(Digital Video Broadcasting）規格に従ってパケット化されたＴＳ(Transport Stream）のみを伝送する１線式が採られている。

なお、ＩＳＤＢ−Ｔ方式は、地上デジタル放送において、１つのチャンネルを１３セグメント（１セグメントは429KHzの周波数帯域）に区分し、伝送するデータに応じて１〜複数セグメントが使用できるようにした方式である。例えば、携帯機器に対しては１セグメントを使用し、通常画質のテレビジョンに対しては４セグメント、ハイビジョンに対しては１２セグメント夫々使用される。

一方、中継現場で取得した放送用素材をスタジオに伝送する場合、この中継現場から基地局（無線中継装置）を経てスタジオに伝送されるが、この無線中継装置，スタジオ間では、ＴＳＬ(Transmitter to Studio Link）の無線伝送回線が用いられ、上記の無線伝送方式が用いられる。これに対し、中継現場から無線中継装置への無線伝送システムとしては、中継カメラ側に設けられた送信用のＦＰＵ(Field Pickup Unit）装置と無線中継装置側に設けられた受信用のＦＰＵ装置とからなる無線伝送システム（デジタルデータ伝送システム）が用いられる。

図１１はＦＰＵ装置を用いた従来のデジタルデータ伝送システムの一例を示すブロック構成図であって、１は送信側のＦＰＵ（ＦＰＵ−ＴＸ）装置、２はインターフェース、３は変調部、４はコンバータ、５は送信アンテナ、６は受信アンテナ、７は受信側のＦＰＵ（ＦＰＵ−ＲＸ）装置、８はコンバータ、９は復調部、１０はインターフェースである。

同図において、この従来例は、ＡＲＩＢの規格によるものであって、図示しない中継用カメラ装置からの映像信号や音声信号からなる送信データDATA-tと送信クロックCK-tとがＦＰＵ−ＴＸ装置１に供給される。かかるＦＰＵ−ＴＸ装置１では、伝送ビットレートが60Mbpsや44Mbpsの送信データDATA-tを処理するものとする。また、この場合の送信クロックCK-tは44MHzである。

ＦＰＵ−ＴＸ装置１において、かかる44Mbpsの送信データDATA-tと44MHzの送信クロックCK-tとはインターフェース２から入力される。入力された送信データDATA-tは、変調部３により、送信クロックCK-tを基に、エネルギー拡散変調，リードソロモン符号化，インターリーブ，畳込み符号化，64QAM変調などの処理がなされ、コンバータ４でマイクロ波帯の信号に変換されて送信用アンテナ５から送信される。

一方、受信（即ち、基地局（無線中継装置））側のＦＰＵ−ＲＸ装置７では、ＦＰＵ−ＴＸ装置１から送信されたマイクロ波信号を受信アンテナ６で受信し、コンバータ８でもとの周波数帯の信号に変換した後、復調部９により、64QAM復調，ビタビ復号，デインターリーブ，リードソロモン復号，エネルギー逆拡散変調などの処理がなされもとの44Mbpsのデータ（受信データ）DATA-rとし、インターフェース１０から出力する。また、このインターフェース１０では、復調されたデータDATA-rから44MHzのクロックCK-rを抽出し、受信データDATA-rとともに出力する。この受信データDATA-rとクロックCK-rとが、ＴＳＬにより、スタジオ（放送局）に伝送される。

図１２はＦＰＵ装置を用いた従来のデジタルデータ伝送システムの他の例を示すブロック構成図であって、１１は送信側のＦＰＵ（ＦＰＵ−ＴＸ）装置、１２はシリアル・パラレル変換／レートコンバータ、１３は変調部、１４はコンバータ、１５は送信アンテナ、１６は受信アンテナ、１７は受信側のＦＰＵ（ＦＰＵ−ＲＸ）装置、１８はコンバータ、１９は復調部、２０はパラレル・シリアル変換／レートコンバータである。

同図において、この従来例は、ＤＶＢの規格によるものであって、図示しない中継用カメラ装置からの映像信号や音声信号からなる伝送ビットレートが44Mbpsのシリアルな送信データDVB-tがＦＰＵ−ＴＸ装置１に供給される。ＦＰＵ−ＴＸ装置１では、この送信データDVB-tがシリアル・パラレル変換／レートコンバータ１２でシリアル・パラレル変換されるとともに、付加的なパケット（NULLパケット）の挿入，削除によって所定の伝送ビットレートに変換され、さらに、変調部１３で、例えば、OFDM変調され、コンバータ４でマイクロ波信号に変換されて送信用アンテナ１５から送信される。

一方、受信（即ち、基地局（無線中継装置））側のＦＰＵ−ＲＸ装置１７では、ＦＰＵ−ＴＸ装置１１から送信されたマイクロ波信号が受信アンテナ１６で受信され、コンバータ１８でもとの周波数帯の信号に変換した後、復調部１９でOFDM復調され、パラレル・シリアル変換／レートコンバータ２０でもとの44Mbpsの伝送ビットレートのシリアルなデータ（受信データ）DVB-rに変換されて出力される。

ところで、以上のような放送伝送システムにおいて、上記のＳＴＬやＴＴＬが不具合な状態になると、一般家庭などへの地上デジタル放送ができなくなる。このような事態を回避する方法として、かかるＳＴＬやＴＴＬの代替システムとして上記のＦＰＵ装置で構成されたデジタルデータ伝送システムを使用可能とした技術が提案されている（例えば、特許文献１参照）。

この特許文献１に記載の技術は、送信側のＦＰＵ装置に送信用の32.5MbpsのＭＰＥＧ規格で圧縮されて放送番組信号のＴＳを44.5MbpsのＴＳに変換するレート変換部を設け、かつ中継現場から無線中継装置への伝送に用いる場合には、かかる伝送レートの変換が行われないように構成したものであり、送信側のＦＰＵ装置でも、これに対応する構成としたものである。

ところで、特許文献１に記載の技術のように、送信側での処理と受信側での処理とを同期させることが必要であり、このためには、通常、送信側から受信側にクロックが送られ、受信側では、このクロックを基に、受信した信号の処理が行われる。また、送信側でも、伝送レートの変換を行なう場合には、入力された32.5Mbpsの送信用の放送番組信号のＴＳを44M.7bpsのＴＳにレート変換する場合、この入力されたＴＳに同期したクロックを周波数変換する必要がある。

このような送受信側で同期をとるために、クロックを用いるようにした点については、送信側の編集装置と受信側のＶＴＲ装置とが回線クロックが155.52MHzのATM(Asynchronous Transfer Mode：非同期伝送モード）通信回線で接続されたデータ伝送システムで、この155.52MHzの回線クロックCLK'を送信側から受信側へ送ることにより、受信側のＶＴＲ装置において、この回線クロックCLK'が８分周されて19MHzの回線クロックCLKを生成し、この回線クロックCLKに基づいて、同期クロック４f_sc（＝14.3MHz）で動作するように、同期がとられるようにした技術が提案されている（例えば、特許文献２参照）。
特開２００６ー３３２３６号公報 特開平９ー１３０６４３号公報

ところで、上記特許文献１に記載のように、送信側のＦＰＵ装置において、入力された32.5Mbpsのレートの放送番組の送信データのＴＳを60Mbpsや44.7MbpsのＴＳにレート変換するレート変換手段としてメモリ部を用い、このメモリ部でのＴＳの書込みを32.5MHzの書込みクロックを用いて行ない、読出しを60Mbpsや44.7Mbpsの読出しクロックを用いて行なうことにより、32.5Mbpsから60Mbpsや44.7Mbpsへのレート変換を行ない、受信側のＦＰＵ装置でも、メモリ部を用い、60Mbpsや44.7Mbpsの書込クロックと32.5Mbpsの読出しクロックにより、もとの32.5Mbpsのレートの放送番組のデータを復元する技術では、受信側のＦＰＵ装置において、メモリ部の書込クロックが受信データに対して位相が変動すると、この書込クロックと位相同期して生成される読出しクロックの位相も変動し、この結果、メモリ部で書込み，読出しが行なわれて復元された32.5Mbpsの受信データの送信側でのデータの送信タイミングからの遅延時間が安定しないという問題がある。

引用文献１に記載の技術では、送信側から受信側にクロックも送信し、このクロックをメモリ部の書込クロックに用いるものであるが、この送信されてきたクロックの受信データに対する位相関係は必ずしも安定したものではなく、このクロックと位相同期される読出クロックの位相も安定したものではない。このことは、特許文献２に記載の技術のように、外部から基準クロックを供給し、この基準クロックを基に書込みクロックや読出しクロックを生成するようにしても同様である。

そして、このように、受信側での伝送レートの変換部での受信データに対する書込クロックや読出クロックの位相関係が安定しないと、かかるデジタルデータ伝送システムをＳＴＬやＴＴＬの代替システムとして用いた場合、伝送される放送番組のデータのＴＳの遅延時間が一定とはならない。放送伝送システムにおいては、かかる遅延時間が精度良く一定であることが要求されるものであり、その要求に応えることが必要となる。

本発明は、以上の点に鑑みてなされたものであって、その第１の目的は、ＳＴＬやＴＴＬの代替えシステムとして用いた場合に、ＴＳの遅延時間を高精度で一定に保持することができるようにしたデジタルデータ伝送システム，送信アダプタ装置及び受信アダプタ装置を提供することにある。

また、通常、パケットのＴＳを伝送ビットレートを変換して伝送する場合、常にこの伝送ビットレートをほとんど一定にして伝送するために、必要でない、いわゆるＮＵＬＬデータと呼ばれるデータからなるパケット（NULLパケット）を付加したり、削除したりする手法がとられる。上記特許文献１に記載の発明においても、この手法が採られている（例えば、特許文献１の段落〔００４１〕）。

しかしながら、受信側では、かかるNULLパケットが付加された受信信号からかかるNULLパケットを、容易にかつ確実に除去することが必要である。

本発明の第２の目的は、受信側において、送信側で付加されたＮＵＬＬパケットを容易にかつ確実に除去することができるようにしたデジタルデータ伝送システム，送信アダプタ装置及び受信アダプタ装置を提供することにある。

上記目的を達成するために、本発明によるデジタルデータ伝送システムは、所定の伝送ビットレートの入力データを変調し、送信する送信ＦＰＵ装置と、送信ＦＰＵ装置からの送信データを受信し、復調して所定の伝送ビットレートのデータを出力する受信ＦＰＵ装置と、送信ＦＰＵ装置の前段に付加され、所定の伝送ビットレートより低い第１のレートのデータを入力して所定の伝送ビットレートのデータにレート変換し、送信ＰＵ装置に供給する送信アダプタ装置と、受信ＦＰＵ装置の後段に付加され、受信ＦＰＵ装置から出力される所定の伝送ビットレートの受信データを第１のレートのデータにレート変換する受信アダプタ装置とを含み、送信アダプタ装置が、レート変換したデータの各パケットにレート変換の際に用いられるクロックの位相を規定するフラグを挿入し、受信アダプタ装置が、入力される受信データから抽出したフラグで位相を規定したクロックを用いて、入力された受信データを第１のレートのデータにレート変換することを特徴とするものである。

また、本発明によるデジタルデータ伝送システムは、送信アダプタ装置が、さらに、レート変換された送信データのパケットのスペースにＮＵＬＬパケットを追加して連続したＴＳとするとともに、ＮＵＬＬパケットにＮＵＬＬパレットであることを示すＰＩＤを付加し、受信アダプタ装置は、さらに、受信されたデータのレート変換に際し、ＰＩＤをもとに、追加されたＮＵＬＬパケットを削除することを特徴とするものである。

上記目的を達成するために、本発明による送信側アダプタ装置は、所定の伝送ビットレートの送信データを変調して送信する送信ＦＰＵ装置の前段に付加され、所定の伝送ビットレートより低いレートの送信データを入力して所定の伝送ビットレートの送信データにレート変換し、送信ＦＰＵ装置に供給するものであって、レート変換した送信データの各パケットに、レート変換に際して用いたクロックの位相を規定するフラグを付加することを特徴とするものである。

上記目的を達成するために、本発明による受信側アダプタ装置は、所定の伝送ビットレートの受信データを出力する受信ＦＰＵ装置の後段に付加され、受信ＦＰＵ装置からの所定の伝送ビットレートの受信データを所定の伝送ビットレートより低いレートのデータにレート変換するものであって、受信ＦＰＵ装置からの受信データに含まれるレート変換で用いるクロックの位相を規定するフラグを抽出してクロックを位相を規定し、位相が規定されたクロックを用いて受信データをレート変換することを特徴とするものである。

本発明によると、送信側で、レート変換に際して用いられた読出クロックに関するフラグが送信データに付加されて送信され、受信側では、かかるフラグに基づいて、レート変換に際しての書込，読出クロックが規制されるものであるから、レート変換によって復元された受信データの送信側での送信データに対する遅延時間を高い精度で一定に保持することが可能となる。

さらに、本発明によると、レート変換された送信データにＮＵＬＬパケットを追加することにより、該送信データを連続したＴＳとして送信することができ、受信側では、かかるＮＵＬＬパケットを容易に、かつ確実に削除することができる。

以下、本発明の実施形態を図面を用いて説明する。

図１は図１１に示すシステムを用いた本発明によるデジタルデータ伝送システムの一実施形態を示すブロック構成図であって、２１は送信側のアダプタ、２２は受信側のアダプタであり、図１１に対応する部分には同一符号を付けて重複する説明を省略する。

同図において、図１１に示すシステムをＳＴＬやＴＴＬの代替え装置として使用する場合、送信側のＦＰＵ装置、即ち、ＦＰＵ−ＴＸ装置１の入力端子に送信側のアダプタ２１が接続され、受信側のＦＰＵ装置、即ち、ＦＰＵ−ＲＸ装置７の出力端子に受信側のアダプタ２２が接続される。なお、中継カメラ側から無線中継装置への伝送システムとして用いる場合には、これらアダプタ２１，２２が取りはずされる。

アダプタ２１では、放送番組信号であるパケット化された32.5Mbps（以下では、必要でない限り、32Mbpsとして説明する）の送信データISDB-TStと8MHzのクロックCKtが供給され、これらが処理されてＦＰＵ−ＴＸ装置１の規格に適合した44.7Mbpsの送信データDATA-tと44.7MHzのクロックCK-tとが作成され（以下では、必要でない限り、44Mbps,44MHzとして説明する）、ＦＰＵ−ＴＸ装置１に供給される。このＦＰＵ−ＴＸ装置１では、先に説明したように、このクロックCK-tを基に送信データDATA-tが処理され、マイクロ波帯信号として、送信アンテナ５から送信される。

また、受信側では、このマイクロ波帯の信号が受信用のアンテナ６で受信され、ＦＰＵ−ＲＸ装置７で処理されてもとの44Mbpsの受信データDATA-rと44MHzのクロックCK-rとして得られ、これら受信データDATA-rとクロックCK-rとがアダプタ２２で処理されて、もとの32Mbpsの受信データISDB-TSrと8MHzのクロックCKrとが得られる。

このようにして、中継カメラ側から無線中継装置への伝送に用いられるデジタルデータ伝送システムを、ＳＴＬやＴＴＬとして用いることができる。

図２は図１における送信側のアダプタ２１の一実施形態を示すブロック構成図であって、２３はメモリ部、２４はフラグ挿入部、２５は検知部、２６は書込コントローラ、２７は読出コントローラ、２８は４逓倍器、２９はＭ分周器、３０はＮ分周器、３１はＰＬＬ（Phase Locked Loop：位相同期）回路、３２はＶＣＯ（Voltage- Controlled Oscillator：電圧制御型発振回路）である。

同図において、入力される32MbpsレートのＴＳの送信データISDB-TStは204バイトのＴＳパケットの列からなるものであって、メモリ部２３に供給され、書込コントローラ２６により、32.5MHz（以下では、必要でない限り、32MHzとして説明する）の書込クロック32M-CKを基にそのＴＳパケットが順に書き込まれる。また、このメモリ部２３からは、読出コントローラ２７により、44MHzの読出クロック44M-CKを基にこれらＴＳパケットが順に読み出され、44Mbpsの送信データとしてフラグ挿入部２４に供給される。このフラグ挿入部２４では、この送信データに後述するＰＬＬ分周パルス位置情報Ｂと同期情報Ｃとからなるフラグが挿入され、このフラグが挿入された44MbpsのレートのＴＳパケットからなる送信データDATA-tが送信側のＦＰＵ−ＴＸ装置１（図１）に供給される。

一方、入力された8MHzのクロック8M-CKtは、４逓倍器２８で４逓倍されて32MHzのクロック32M-CKが生成される。このクロック32M-CKがメモリ部２３の書込用クロックとして書込コントローラ２６に供給される。

４逓倍器２８からのクロック32M-CKは、また、Ｍ分周器２９でＭ分周され、分周パルスP32tとしてＰＬＬ回路３１に供給される。また、ＶＣＯ３２は44MHzのクロック44M-CKを発生するものであって、このクロック44M-CKは、メモリ部２３の読出用クロックとして読出コントローラ２７に供給されるとともに、Ｎ分周器３０でＮ分周され、分周パルスP44tとしてＰＬＬ回路３１に供給される。

ここで、Ｍ分周器２９の分周比ＭとＮ分周器３０の分周比Ｎとは、
32MHz／Ｍ＝44MHz／Ｎ
を満足する整数値であり、例えば、Ｍ分周器２９では、分周比Ｍ＝32000、Ｎ分周器３０では、分周比Ｎ＝44000とすることにより、Ｍ分周器２９からは32MHz／32000＝0.001MHzの分周パルスP32tが得られ、Ｎ分周器３０からも44MHz／44000＝0.001MHzの分周パルスP44tが得られ（特に、44MHzのクロック44M-CKから分周して得られたこの分周パルスP44tをＰＬＬ分周パルスという）、夫々ＰＬＬ回路３１に供給される。ＰＬＬ回路３１では、これら分周パルスP32t，P44tの位相差が位相比較器で検出され、ローパスフィルタで平滑化されて制御電圧が生成され、この制御電圧によってＶＣＯ３２の発振周波数，発振位相が制御される。これにより、ＶＣＯ３２から44MHzのクロック44M-CKが得られる。このクロック44M-CKは、また、クロックCK-tとして、送信側のＦＰＵ−ＴＸ装置１（図１）に供給される。

ところで、32Mbpsのレートの送信データISDB-TStのＴＳパケットは、図３（ａ）に示すように、先頭に１バイトの１６進数「47」を表わす４７ｈコードが付加され、次いで、データが有効であるか、無効（NULLパケット）であるかを識別するための３バイトのＰＩＤ（Packet IDentifier：パケットＩＤ）（有効なＴＳパケットに対しては４バイト「1FFD」、無効なＴＳパケット（NULLパケット）に対しては「1FFF」）が付加されて４バイトのヘッダを構成しており、このヘッダに放送番組のデータのＴＳやパリティデータが続く204バイトのフォーマットをなしている。また、44Mbpsのレートの送信データDATA-tのＴＳパケットは、図３（ｂ）に示すように、４７ｈコードとＰＩＤからなるヘッダに同期情報ＣやＰＬＬ分周パルス位置情報Ｂ，送信データISDB-TStのＴＳパケットの情報，パリティデータが続く204バイトのフォーマットをなしているが、かかるＴＳパケットの中には、余裕データ（図示せず）が付加されたものもあるし、また、送信データDATA-tには、NULLパケットも付加される。

図４は32Mbpsのレートの送信データISDB-TStのＴＳパケットと44Mbpsのレートの送信データDATA-tのＴＳパケットとのフォーマットの関係を示す図である。

同図において、送信データISDB-TStのＴＳパケットは、ヘッダにデータ（パリディデータも含む）が続く204バイト（＝１６３２ビット）のフォーマットをなしているが、送信データDATA-tのＴＳパケットは、ヘッダに同期情報ＣとＰＬＬ分周パルス位置情報Ｂとが続き、これに送信データISDB-TStのＴＳパケットの情報が続く204バイト（＝１６３２ビット）のフォーマットをなしている。ここで、送信データDATA-tのＴＳパケットのＰＬＬ分周パルス位置情報Ｂに続くデータは、ヘッダのビット数をａビット、同期情報Ｃのビット数をｂビット、ＰＬＬ分周パルス位置情報Ｂのビット数をｃビット、パリティデータのビット数をｄとすると、この送信データDATA-tのＴＳパケットにデータとして含まれる送信データISDB-TStのＴＳパケットの情報のビット数ｎは、
ｎ＝１６３２ビット−（ａ＋ｂ＋ｃ＋ｄ）
である。

そこで、送信データDATA-tの１つのＴＳパケットに送信データISDB-TStのＴＳパケットＰ₁の情報のｎビットがデータとして付加されたものとすると、送信データDATA-tの次のＴＳパケットには、送信データISDB-TStのＴＳパケットＰ₁の残りの（１６３２−ｎ）ビットと送信データISDB-TStの次のＴＳパケットＰ₂の｛ｎ−（１６３２−ｎ）｝＝（２ｎ−１６３２）ビットがデータとして付加される。

ここで、（２ｎ−１６３２）ビット＜１６３２ビットであるから、送信データISDB-TStの次のＴＳパケットＰ₂の残りの情報（１６３２−（２ｎ−１６３２）＝２×（１６３２−ｎ）ビット）が送信データDATA-tのさらに次のＴＳパケットに付加されることになる。

このようにして、送信データISDB-TStのＴＳパケットの情報が44Mbpsのレートに変換され、適宜のビット数に区切られて送信データDATA-tのＴＳパケットに付加されていくが、送信データISDB-TStのＴＳパケットのタイミングにより、送信データDATA-tのＴＳパケットに付加される送信データISDB-TStのＴＳパケットの情報がない場合には、余裕データを付加して１６３２ビットのＴＳパケットとする。また、送信データDATA-tのＴＳパケットの期間、送信データISDB-TStのＴＳパケットの情報を付加することができなくなった場合には、１６３２ビットのNULLパケットを付加する。

以上のようにした、一連の連続したＴＳパケットからなる44MbpsのレートのDATA-tが得られることになる。

図５はこの第１の実施形態の動作を示すタイミング図であるが、この図５により、分周パルスP32t，P44tのタイミング関係と同期情報Ｃ，ＰＬＬ分周パルス位置情報Ｂについて説明する。

図５（ａ）は32Mbpsのレートの送信データISDB-TStのＴＳパケットの時間的な流れを示すものであって、図示する先頭のＴＳパケットをパケット１とし、以下、順にパケット２，３，……としている。また、図５（ｂ）は分周パルスP32tであり、図示する先頭の分周パルスP32tを分周パルスP32t１とし、以下、順に分周パルスP32t２，３，……としている。図５（ｃ）は分周パルスP44tであり、図示する先頭の分周パルスP44tを分周パルスP44t１とし、以下、順に分周パルスP44t２，３，……としている。図５（ｄ）は44Mbpsのレートの送信データDATA-tのＴＳパケットの時間的な流れを示すものであって、図示する先頭のＴＳパケットをパケット１とし、以下、順にパケット２，３，……としている。図５（ｅ）は図５（ｄ）に示す44Mbpsのレートの送信データDATA-tの各ＴＳパケットでのＰＬＬ分周パルス位置情報Ｂを示すものであり、図５（ｆ）は図５（ｄ）に示す44Mbpsのレートの送信データDATA-tの各ＴＳパケットでの同期情報Ｃを示すものである。また、図５（ｇ）は後述する受信データISDB-TSrのＴＳパケットの流れを示すものである。

ここで、図５（ｂ），（ｃ）に示す分周パルスP32t，P44tは、上記のように、1000μse（＝1msec）“の周期のパルスであり、図５（ａ）は32Mbpsのレートの送信データISDB-TStの図示する先頭のＴＳパケット１でその先頭にこれら分周パルスP32t，P44tが位相一致するものとすると、これら分周パルスP32t，P44tの51周期目で再びこの32Mbpsのレートの送信データISDB-TStのＴＳパケットの先頭に一致する。即ち、送信データISDB-TStのＴＳパケットの１ＴＳパケットは204バイト×8＝1632ビットであり、そのクロック周波数は32MHzであるから、この１ＴＳパケットの時間長は、
1632ビット÷32MHz＝51μsec
である。従って、分周パルスP32t，P44tの51周期での送信データISDB-TStのＴＳパケット数は、
1000μse×51÷51μsec＝1000パケット
であり、送信データISDB-TStの先頭のＴＳパケットから1001番目のＴＳパケット1001で、分周パルスP32t，P44tがそのＴＳパケット1001の先頭と位相が一致する。

一方、44Mbpsのレートの送信データDATA-tでは、図４で説明したように作成される場合、図５（ｄ）に示すように、送信データISDB-TStの上記ＴＳパケット1001はＴＳパケット1377となる。そして、このＴＳパケット1377の期間で51周期目の分周パルスP32t，P44tが発生するのであるが、これら51周期目の分周パルスP32t，P44tは、このＴＳパケット1377の先頭から、この送信データISDB-TStのクロック周期で、255周期分ずれている。

ここで、ＰＬＬ分周パルス位置情報Ｂは、送信データISDB-TStのＴＳパケットの先頭からの、この送信データISDB-TStの44MHZのクロックの周期を単位とした分周パルスP32t，P44tずれ量を表すものであり、図５（ｂ）〜（ｄ）に示すような分周パルスP32t，P44tと送信データISDB-TStの各ＴＳパケットの位相関係からすると、ＴＳパケット１でその先頭に分周パルスP32t，P44tが一致しているから、このＴＳパケット１でのＰＬＬ分周パルス位置情報ＢはＢ＝０（このＰＬＬ分周パルス位置情報Ｂの値は１６進数で表わされるが、説明の都合上、１０進数で表わしている）であり、ＴＳパケット２７では、Ｂ＝1605、ＴＳパケット５４では、Ｂ＝1578、……であり、上記のＴＳパケット１３７７では、Ｂ＝255である。これら以外の分周パルスP32t，P44tが先頭からＴＳパケットのビット数（1632ビット）以上ずれているときには（例えば、ＴＳパケット２６では、その先頭から1632＋1605ビット遅れている）、Ｂ＝「ＦＦ」（１６進数、１０進数では、2048）となる。

また、同期情報Ｃは、図１において、受信側のアダプタ２２で受信データDATA-rから受信データISDB-TSrを作成する場合に、クロックCK-rの位相に先頭を合わせるＴＳパケットを示す情報であって、かかるＴＳパケットでは、Ｃ＝１であり、それ以外のＴＳパケットでは、Ｃ＝０である。図５（ｄ）に示す送信データＤＡＴＡ−ｔでは、ＴＳパケット１，１３７７でＣ＝１であり、それ以外のＴＳパケットでＣ＝０である。同期情報ＣがＣ＝１のＴＳパケットを、以下では、基準ＴＳパケットという。

ところで、図５は送信データISDB-TStで次にＴＳパケットの先頭に分周パルスP32t，P44tが一致するほぼＴＳパケット１００１までの期間（約５０ｍｓｅｃ）を示すものであり、この期間では、送信データＤＡＴＡ−ｔのいずれのＴＳパケットでも、その先頭に分周パルスP32t，P44tが一致しない。

これに対し、図６は、送信データISDB-TSt，DATA-tとも、それらのＴＳパケット１の次に先頭に分周パルスP32t，P44tが一致するＴＳパケットまでの期間を示すものであって、図示するように、送信データISDB-TStのＴＳパケット３２００１（＝１０００×３＋１番目）でその先頭に分周パルスP32t，P44tが一致するが、このＴＳ３２００１に対応する送信データDATA-tのＴＳパケット４４０３８の先頭で分周パルスP32t，P44tが一致する。

図２において、検知部２５から出力される同期情報Ｃは分周比Ｍ＝32000のＭ分周器２９に供給され、基準ＴＳパケットに対するＣ＝１の同期情報Ｃにより、このＭ分周器２９がプリセット（初期設定）され、所定のカウント値毎に0.001MHzの周波数で分周パルスP32tを発生する。また、分周比Ｎ＝44000のＮ分周器３０からの0.001MHzのＰＬＬ分周パルスP44tがこの分周パルスP32tと位相同期するようにＰＬＬ回路３１が動作することにより、ＶＣＯ３２から発生されるクロック44M-CKは1000μsecの周期でクロック32M-CKと位相が一致することになる。

ここで、Ｍ分周器２９は、４逓倍器２８からの32MHzのクロックをカウントするカウンタとから構成されており、このカウンタによってこのクロックがカウントされ、所定のカウント値毎にパルスが出力されることにより、分周比Ｍ＝32000で分周された0.001MHzの分周パルスP32tが形成されるが、入力された基準ＴＳパケットから得られたＣ＝１の同期情報Ｃが供給される毎にカウントの値がプリセットされ、このＣ＝１の同期情報Ｃに対して所定の位相関係で分周パルスP32tが生成される。

検知部２５から出力される同期情報Ｃは、また、フラグ挿入部２４に供給される。メモリ部２３からは、読出クロック44M-CKを基に、書込クロック32M-CKを基に順に書き込まれたＴＳパケットが44Mbpsのレートで順に読み出される。この場合、メモリ部２３から読み出される44MbpsのレートのＴＳパケットは、32MbpsのレートのＴＳパケットに対して、期間が短くなっているので、時間的な余白が生ずることになり、先に説明したように、ＴＳパケットなどに余裕データを付加することにより、連続したＴＳの送信データとする。なお、かかる余裕データには、他のデータと区別することができるように、識別情報が付加されている。

フラグ挿入部２４では、同期情報Ｃが検知部２５で検知されたときのＴＳパケットがメモリ部２３から読み出される毎に、そのＴＳパケットのヘッダに同期情報Ｃがフラグとして付加されるが、Ｃ＝１の同期情報Ｃが検知部２５で検知されたときの基準ＴＳパケットがメモリ部２３から読み出されるときには、この基準ＴＳパケットのヘッダにフラグとして、Ｃ＝１の同期情報Ｃが付加される。

また、ＰＬＬ分周パルス位置情報Ｂは、メモリ部２３から読み出されたＴＳパケット毎に付加されるものであるが、このときのＰＬＬ分周パルス位置情報Ｂの値は図５で説明した値である。この場合、Ｃ＝１の同期情報ＣでＭ分周期２９がプリセットされるが、そのときを基準として、フラグ挿入部２４でメモリ部２３から読み出されるＴＳパケットの先頭とＰＬＬ分周パルスＰ４４ｔとの位相差が４４ＭＨｚのクロック４４Ｍ−ＣＫの周期を単位として推定され、この推定値が上記のＰＬＬ分周パルス位置情報ＢとしてこのＴＳパケットに付加される。

また、メモリ部２３からの各ＴＳパケットの読出し開始タイミングは、読出コントローラ２７により、検知部２５からのそのＴＳパケットから得られた同期情報Ｃの供給タイミングを基に設定され、図４で説明したように、ＴＳパケットの読み出しが行なわれる。この読み出されたＴＳパケットの情報は、フラグ挿入部２４に供給されて、図４に示す送信データＤＡＴＡ−ｔでのヘッダやＰＬＬ分周パルス位置情報Ｂ，同期情報Ｃが付加される。これにより、基準ＴＳパケットに対しては、Ｎ分周器３０から出力されるＰＬＬ分周パルスP44tもこの基準ＴＳパケットがメモリ部２３から読み出し開始されるタイミングに合わされたものであり、また、クロック44M-CKと位相が同期している。

フラグ挿入部２４では、検知部２５からのＣ＝１または０の同期情報Ｃが供給される毎に、例えば、これが一旦レジスタに保持され、メモリ部２３からの該当するＴＳパケットの読出しタイミングに合わせてレジスタから読み取られ、フラグとして、読み出された基準ＴＳパケットのヘッダに次いで挿入される。

図７は図１における受信側のアダプタ２２の一実施形態を示すブロック構成図であって、３３はメモリ部、３４はヘッダ検出部、３５は書込コントローラ、３６は読出コントローラ、３７はＮ分周器、３８はＭ分周器、３９はＰＬＬ回路、４０はＶＣＯ、４１は４分周器である。

同図において、受信側のＦＰＵ−ＲＸ装置７（図１）から供給される44MHzのＴＳの受信データDATA-rはメモリ部３３に供給され、書込コントローラ３５により、受信側のＦＰＵ−ＲＸ装置７（図１）から供給されるクロックCK-rの44MHzの書込クロック44M-CKを基にそのＴＳパケットが順に書き込まれる。また、このメモリ部３３からは、読出コントローラ３６により、ＶＣＯ４０からの32MHzの読出クロック32M-CKを基にＴＳパケット毎に順に読み出され、32Mbpsの受信データISDB-TSrとして出力される。この際、送信側で付加された上記の余裕データやNULLパケットは、上記の識別情報やそれらの付加位置を推定することにより、削除される。

一方、受信側のＦＰＵ−ＲＸ装置７から供給される44MHzのクロックCK-rは、書込クロック44M-CKとして書込コントローラ３５に供給されるとともに、Ｎ分周器３７でＮ（＝44000）分周されてＰＬＬ回路３９に供給される。ＶＣＯ４０は32MHzのクロック32M-CKを出力するものであって、このクロック32M-CKは、メモリ部３３の読出用クロックとして読出コントローラ３６に供給されるとともに、Ｍ分周器３８でＮ分周され、ＰＬＬ回路３９に供給される。

ここで、図２におけるＮ分周器３０，Ｍ分周器２９と同様、Ｎ分周器３７では、分周比Ｎ＝44000であり、Ｍ分周器３８では、分周比Ｍ＝32000である。これにより、Ｎ分周器３７からは44MHz／44000＝0.001MHzの分周パルスP44tが得られ、Ｍ分周器３８からも32MHz／32000＝0.001MHzの分周パルスP32tが得られ、夫々ＰＬＬ回路３９に供給される。ＰＬＬ回路３９では、これら分周パルスP44t，P32tの位相差が位相比較器で検出され、ローパスフィルタで平滑化されて制御電圧が生成され、この制御電圧によってＶＣＯ４０の発振周波数，発振位相が制御される。これにより、ＶＣＯ４０から32MHzのクロックが得られる。このクロックは、読出クロック32M-CKとして読出コントローラ３６に供給されるとともに、４分周器４１で４分周され、8MHzのクロック８Ｍ−CKrとして出力される。

ところで、入力される受信データDATA-rの夫々のＴＳパケットには、図５に示すように、同期情報ＣとＰＬＬ分周パルス位置情報Ｂが付加されており、１３７６ＴＳパケット毎に、Ｃ＝１の同期情報Ｃが付加されている。

ヘッダ検知部３４は、供給される受信データDATA-rの１３７６個のＴＳパケット毎の基準ＴＳパケット毎に、そのヘッダの基準パケットであることを示すＣ＝１の同期情報Ｃを抽出し、それ以外のＴＳパケットでＣ＝０の同期情報Ｃを抽出する。また、各ＴＳパケットから44MHzのクロックの位相を表わすＰＬＬ分周パルス位置情報Ｂとを抽出し、このＰＬＬ分周パルス位置情報ＢはＮ分周器３７に供給され、このＰＬＬ分周パルス位置情報Ｂの値に応じてこのＮ分周器３７をプリセット（初期設定）する。但し、Ｂ＝ＦＦのＰＬＬ分周パルス位置情報Ｂは使用されない。これにより、Ｎ分周器３７では、このＰＬＬ分周パルス位置情報Ｂの値のプリセット値を基準に分周が行なわれ、Ｎ分周器３７から出力される0.001MHzの分周パルスP44tはメモリ部３３から読み出される32Mbpsの基準ＴＳパケットの先頭に位相同期し、また、Ｍ分周器３８から出力される0.001MHzの分周パルスP32tがこの分周パルスP44tと位相同期するようにＰＬＬ回路３９が動作することにより、このＰＬＬ分周パルスP32tはこの分周パルスP44tと位相が同期する。従って、ＶＣＯ４０から発生されるクロック32M-CKは、受信データDATA-rの基準ＴＳパケット毎に、その先頭で分周パルスP44tと位相が一致することになる。

ヘッダ検出部３４から出力されるＣ＝１の同期情報Ｃは、読出コントローラ３６に供給され、メモリ部３３からの基準ＴＳパケットのヘッダからの読出しタイミングを制御する。この読出しタイミングは、図５（ｇ）に示すように、このＣ＝１の同期情報Ｃが検知された１０００個毎の基準ＴＳパケットの読出し開始を指令するものであり、これにより、１０００個のＴＳパケットの読出しタイミングが決まることになる。この場合、メモリ部３３において、ＴＳパケットの書込開始とほぼ同時にそのＴＳパケットの読出しが開始される。これにより、メモリ部３３からは、ＶＣＯ４０からの32MHzのクロック32M-CKに位相が同期した32MbpsのISDB-TSrのＴＳパケットが順に読み出され、アダプタ２２から出力される。

ここで、Ｎ分周器３７は、入力される44MHzのクロックCK-rを０から（44000−１）までカウントを繰り返すカウンタからなり、かかるカウントの繰り返し毎に分周パルスP44tを出力するが、Ｎ分周器３７が受信データDATA-rの基準ＴＳパケットからのＰＬＬ分周パルス位置情報Ｂでプリセットされることにより、所定のカウント値毎に分周パルスP44rが出力され、この分周パルスP44tが、入力される受信データDATA-rでの44MHzのクロックと位相同期する。従って、ＶＣＯ４０から出力される32MHzのクロック32M-CKは、この基準ＴＳパケットの先頭で44MHzのクロックCK-rと位相同期する。

そして、このクロック32M-CKを基に、読出コントローラ３６は、メモリ部３３に書き込まれたＴＳパケットを32Mbpsの伝送ビットレートで順次読み出し、32MbpsのISDB-TSrを生成するが、読出コントローラ３６は、上記のように、ヘッダ検知部３４から同期情報Ｃが供給されると、メモリ部３３からＴＳパケットをその先頭から読み出すように読出し制御を行なう。

このようにして、入力された44MHzの受信データDATA-rに付加されているフラグ（Ｃ＝１の同期情報ＣとＰＬＬ分周パルス位置情報Ｂ）で44MHzのそのクロックCK-rの位相とＴＳパケットの開始タイミングが規定された32Mbpsの受信データISDB-TSrが得られるので、送信側のアダプタ２１から出力される送信データDATA-tに対するかかる受信データISDB-TSrの遅延時間が一定に保持されることになり、この遅延時間にバラツキが生じない。

ところで、上記では、図２において、一具体例として、Ｍ分周器２９で分周比Ｍ＝32000とし、Ｎ分周器３０で分周比Ｎ＝44000として、ＰＰＬ分周パルスP32t，P44tの周波数を0.001MHzとしたものであるが、これに限るものではない。

図８は図１２に示す構成のシステムを用いた本発明によるデジタルデータ伝送システムの他の実施形態を示すブロック構成図であって、４２は送信側のアダプタ、４３は受信側のアダプタであり、図１２に対応する部分には同一符号を付けて重複する説明を省略する。

同図において、図１２に示すシステムをＳＴＬやＴＴＬの代替え装置として使用する場合、送信側のＦＰＵ装置、即ち、ＦＰＵ−ＴＸ装置１１の入力端子に送信側のアダプタ４２が接続され、受信側のＦＰＵ装置、即ち、ＦＰＵ−ＲＸ装置１７の出力端子に受信側のアダプタ４３が接続される。なお、中継カメラ側から無線中継装置への伝送システムとして用いる場合には、これらアダプタ４２，４３がとりはずされる。

アダプタ４２では、放送番組信号であるパケット化された32Mbpsの送信データISDB-TStと8MHzのクロックCKtが供給され、これらが処理されてＦＰＵ−ＴＸ装置１１の規格に適合した44Mbpsの送信データDVB-tが作成され、ＦＰＵ−ＴＸ装置１１に供給される。このＦＰＵ−ＴＸ装置１１では、先に説明したように、送信データDVB-tが処理され、マイクロ波帯信号として、送信アンテナ１５から送信される。

また、受信側では、このマイクロ波帯の信号が受信用のアンテナ１６で受信され、ＦＰＵ−ＲＸ装置１７で処理されてもとの44Mbpsの受信データDVB-rとして得られ、この受信データDVB-rがアダプタ４３で処理されて、もとの32Mbpsの受信データISDB-TSrと8MHzのクロックCKrとが得られる。

このようにして、中継カメラ側から無線中継装置への伝送に用いられるデジタルデータ伝送システムを、ＳＴＬやＴＴＬとして用いることができる。

図９は図８における送信側のアダプタ４２の一実施形態を示すブロック構成図であって、４４はメモリ部、４５はフラグ挿入部、４６は検知部、４７は書込コントローラ、４８は読出コントローラ、４９は４逓倍器、５０はＭ分周器、５１はＮ分周器、５２はＰＬＬ回路、５３はＶＣＯである。

同図において、入力されるＴＳの32Mbps送信データISDB-TStはメモリ部４４に供給され、書込コントローラ４７により、32MHzの書込クロック32M-CKを基にそのＴＳパケットが順に書き込まれる。また、このメモリ部４４からは、読出コントローラ４８により、44MHzの読出クロック44M-CKを基にこれらＴＳパケットが順に読み出され、44Mbpsの送信データとしてフラグ挿入部４５に供給される。このフラグ挿入部４５では、先の図２に示した送信側のアダプタ２１と同様、この送信データにヘッダやＰＬＬ分周パルス位置情報Ｂと同期情報Ｃとからなるフラグが挿入され、このフラグが挿入された送信データDVB-tが送信側のＦＰＵ−ＴＸ装置１１（図８）に供給される。

ここで、メモリ部４４では、図５で説明したように、順次書き込まれた32MbpsのレートのＴＳパケットが44Mbpsのレートで読み出されるものであり、これによって生ずるスペースに無効な余白データやＴＳパケット（NULLパケット）を挿入して、全体して連続したＴＳとするものである。

このようにして、メモリ部４４から読み出された44Mbpsの送信データはフラグ挿入部４５に供給され、先の実施形態の送信側のアダプタ２１（図２）と同様、読み出されたＴＳパケットに同期情報ＣやＰＬＬ分周パルス位置情報Ｂからなるフラグが挿入されるが、さらに、この送信データでのNULLパケットにこれが無効ＴＳパケットであることを示す３バイト「1FFF」のＰＩＤが付加され、１チャンネルのシリアルな送信データDVB-tとして送信側のＦＰＵ−ＴＸ装置１１（図８）に供給される。

以下は、図２に示す第１の実施形態の送信側のアダプタ２１と同様であり、検知部４６からの同期情報ＣによってＭ分周器５０がプリセットされることにより、分周パルスP32tが得られ、この分周パルスP32tとＮ分周器５１でＶＣＯ５３の出力クロックをＮ分周して得られるＰＬＬ分周パルスP44tとを用いてＰＬＬ回路５２がＶＣＯ５３を制御することにより、ＶＣＯ５３から送信データDVB-tの基準ＴＳパケットの先頭に位相同期した44MHzのクロック44M-CKが出力される。このクロック44M-CKは、メモリ部４４の読出用クロックとして読出コントローラ４８に供給される。

44Mbpsのレートの送信データDVB-tでの基準ＴＳパケット間の時間間隔は、図５，図６に示す先の第１の実施形態の場合と変わりない。但し、図２に示す送信側のアダプタ２１では、送信側のＦＰＵ−ＴＸ装置１に44MHzのクロックCK-tを供給したが、図９に示す送信側のアダプタ４２では、送信側のＦＰＵ−ＴＸ装置１１にクロックは送らない。

図１０は図８における受信側のアダプタ４３の一実施形態を示すブロック構成図であって、５４はメモリ部、５５はＰＩＤ判定部、５６はヘッダ検出部、５７は書込コントローラ、５８は読出コントローラ、５９はクロック再生部、６０はＮ分周器、６１はＭ分周器、６２はＰＬＬ回路、６３はＶＣＯ、６４は４分周器である。

同図において、受信側のＦＰＵ−ＲＸ装置１７（図８）から供給される44MHzのＴＳの受信データDVB-rはメモリ部５４に供給され、書込コントローラ５７により、44MHzの書込クロック44M-CKを基に有効なＴＳパケットが順に書き込まれる。ここで、ＰＩＤ判定部５５は、入力される受信データDVB-rの各ＴＳパケットのＰＩＤを判定し、NULLパケットである場合には、書込コントローラ５７に書込禁止指令を送ってNULLパケットのメモリ部５４辺の書込みを禁止させる。また、このメモリ部５４からは、読出コントローラ５８により、ＶＣＯ６３からの32MHzの読出クロック32M-CKを基にメモリ部５４に書き込まれた有効なＴＳパケットが順に読み出され、32Mbpsの受信データISDB-TSrとして出力される。

一方、入力された受信データDVB-rはクロック再生部５９に供給され、44MHzのクロックが再生される。44MHzのクロックは、書込クロック44M-CKとして書込コントローラ５７に供給されるとともに、Ｎ分周器５９でＮ（＝44000）分周されてＰＬＬ回路６２に供給される。

以下は、図７に示す第１の実施形態の受信側のアダプタ２２と同様であり、ヘッダ検知部５６からのＰＬＬ分周パルス位置情報ＢによってＮ分周器６０がプリセットされることにより、分周パルスP44rが得られ、この分周パルスP44rとＭ分周器６１でＶＣＯ６３の出力クロックをＭ分周して得られたＰＬＬ分周パルスP32rとを用いてＰＬＬ回路６２がＶＣＯ６３を制御することにより、ＶＣＯ６３から受信データDVB-rの基準ＴＳパケットの先頭に位相同期した32MHzのクロック32M-CKを出力される。このクロック32M-CKは、メモリ部５４の読出用クロックとして読出コントローラ５８に供給されるとともに、４分周器６４でＮ分周され、8MHzのクロック８Ｍ−CKrとして出力される。

なお、ここでは、受信データDVB-rでのNULLパケットのメモリ部５４への書込を禁止することにより、このNULLパケットを除去するようにしたが、ＰＩＤ判定部５５での判定結果を読出コントローラ５８に供給することにより、NULLパケットもメモリ部５４に書き込むが、その読出しを禁止することにより、NULLパケットを除去するようにしてもよい。

以上の構成により、この第２の実施形態においても、先の第１の実施形態と同様の効果が得られるとともに、送信側から受信側にＴＳのデータを送信する場合、ＮＵＬＬパケットを挿入して連続したＴＳとすることにより、ＤＶＢ規格にも対応させることができる。

なお、以上の説明では、具体的な数値例をもって説明したが、本発明は、かかる数値によって限定されるものではない。

また、本発明は、送受信されるデータとして、放送番組のデジタルデータに限られるものではない。

本発明によるデジタルデータ伝送システムの一実施形態を示すブロック構成図である。 図１における送信側のアダプタの一実施形態を示すブロック構成図である。 図２におけるISDB-TStのＴＳパケットのフォーマットを示す図である。 図２に示す送信側アダプタでの送信データＤＡＴＡ−ｔの生成処理を示す図である。 図１に示す実施形態の各部の信号を示すタイミング図である。 図１に示す実施形態の図５に比べて長期間での各部の信号を示すタイミング図である。 図１における受信側のアダプタの一実施形態を示すブロック構成図である。 本発明によるデジタルデータ伝送システムの他の実施形態を示すブロック構成図である。 図８における送信側のアダプタの一実施形態を示すブロック構成図である。 図８における受信側のアダプタの一実施形態を示すブロック構成図である。 ＦＰＵ装置を用いた従来のデジタルデータ伝送システムの一例を示すブロック構成図である。 ＦＰＵ装置を用いた従来のデジタルデータ伝送システムの他の例を示すブロック構成図である。

符号の説明

１，１１ 送信側のＦＰＵ装置
２，１０ インターフェース
３，１３ 変調部
４，１４ コンバータ
５，１５ 送信アンテナ
６，１６ 受信アンテナ
７，１７ 受信側のＦＰＵ装置
８，１８ コンバータ
９，１９ 復調部
１２ シリアル・パラレル変換／レートコンバータ
２０，３３ パラレル・シリアル変換／レートコンバータ
２１，２２ アダプタ
２３，４４，５４ メモリ部
２４，４５ フラグ挿入部
２５，４６ 検出部
２６，３５，４７，５７ 書込コントローラ
２７，３６，４８，５８ 読出コントローラ
２８，４１，４９，６４ ４逓倍器
２９，３８，５０，６１ Ｍ分周器
３０，３７，５１，６０ Ｎ分周器
３１，３９，５２，６２ ＰＬＬ回路
３２，４０，５３，６３ ＶＣＯ
３４，５６ ヘッダ検知部
４２ 送信側のアダプタ
４３ 受信側のアダプタ
５５ ＰＩＤ判定部
５９ クロック再生部

Claims (4)

1. 所定の伝送ビットレートの入力データを変調し、送信する送信ＦＰＵ（Field Pickup Unit）装置と、
   該送信ＦＰＵ装置からの送信データを受信し、復調して該所定の伝送ビットレートのデータを出力する受信ＦＰＵ装置と、
   該送信ＦＰＵ装置の前段に付加され、該所定の伝送ビットレートより低い第１のレートのデータを入力して該所定の伝送ビットレートのデータにレート変換し、該送信ＰＵ装置に供給する送信アダプタ装置と、
   該受信ＦＰＵ装置の後段に付加され、該受信ＦＰＵ装置から出力される該所定の伝送ビットレートの受信データを該第１のレートのデータにレート変換する受信アダプタ装置と
   を含むデジタルデータ伝送システムであって、
   該送信アダプタ装置は、レート変換した該データの各パケットに該レート変換の際に用いられるクロックの位相を規定するフラグを挿入し、
   該受信アダプタ装置は、入力される該受信データから抽出した該フラグで位相を規定したクロックを用いて、入力された該受信データを該第１のレートのデータにレート変換する
   ことを特徴とするデジタルデータ伝送システム。
2. 請求項１において、
   前記送信アダプタ装置は、さらに、前記レート変換された送信データのパケットのスペースにＮＵＬＬパケットを追加して連続したＴＳ（Transport Stream）とするとともに、該ＮＵＬＬパケットにＮＵＬＬパケットであることを示すＰＩＤ（Packet IDentifier）を付加し、
   前記受信アダプタ装置は、さらに、受信したデータの前記レート変換に際し、該ＰＩＤをもとに、追加された該ＮＵＬＬパケットを削除する
   ことを特徴とするデジタルデータ伝送システム。
3. 所定の伝送ビットレートの送信データを変調して送信する送信ＦＰＵ（Field Pickup Unit）装置の前段に付加され、該所定の伝送ビットレートより低いレートの送信データを入力して該所定の伝送ビットレートの送信データにレート変換し、該送信ＦＰＵ装置に供給する送信アダプタ装置であって、
   該レート変換した送信データの各パケットに、該レート変換に際して用いたクロックの位相を規定するフラグを付加することを特徴とする送信アダプタ装置。
4. 所定の伝送ビットレートの受信データを出力する受信ＦＰＵ（Field Pickup Unit）装置の後段に付加され、該受信ＦＰＵ装置からの該所定の伝送ビットレートの受信データを該所定の伝送ビットレートより低いレートのデータにレート変換する受信アダプタ装置であって、
   該受信ＦＰＵ装置からの該受信データに含まれる該レート変換で用いるクロックの位相を規定するフラグを抽出して該クロックを位相を規定し、位相が規定された該クロックを用いて該受信データを該レート変換することを特徴とする受信アダプタ装置。

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