JP4762173B2 - Semiconductor integrated circuit device - Google Patents
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Description
本発明は、大容量メモリの冗長救済回路や機能調整回路等に使用するヒューズ部を有する半導体集積回路装置及びその製造方法に関するものである。 The present invention relates to a semiconductor integrated circuit device having a fuse portion used for a redundant relief circuit, a function adjustment circuit, or the like of a large-capacity memory, and a manufacturing method thereof.
近年、半導体集積回路は微細加工技術が進みダイナミック・ランダム・アクセス・メモリ(DRAM)やスタティック・ランダム・アクセス・メモリ(SRAM)等で代表される半導体集積回路の記憶装置の容量はGビット級が開発されている。また、高集積化を図る為に回路素子間を接続する配線は多層配線技術が使用されてきている。微細加工技術の進展によって半導体集積回路の記憶容量が大容量化されるに従い、製造工程中での微細なダスト等でも素子の機能が低下や機能不良となる欠陥ビットを発生させる原因となってきており、そのままでは半導体集積回路が全体として不良になってしまい、製造歩留まり低下が問題になってきている。これの解決方法の一つに冗長救済技術がある。これは、予め予備のメモリビットを製品のメモリ容量より余分にチップ製造工程と同時に製造しておき、チップの一部に欠陥が有りその為不良メモリビットが発生した場合でも、予備メモリビットと切り替えて製品のメモリ容量分を全て良品ビットにするという不良ビット救済技術である。不良メモリビットと予備メモリビットとの切り替え方法の一つにレーザ加工による冗長救済技術がある。これは、レーザビーム光を照射してチップ上の冗長救済切り替え回路のヒューズ部分の熔断・切断をする事でその切り替えを実現する技術である。 In recent years, microfabrication technology has advanced in semiconductor integrated circuits, and the capacity of storage devices of semiconductor integrated circuits represented by dynamic random access memory (DRAM), static random access memory (SRAM), etc. is of the G bit class. Has been developed. In order to achieve high integration, multilayer wiring technology has been used for wiring connecting circuit elements. As the memory capacity of semiconductor integrated circuits has increased due to advances in microfabrication technology, even fine dust in the manufacturing process can cause defective bits that can degrade device functionality or cause malfunctions. As such, the semiconductor integrated circuit becomes defective as a whole, and a reduction in manufacturing yield becomes a problem. One solution to this is a redundant relief technique. This is because spare memory bits are manufactured in advance at the same time as the chip manufacturing process in excess of the memory capacity of the product, and even if there is a defect in a part of the chip and a defective memory bit is generated, it is switched to the spare memory bit. This is a defective bit remedy technique in which all the memory capacity of the product is made into good bits. One method for switching between a defective memory bit and a spare memory bit is a redundant relief technique by laser processing. This is a technology that realizes the switching by irradiating a laser beam to blow / cut the fuse portion of the redundant relief switching circuit on the chip.
従来、レーザ加工されるヒューズ材料の一つに製造工程の簡便さから、MOS形トランジスターのゲート電極やビット信号線と同じ材質のポリシリコンやシリサイド及びそれら積層多層化したところのポリサイドを主としたヒューズ材料を使用してきた。 Conventionally, one of the fuse materials to be processed by laser is mainly made of polysilicon and silicide of the same material as the gate electrode and bit signal line of the MOS transistor and polycide obtained by stacking them in multiple layers because of the simplicity of the manufacturing process. Fuse material has been used.
以下に、従来の冗長救済切り替え回路に用いるヒューズ部分について説明する。図22は、従来の半導体集積回路装置の主要部分断面図である。図22において、1は半導体基板、2は層間絶縁膜、3は例えばポリサイド層からなるヒューズ部、4は無機絶縁保護膜、5は有機絶縁保護膜、6は開口部、7はパッド電極である。パッド電極7はパッケージ組立用リードと結線の為の電極であり、パッド電極7の上部の有機絶縁保護膜5及び無機絶縁保護膜4を通常の手法のエッチングで除去開口する。同時にヒューズ部3がレーザ光照射で容易に切断できるようにヒューズ部3の上部の有機絶縁保護膜5及び無機絶縁保護膜4を選択エッチングにより除去して開口部6を形成してあり、ヒューズ部3の上の層間絶縁膜8も薄膜化してある。
The fuse portion used in the conventional redundant relief switching circuit will be described below. FIG. 22 is a main part sectional view of a conventional semiconductor integrated circuit device. In FIG. 22, 1 is a semiconductor substrate, 2 is an interlayer insulating film, 3 is a fuse portion made of, for example, a polycide layer, 4 is an inorganic insulating protective film, 5 is an organic insulating protective film, 6 is an opening, and 7 is a pad electrode. . The
しかしながら、半導体集積回路が高集積・微細化に対応し多層配線化してきており、そのため従来の構成では新たな技術的な課題を有する事になった。つまり、多層配線を使用している為、ポリサイド層等からなるヒューズ部の上部に多くの配線層がある事になり、その結果ヒューズ部の上部にある層間絶縁膜の厚さが厚くなってきた。その為、ヒューズ上部の多層配線層間の電気的なコンタクトをとる為の層間絶縁膜の開口部形成時に、同時にヒューズ部上部の層間絶縁膜も開口除去する工程を必要に応じて適用し、結果としてヒューズ上部の層間絶縁膜を薄膜化する工程を採用等工夫をしてきた。そうしなければ、ヒューズ部の上部の保護膜や層間絶縁膜の厚さが厚くなってしまい、ヒューズ部の熔断時にレーザ照射でガス化したヒューズ材料がその上部の保護膜及び絶縁膜を破りチップ外部に飛散する為には、大きな爆発力が必要になったからである。つまり、ヒューズ部へのレーザの照射エネルギーを増加することで、より短時間でヒューズ部を熔断・ガス化し、その時の瞬間爆発圧力を増加する事が必要になった。 However, semiconductor integrated circuits have become multi-layered in response to high integration and miniaturization, so that the conventional configuration has a new technical problem. In other words, since multilayer wiring is used, there are many wiring layers above the fuse part made of polycide layer, etc., and as a result, the thickness of the interlayer insulating film above the fuse part has increased. . Therefore, when forming the opening of the interlayer insulating film for making electrical contact between the multilayer wiring layers above the fuse, a process of removing the opening of the interlayer insulating film above the fuse part at the same time is applied as necessary. Various efforts have been made to adopt a process of thinning the interlayer insulating film above the fuse. Otherwise, the thickness of the protective film and interlayer insulating film on the upper part of the fuse part will increase, and the fuse material gasified by laser irradiation when the fuse part is melted will break the protective film and insulating film on the upper part of the chip This is because a large explosive force was required to scatter to the outside. In other words, it was necessary to increase the instantaneous explosion pressure at that time by increasing the irradiation energy of the laser to the fuse portion to melt and gasify the fuse portion in a shorter time.
しかし、その圧力は、爆発時切断ヒューズ部の下部の半導体基板方向及び切断ヒューズ部の周辺方向へも同時に及ぼすことになった。併せて、ヒューズ部切断に対し過剰な熱エネルギーは、ヒューズ部下部の半導体基板部に対して過度の加熱を伴うことになった。そのため過大なレーザエネルギー照射は、ヒューズ部下部の半導体基板部への亀裂・熔断等のダメージを与える事になった。このダメージは半導体集積回路の初期の電気的特性変動に対しては小さくてもその信頼性に影響を与える可能性も有る。また、半導体基板部が同時に大爆発が発生すると切断不要の隣接ヒューズ部をも、その爆発が巻き込んで切断してしまう事にもなり、希望する冗長救済回路動作が不可能となり、メモリビット救済が不可能になって製造歩留まり低下を招く事になった。 However, the pressure also exerted simultaneously on the direction of the semiconductor substrate below the blown fuse part at the time of explosion and the peripheral direction of the cut fuse part. At the same time, excessive thermal energy for cutting the fuse portion is accompanied by excessive heating of the semiconductor substrate portion below the fuse portion. For this reason, excessive laser energy irradiation causes damage such as cracking and fusing to the semiconductor substrate portion below the fuse portion. Even if this damage is small with respect to the initial fluctuation in electrical characteristics of the semiconductor integrated circuit, there is a possibility of affecting the reliability. In addition, if a large explosion occurs at the same time in the semiconductor substrate portion, the adjacent fuse portion that does not need to be cut will also be blown up and cut off, making it impossible to operate the desired redundancy relief circuit, and memory bit relief is possible. It became impossible to cause a decrease in manufacturing yield.
そこで、その対策として、ヒューズ部上部の絶縁膜や層間膜を選択エッチングにより、除去及び残膜の薄膜化をする事で対応してきた。近年の半導体集積回路を高集積化する為の多層配線は3層を越すものもあり、ヒューズ部上部の層間絶縁膜の厚さも厚くなってきている。その為、エッチング除去する層間絶縁膜の厚さも約1μmから数μm以上になり、長いエッチング除去時間が必要になってきている。この事はエッチング装置のスループット低下を招く事になり製造時間が長くかかると言う技術的課題になっている。また、8インチ以上に大口径化したウェハではエッチング除去時、エッチングレートの面内ばらつきや変動を小さく抑える事は困難な事柄であり、正確なヒューズ部上部の層間絶縁膜の残膜量をウェハ面内に均一に制御する事は困難であると言う技術的課題も有していた。 Therefore, as countermeasures, the insulating film and interlayer film above the fuse portion have been removed by selective etching and the remaining film is thinned. In recent years, some multilayer wirings for highly integrating semiconductor integrated circuits have more than three layers, and the thickness of the interlayer insulating film above the fuse portion has also increased. For this reason, the thickness of the interlayer insulating film to be removed by etching is about 1 μm to several μm or more, and a long etching removal time is required. This is a technical problem that the throughput of the etching apparatus is reduced and the manufacturing time is long. In addition, it is difficult to keep in-plane variations and fluctuations in the etching rate small during etching removal with a wafer having a large diameter of 8 inches or more. There was also a technical problem that it was difficult to uniformly control the surface.
本発明の目的は、微細・高集積化に対応して多層配線化された半導体集積回路装置において、ヒューズ部の切断による信頼性の低下や製造歩留りの低下を防止できる半導体集積回路装置及びその製造方法を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit device capable of preventing a decrease in reliability and a decrease in manufacturing yield due to cutting of a fuse portion in a semiconductor integrated circuit device having a multi-layer wiring corresponding to fine and high integration, and its manufacture Is to provide a method.
さらに、本発明の他の目的は、ヒューズ部の上部の開口部の形成時間を短縮して製造時間を短縮できる半導体集積回路装置及びその製造方法を提供することである。 Furthermore, another object of the present invention is to provide a semiconductor integrated circuit device and a method for manufacturing the semiconductor integrated circuit device that can shorten the manufacturing time by shortening the formation time of the opening above the fuse portion.
請求項1記載の半導体集積回路装置は、ヒューズ部を有する半導体集積回路装置において、半導体基板上に形成された絶縁膜と、絶縁膜上に形成された配線層からなるヒューズ部を備え、ヒューズ部の配線層は、少なくとも銅からなる導電用金属層を有することを特徴とする。
2. The semiconductor integrated circuit device according to
請求項2記載の半導体集積回路装置は、請求項1に記載の半導体集積回路装置において、ヒューズ部の配線層は、絶縁膜上に形成されたバリア金属層をさらに備え、導電用金属層は、バリア金属層上に形成されていることを特徴とする。
The semiconductor integrated circuit device according to
請求項3記載の半導体集積回路装置は、請求項2に記載の半導体集積回路装置において、バリア金属層は、単層膜、あるいは、複層膜からなることを特徴とする。
A semiconductor integrated circuit device according to
請求項4記載の半導体集積回路装置は、請求項2に記載の半導体集積回路装置において、バリア金属層は、窒化チタン、チタン又は窒化タングステンからなる単層膜、あるいは、これらの複層膜であることを特徴とする。
The semiconductor integrated circuit device according to
請求項5記載の半導体集積回路装置は、請求項2〜4のうちのいずれか1項に記載の半導体集積回路装置において、バリア金属層の膜厚は、150nm以下であることを特徴とする。
The semiconductor integrated circuit device according to
請求項6記載の半導体集積回路装置は、請求項1〜5のうちのいずれか1項に記載の半導体集積回路装置において、配線層及び絶縁膜上に形成された無機絶縁保護膜をさらに備えていることを特徴とする。
The semiconductor integrated circuit device according to
請求項7記載の半導体集積回路装置は、請求項6に記載の半導体集積回路装置において、無機絶縁保護膜は、シリコン酸化膜、シリコン酸化窒化膜及びプラズマシリコン窒化膜のうちのいずれかの単層膜、又は、これらを組み合わせた複層膜であることを特徴とする。
The semiconductor integrated circuit device according to
請求項8記載の半導体集積回路装置は、請求項6又は7に記載の半導体集積回路装置において、ヒューズ部上の無機絶縁保護膜は、エッチングによって薄膜化または残存していないことを特徴とする。
The semiconductor integrated circuit device according to
請求項9記載の半導体集積回路装置は、請求項6〜8のうちのいずれか1項に記載の半導体集積回路装置において、ヒューズ部上の無機絶縁保護膜の膜厚は、0.1μm〜0.8μmであることを特徴とする。
The semiconductor integrated circuit device according to
請求項10記載の半導体集積回路装置は、請求項6〜9のうちのいずれか1項に記載の半導体集積回路装置において、無機絶縁保護膜の上に形成された有機絶縁保護膜をさらに備えていることを特徴とする。
The semiconductor integrated circuit device according to
請求項11記載の半導体集積回路は、請求項10に記載の半導体集積回路装置において、ヒューズ部上において、有機絶縁保護膜に開口部が形成されていることを特徴とする。 A semiconductor integrated circuit according to an eleventh aspect is the semiconductor integrated circuit device according to the tenth aspect, wherein an opening is formed in the organic insulating protective film on the fuse portion.
請求項12記載の半導体集積回路装置は、請求項10又は11に記載の半導体集積回路装置において、有機絶縁保護膜は、ポリイミドであることを特徴とする。
A semiconductor integrated circuit device according to
請求項13記載の半導体集積回路装置は、請求項1〜12のうちのいずれか1項に記載の半導体集積回路装置において、ヒューズ部は、絶縁膜上に形成された多層の配線層のうちの最上層の配線層で形成されていることを特徴とする。
The semiconductor integrated circuit device according to
請求項14記載の半導体集積回路装置は、請求項1〜13のうちのいずれか1項に記載の半導体集積回路装置において、ヒューズ部の幅の上限値は、1.0μmで、下限値は微細加工限界であることを特徴とする。
The semiconductor integrated circuit device according to
請求項15記載の半導体集積回路装置は、請求項1〜14のうちのいずれか1項に記載の半導体集積回路装置において、ヒューズ部の配線層は、絶縁膜に設けられたホール及び配線用の溝に導電用金属層が形成されたデュアルダマシン配線構造を有していることを特徴とする。
The semiconductor integrated circuit device according to
請求項16記載の半導体集積回路装置は、請求項15に記載の半導体集積回路装置において、導電用金属層は、ホール及び配線用の溝の内面に形成されたバリア金属層上に形成されていることを特徴とする。
The semiconductor integrated circuit device according to
請求項17記載の半導体集積回路装置は、請求項15又は16に記載の半導体集積回路装置において、ホールは、配線用の溝の両側の底面に連通して設けられていることを特徴とする。 A semiconductor integrated circuit device according to a seventeenth aspect is the semiconductor integrated circuit device according to the fifteenth or sixteenth aspect, wherein the holes are provided in communication with the bottom surfaces on both sides of the wiring groove.
請求項18記載の半導体集積回路装置は、請求項15〜17のうちのいずれか1項に記載の半導体集積回路装置において、絶縁膜の下層に形成された下層の絶縁膜と、下層の絶縁膜に設けられた配線用の溝に埋め込まれた下層の配線層をさらに備え、ホールは、下層の配線層に到達していることを特徴とする。
A semiconductor integrated circuit device according to
請求項19記載の半導体集積回路装置は、請求項1〜18のうちのいずれか1項に記載の半導体集積回路装置において、ヒューズ部は、導電層からなるガードバンドで囲まれていることを特徴とする。
The semiconductor integrated circuit device according to
請求項20記載の半導体集積回路装置は、請求項19に記載の半導体集積回路装置において、ガードバンドの導電層として、最上層から最下層までの配線層や配線間のコンタクト用プラグ金属層を用いることを特徴とする。
The semiconductor integrated circuit device according to
請求項21記載の半導体集積回路装置の製造方法は、ヒューズ部を有する半導体集積回路装置の製造方法において、半導体基板の上に絶縁膜を形成する工程(a)と、絶縁膜上に配線層からなるヒューズ部を形成する工程(b)と備え、ヒューズ部の配線層は、少なくとも銅からなる導電用金属層とを有することを特徴とする。
The method of manufacturing a semiconductor integrated circuit device according to
請求項22記載の半導体集積回路装置の製造方法は、請求項21に記載の半導体集積回路装置の製造方法において、工程(b)は、絶縁膜上にバリア金属層を形成する工程(b1)と、バリア金属層上に導電用金属層を形成する工程(b2)とを有していることを特徴とする。
The method for manufacturing a semiconductor integrated circuit device according to
請求項23記載の半導体集積回路装置の製造方法は、請求項21に記載の半導体集積回路装置の製造方法において、工程(b)は、絶縁膜にホール及び配線用の溝を形成する工程(b1)と、絶縁膜におけるホール及び配線用の溝の内面にバリア金属膜を形成する工程(b2)と、工程(b2)の後に、ホール及び配線用の溝に導電用金属層を埋め込む工程(b3)と、工程(b3)の後に、化学機械研磨技術及びエッチバック技術の少なくともどちらかの一方の手法を用いて、導電用金属層を平坦化することによりヒューズ部を形成する工程(b4)とを有していることを特徴とする。
The method of manufacturing a semiconductor integrated circuit device according to
請求項24記載の半導体集積回路装置の製造方法は、請求項21〜23のうちいずれか1項に記載の半導体集積回路装置の製造方法において、工程(b)の後に、配線層及び絶縁膜上に無機絶縁保護膜を形成する工程(c)と、ヒューズ部上の無機絶縁保護膜をエッチングして少なくとも薄膜化する工程(d)を備えていることを特徴とする。
25. The method of manufacturing a semiconductor integrated circuit device according to
以上のように本発明によれば、絶縁膜上に形成された配線層からなるヒューズ部を備え、ヒューズ部の配線層は、少なくとも銅からなる導電用金属層を有するので、最上層の配線層でヒューズ部を形成することができる。これにより、従来のようにヒューズ部の上部の開口部を形成するために層間絶縁膜をエッチングする必要もなく、開口部の形成時間を短縮し、全体の製造時間を短縮することができる。また、ヒューズ部の上部には無機絶縁保護膜のみが形成されているため、ヒューズ部の切断はレーザ光の照射エネルギーを大きくすることなく容易に行うことができ、ヒューズ部の切断により信頼性の低下や製造歩留りの低下を招くこともなく、高信頼性及び高生産性を実現できる。 As described above, according to the present invention, the fuse portion including the wiring layer formed on the insulating film is provided, and the wiring layer of the fuse portion includes at least the conductive metal layer made of copper. Thus, the fuse portion can be formed. Thus, it is not necessary to etch the interlayer insulating film to form the opening above the fuse portion as in the prior art, and the time for forming the opening can be shortened and the entire manufacturing time can be shortened. Since only the inorganic insulating protective film is formed on the fuse part, the fuse part can be easily cut without increasing the laser beam irradiation energy. High reliability and high productivity can be realized without incurring a decrease in production yield.
以下本発明の実施の形態について、図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
〔第1の実施の形態〕
図1は本発明の第1の実施の形態における半導体集積回路装置の主要部分断面図であり、図1において、11は半導体基板、12は層間絶縁膜、13はヒューズ部、14は無機絶縁保護膜、15は有機絶縁保護膜、16,19は有機絶縁保護膜15の開口部、17は外部引出し電極であるパッド電極、18は無機絶縁保護膜14の開口部である。
[First Embodiment]
FIG. 1 is a fragmentary sectional view of a semiconductor integrated circuit device according to a first embodiment of the present invention. In FIG. 1, 11 is a semiconductor substrate, 12 is an interlayer insulating film, 13 is a fuse portion, and 14 is inorganic insulation protection. A film, 15 is an organic insulating protective film, 16 and 19 are openings of the organic insulating
本実施の形態の半導体集積回路装置は、層間絶縁膜12の上に形成された最上層の配線層によりヒューズ部13とパッド電極17とを形成し、ヒューズ部13の上部には有機絶縁保護膜15の開口部16を設け、パッド電極17の上部は無機絶縁保護膜14の開口部18及び有機絶縁保護膜15の開口部19により開口されている。さらに、ヒューズ部13上の無機絶縁保護膜14を薄膜化するために、有機絶縁保護膜の開口部16,19に露出された無機絶縁保護膜14がエッチングされ薄膜化されている。また、パッド電極17上部に設けられた有機絶縁保護膜15の開口部19は、無機絶縁保護膜14の開口部18よりも広い範囲に形成され、パッド電極17及びその近傍の領域に形成されている。
In the semiconductor integrated circuit device of the present embodiment, the
なお、本実施の形態では、外部引出し電極であるパッド電極17をパッケージ組立限界まで小さくして、多数のパッド電極17を高密度に搭載し、チップサイズを抑えるために、開口部19が開口部18より広い場合を示したが、これに限定されるものではなく、開口部19と開口部18が同じ広さの場合や、開口部19が開口部18よりも狭い場合であってもよいことは言うまでもない。そして、無機絶縁保護膜14を薄膜化した場合を示したが、これに限定するものでは無く、無機絶縁保護膜14が当初からヒューズ切断に対して薄い場合などは、敢えて薄膜化しなくてもよい事は言うまでもない。
In this embodiment, in order to reduce the
また、本実施の形態では、1つの開口部16の下に、2本のヒューズ部13が形成された場合を例示したが、これに限定されるものではなく、1つの開口部16の下に、ヒューズ部13が1本でもよいし、3本以上あってもよいことは言うまでもない。
Further, in the present embodiment, the case where the two
図2は本発明の第1の実施の形態における半導体集積回路装置の製造方法を示す工程断面図で、図3は同製造方法を示す工程フロー図である。以下図2及び図3を参照しながら説明する。 FIG. 2 is a process cross-sectional view showing a method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, and FIG. 3 is a process flow diagram showing the same manufacturing method. This will be described below with reference to FIGS.
半導体基板11に形成した素子を多層の配線層(図示せず)で配線してある。多層配線の層間絶縁膜12上に、ヒューズ部13及びパッド電極17を最上層の金属配線層で形成し、その上にプラズマシリコン窒化膜〔プラズマCVD(Chemical Vapour Deposition)法により形成したシリコン窒化膜〕等の無機絶縁保護膜14を約1μm形成する(図2(a)、図3のステップS11,S12)。
Elements formed on the
その後、フォトレジスト(図示せず)を塗布し、パッド電極17の上部のレジストに開口部を形成し、通常のドライエッチング処理により、パッド電極17の上部の無機絶縁保護膜14を選択エッチングにより除去し、開口部18を形成する。その後、上記フォトレジスト(図示せず)を除去する(図2(b)、図3のステップS13〜S16)。
Thereafter, a photoresist (not shown) is applied, an opening is formed in the resist above the
次に、全面に感光性の有機絶縁保護膜15を約10μmの厚さ塗布し、リソ工程でパターンニングして、ヒューズ部13の上部に開口部16及びパッド電極17の上部に開口部19を形成する(図2(c)、図3のステップS17,S18)。通常、有機絶縁保護膜15は感光性ポリイミド膜等を使用するがそれに限定するものではなく、また、約10μmの厚さの場合を説明したがこれに限定するものではないことは言うまでもない。
Next, a photosensitive organic insulating
その後、必要に応じて開口部16及び開口部19に露出している無機絶縁保護膜14をエッチングして、ヒューズ部13の上部の無機絶縁保護膜14の膜厚が0.1〜0.8μmになるまで薄くする(図1の構成、図3のステップS19)。エッチング量についてはこれに限定するものでなく、ヒューズ部13の上部の無機絶縁保護膜14の膜厚が薄い程ヒューズは確実切断できる傾向がある。しかし、この無機絶縁保護膜14の膜厚が薄いと後で行うパッケージ組立時の樹脂封止のフィラーの影響も受け易く、耐湿性性能の面からはこの無機絶縁保護膜14の膜厚は厚い方が良い。なお、隣接するヒューズ部13の間隔が広い場合等は、無機絶縁保護膜14をエッチングによって薄くしなくてもよい。これは、後に実施するレーザ光照射によるヒューズ部13の切断時、ヒューズ部13の上の無機絶縁保護膜14の膜厚が厚い程、その切断開口径が大きくなり、ヒューズ部13の間隔が狭い場合等には隣接するヒューズ部13に影響を及ぼすが、ヒューズ部13の間隔が広い場合等には隣接するヒューズ部13に影響を及ぼさないからである。
Thereafter, the inorganic insulating
以上のように本実施の形態によれば、層間絶縁膜12上に形成された最上層の配線層によりヒューズ部13を形成し、ヒューズ部13の上部の開口部16として有機絶縁保護膜15に開口部を形成すればよいため、例えば図3に示す従来のようにヒューズ部3の上部の開口部6を形成するために層間絶縁膜2をエッチングする必要もなく、ヒューズ部13の上部の開口部16の形成時間を短縮し、全体の製造時間を短縮することができる。さらに、ヒューズ部13の上部の開口部16はパッド電極17の上部に開口部19と同時に形成でき、ヒューズ部13の上部の開口部16を形成するための時間は特に必要ない。また、ヒューズ部13の上部には無機絶縁保護膜14のみが形成されているため、ヒューズ部13の切断はレーザ照射エネルギーを大きくすることなく容易に行うことができ、ヒューズ部13の切断により信頼性の低下や製造歩留りの低下を招くこともなく、高信頼性及び高生産性を実現できる。また、ヒューズ部13が無機絶縁保護膜14で覆われているため耐湿性を向上することができる。
As described above, according to the present embodiment, the
さらに、図2(c)の工程後に、無機絶縁保護膜14をエッチングして薄膜化して図1の構成とすることにより、レーザ光照射によるヒューズ部13の切断がより容易になる。
Further, after the step of FIG. 2C, the inorganic insulating
また、本実施の形態では、層間絶縁膜12上の最上層の配線層でヒューズ部13を形成しているため、従来、8インチ以上に大口径化したウェハで、正確なヒューズ部上部の層間絶縁膜の残膜量をウェハ面内で均一に制御する事は困難であると言う問題も生じない。
Further, in this embodiment, since the
さらに、本実施の形態では、8インチ以上に大口径化したウェハで、ヒューズ部13上の無機絶縁保護膜14の膜厚をウェハ面内で均一に制御できる。図2(c)の構成の場合には、無機絶縁保護膜14の形成膜厚(約1μm)の約±10%以内(約±0.1μm以内)のウェハ面内で均一性が確保できる。また、無機絶縁保護膜14を約0.1〜0.8μm程度にまで薄膜化した図1の構成の場合には、薄膜化するためのエッチング量は約0.9〜0.2μmに相当し、約±10%以内(約±0.09〜0.02μm以内)のエッチングばらつきに制御可能で、形成膜厚ばらつき(約±10%)とエッチングばらつき(約±10%)の2乗和の平方根の約±0.15μm以内のウェハ面内均一性に制御できる。
Furthermore, in the present embodiment, the film thickness of the inorganic insulating
なお、上記実施の形態では、無機絶縁保護膜14を約1μm形成する場合を説明したが、層間絶縁膜12の平坦性が良い場合は、製品の耐湿性や特性に問題が発生しないこともあり、無機絶縁保護膜14を約1μmよりも薄くしてよいことは言うまでもない。また、多層配線の形成に於いて層間絶縁膜をCMP技術で平坦化し、溝を形成した後に埋め込む配線方式(ダマシン:Damascene)の場合、最上層の配線は比較的平坦でカバレージが良く、無機絶縁保護膜14を1μmより薄膜化しても最上層の配線は比較的平坦で無機絶縁保護膜14のカバレージが良くなり、製品の耐湿性や特性に問題が発生しないこともあり、無機絶縁保護膜14をエッチングにより更に薄膜化する必要の無いことは言うまでもない。
In the above embodiment, the case where the inorganic insulating
逆に、層間絶縁膜12の平坦性が悪い場合や製品の信頼性試験において耐湿性性能が悪くなった場合は、無機絶縁保護膜14を約1μm以上とし1回あるいは複数回に分割して形成する。また、無機絶縁保護膜14を窒化シリコン膜やシリコン酸化膜の単層及び複層の組み合わせで構成してもよいことは言うまでもない。
On the contrary, when the flatness of the
また、ヒューズ部13の上部の無機絶縁保護膜14の膜厚を薄くして約0.1〜0.8μmにしたが、これに限定するものではない。例えばヒューズ部13上の無機絶縁保護膜14を残存させない場合(膜厚0)もあり、無機絶縁保護膜14が残存しなくても、製品の耐湿性や特性に問題が発生しない場合もあることは言うまでもない。
Moreover, although the film thickness of the inorganic insulating
しかしながら、ヒューズ部13上に無機絶縁保護膜14が全く存在しない場合、耐湿性の保護膜が無くなる為、一般的には信頼性としては悪化する傾向にある。また、ヒューズ部13上に無機絶縁保護膜14を完全に除去する目的でエッチング量を多く設定した場合、同時にヒューズ部13の上部のエッチングが平行して進行する為、ヒューズ部13の膜厚が薄くなり、設計値から離れたものになり、ひいては高抵抗化してしまい、断線に至る。また、ヒューズ部13上に無機絶縁保護膜14が存在しない場合、ヒューズ部13のレーザによる切断は不安定なものになる。これは、通常、ヒューズ部13を構成する配線層は、下層の配線層とコンタクトホールを介して接続され、そのコンタクトホールの壁面に高融点の薄いバリア金属層を形成し、その上にアルミニウム金属及びアルミニウム−銅の合金等からなる主導電用金属層を形成しているため、ヒューズ部13の下層には高融点の薄いバリア金属層が敷かれており、レーザ加熱切断の際、ヒューズ部13を主に構成しているアルミニウム及び、アルミニウム−銅系の主導電用金属層のみが先行して加熱され、レーザ照射後直ぐに溶断しガス化して飛散するが、融点の高いバリア金属層が下に取り残され、結果としてバリア金属層が部分的に未切断となり、ヒューズ切断不良になる場合が発生するからである。少しでもヒューズ部13の上部及び側部に無機絶縁保護膜14が残っている場合、ヒューズ部13の下部に敷かれた薄いバリア金属層も加熱されたアルミニウムから熱伝導を受ける事で溶融するまで時間を稼ぐ事が可能になる。結果として、ヒューズ部13が溶融しガス化して無機絶縁保護膜を破ってヒューズ部13が飛散する際、バリア金属層も同時に飛散するので、ヒューズ切断を確実なものにする事が可能になる。
However, when the inorganic insulating
また、最上層の配線層でヒューズ部13を構成した場合、無機絶縁保護膜14を形成後は、ヒューズ部13を覆う様にヒューズ部13のコーナー部は半円上に丸く無機絶縁保護膜14でカバーされる。この無機絶縁保護膜14をドライエッチング処理により薄膜化すると、ヒューズ部13の側壁に残存する無機絶縁保護膜14の厚さの方がヒューズ部13の上部に残存した無機絶縁保護膜14の厚さよりも厚くなり(図19の無機絶縁保護膜39参照)、ヒューズ切断のレーザ照射から飛散する迄の時間が十分稼ぐことができ、且つ、上方への飛散に容易なヒューズ部13の上部の無機絶縁保護膜14の膜厚に薄膜化することができる。これに対し、ヒューズ部13上に薄い膜厚で無機絶縁保護膜を成膜形成した場合には、ヒューズ部13の上部と側部の無機絶縁保護膜の厚さをほぼ同一に薄くすることが可能であるが、この場合の切断確率は高いが十分安定なものでは無かった。側部の膜厚が薄いためヒューズ飛散が早く開始するため、バリア金属層の加熱溶融が不十分となり、バリア金属層の一部の残りが発生することがあるからである。
Further, when the
〔第2の実施の形態〕
図4は本発明の第2の実施の形態における半導体集積回路装置の主要部分断面図であり、図4において、11は半導体基板、12は層間絶縁膜、13はヒューズ部、14は無機絶縁保護膜、15は有機絶縁保護膜、16,19は有機絶縁保護膜15の開口部、17は外部引出し電極であるパッド電極、18は無機絶縁保護膜14の開口部、20はヒューズ部13上の無機絶縁保護膜である。
[Second Embodiment]
FIG. 4 is a fragmentary sectional view of a semiconductor integrated circuit device according to the second embodiment of the present invention. In FIG. 4, 11 is a semiconductor substrate, 12 is an interlayer insulating film, 13 is a fuse portion, and 14 is inorganic insulation protection. Film, 15 is an organic insulating protective film, 16 and 19 are openings of the organic insulating
本実施の形態の半導体集積回路装置は、層間絶縁膜12の上に形成された最上層の配線層によりヒューズ部13とパッド電極17とを形成し、ヒューズ部13の上部には有機絶縁保護膜15の開口部16を設け、パッド電極17の上部は無機絶縁保護膜14の開口部18及び有機絶縁保護膜15の開口部19により開口されている。さらに、ヒューズ部13上の無機絶縁保護膜20を薄膜化するために、有機絶縁保護膜の開口部16に露出された無機絶縁保護膜14がエッチングされ薄膜化されている。また、パッド電極17上部に設けられた有機絶縁保護膜15の開口部19は、無機絶縁保護膜14の開口部18よりも広い範囲に形成され、パッド電極17及びその近傍の領域に形成されている。
In the semiconductor integrated circuit device of the present embodiment, the
なお、本実施の形態では、外部引出し電極であるパッド電極17をパッケージ組立限界まで小さくして、多数のパッド電極17を高密度に搭載し、チップサイズを抑えるために、開口部19が開口部18より広い場合を示したが、これに限定されるものではなく、開口部19と開口部18が同じ広さの場合や、開口部19が開口部18よりも狭い場合であってもよいことは言うまでもない。そして、無機絶縁保護膜14を薄膜化し、ヒューズ部13上部の無機絶縁保護膜20とした場合を示したが、これに限定するものでは無く、パッド電極17の開口部18を形成しやすくする為に開口部19の無機絶縁保護膜14をも薄膜化してもよい事は言うまでもない。
In this embodiment, in order to reduce the
また、本実施の形態では、1つの開口部16の下に、2本のヒューズ部13が形成された場合を例示したが、これに限定されるものではなく、1つの開口部16の下に、ヒューズ部13が1本でもよいし、3本以上あってもよいことは言うまでもない。
Further, in the present embodiment, the case where the two
図5,図6は本発明の第2の実施の形態における半導体集積回路装置の製造方法を示す工程断面図で、図7は同製造方法を示す工程フロー図である。以下図5〜図7を参照しながら説明する。 5 and 6 are process cross-sectional views showing a method of manufacturing a semiconductor integrated circuit device according to the second embodiment of the present invention, and FIG. 7 is a process flow chart showing the same manufacturing method. This will be described below with reference to FIGS.
半導体基板11に形成した素子を多層の配線層(図示せず)で配線してある。多層配線の層間絶縁膜12上に、ヒューズ部13及びパッド電極17を最上層の金属配線層で形成し、その上にプラズマシリコン窒化膜〔プラズマCVD(Chemical Vapour Deposition)法により形成したシリコン窒化膜〕等の無機絶縁保護膜14を約1μm形成する(図5(a)、図7のステップS21,S22)。
Elements formed on the
その後、フォトレジスト21を塗布し、ヒューズ部13の上部のレジストに開口部Aを形成する(図5(b)、図7のステップS23,S24)。続いて、通常のドライエッチング処理により、ヒューズ部13の上部の開口部Aの無機絶縁保護膜14を薄膜化する。開口部Aの下部の無機絶縁保護膜14の膜厚の薄膜化は、ヒューズ部13の上部の無機絶縁保護膜20の膜厚が0.1〜0.8μm程度になるまで薄くする。その後、フォトレジスト21を除去する(図5(c)、図7のステップS25,S26)。
Thereafter, a
次に、フォトレジスト22を塗布し、パッド電極17の上部のレジストに開口部Bを形成する(図6(a)、図7のステップS27,S28)。続いて、通常のドライエッチング処理により、パッド電極17の上部の開口部Bの無機絶縁保護膜14を選択エッチングにより除去し、開口部18を形成する。この時、既に膜厚が薄膜化されたヒューズ部13の上部の無機絶縁保護膜20はエッチングにより除去しない。その後、フォトレジスト22を除去する(図6(b)、図7のステップS29,S30)。
Next, a
次に、全面に感光性の有機絶縁保護膜15を約10μmの厚さ塗布し、リソ工程でパターンニングして、ヒューズ部13の上部に開口部16及びパッド電極17の上部に開口部19を形成する(図4、図7のステップS31,S32)。通常、有機絶縁保護膜15は感光性ポリイミド膜等を使用するがそれに限定するものではなく、また、約10μmの厚さの場合を説明したがこれに限定するものではないことは言うまでもない。
Next, a photosensitive organic insulating
その後、ヒューズ部13の上の無機絶縁保護膜20の膜厚を通常の測定器にて測定した結果、必要があれば開口部16及び開口部19に露出している無機絶縁保護膜20及び23をエッチングして、ヒューズ部13の上部の無機絶縁保護膜20の膜厚を調整してもよい。無機絶縁保護膜20の膜厚を調整する必要が無ければ敢えてエッチングする必要はないことは言うまでもない。
Then, as a result of measuring the film thickness of the inorganic insulating
以上のように本実施の形態によれば、有機絶縁保護膜15をパターニングして開口部16及び19を形成した後、敢えてエッチングしなければ、開口部19の無機絶縁保護膜23の膜厚は有機絶縁保護膜15の下の無機絶縁保護膜14の膜厚と同一であり、開口部19の無機絶縁保護膜23はパッド電極17の周辺部や内部配線とパッド電極17迄の配線(図示せず)の上部の無機絶縁保護膜にあたりその膜厚を減らさない為、半導体チップの耐湿性には有利に働く。また、層間絶縁膜12上に形成された最上層の配線層によりヒューズ部13を形成し、ヒューズ部13の上部の開口部16として有機絶縁保護膜15に開口部を形成すればよいため、例えば図22に示す従来のようにヒューズ部3の上部の開口部6を形成するために層間絶縁膜2をエッチングする必要もなく、ヒューズ部13の上部の開口部16の形成時間を短縮し、全体の製造時間を短縮することができる。
As described above, according to the present embodiment, after forming the
さらに、図5(c)の工程(図7のステップS25)において、ヒューズ部13の上部の無機絶縁保護膜20の膜厚調整の為のエッチング時間は、パッド電極17の開口面積率に依存すること無く単独に設定することが可能になる。また、パッド電極17の金属(アルミ等)がエッチングガスにさらされる事が無くパッド電極17自身の膜厚減少が発生せず、エッチング時に金属系のデポ物(付着物)の発生する事が無いため、安定した膜厚調整のエッチングが可能となる。
5C (step S25 in FIG. 7), the etching time for adjusting the film thickness of the inorganic insulating
また、先に無機絶縁保護膜20の膜厚の調整エッチングをする為、後で行う有機絶縁保護膜15(通常用いられる感光性ポリイミド)をリソ工程でパターンニングして、熱硬化し、開口部16及び19を形成の際、極僅かではあるが薄く有機絶縁保護膜(ポリイミド膜)が残る事があっても、無機絶縁保護膜20の膜厚には影響を及ぼさない。その結果、ヒューズ部13の上部には膜厚が薄膜化された無機絶縁保護膜20が形成されているため、ヒューズ部13の切断はレーザ照射エネルギーを大きくすることなく容易に行うことができ、ヒューズ部13の切断により信頼性の低下や製造歩留りの低下を招くこともなく、高信頼性及び高生産性を実現できる。また、ヒューズ部13が無機絶縁保護膜20で覆われているため耐湿性を向上することができる。
Further, in order to perform the adjustment etching of the film thickness of the inorganic insulating
また、本実施の形態では、層間絶縁膜12上の最上層の配線層でヒューズ部13を形成しているため、従来、8インチ以上に大口径化したウェハで、正確なヒューズ部上部の層間絶縁膜の残膜量をウェハ面内で均一に制御する事は困難であると言う問題も生じない。
Further, in this embodiment, since the
さらに、本実施の形態では、8インチ以上に大口径化したウェハで、ヒューズ部13上の無機絶縁保護膜20の膜厚をウェハ面内で均一に制御できる。図4の構成の場合には、無機絶縁保護膜14の形成膜厚(約1μm)の約±10%以内(約±0.1μm以内)のウェハ面内で均一性が確保できる。また、ヒューズ部13上の無機絶縁保護膜20を約0.1〜0.8μm程度にまで薄膜化するためのエッチング量は約0.9〜0.2μmに相当し、約±10%以内(約±0.09〜0.02μm以内)のエッチングばらつきに制御可能で、形成膜厚ばらつき(約±10%)とエッチングばらつき(約±10%)の2乗和の平方根の約±0.15μm以内のウェハ面内均一性に制御できる。
Further, in the present embodiment, the film thickness of the inorganic insulating
なお、上記実施の形態では、無機絶縁保護膜14を約1μm形成する場合を説明したが、層間絶縁膜12の平坦性が良い場合は、製品の耐湿性や特性に問題が発生しないこともあり、無機絶縁保護膜14を約1μmよりも薄くしてよいことは言うまでもない。また、多層配線の形成に於いて層間絶縁膜をCMP技術で平坦化し、溝を形成した後に埋め込む配線方式(ダマシン:Damascene)の場合、最上層の配線は比較的平坦でカバレージが良く、無機絶縁保護膜14を1μmより薄膜化しても最上層の配線は比較的平坦で無機絶縁保護膜14のカバレージが良くなり、製品の耐湿性や特性に問題が発生しないこともあり、無機絶縁保護膜14をエッチングにより更に薄膜化する必要の無いことは言うまでもない。
In the above embodiment, the case where the inorganic insulating
逆に、層間絶縁膜12の平坦性が悪い場合や製品の信頼性試験において耐湿性性能が悪くなった場合は、無機絶縁保護膜14を約1μm以上とし1回あるいは複数回に分割して形成する。また、無機絶縁保護膜14を窒化シリコン膜やシリコン酸化膜の単層及び複層の組み合わせで構成してもよいことは言うまでもない。また、ヒューズ部13の上部の無機絶縁保護膜20の膜厚を薄くして約0.1〜0.8μmにしたが、これに限定するものではない。例えばヒューズ部13上の無機絶縁保護膜20を残存させない場合(膜厚0)もあり、無機絶縁保護膜20が残存しなくても、製品の耐湿性や特性に問題が発生しない場合もあることは言うまでもない。
On the contrary, when the flatness of the
〔第3の実施の形態〕
図8(a)は本発明の第3の実施の形態における半導体集積回路装置の主要部分の配置を示す平面図であり、図8(b),(c)は図8(a)のそれぞれx1−x1',x2−x2'における断面図である。また、図9は図8(a)のy−y'における断面図である。図8,図9において、12は半導体基板(図示せず)上に形成された層間絶縁膜、13はヒューズ部、13Aはヒューズ部13を構成する主導電用金属層、13aは反射防止層、13bはバリア金属層、14は無機絶縁保護膜、15は有機絶縁保護膜、16は有機絶縁保護膜15の開口部、20はヒューズ部13上の無機絶縁保護膜である。
[Third Embodiment]
FIG. 8A is a plan view showing the arrangement of the main part of the semiconductor integrated circuit device according to the third embodiment of the present invention, and FIGS. 8B and 8C are respectively x in FIG. 1 -x 1 ', x 2 -x 2' is a cross-sectional view taken along. FIG. 9 is a cross-sectional view taken along line yy ′ of FIG. 8 and 9, 12 is an interlayer insulating film formed on a semiconductor substrate (not shown), 13 is a fuse portion, 13A is a main conductive metal layer constituting the
本実施の形態の半導体集積回路装置は、層間絶縁膜12の上に形成された最上層の配線層によりヒューズ部13とパッド電極(図示せず)とを形成した場合を例示している。層間絶縁膜12にバイアホール(図示せず)を形成後、下部配線との密着性向上及び、プラグ電極金属等の突き抜けを防止するためのバリア金属層13bを形成してある。バリア金属層13bとして、窒化チタン(TiN)やチタン(Ti)及び窒化タングステン(WN)等の緻密な金属膜の単層膜及び複層膜の金属層が約100nmの膜厚で形成してある。バリア金属層13bを形成後、バイアホールにタングステン等金属のプラグ電極(図示せず)を形成し、図8(a)の開口部C(図11(a)参照)の領域のバリア金属層13bを選択エッチングで除去してある。その上部には、最上層の配線層でヒューズ部13が形成してある。ヒューズ部13の主導電用金属層13Aは主にアルミニウム金属及びアルミニウム−銅の合金からなり、その上部にはリソグラフィー工程で微細加工を容易にする目的で、微細加工する目的のステッパーでよく用いられる露光光源であるフッ化カリウム(KrF:248nm)レーザやi線(365nm)等の露光時の光の反射を防止する為の反射防止層13aとして、通常よく用いられる窒化チタン(TiN)膜等を約10〜50nmの膜厚で形成してある。
The semiconductor integrated circuit device according to the present embodiment exemplifies a case where the
図8(b)に示すように、ヒューズ部13の下部にはバリア金属層13bが、上部には反射防止層13aが形成してあるが、主導電用金属層13Aを形成する前に予め図8(a)の開口部Cの領域のバリア金属層13bを選択エッチングしてあり、図8(c)に示すように、ヒューズ部13の下部にはバリア金属層13bは形成していない。なお、開口部Cの領域においてバリア金属層13bの膜厚を薄くした場合でもヒューズの切断性は向上するが、エッチングで除去してしまった方がヒューズの切断性がより向上する。
As shown in FIG. 8B, a
ヒューズ部13の上部には有機絶縁保護膜15の開口部16を設け、パッド電極(図示せず)の上部は無機絶縁保護膜14の開口部(図示せず)及び有機絶縁保護膜15の開口部(図示せず)により開口されている。さらに、ヒューズ部13上の無機絶縁保護膜20を薄膜化してヒューズ切断を確実にする場合、有機絶縁保護膜の開口部16に露出された無機絶縁保護膜14を必要に応じて選択エッチングすることで薄膜化している。
An
図9に示すように、バリア金属層13bの無い部分にレーザ光(hν)パルスを集光照射してヒューズ部13を加熱・爆発して溶断する。この時、反射防止層13aも同時に溶断する。また、無機絶縁保護膜20もヒューズ部13が爆発飛散時に同時に開口飛散する。高融点のバリア金属層13bが無いためヒューズ切断はより確実なものとなる。また、パッド電極(図示せず)の上部に設けられた有機絶縁保護膜15の開口部(図示せず)は、無機絶縁保護膜14の開口部(図示せず)よりも広い範囲に形成され、パッド電極(図示せず)及びその近傍の領域に形成されている。パッド電極及びその近傍は図1や図4の場合と同様に構成できる。
As shown in FIG. 9, a laser beam (hv) pulse is focused and irradiated on a portion where the
なお、ヒューズ部13を最上層の配線層で形成した場合を例示したが、これに限定されるものではなく、最上層より1層下や2層下の配線層を使用してもよいことは言うまでもない。これは、ヒューズ部13の下にバリア金属層13bが存在している場合には、ヒューズ部13に最上層の配線層を使用しているときより、ヒューズ部13に最上層より1層下や2層下の配線層を使用しているときの方が層間絶縁膜層が平坦である為、ヒューズ切断時のバリア金属層の残り確率が大きくなり、切断不良となる確率が増加するが、本実施の形態ではバリア金属層13bが存在しないため、より確実に切断が可能となるからである。
In addition, although the case where the
本実施の形態では、1つの開口部16の下に、2本のヒューズ部13が形成された場合を例示したが、これに限定されるものではなく、1つの開口部16の下に、ヒューズ部13が1本でもよいし、3本以上あってもよいことは言うまでもない。
In the present embodiment, the case where the two
図10〜図12は本発明の第3の実施の形態における半導体集積回路装置の製造方法を示す工程断面図で、図13は同製造方法を示す工程フロー図である。以下図10〜図13を参照しながら説明する。 10 to 12 are process sectional views showing a method of manufacturing a semiconductor integrated circuit device according to the third embodiment of the present invention, and FIG. 13 is a process flow diagram showing the same manufacturing method. This will be described below with reference to FIGS.
図10(a)において、半導体基板11に形成した素子を層間絶縁膜24に形成した多層の配線層(25等)及びプラグ金属(図示せず)で配線してある。層間絶縁膜24の表面に配線用の溝を形成し、その溝に埋め込んだ配線層25を形成し、その後、全面に次の層間絶縁膜26を形成する(図13のステップS41)。なお、ここでは、配線層25を溝に埋め込んだ場合を例示したが、これに限定するものではなく、平坦化した層間絶縁膜24の表面に配線層25を形成し、その後、全面に次の層間絶縁膜26を形成し、その表面を平坦化しても良いことは言うまでもない。
In FIG. 10A, the elements formed on the
次に、コンタクト用のバイアホール27を、接続する配線層25の上部の層間絶縁膜26に形成する(図10(b)、図13のステップS42)。次に、下部の配線層25との密着性向上及び、プラグ電極金属等の突き抜けを防止するためのバリア金属層28を半導体基板全面に通常の手法であるCVD法等で成膜形成する。バリア金属層28として、窒化チタン(TiN)やチタン(Ti)及び窒化タングステン(WN)等の緻密な金属膜の単層膜及び複層膜の金属層が約100nmの膜厚で形成する。次に、バイアホール27にタングステン等金属のプラグ電極29を通常の選択成長法で成膜形成する(図10(c)、図13のステップS43,S44)。
Next, a via
次に、全面にフォトレジスト30を塗布し、ヒューズ部にあたる領域のレジストに開口部Cを通常のマスク露光・現像により形成する。その後、フォトレジスト30の開口部C内のバリア金属層28及び少量残存している可能性のあるプラグ電極29の金属層を選択エッチングで除去する(図11(a)、図13のステップS45〜S47)。なお、バリア金属層28の膜厚を薄くした場合でも、ヒューズの切断性は向上するが、エッチングで除去してしまった方がヒューズの切断性がより向上する。
Next, a
次に、図11(b)に示すように、フォトレジスト30を除去し(図13のステップS48)、その後、ここでは最上層の主導電用金属層13Aを形成し、その上に反射防止層13aを形成した後、通常のリソグラフィー・エッチング手法により、ヒューズ部13を外部引出し電極であるパッド電極(図示せず)と同時に形成する(図13のステップS49)。このとき、バリア金属層28も反射防止層13a及び主導電用金属層13Aと同じ形状にエッチングされ、バリア金属層13bとなる。ヒューズ部13の主導電用金属層13Aは主にアルミニウム金属及びアルミニウム−銅の合金からなり、その上部にはリソグラフィー工程で微細加工を容易にする目的で、微細加工する目的のステッパーでよく用いられる露光光源であるフッ化カリウム(KrF:248nm)レーザやi線(365nm)等の露光時の光の反射を防止する為の反射防止層13aとして、通常よく用いられる窒化チタン(TiN)膜等を約10〜50nmの膜厚で成膜形成する。
Next, as shown in FIG. 11B, the
次に、無機絶縁保護膜14としてプラズマシリコン窒化膜(P−SiN)を約1μmの膜厚で成膜形成する(図13のステップS50)。尚、無機絶縁保護膜14としてプラズマシリコン窒化膜に限定するものではなく、通常よく使用されるシリコン酸化膜(SiO2膜)やシリコン酸化窒化膜(SiON膜)やプラズマシリコン窒化膜の単層膜及びこれらを組み合わせた複層膜であっても良いことは言うまでもない。
Next, a plasma silicon nitride film (P-SiN) is formed to a thickness of about 1 μm as the inorganic insulating protective film 14 (step S50 in FIG. 13). The inorganic insulating
次に、無機絶縁保護膜14上にフォトレジスト(図示せず)塗布し、ヒューズ部13の上部のフォトレジストを開口し、その開口にあたる開口部A内の無機絶縁保護膜20を通常のエッチングにより約0.1〜0.8μm程度に薄膜化する(図11(c))。無機絶縁保護膜20を薄膜化することで、無機絶縁保護膜20の膜厚が厚い場合よりも小さいレーザエネルギーで安定して確実にヒューズ部13を溶断切断することが可能で、ヒューズ部13の下部の層間絶縁膜26等のダメージを少なくすることができる。しかしながら、ヒューズ部13の上部に無機絶縁保護膜が全く存在しない場合は、耐湿性の保護膜が無くなる為、信頼性としては悪化する傾向にある。
Next, a photoresist (not shown) is applied on the inorganic insulating
その後、外部引出し電極であるパッド電極(図示せず)上の無機絶縁保護膜14を開口(図示せず)した後、有機絶縁保護膜15として感光性ポリイミド膜を塗布・ベークし約10μmの膜厚で成膜する。ヒューズ部13上の開口部16と外部引出し電極であるパッド電極(図示せず)上の開口部(図示せず)を露光現像処理で形成し、熱硬化炉で硬化する(図12)。
Then, after opening (not shown) the inorganic insulating
尚、ヒューズ部13上部の無機絶縁保護膜20の膜厚の薄膜化調整を先のエッチング工程にのみ限定するものではなく、有機絶縁保護膜15の開口・硬化後に、さらにエッチングにて薄膜化調整しても良いことは言うまでもない。
It should be noted that the adjustment of thinning of the thickness of the inorganic insulating
また、本実施の形態では、ヒューズ部13を最上層の配線層で形成した場合を例示しているので、この場合、無機絶縁保護膜14の形成以降の工程について、前述の第1の実施の形態及び第2の実施の形態で説明した工程を適用することができる。
In this embodiment, the case where the
なお、上記では、ヒューズ部13を最上層の配線層で形成した場合を例示したが、最上層より1層下の配線層を使用して形成した場合には、図11(b)の工程で、反射防止層13a,ヒューズ部13及びバリア金属層13bが所望の形状に形成された後、層間絶縁膜を形成し、その後、配線層(最上層)を形成し、その上に、無機絶縁保護膜14を形成する。この場合、選択エッチングによりヒューズ部13上部の無機絶縁保護膜14を完全に除去し、引続き層間絶縁膜をエッチングしてヒューズ部13上の層間絶縁膜の膜厚を0.1〜0.8μmに薄膜化する。この場合ヒューズ部13上部の構成は図22の場合と同様なものとなる。また、ヒューズ部13を最上層より2層下の配線層を使用して形成した場合も同様である。これらの場合には最上層の配線層で形成した場合に比べ、エッチング時間が長くかかり、また、エッチング後のヒューズ部13上の層間絶縁膜の膜厚のばらつきが大きくなることになる。
In the above, the case where the
〔第4の実施の形態〕
図14,図15は本発明の第4の実施の形態における半導体集積回路装置の製造方法を示す工程断面図である。図15(b)は本実施の形態における半導体集積回路装置の主要部分断面図であり、図15(b)において、11は半導体基板、24、41は層間絶縁膜、13は主導電用金属層13Aからなるヒューズ部、14は無機絶縁保護膜、15は有機絶縁保護膜、16は有機絶縁保護膜15の開口部、20はヒューズ部13上の無機絶縁保護膜、40はバリア金属層、42はバイアホール、43は配線用の溝である。
[Fourth Embodiment]
14 and 15 are process sectional views showing a method of manufacturing a semiconductor integrated circuit device according to the fourth embodiment of the present invention. FIG. 15B is a main partial cross-sectional view of the semiconductor integrated circuit device according to the present embodiment. In FIG. 15B, 11 is a semiconductor substrate, 24 and 41 are interlayer insulating films, and 13 is a main conductive metal layer. 13A is a fuse part, 14 is an inorganic insulating protective film, 15 is an organic insulating protective film, 16 is an opening of the organic insulating
本実施の形態の半導体集積回路装置は、図15(b)に示されるように、層間絶縁膜41の溝43に形成された最上層の配線層によりヒューズ部13とパッド電極(図示せず)とを形成した場合を例示している。層間絶縁膜41にバイアホール42と溝43を形成し、いわゆるデュアルダマシン(Dual Damascene)配線構造をとる。下部配線との密着性向上及び突き抜けを防止するためのバリア金属層40を形成してある。バリア金属層40として、窒化チタン(TiN)やチタン(Ti)及び窒化タングステン(WN)等の緻密な金属膜の単層膜及び複層膜の金属層が約100nmの膜厚で形成してある。バリア金属層40を形成後、ヒューズ部13の下部のバリア金属を選択エッチングにより除去した後、銅等をバイアホール42及び溝43にメッキ等の通常よく用いられる手法で形成してある。主導電用金属層13A及び層間絶縁膜41の上には無機絶縁保護膜14、有機絶縁保護膜15が形成してあり、ヒューズ部13の上部では、無機絶縁保護膜20は開口部Aの領域が薄膜化してあり、有機絶縁保護膜15には開口部16が形成してある。
In the semiconductor integrated circuit device of this embodiment, as shown in FIG. 15B, the
本実施の形態では、ヒューズ部13を形成する配線層を前述のデュアルダマシン配線構造とし、主導電用金属層13A上に反射防止層が無いことが第3の実施の形態との相違点であり、第3の実施の形態同様、ヒューズ部13の下には高融点のバリア金属層40が無いためヒューズ切断はより確実なものとなる。なお、銅の配線ヒューズの場合を例示したが、これに限定するものではなく、アルミニウムや他の金属の埋込型配線であっても良い。また、ヒューズ部13は最上層の配線層に限定するものではないのは、言うまでもない。
This embodiment is different from the third embodiment in that the wiring layer for forming the
図16は本実施の形態における製造方法を示す工程フロー図である。以下図14〜図16を参照しながら主要部の製造方法について説明する。 FIG. 16 is a process flow diagram showing the manufacturing method in the present embodiment. Hereinafter, a method for manufacturing the main part will be described with reference to FIGS.
図14(a)において、半導体基板11に形成した素子を層間絶縁膜24に形成した多層の配線層(25等)及びプラグ金属(図示せず)で配線してある。層間絶縁膜24の表面に配線用の溝を形成し、その溝に埋め込んだ配線層25を形成し、その後、全面に次の層間絶縁膜41を形成する(図16のステップS61)。
In FIG. 14A, elements formed on the
次に、層間絶縁膜41にバイアホール42と配線用の溝43を形成し、その内面に下部配線との密着性向上及び突き抜けを防止するためのバリア金属層40を形成する(図14(b)、図16のステップS62,S63)。ここで、バリア金属層40として、窒化チタン(TiN)やチタン(Ti)及び窒化タングステン(WN)等の緻密な金属膜の単層膜及び複層膜の金属層を約100nmの膜厚で形成する。
Next, a via
次に、全面にフォトレジスト30を塗布し、ヒューズ部にあたる領域のレジストに開口部Cを通常のマスク露光・現像により形成する。そして、このフォトレジスト30の開口部C内のバリア金属層40を選択エッチングで除去する(図14(c)、図16のステップS64〜S66)。ここで、エッチングでバリア金属層40の膜厚を薄くした場合でも、ヒューズの切断性は向上するのでかまわないが、できるだけ除去する。
Next, a
次に、フォトレジスト30を除去した後、銅等の主導電用金属層13Aをバイアホール42及び溝43にメッキ等の通常よく用いられる手法で形成する。このとき、主導電用金属層13Aをバイアホール42及び溝43に埋め込んだ後、化学機械研磨技術及びエッチバック技術の少なくともどちらかの一方の手法を使用して平坦化する。これにより、ヒューズ部13及びパッド電極(図示せず)が形成される。その上に、プラズマ窒化シリコン膜等の無機絶縁保護膜14を形成する(図15(a)、図16のステップS67〜S69)。
Next, after removing the
この後は、第3の実施の形態と同様であり、ヒューズ部13の上部の無機絶縁保護膜20は開口部Aの領域でエッチングにより約0.1から0.8μmの膜厚にまで薄膜化し、その後、ポリイミド等の有機絶縁保護膜15を形成し、ヒューズ部13の上部に有機絶縁保護膜15の開口部16を形成する。なお、パッド電極(図示せず)の上部の無機絶縁保護膜20及び有機絶縁保護膜15の開口部についても第3の実施の形態と同様に形成できる。
Thereafter, as in the third embodiment, the inorganic insulating
第3の実施の形態では、バイアホール27にタングステン等金属のプラグ電極29を形成し(ステップS44)、その上にヒューズ用の主導電用金属層13Aを形成している(ステップS49)のに対し、第4の実施の形態では、ヒューズ用の主導電用金属層13Aをバイアホール42と溝43の両方に形成している(ステップS68)。
In the third embodiment, a
〔第5の実施の形態〕
この第5の実施の形態は、前述の第1〜第4の実施の形態に適用できるものであり、ここではその主要部分についてのみ説明する。図17(a),(b)は本発明の第5の実施の形態における半導体集積回路装置の主要部分の配置を示す平面図である。図17(a),(b)において、100〜106はそれぞれ電気的に連続する1つのヒューズ部が形成されたヒューズ配線で、D,Eは無機絶縁保護膜の薄膜化領域でありかつ有機絶縁保護膜の開口部である。L0,L1,L'1,L3,L'3,L''3,L5,L'5,L6,L'6,L''6はレーザ照射部である。
[Fifth Embodiment]
The fifth embodiment can be applied to the first to fourth embodiments described above, and only the main part will be described here. 17 (a) and 17 (b) are plan views showing the arrangement of the main parts of the semiconductor integrated circuit device according to the fifth embodiment of the present invention. In FIGS. 17 (a) and 17 (b),
図17(a)において、従来、ヒューズ配線100をレーザ照射部L0のみでヒューズ材料を溶融切断し、電気的にヒューズ配線100の両端部0と0'の間を切断していた。これに対し、本実施の形態では、ヒューズ配線101をレーザ照射部L1,L'1の2カ所でヒューズ配線101の両端部1と1'の間を電気的に切断したものである。また、ヒューズ配線103をレーザ照射部L3,L'3,L''3の3カ所でヒューズ配線103の両端部3と3'の間を電気的に切断したものである。ヒューズ配線102、104は切断していない状態を示したものである。
In FIG. 17A, conventionally, the
この本実施の形態のように、電気的に連続する1つのヒューズ部を複数箇所切断する事で、1カ所の切断抵抗値が直列になるためヒューズの切断抵抗値を上昇させることが可能である。また、1カ所切断不良となっていても他方のヒューズ切断部で切断する事が可能になる為、切断を確実にすることが可能となる。つまり、切断抵抗値は、切断箇所の倍数になり、切断確度(確率)は、1カ所の切断確率の積になる。 As in this embodiment, by cutting a plurality of electrically continuous fuse portions at a plurality of locations, the cutting resistance value at one place is in series, so that the cutting resistance value of the fuse can be increased. . In addition, even if the cutting failure is caused at one place, it is possible to cut at the other fuse cutting portion, so that the cutting can be ensured. That is, the cutting resistance value is a multiple of the cutting location, and the cutting accuracy (probability) is the product of the cutting probability at one location.
さらに、図17(b)に示す構成とすることにより、高速でヒューズ切断を行うことができる。この図17(b)では、2つのヒューズ配線105及び106を、レーザ照射部L5,L'5及びL6,L'6,L''6によって、ヒューズ配線105の電気的な両端部5と5'とを及びヒューズ配線106の電気的な両端部6と6'とを回路動作上切断したものである。
Furthermore, by using the configuration shown in FIG. 17B, the fuse can be cut at a high speed. In FIG. 17B, the two
すなわち、複数箇所切断可能なヒューズ部を有した2つのヒューズ配線105,106を1つの開口部E内に設け、かつそれらのレーザ照射部L5,L'5,L6,L'6,L''6の全てをI−I'線の直線上に配置してある。このように配置することで、レーザ加工装置のレーザ送りとして通常はウェハ移動によって実現しているが、直線上にレーザ照射する事が可能となり、半導体基板を止める事無く、移動させながら高速でヒューズ切断する事ができる。結果として、スループットを向上させることができ生産性が向上し、またTAT短縮につながる。
That is, two
なお、上記の実施の形態では、各ヒューズ配線102〜106における切断箇所の数を2箇所あるいは3箇所としたが、これに限られるものではなく複数であればよい。また、図17(b)では、1つの開口部E内に2つのヒューズ配線105及び106を設けた場合を示したが、3つ以上であってもよいことは言うまでもない。しかし、切断箇所を多くするほど切断確度は上がるが、占有面積を多くとる事になり面積増加によりチップ取れ数が低下する。すなわち、切断確度とチップ取れ数とはトレードオフの関係にあり、切断箇所は両者の関係で決められる。
In the above-described embodiment, the number of cut portions in each of the fuse wirings 102 to 106 is two or three. However, the number of cut portions is not limited to this and may be plural. FIG. 17B shows the case where the two
また、第3及び第4の実施の形態に上記の構成を適用する場合、すくなくとも切断予定箇所(レーザ照射部)の下部にバリア金属層が存在しないように除去しておく。 Further, when the above-described configuration is applied to the third and fourth embodiments, the barrier metal layer is removed at least under the planned cutting site (laser irradiation part).
なお、図22で示されるような従来の構成のものに、本実施の形態の構成を適用した場合でも、本実施の形態で説明した特有の効果を得ることができるのはいうまでもない。 Needless to say, even when the configuration of the present embodiment is applied to the conventional configuration shown in FIG. 22, the specific effects described in the present embodiment can be obtained.
〔第6の実施の形態〕
この第6の実施の形態は、前述の第1〜第5の実施の形態(ただし、ヒューズ部が最上層の配線層で形成されるもの)に適用できるものであり、ここではその主要部分についてのみ説明する。図18は本発明の第6の実施の形態における半導体集積回路装置の主要部分平面図である。図18において、31はヒューズ部、32,33,34は金属配線層、35はガードバンド、Fは無機絶縁保護膜の薄膜化領域、Gは有機絶縁保護膜の開口部、CH1〜CH3は配線層間のコンタクトホール部である。
[Sixth Embodiment]
The sixth embodiment can be applied to the first to fifth embodiments described above (however, the fuse portion is formed of the uppermost wiring layer), and here the main part thereof is described. Only explained. FIG. 18 is a plan view of the main part of the semiconductor integrated circuit device according to the sixth embodiment of the present invention. In FIG. 18, 31 is a fuse portion, 32, 33 and 34 are metal wiring layers, 35 is a guard band, F is a thinned region of the inorganic insulating protective film, G is an opening of the organic insulating protective film, and CH1 to CH3 are wirings. It is a contact hole part between layers.
図18において、ヒューズ部31は最上層の配線層で形成してあり、コンタクトホール部CH1で最上層より1層下の配線層32にプラグ金属により電気的に接続してある。また、ヒューズ部31の他方はコンタクトホールCH2でプラグ金属を経由して最上層より1層下の配線層34に電気的に接続した後、配線層33にコンタクトホールCH3でプラグ金属を経由して接続してある。配線層33は最上層配線でも良いし、最上層より2層以上下の配線層であってもよい。また、図18の構成以外に、ヒューズ部31の両端が配線層32の様に一度のコンタクトホールを使用した電気的な配線層変更であっても良いし、配線層33の様に二度以上コンタクトホールを使用した電気的な配線層変更であっても良いことは言うまでもない。また、無機絶縁保護膜の薄膜化領域Fと有機絶縁保護膜の開口部Gとの大小関係は特に限定するものではない。
In FIG. 18, the
ガードバンド35は導電層により形成してあり、導電層としては最上層から最下層までの配線層や配線間のコンタクト用プラグ金属層や基板部などを用いている。このガードバンド35を構成する配線層等はお互いに電気的に接続してある。また、ガードバンド35はコンタクトホールCH1〜CH3の周囲を図18に示すように囲んである。但し、ヒューズ部31の電気的な引き出し用の配線層32、33はガードバンド35とは電気的に接続しないように、所定の距離を開けて分離してある。したがって、ガードバンド35の引き出し配線層32、33と交差する部分がそれらと同じ配線層であれば、部分的に繋がっていない部分が極一部ではあるができる。
The
本実施の形態によれば、ガードバンド35の内側でヒューズ配線をコンタクトホールCH1〜CH3で接続しなおす事により、ヒューズ部31の切断した部分(図示せず)から水分やイオン成分が、切断後残っているヒューズ配線を経由して浸透する経路が延長され、また、コンタクトホールCH1〜CH3に埋め込んだプラグ金属はタングステン等腐食しにくい金属である為、腐食反応もコンタクトホールCH1〜CH3内のプラグ金属部で阻止する事ができる。また、コンタクトホールCH1〜CH3の全周囲をガードバンド35で囲んであるので、カードバンド35の内側で水分やイオン成分の浸透を阻止する事ができ、ガードバンド35の外側(半導体素子部)に水分やイオン成分が来る事は無く、信頼性の向上を図ることができる。ガードバンド35の電位も半導体基板に接続してあり、ウェル内であれば、自由に電位を決定する事ができる。つまり、正、負、ゼロの電位設定は自由であることは言うまでもない。また、一重のガードバンド35の場合を例示したが、面積は増加するが2重以上のガードバンド35を使用して、それぞれ正・負の電圧印加及びゼロ電位に設定をして負イオン・正イオン及び水分のトラップとしても良い。
According to the present embodiment, by reconnecting the fuse wiring inside the
なお、本実施の形態では、ヒューズ部31の配線の両端をプラグ金属部を有するコンタクトホールCH1〜CH3で下層の配線層に接続するようにしたが、ヒューズ部31の配線の一方の端部のみをコンタクトホールで下層の配線層に接続するようにしておけば、その一方の端部で腐食反応や水分やイオン成分の浸透を阻止することができる。
In this embodiment, both ends of the wiring of the
さらに、ヒューズ部31の配線の端部のコンタクトホールCH1,CH2が第4の実施の形態(図15(b)参照)のようにプラグ金属で埋め込まれていない場合でも、プラグ金属による腐食防止効果は得られないが、ガードバンド35を設けたことによる効果は得られる。
Further, even when the contact holes CH1 and CH2 at the end of the wiring of the
次に、第1及び第2の実施の形態の構成(図1,図4参照)において、ヒューズ部13がすくなくとも主導電用金属層とその下に形成されたバリア金属層とで形成されている場合について、各部の好ましい寸法を図19及び図20を用いて説明する。
Next, in the configurations of the first and second embodiments (see FIGS. 1 and 4), the
図19は本発明の実施の形態における半導体集積回路装置の各部の寸法を説明するための主要断面図である。図19において、12は層間絶縁膜、36はヒューズ部、37はバリア金属層、38は反射防止層、39は無機絶縁保護膜である。また、図20は各部の寸法とレーザ照射によるヒューズ部の切断容易性との関係を示す図である。 FIG. 19 is a main cross-sectional view for explaining dimensions of each part of the semiconductor integrated circuit device according to the embodiment of the present invention. In FIG. 19, 12 is an interlayer insulating film, 36 is a fuse portion, 37 is a barrier metal layer, 38 is an antireflection layer, and 39 is an inorganic insulating protective film. FIG. 20 is a diagram showing the relationship between the dimensions of each part and the ease of cutting the fuse part by laser irradiation.
図19において、層間絶縁膜12の上に最上層の配線層で構成されたヒューズ部36をプラズマ窒化シリコン膜等の無機絶縁保護膜39を約1μm形成後、ヒューズ部36を含む領域を開口するレジストをマスクとして通常のドライエッチングにより無機絶縁保護膜39を薄膜化したものである。ヒューズ部36の上部の無機絶縁保護膜39の膜厚をtp1、ヒューズ部36の側壁の無機絶縁保護膜39の膜厚をtp2とすると、
tp1<tp2
という関係式で示される。
In FIG. 19, an inorganic insulating
t p1 <t p2
It is shown by the relational expression.
これは、無機絶縁保護膜39の通常のドライエッチングは異方性エッチングであり、垂直方向のエッチングの進行速度と比較して、水平方向のエッチングの進行速度が遅いことから発生する形状である。これは、LDD(Lightly Doped Drain)構造のトランジスタのゲート電極部のサイドウォールスペーサーを形成する手法の原理と同様である。一方、ウェットエッチングでは、等方性のエッチングであるため、ヒューズ部36の側壁の無機絶縁保護膜39の膜厚tp2もヒューズ部上部の無機絶縁保護膜39の膜厚tp1とほぼ等しくなる。
This is a shape that occurs because the normal dry etching of the inorganic insulating
ヒューズ部36の切断容易性Y(a.u.)はtp1が薄い方が望ましく、図20(a)のように他の条件を一定で評価すると約800nm以下がよい。また、ヒューズ部36の上部の幅WFT及び下部の幅WFB(≧WFT)は約1.0μmより大きくなるとヒューズ部36を容易に切断しにくくなる(図20(b)参照)。また、バリア金属層37の膜厚tF3も約150nmを越すとバリア金属等が残り、ヒューズの切断性が悪くなる(図20(c)参照)。
It is desirable that the ease of cutting Y (au) of the
つまり、ヒューズ部36の切断容易性Yはレーザ光で十分高温に加熱される迄爆発が進行しないように無機絶縁保護膜39で閉じこめる事に依存し、バリア金属層37が飛散できるかどうかにかかっている。しかし、あまりにも無機絶縁保護膜39の膜厚tp1が厚い場合は、ヒューズ部が爆発するエネルギーは層間絶縁膜12の方向にもダメージとして加わり、クラックが入る事になるので、ダメージが入らないエネルギーの上限値(約800nm)を設定できる(図20(a))。下限値は、ヒューズ部36がオーバーエッチされる事によるヒューズ部36自身の膜厚変動が無いようにエッチングバラツキを含めた設定値になる。
In other words, the ease of cutting Y of the
ヒューズ部36の幅WFBは、広い程ヒューズ切断時にバリア金属層37が残る可能性が高くなるため、細い程良く、例えばアルミニウム層からなる主導電用金属層36Aの膜厚tF2が500nm前後のとき、ヒューズ部36の幅の上限値は約1.0μmで、下限値は微細加工限界である。これは、第3,第4の実施の形態において、ヒューズ部13の下部のバリア金属層13b,40(図12,図15(b)等参照)を完全に除去せずに薄膜化した場合も同様である。
The wider the width W FB of the
バリア金属層37の膜厚tF3は、薄い方が良いが、コンタクト部でのバリア性から下限値は決まり、コンタクト部では0nmにする事ができない。そのため、バリア金属層37の膜厚tF3は約50〜150nmが望ましい。しかし、バリア性があればこれに限定するものでは無いことは言うまでもない。
The thickness t F3 of the
尚、ヒューズ部36の微細加工のために二酸化シリコン膜等(図示せず)を、ヒューズ部36の上部に薄く成膜,パターニングし、ヒューズ配線層のエッチング用マスクとする場合もあるが、この場合、二酸化シリコン膜等の膜厚を、ヒューズ部36上の無機絶縁保護膜39の膜厚として加算して考えることができる。
For fine processing of the
また、反射防止層38の膜厚tF1は、露光光源に対する光の反射防止の効果が得られる膜厚で、通常よく用いられる窒化チタン(TiN)膜の約10〜50nmの膜厚では切断特性に差は生じない。
Further, the film thickness t F1 of the
また、上記実施の形態の半導体集積回路装置におけるヒューズ部を切断に使用するレーザとして、例えばYLF(イットリウム−リチウム−フロライド)結晶からのレーザ光で波長は1047〜1053nmの赤外線で、パルス幅は約2〜10nsecの短パルスのものが好ましい。また、他にはYAG(イットリウム−アルミニウム−ガーネット)短結晶の波長1064nmの赤外線で、パルス幅が約40nsecのものもあるが、パルス幅は10nsecより短い方が金属配線のヒューズ部の切断に有利になる傾向がある。これは、あまり、パルス幅が長いと、ヒューズ部の下地へのダメージが入り易くなるからである。 Further, as a laser used for cutting the fuse portion in the semiconductor integrated circuit device of the above embodiment, for example, a laser beam from a YLF (yttrium-lithium-fluoride) crystal is an infrared ray having a wavelength of 1047 to 1053 nm, and a pulse width is about Those having a short pulse of 2 to 10 nsec are preferable. In addition, there are other YAG (yttrium-aluminum-garnet) short crystal infrared rays with a wavelength of 1064 nm and a pulse width of about 40 nsec, but the pulse width shorter than 10 nsec is advantageous for cutting the fuse portion of the metal wiring. Tend to be. This is because if the pulse width is too long, damage to the base of the fuse portion is likely to occur.
また、図19のように、ヒューズ部36が、例えば反射防止層38,主導電用金属層36A及びバリア金属層37で構成され、主導電用金属層36Aがアルミニウム系金属からなり、反射防止層38及びバリア金属層37が窒化チタン膜やチタン膜等で構成している場合、ヒューズ部36を切断する際に、2以上の波長成分を有するレーザ光源を用いて切断することにより加工歩留りを高めることが可能になる。この例では、レーザ光の発振波長が1340nmと1050nmの2種類あるいわゆるSDWL(Simultaneous dual wavelength lasers)を使用したレーザ加工装置を用いることにより加工歩留りを高めることが可能になる。
Further, as shown in FIG. 19, the
これは、アルミニウムを主とする金属で構成された主導電用金属層36Aの切断には1340nmの波長のレーザ光を用いると、熱吸収が高く下地の半導体基板のシリコンに対してエネルギーマージンを多くとる事が可能である。また、窒化チタン膜やチタン膜等で構成された反射防止層38及びバリア金属層37は、1050nmの赤外線で加熱切断加工できる。つまり、吸収特性の異なる複層膜のレーザ加工が可能となる。レーザエネルギーマージンを大きくすることができる為、ヒューズの切断にこの装置を使用することにより加工歩留まりをより高める事が可能になる。
This is because, when laser light having a wavelength of 1340 nm is used for cutting the main
つぎに、本発明の実施の形態における半導体集積回路装置の評価方法を説明する。ここでは、前述のヒューズ部の切断容易性Y(図20参照)の評価方法について説明する。図21(a),(b)はこの評価方法を説明するための概念図,特性図である。 Next, a method for evaluating a semiconductor integrated circuit device according to an embodiment of the present invention will be described. Here, an evaluation method of the above-described ease of cutting the fuse portion Y (see FIG. 20) will be described. FIGS. 21A and 21B are a conceptual diagram and a characteristic diagram for explaining this evaluation method.
図21(a)に示すように、半導体基板上に形成されたヒューズ部51をn本、m本、h本(n,m,hはそれぞれ2以上の異なる数)並列接続したヒューズ群を有するサンプルを作製する。これらのサンプルのヒューズ部51は、評価しようとする半導体集積回路装置と同じ構成のヒューズ部とし、各サンプルのヒューズ部51はそれを形成する配線層52で接続されている。次に、各サンプルのヒューズ群の端子間(a−b,a−d,a−c,b−d間等)の抵抗値を初期特性として測定する。次に、各サンプルについて全ヒューズ部を切断するためにレーザ照射し、その後、再度、ヒューズ群の端子間(a−b,a−d,a−c,b−d間等)の抵抗値を切断後特性として測定する。各サンプルについて初期特性と切断後特性の結果から切断容易性(切断歩留まり)Yを算出し、プロットする(図21(b))。図21(b)は横軸に切断本数を(logスケール)、縦軸に切断容易性(切断歩留まり)Yを(linearスケール)プロットしたものである。
As shown in FIG. 21 (a), it has a fuse group in which n, m, and
なお、上記の初期特性及び切断後特性として、a−b,a−d,a−c,b−d間等の抵抗値を測定するものとしたが、これらは一例であり、端子aからみた他の端子b,c,dの導電確認を初期特性で測定し、切断後に、a−b間,a−d間の抵抗値およびb−c間の抵抗値で切断を確認し、電極の導電確認にa−c間とb−d間の測定が必要である。 In addition, although resistance value between ab, ad, ac, bd, etc. was measured as said initial characteristic and the characteristic after cutting | disconnection, these are examples and looked at from terminal a. Conductivity confirmation of other terminals b, c, and d is measured with initial characteristics, and after cutting, the disconnection is confirmed with a resistance value between ab and a-d and a resistance value between bc and the conductivity of the electrode. For confirmation, measurement between a-c and b-d is necessary.
また、初期特性(切断前特性)と切断後特性の結果から切断容易性(切断歩留まり)Yを算出する方法は、具体的には、切断前の抵抗値と切断後の抵抗値とを比較し、切断前後の抵抗値に一定値以上の変化があるものを切断できていると判定するか、切断後の抵抗値がある抵抗値以上のものを切断できていると判定し、切断できている数を全切断処理数で割って切断容易性(切断歩留まり)Yを算出する。すなわち、切断容易性(切断歩留まり)Yは切断できた割合を意味する。 Moreover, the method of calculating the ease of cutting (cutting yield) Y from the results of the initial characteristics (characteristics before cutting) and the characteristics after cutting, specifically, compares the resistance value before cutting and the resistance value after cutting. , It is determined that the resistance value before and after cutting has changed more than a certain value is determined to be cut, or the resistance value after cutting is determined to be higher than a certain resistance value and can be cut. The ease of cutting (cutting yield) Y is calculated by dividing the number by the total number of cutting processes. That is, the ease of cutting (cutting yield) Y means the rate of cutting.
各サンプルにおいて、ほとんどのヒューズ部は切断できるため、一本一本のヒューズの切断確率を算出することは不可能であるが、図21(b)の様に、並列本数n本、m本及びh本の切断容易性Yは直線上に乗り、実際の半導体集積回路装置に適用(実使用)する本数における切断容易性Yを正確に推定評価することが可能になる。 In each sample, since most of the fuse parts can be cut, it is impossible to calculate the cutting probability of each individual fuse. However, as shown in FIG. The h ease of cutting Y is on a straight line, and it becomes possible to accurately estimate and evaluate the ease of cutting Y in the number applied (actual use) to an actual semiconductor integrated circuit device.
なお、ここでは、サンプルとして、ヒューズ部の並列接続本数がn本,m本,h本の場合の3個のサンプルを用いたが、2個以上のサンプルを用いれば可能である。サンプル数が多いほど、実使用のヒューズ本数における切断容易性Yを推定する精度が高まることになる。 In this example, three samples are used in the case where the number of parallel-connected fuse portions is n, m, and h. However, it is possible to use two or more samples. As the number of samples increases, the accuracy of estimating the easiness of cutting Y in the actual number of fuses increases.
なお、従来では、一本一本のヒューズ部の両端の抵抗値を切断後に測定していたが、ウェハ上に配置できる電極の数には限界があった。また、ウェハで測定するにはプローブと電極との導電が確実でなければならず、プローブが電極とずれた場合でも抵抗値が大きくなり、切断できていなくても、切断できたものと誤って判定する可能性があった。そして、ほぼ100%に近い切断歩留りにおける切断本数が増加した場合の切断歩留りの評価が不可能であった。 Conventionally, the resistance values at both ends of each fuse portion are measured after cutting, but there is a limit to the number of electrodes that can be arranged on the wafer. In addition, in order to measure on a wafer, the conductivity between the probe and the electrode must be reliable, and even if the probe is displaced from the electrode, the resistance value increases, and even if it cannot be cut, it is mistakenly assumed that it could be cut. There was a possibility of judging. In addition, it was impossible to evaluate the cutting yield when the number of cuttings in the cutting yield nearly 100% increased.
本発明にかかる半導体集積回路装置及びその製造方法は、ヒューズ部の切断による信頼性の低下や製造歩留りの低下を防止できる等の効果を有し、大容量メモリの冗長救済回路や機能調整回路等に使用するヒューズ部を有する半導体集積回路装置等に有用である。 INDUSTRIAL APPLICABILITY The semiconductor integrated circuit device and the manufacturing method thereof according to the present invention have effects such as prevention of a decrease in reliability and a decrease in manufacturing yield due to the cutting of the fuse portion, a redundant relief circuit, a function adjustment circuit, etc. It is useful for a semiconductor integrated circuit device or the like having a fuse portion used for the above.
11 半導体基板
12 層間絶縁膜
13 ヒューズ部
14 無機絶縁保護膜
15 有機絶縁保護膜
16 開口部
17 パッド電極
18 開口部
19 開口部
20 ヒューズ部上の無機絶縁保護膜
DESCRIPTION OF
Claims (19)
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された配線層からなる前記ヒューズ部を備え、
前記ヒューズ部の前記配線層は、少なくとも銅からなる導電用金属層を有し、且つ、前記絶縁膜に設けられたホール及び配線用の溝に前記導電用金属層が形成されたデュアルダマシン配線構造を有しており、
前記ヒューズ部は、導電層からなるガードバンドで囲まれていることを特徴とする半導体集積回路装置。 In a semiconductor integrated circuit device having a fuse portion,
An insulating film formed on the semiconductor substrate;
Comprising the fuse portion comprising a wiring layer formed on the insulating film;
The wiring layer of the fuse unit may have a conductive metal layer made of at least copper, and the insulating film dual damascene interconnect structure in which the conductive metal layer in the groove for the hole and wiring is formed are provided in Have
The semiconductor integrated circuit device , wherein the fuse portion is surrounded by a guard band made of a conductive layer .
前記ヒューズ部の前記配線層は、前記絶縁膜上に形成されたバリア金属層をさらに備え、
前記導電用金属層は、前記バリア金属層上に形成されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1,
The wiring layer of the fuse portion further includes a barrier metal layer formed on the insulating film,
The semiconductor integrated circuit device, wherein the conductive metal layer is formed on the barrier metal layer.
前記バリア金属層は、単層膜、あるいは、複層膜からなることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 2,
The semiconductor integrated circuit device, wherein the barrier metal layer is formed of a single layer film or a multilayer film.
前記バリア金属層は、窒化チタン、チタン又は窒化タングステンからなる単層膜、あるいは、これらの複層膜であることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 2,
The semiconductor integrated circuit device, wherein the barrier metal layer is a single layer film made of titanium nitride, titanium, or tungsten nitride, or a multilayer film thereof.
前記バリア金属層の膜厚は、150nm以下であることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 2 to 4,
The semiconductor integrated circuit device, wherein the barrier metal layer has a thickness of 150 nm or less.
前記配線層及び前記絶縁膜上に形成された無機絶縁保護膜をさらに備えていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 5,
A semiconductor integrated circuit device, further comprising an inorganic insulating protective film formed on the wiring layer and the insulating film.
前記無機絶縁保護膜は、シリコン酸化膜、シリコン酸化窒化膜及びプラズマシリコン窒化膜のうちのいずれかの単層膜、又は、これらを組み合わせた複層膜であることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 6.
The inorganic insulating protective film is a single-layer film of a silicon oxide film, a silicon oxynitride film, or a plasma silicon nitride film, or a multi-layer film that is a combination of these films. .
前記ヒューズ部上の前記無機絶縁保護膜は、エッチングによって薄膜化または残存していないことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 6 or 7,
2. The semiconductor integrated circuit device according to claim 1, wherein the inorganic insulating protective film on the fuse portion is not thinned or remains by etching.
前記ヒューズ部上の前記無機絶縁保護膜の膜厚は、0.1μm〜0.8μmであることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 6 to 8,
The semiconductor integrated circuit device according to claim 1, wherein the inorganic insulating protective film on the fuse portion has a thickness of 0.1 μm to 0.8 μm.
前記無機絶縁保護膜の上に形成された有機絶縁保護膜をさらに備えていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 6 to 9,
A semiconductor integrated circuit device, further comprising an organic insulating protective film formed on the inorganic insulating protective film.
前記ヒューズ部上において、前記有機絶縁保護膜に開口部が形成されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 10.
A semiconductor integrated circuit device, wherein an opening is formed in the organic insulating protective film on the fuse portion.
前記有機絶縁保護膜は、ポリイミドであることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 10 or 11,
The semiconductor integrated circuit device, wherein the organic insulating protective film is polyimide.
前記ヒューズ部は、前記絶縁膜上に形成された多層の配線層のうちの最上層の配線層で形成されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 12,
2. The semiconductor integrated circuit device according to claim 1, wherein the fuse portion is formed of an uppermost wiring layer among a plurality of wiring layers formed on the insulating film.
前記ヒューズ部の幅の上限値は、1.0μmで、下限値は微細加工限界であることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 13,
An upper limit value of the width of the fuse portion is 1.0 μm, and a lower limit value is a limit of fine processing.
前記ガードバンドは、前記ホールの周囲を囲むように前記ヒューズ部から離間して設けられていることを特徴とする半導体集積回路装置。The semiconductor integrated circuit device according to claim 1, wherein the guard band is provided apart from the fuse portion so as to surround the hole.
前記導電用金属層は、前記ホール及び前記配線用の溝の内面に形成されたバリア金属層上に形成されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 15 ,
2. The semiconductor integrated circuit device according to claim 1, wherein the conductive metal layer is formed on a barrier metal layer formed on an inner surface of the hole and the wiring groove.
前記ホールは、前記配線用の溝の両側の底面に連通して設けられていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 16 ,
The semiconductor integrated circuit device according to claim 1, wherein the holes are provided in communication with the bottom surfaces on both sides of the wiring groove.
前記絶縁膜の下層に形成された下層の絶縁膜と、
前記下層の絶縁膜に設けられた配線用の溝に埋め込まれた下層の配線層をさらに備え、
前記ホールは、前記下層の配線層に到達していることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 17 ,
A lower insulating film formed under the insulating film; and
Further comprising a lower wiring layer embedded in a wiring groove provided in the lower insulating film;
The semiconductor integrated circuit device according to claim 1, wherein the hole reaches the lower wiring layer.
前記ガードバンドの導電層として、最上層から最下層までの配線層や配線間のコンタクト用プラグ金属層を用いることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 18 ,
A semiconductor integrated circuit device using a wiring layer from the uppermost layer to the lowermost layer and a plug metal layer for contact between the wirings as the conductive layer of the guard band.
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