KR100734251B1 - Method for forming fuse line opening portion of semiconductor device - Google Patents

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Abstract

본 발명은 퓨즈라인을 안정적으로 개구시킬 수 있는 반도체 소자의 퓨즈라인 개구부 형성방법을 개시한다. 본 발명은 커패시터 상부 플레이트 전극을 형성할 때 퓨즈라인 상부의 층간절연막 상에 블로킹층을 동시에 형성하여 후속 식각 공정에서 블로킹층이 식각저지막으로 사용될 수 있도록 함으로써 퓨즈라인을 안정적으로 개구시킬 수 있는 반도체 소자의 퓨즈라인 개구부 형성방법을 제공한다. The present invention discloses a method for forming a fuse line opening of a semiconductor device capable of stably opening a fuse line. According to the present invention, when forming a capacitor upper plate electrode, a blocking layer may be simultaneously formed on an interlayer insulating layer above the fuse line so that the blocking layer may be used as an etch stop layer in a subsequent etching process, thereby stably opening the fuse line. Provided is a method of forming a fuse line opening of a device.

Description

반도체 소자의 퓨즈라인 개구부 형성방법{Method for forming fuse line opening portion of semiconductor device}Method for forming fuse line opening portion of semiconductor device

도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 퓨즈라인 개구부 형성방법을 도시한 공정순서에 따라 도시한 단면도들이다.1 to 4 are cross-sectional views illustrating a fuse line opening forming method according to a preferred embodiment of the present invention in a process sequence.

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 퓨즈라인 개구부 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a fuse line opening of a semiconductor device.

일반적으로 반도체 소자는 다양한 패턴의 물질층들이 적층되어 구현되고, 패시베이션막(passivation film)이라 불리우는 보호막으로 덮이게 된다. 이 패시베이션막은 보통 단단한 막질 예컨대, 실리콘 질화막과 같은 막으로 형성되어 후속하는 조립 또는 패키지 공정 등에서 하부에 전해지는 기계적, 전기적, 화학적인 충격을 흡수하여 내부의 반도체 소자들을 보호하는 역할을 하게 된다.In general, a semiconductor device is implemented by stacking various layers of material, and is covered with a protective film called a passivation film. The passivation film is usually formed of a hard film, for example, a silicon nitride film, and serves to protect internal semiconductor devices by absorbing mechanical, electrical, and chemical shocks transmitted to the lower part in a subsequent assembly or package process.

한편, 반도체 메모리 소자를 포함하여 통상의 반도체 소자는 제조과정에서의 결함등으로 동작하지 않는 회로를 여분의 회로로 대치하는 리페어(repair) 공정이나, 일부 회로의 특성을 응용에 맞게 변경하는 트리밍(trimming) 공정을 수행하게 된다. 이러한 리페어 공정이나 트리밍 공정은 소정의 배선 일부를 레이저의 조사 등을 이용하여 끊음으로써 수행된다. 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 여기서는 퓨즈부라 한다. 반도체 장치에 있어서 퓨즈는 통상적으로 리페어(Repair)를 통한 메모리 셀의 구제에 널리 사용되고 있으며, 결함 셀을 리던던시(redundancy) 셀로 대체하는 작업은, 대체하고자 하는 메인 셀의 어드레스에 대응되는 리던던시 디코더(decoder)의 퓨즈를 레이저 빔(laser beam)등의 기술을 이용하여 절단함으로써 이루어진다.On the other hand, a conventional semiconductor device including a semiconductor memory device is a repair process for replacing a circuit which does not operate due to a defect in a manufacturing process with a spare circuit, or a trimming for changing the characteristics of some circuits according to an application. trimming) process. Such a repair process or a trimming process is performed by cutting off a portion of the predetermined wiring using laser irradiation or the like. The wiring broken by the laser irradiation is called a fuse line, and the broken portion and the area surrounding the wiring are referred to herein as a fuse portion. In semiconductor devices, fuses are commonly used to repair memory cells through repair, and replacing a defective cell with a redundancy cell is a redundancy decoder corresponding to an address of a main cell to be replaced. ) Is cut by using a technique such as a laser beam.

반도체 메모리 장치가 고집적화됨에 따라 더욱 많은 수의 리던던시 셀과 이를 리페어하기 위한 더욱 많은 수의 퓨즈를 필요로 하게 되었다. 이에 따라, 퓨즈의 간격, 폭 등이 더욱 좁아져, 보다 정밀한 제조공정이 요구되고 있는 실정이다. 이는 미세한 간격을 갖는 퓨즈를 정확하게 얼라인하여, 결함이 발생된 셀에 대응되는 퓨즈를 절단하여야 함을 뜻한다. As semiconductor memory devices become more integrated, they require a larger number of redundancy cells and a larger number of fuses to repair them. As a result, the gaps, widths, and the like of the fuses are further narrowed, and a more precise manufacturing process is required. This means that fuses with fine spacing must be accurately aligned to cut the fuses corresponding to the defective cells.

그러나, 커패시터의 높이가 점점 높아지고, 금속배선 콘택 이후의 포토 공정 확보를 위해 전체 평탄화 공정이 일반적으로 이루어지는 0.17㎛ 이하의 소자에서는 리페어 퓨즈(repair fuse)를 개구시키기 위해 식각하는 높이가 3㎛ 이상 요구되고 있다. 이에 따라 퓨즈라인이 안정적으로 개구되지 않거나 또는 퓨즈라인 개구를 위한 식각시에 퓨즈라인의 어택(attack)이 발생하는 문제가 생기고 있다. However, in the case of devices having a height of more and more than 0.17 μm in which the overall planarization process is generally performed to secure the photo process after the metal wiring contact, an etching height of 3 μm or more is required to open the repair fuse. It is becoming. Accordingly, there is a problem that the fuse line is not stably opened or an attack of the fuse line occurs during etching for the fuse line opening.

본 발명이 이루고자 하는 기술적 과제는 퓨즈라인을 안정적으로 개구시킬 수 있는 반도체 소자의 퓨즈라인 개구부 형성방법을 제공함에 있다.An object of the present invention is to provide a method for forming a fuse line opening of a semiconductor device capable of stably opening the fuse line.

상기 기술적 과제를 달성하기 위하여 본 발명은, 소정의 하지층이 형성되어 있는 반도체 기판 상에 비트라인 및 퓨즈라인을 형성하는 단계와, 상기 반도체 기판 전면에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막을 관통하여 상기 반도체 기판의 활성영역과 연결되는 콘택 플러그를 형성하는 단계와, 상기 제1 층간절연막 상에 상기 콘택 플러그와 연결되는 하부전극, 유전막 및 상부 플레이트 전극을 순차적으로 형성하여 커패시터를 형성하고, 상기 퓨즈라인 상부의 상기 제1 층간절연막 상에 블로킹층을 형성하는 단계와, 상기 커패시터 및 상기 블로킹층이 형성되어 있는 반도체 기판 전면에 제2 층간절연막을 형성한 후, 주변회로영역의 퓨즈라인 상부를 개구시키기 위하여 상기 블로킹층이 노출될 때까지 상기 제2 층간절연막을 식각하여 개구부를 형성하는 단계와, 상기 제2 층간절연막의 소정 영역 상에 제1 금속배선을 형성하는 단계와, 상기 제1 금속배선이 형성되어 있는 상기 반도체 기판 전면에 제3 층간절연막을 형성하는 단계와, 사진공정 및 식각공정을 이용하여 상기 제3 층간절연막을 패터닝하여 상기 제1 금속배선과 연결되는 비아홀을 형성하면서, 동시에 상기 퓨즈라인 상부의 개구부에 형성된 상기 제3 층간절연막도 식각하여 제거하는 단계와, 상기 비아홀을 도전물질로 매립하여 비아콘택을 형성하는 단계와, 상기 비아콘택 및 상기 제3 층간절연막 상에 상기 비아콘택과 연결되는 제2 금속배선을 형성하는 단계와, 상기 제2 금속배선이 형성되어 있는 상기 반도체 기판 전면에 패시베이션막을 증착한 후, 사진공정 및 식각공정을 이용하여 상기 퓨즈라인 상부의 개구부에 형성된 상기 패시베이션막을 제거하는 단계 및 상기 퓨즈라인 상부에 형성된 상기 블로킹층을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a bit line and a fuse line on a semiconductor substrate on which a predetermined base layer is formed, and forming a first interlayer insulating film on the entire surface of the semiconductor substrate. Forming a contact plug penetrating through the first interlayer insulating layer and connected to the active region of the semiconductor substrate, and sequentially forming a lower electrode, a dielectric layer, and an upper plate electrode connected to the contact plug on the first interlayer insulating layer; Forming a capacitor, forming a blocking layer on the first interlayer insulating layer on the fuse line, and forming a second interlayer insulating layer on the entire surface of the semiconductor substrate on which the capacitor and the blocking layer are formed. The second interlayer insulating film is etched until the blocking layer is exposed to open the upper portion of the fuse line. Forming an opening, forming a first metal wiring on a predetermined region of the second interlayer insulating film, and forming a third interlayer insulating film on an entire surface of the semiconductor substrate on which the first metal wiring is formed; Patterning the third interlayer insulating layer by using a photo process and an etching process to form a via hole connected to the first metal wiring, and simultaneously etching and removing the third interlayer insulating layer formed in the opening of the fuse line. And filling a via hole with a conductive material to form a via contact, forming a second metal wire connected to the via contact on the via contact and the third interlayer insulating layer, and forming the via contact. After depositing a passivation film on the entire surface of the semiconductor substrate is formed in the opening of the upper portion of the fuse line using a photo process and an etching process And removing the formed passivation layer and etching and removing the blocking layer formed on the fuse line, thereby forming a fuse line opening of the semiconductor device.

상기 블로킹층은 상기 제1, 제2 및 제3 층간절연막과의 식각선택비가 큰 물질을 사용하여 형성된다. 상기 블로킹층은 도핑된 폴리실리콘막, 티타늄 질화막 또는 이들의 조합막으로 형성되는 것이 바람직하다. The blocking layer is formed using a material having a high etching selectivity with respect to the first, second and third interlayer insulating films. The blocking layer is preferably formed of a doped polysilicon film, a titanium nitride film or a combination thereof.

상기 상부 플레이트 전극 및 상기 블로킹층은 동일한 도전물질을 사용하여 동시에 증착되고, 상기 도전물질을 패터닝하여 블로킹층을 형성될 수 있다. 상기 블로킹층은 도핑된 폴리실리콘막, 티타늄 질화막 또는 이들의 조합막으로 형성되는 것이 바람직하다. The upper plate electrode and the blocking layer may be simultaneously deposited using the same conductive material, and the blocking material may be formed by patterning the conductive material. The blocking layer is preferably formed of a doped polysilicon film, a titanium nitride film or a combination thereof.

상기 블로킹층을 제거하는 단계는 상기 패시베이션막을 증착하기 이전에 이루어질 수 있다. Removing the blocking layer may be performed prior to depositing the passivation film.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야의 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 본 발명의 범위를 한정하는 것으로 해석되어져서는 아니된다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following examples are provided to those skilled in the art to fully understand the present invention and should not be construed as limiting the scope of the present invention. In the following description, when a layer is described as being on top of another layer, it may be present directly on top of another layer, with a third layer interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements in the figures.

도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 퓨즈라 인 개구부 형성방법을 공정순서에 따라 도시한 단면도들이다. 1 to 4 are cross-sectional views illustrating a method for forming a fuse line opening of a semiconductor device according to a preferred embodiment of the present invention according to a process sequence.

도 1을 참조하면, 반도체 기판(100) 상에 셀영역(a) 및 주변회로영역(b)을 정의하고, 각 영역에서 반도체 기판(100)의 활성영역을 전기적으로 분리시키는 필드 산화막(102)을 형성한다. 필드 산화막(102)은 통상의 로코스(LOCOS) 공정 또는 얕은 트렌치 소자분리(Shallow trench isolation) 공정에 의해 형성될 수 있다. 이어서, 셀영역(a) 및 주변회로영역(b)에 소오스(104), 드레인(104) 및 게이트 전극(112)으로 이루어진 트랜지스터들을 형성한다. 게이트 전극(112)은 게이트 산화막(106), 게이트 도전층(108), 캐핑 절연막(110)으로 이루어지며, 그 측벽에는 스페이서(114)가 형성된다. 이어서, 트랜지스터들이 형성되어 있는 셀영역에 도핑된 층간절연막(미도시)을 증착하고, 이를 화학기계적 연마하여 평탄화한다. 다음에, 소오스 또는 드레인 영역(104)에 콘택패드(116)를 형성하기 위하여 상기 층간절연막을 패터닝한 후, 폴리실리콘막을 증착하고, 이를 화학기계적 연마하여 평탄화한다. 상기 평탄화 공정에 의해 노드 분리가 이루어져 콘택패드(116)가 형성된다. 다음에, 반도체 기판(100) 전면에 제1 층간절연막(118)을 형성한 후, 화학기계적 연마하여 평탄화한다. 제1 층간절연막은 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass), SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다. 이어서, 통상의 사진공정 및 식각공정을 이용하여 제1 층간절연막(118)을 관통하는 콘택홀을 형성한 후, 도전물질로 매립하여 콘택 플러그(120)를 형성한다. 콘택 플러그(120)는 소오스 또는 드레인 영역(104) 또는 콘택패드(116)에 연결된다. 이어서, 제1 층간절연막(118) 상에 도전물질을 증착한 후, 패터닝하여 비트라인(122) 및 퓨즈라인(124)을 형성한다. 비트라인(122)은 콘택 플러그(120)에 연결된다. 비트라인(122) 및 퓨즈라인(124)은 도전층(126) 및 캐핑 절연막(128)이 순차적으로 적층된 구조를 가질 수 있으며, 그 측벽에는 스페이서(130)가 형성될 수 있다. 이어서, 비트라인(122) 및 퓨즈라인(124)이 형성되어 있는 반도체 기판(100) 전면에 제2 층간절연막(132)을 형성한 후, 화학기계적 연마하여 평탄화한다. 제2 층간절연막은 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass), SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다. Referring to FIG. 1, a field oxide layer 102 defining a cell region a and a peripheral circuit region b on a semiconductor substrate 100 and electrically separating an active region of the semiconductor substrate 100 in each region. To form. The field oxide layer 102 may be formed by a conventional LOCOS process or a shallow trench isolation process. Subsequently, transistors including the source 104, the drain 104, and the gate electrode 112 are formed in the cell region a and the peripheral circuit region b. The gate electrode 112 includes a gate oxide layer 106, a gate conductive layer 108, and a capping insulating layer 110, and spacers 114 are formed on sidewalls of the gate electrode 112. Subsequently, a doped interlayer insulating film (not shown) is deposited in the cell region in which the transistors are formed, and the planarized by chemical mechanical polishing. Next, the interlayer insulating film is patterned to form the contact pads 116 in the source or drain region 104, and then a polysilicon film is deposited and chemically polished and planarized. The node is separated by the planarization process to form a contact pad 116. Next, the first interlayer insulating film 118 is formed over the entire surface of the semiconductor substrate 100, and then planarized by chemical mechanical polishing. The first interlayer insulating film may be a Boron Phosphorous Silicate Glass (BPSG) film, Phosphorous Silicate Glass (PSG), Spin On Glass (SOG) film, Tetra Ethyl Ortho Silicate (TEOS) film, Undoped Silicate Glass (USG) film, or High Density (HDP) film. Plasma) film is preferable. Subsequently, a contact hole penetrating the first interlayer insulating layer 118 is formed using a normal photolithography process and an etching process, and then a contact plug 120 is formed by filling with a conductive material. The contact plug 120 is connected to the source or drain region 104 or contact pad 116. Subsequently, a conductive material is deposited on the first interlayer insulating layer 118 and then patterned to form a bit line 122 and a fuse line 124. The bit line 122 is connected to the contact plug 120. The bit line 122 and the fuse line 124 may have a structure in which the conductive layer 126 and the capping insulating layer 128 are sequentially stacked, and spacers 130 may be formed on sidewalls of the bit line 122 and the fuse line 124. Subsequently, the second interlayer insulating film 132 is formed on the entire surface of the semiconductor substrate 100 where the bit line 122 and the fuse line 124 are formed, and then planarized by chemical mechanical polishing. The second interlayer insulating film may be a Boron Phosphorous Silicate Glass (BPSG) film, Phosphorous Silicate Glass (PSG), Spin On Glass (SOG) film, Tetra Ethyl Ortho Silicate (TEOS) film, Undoped Silicate Glass (USG) film, or High Density (HDP) film. Plasma) film is preferable.

도 2를 참조하면, 통상의 사진공정 및 식각공정을 이용하여 제2 층간절연막(132) 및 제1 층간절연막(118)을 식각하여 콘택홀을 형성한 후, 도전물질로 매립하여 콘택 플러그(134)를 형성한다. 상기 콘택 플러그(134)는 콘택패드(116)와 연결된다. 이어서, 제2 층간절연막(132) 및 콘택 플러그(134) 상에 커패시터(142)를 형성한다. 커패시터(142)는 하부전극(136), 유전막(138) 및 상부 플레이트 전극(140)이 순차적으로 형성된 구조를 갖는다. 커패시터 하부전극(136)은 콘택 플러그(134)와 전기적으로 연결된다. 이때, 상부 플레이트 전극(140) 형성시 주변회로영역(b)에 있는 퓨즈라인(124) 상부의 제2 층간절연막(132) 상에 블로킹층(144)도 함께 형성한다. 즉, 상부 플레이트 전극(140) 및 블로킹층(144)을 형성하기 위해 반도체 기판 전면에 도전물질을 증착 한 후, 주변회로영역(b)에 증착된 상기 도전물질을 사진공정 및 식각공정을 이용하여 패터닝하여 블로킹층을 형성할 수 있다. 상부 플레이트 전극(140) 및 블로킹층(144)은 층간절연막과의 식각선택비가 큰 물질, 예컨대 도핑된 폴리실리콘막, 티타늄 질화막(TiN) 또는 이들의 조합막으로 형성하는 것이 바람직하다. 물론, 상부 플레이트 전극(140) 형성시에 블로킹층(144)을 형성하지 않고, 상부 플레이트 전극(140)을 형성한 후에 층간절연막과의 식각선택비가 큰 물질을 사용하여 블로킹층(144)을 따로 형성할 수도 있음은 물론이다. 이어서, 커패시터(142) 및 블로킹층(144)이 형성되어 있는 반도체 기판(100) 전면에 제3 층간절연막(146)을 형성한다. 제3 층간절연막은 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass), SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다. 다음에, 제3 층간절연막(146)을 화학기계적 연마하여 평탄화한 후, 주변회로영역(b)의 퓨즈라인(124) 상부를 개구시키기 위하여 통상의 사진공정 및 식각공정을 이용하여 제3 층간절연막(146)을 식각하여 개구부(149)를 형성한다. 제3 층간절연막(146)의 식각은 블로킹층(144)이 노출될 때까지 실시한다. Referring to FIG. 2, a contact hole is formed by etching the second interlayer insulating layer 132 and the first interlayer insulating layer 118 using a conventional photolithography process and an etching process, and then filling the contact plug 134 by embedding a conductive material. ). The contact plug 134 is connected to the contact pad 116. Subsequently, a capacitor 142 is formed on the second interlayer insulating film 132 and the contact plug 134. The capacitor 142 has a structure in which the lower electrode 136, the dielectric layer 138, and the upper plate electrode 140 are sequentially formed. The capacitor lower electrode 136 is electrically connected to the contact plug 134. In this case, the blocking layer 144 is also formed on the second interlayer insulating layer 132 on the fuse line 124 in the peripheral circuit region b when the upper plate electrode 140 is formed. That is, after the conductive material is deposited on the entire surface of the semiconductor substrate to form the upper plate electrode 140 and the blocking layer 144, the conductive material deposited in the peripheral circuit region (b) using a photo process and an etching process The blocking layer may be formed by patterning. The upper plate electrode 140 and the blocking layer 144 may be formed of a material having a large etching selectivity with respect to the interlayer insulating layer, such as a doped polysilicon layer, a titanium nitride layer (TiN), or a combination thereof. Of course, the blocking layer 144 is not formed when the upper plate electrode 140 is formed, and the blocking layer 144 is separately formed by using a material having a high etching selectivity with the interlayer insulating layer after forming the upper plate electrode 140. Of course, it can also be formed. Next, a third interlayer insulating film 146 is formed on the entire surface of the semiconductor substrate 100 on which the capacitor 142 and the blocking layer 144 are formed. The third interlayer insulating film may be a Boron Phosphorous Silicate Glass (BPSG) film, Phosphorous Silicate Glass (PSG), Spin On Glass (SOG) film, Tetra Ethyl Ortho Silicate (TEOS) film, Undoped Silicate Glass (USG) film, or High Density (HDP) film. Plasma) film is preferable. Next, the third interlayer insulating film 146 is chemically polished and planarized, and then the third interlayer insulating film is formed by using a normal photo process and an etching process to open the upper portion of the fuse line 124 in the peripheral circuit region b. 146 is etched to form openings 149. Etching of the third interlayer insulating film 146 is performed until the blocking layer 144 is exposed.

도 3을 참조하면, 제3 층간절연막(146) 상에 도전물질을 증착한 후, 통상의 사진공정 및 식각공정을 이용하여 상기 도전물질을 패터닝하여 제1 금속배선(148)을 형성한다. 제1 금속배선(148)은 알루미늄(Al)막, 텅스텐(W)막, 구리(Cu)막 등으로 형성할 수 있다. 이때, 퓨즈라인(124) 상부의 개구부(149) 측벽에는 상기 도전 물질이 식각되지 않고 소량 남아있을 수 있으며, 이는 후속 공정, 예컨대 식각공정에 대한 패시베이션 역할을 하기도 한다. 또한 수분이 침투하는 것을 방지하는 역할을 하기도 한다. 이어서, 제1 금속배선(148)이 형성되어 있는 반도체 기판(100) 전면에 제4 층간절연막(150)을 형성한다. 제4 층간절연막(150)은 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass), SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다. 다음에, 통상의 사진공정 및 식각공정을 이용하여 제4 층간절연막(150)을 패터닝하여 제1 금속배선(148)과 연결되는 비아홀(152)을 형성한다. 이때, 퓨즈라인(124) 상부의 개구부(149)에 형성된 제4 층간절연막(150)도 비아홀(152)을 형성하면서 식각하여 제거한다. 이어서, 비아홀(152)을 도전물질, 예컨대 알루미늄(Al), 텅스텐(W) 또는 구리(Cu)로 매립하여 비아콘택(154)을 형성한다. 이때, 퓨즈라인(124) 상부의 개구부(149) 측벽에는 상기 도전물질이 식각되지 않고 소량 남아있을 수 있으며, 이는 후속 공정, 예컨대 식각공정에 대한 패시베이션 역할을 하기도 한다. 또한 수분이 침투하는 것을 방지하는 역할을 하기도 한다. 이어서, 비아콘택(154) 및 제4 층간절연막(150) 상에 도전물질, 예컨대 알루미늄(Al), 텅스텐(W) 또는 구리(Cu)를 증착한 후, 통상의 사진공정 및 식각공정을 이용하여 비아콘택(154)과 연결되는 제2 금속배선(156)을 형성한다. 이때, 퓨즈라인(124) 상부의 개구부(149) 측벽에는 상기 도전물질이 식각되지 않고 소량 남아있을 수 있으며, 이는 후속 공정, 예컨대 식각공정에 대한 패시베이션 역할을 하기도 한다. 또한 수분이 침투하는 것을 방지 하는 역할을 하기도 한다.Referring to FIG. 3, after depositing a conductive material on the third interlayer insulating layer 146, the conductive material is patterned using a conventional photolithography process and an etching process to form a first metal wiring 148. The first metal wire 148 may be formed of an aluminum (Al) film, a tungsten (W) film, a copper (Cu) film, or the like. In this case, a small amount of the conductive material may remain on the sidewall of the opening 149 of the upper portion of the fuse line 124 without being etched, which may serve as a passivation for a subsequent process such as an etching process. It also plays a role in preventing the penetration of moisture. Subsequently, a fourth interlayer insulating film 150 is formed on the entire surface of the semiconductor substrate 100 on which the first metal wiring 148 is formed. The fourth interlayer insulating film 150 may be a boron phosphosilicate glass (BPSG) film, a phosphorous silicate glass (PSG), a spin on glass (SOG) film, a tetra ethyl ortho silicate (TEOS) film, an undoped silicate glass (USG) film, or an HDP. It is preferable to form a (High Density Plasma) film. Next, the fourth interlayer insulating layer 150 is patterned using a general photolithography process and an etching process to form a via hole 152 connected to the first metal wiring 148. In this case, the fourth interlayer insulating layer 150 formed in the opening 149 on the fuse line 124 is also removed by etching while forming the via hole 152. Subsequently, the via hole 152 is filled with a conductive material such as aluminum (Al), tungsten (W), or copper (Cu) to form the via contact 154. In this case, a small amount of the conductive material may remain on the sidewall of the opening 149 of the upper portion of the fuse line 124 without being etched, which may serve as a passivation for a subsequent process such as an etching process. It also plays a role in preventing the penetration of moisture. Subsequently, a conductive material such as aluminum (Al), tungsten (W), or copper (Cu) is deposited on the via contact 154 and the fourth interlayer insulating film 150, and then using a conventional photolithography process and an etching process. A second metal wire 156 is formed to be connected to the via contact 154. In this case, a small amount of the conductive material may remain on the sidewall of the opening 149 of the upper portion of the fuse line 124 without being etched, which may serve as a passivation for a subsequent process such as an etching process. It also plays a role in preventing the penetration of moisture.

도 4를 참조하면, 제2 금속배선(156)이 형성되어 있는 반도체 기판(100) 전면에 패시베이션막(158)을 증착한 후, 통상의 사진공정 및 식각공정을 이용하여 퓨즈라인(124) 상부의 개구부(149)에 형성된 패시베이션막(158)을 제거한다. 다음에, 퓨즈 리페어(repair) 진행시 퓨즈라인(124)을 레이저를 이용하여 절단할 수 있도록 퓨즈라인(124) 상부에 형성된 블로킹층(144)을 식각하여 제거한다. 물론, 블로킹층(144)의 제거는 패시베이션막(158)을 증착하기 이전에 이루어질 수도 있음은 물론이다. Referring to FIG. 4, after the passivation layer 158 is deposited on the entire surface of the semiconductor substrate 100 on which the second metal interconnection 156 is formed, the upper portion of the fuse line 124 is formed by using a general photo process and an etching process. The passivation film 158 formed in the opening 149 of is removed. Next, the blocking layer 144 formed on the fuse line 124 is etched and removed so that the fuse line 124 may be cut by using a laser during the fuse repair process. Of course, the removal of the blocking layer 144 may be made before the passivation film 158 is deposited.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.As mentioned above, although the preferred embodiment of the present invention has been described in detail, the present invention is not limited to the above embodiment, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention. Do.

본 발명에 의한 반도체 소자의 퓨즈라인 개구부 형성방법에 의하면, 퓨즈라인 상부에 블로킹층을 형성함으로써 퓨즈부를 안정적으로 개구시킬 수 있다. 한편, 퓨즈라인 상부의 개구부 측벽에는 각 금속 증착 공정에서 형성된 도전막들이 남아있어 패시베이션 역할을 할 수 있는데, 이는 습기에 취약한 층간절연막 등을 통해 수분이 침투하는 것을 방지하는 효과가 있다. According to the method for forming a fuse line opening of a semiconductor device according to the present invention, a fuse layer can be stably opened by forming a blocking layer over the fuse line. Meanwhile, conductive films formed in each metal deposition process may remain on the sidewalls of the opening of the fuse line to act as a passivation, which may prevent moisture from penetrating through an interlayer insulating film vulnerable to moisture.

Claims (6)

활성영역을 포함하는 하지층이 형성되어 있는 반도체 기판 상에 비트라인 및 퓨즈라인을 형성하는 단계;Forming a bit line and a fuse line on a semiconductor substrate on which a base layer including an active region is formed; 상기 반도체 기판 전면에 제1 층간절연막을 형성하는 단계;Forming a first interlayer insulating film over the semiconductor substrate; 상기 제1 층간절연막을 관통하여 상기 반도체 기판의 활성영역과 연결되는 콘택 플러그를 형성하는 단계;Forming a contact plug penetrating the first interlayer insulating layer and connected to an active region of the semiconductor substrate; 상기 제1 층간절연막 상에 상기 콘택 플러그와 연결되는 하부전극, 유전막 및 상부 플레이트 전극을 순차적으로 형성하여 커패시터를 형성하고, 상기 퓨즈라인 상부의 상기 제1 층간절연막 상에 블로킹층을 형성하는 단계;Forming a capacitor by sequentially forming a lower electrode, a dielectric layer, and an upper plate electrode connected to the contact plug on the first interlayer insulating layer, and forming a blocking layer on the first interlayer insulating layer above the fuse line; 상기 커패시터 및 상기 블로킹층이 형성되어 있는 반도체 기판 전면에 제2 층간절연막을 형성한 후, 주변회로영역의 퓨즈라인 상부를 개구시키기 위하여 상기 블로킹층이 노출될 때까지 상기 제2 층간절연막을 식각하여 개구부를 형성하는 단계;After forming a second interlayer insulating film on the entire surface of the semiconductor substrate on which the capacitor and the blocking layer are formed, the second interlayer insulating film is etched until the blocking layer is exposed to open the fuse line in the peripheral circuit region. Forming an opening; 상기 캐패시터가 형성된 영역 상의 상기 제2 층간절연막 상에 제1 금속배선을 형성하는 단계;Forming a first metal wiring on the second interlayer insulating film on the region where the capacitor is formed; 상기 제1 금속배선이 형성되어 있는 상기 반도체 기판 전면에 제3 층간절연막을 형성하는 단계;Forming a third interlayer insulating film on an entire surface of the semiconductor substrate on which the first metal wiring is formed; 사진공정 및 식각공정을 이용하여 상기 제3 층간절연막을 패터닝하여 상기 제1 금속배선과 연결되는 비아홀을 형성하면서, 동시에 상기 퓨즈라인 상부의 개구부에 형성된 상기 제3 층간절연막도 식각하여 제거하는 단계;Patterning the third interlayer insulating layer using a photolithography process and an etching process to form a via hole connected to the first metal interconnection, and simultaneously etching and removing the third interlayer dielectric layer formed in the opening of the fuse line; 상기 비아홀을 도전물질로 매립하여 비아콘택을 형성하는 단계;Filling the via hole with a conductive material to form a via contact; 상기 비아콘택 및 상기 제3 층간절연막 상에 상기 비아콘택과 연결되는 제2 금속배선을 형성하는 단계;Forming a second metal wire on the via contact and the third interlayer insulating layer to be connected to the via contact; 상기 제2 금속배선이 형성되어 있는 상기 반도체 기판 전면에 패시베이션막을 증착한 후, 사진공정 및 식각공정을 이용하여 상기 퓨즈라인 상부의 개구부에 형성된 상기 패시베이션막을 제거하는 단계; 및Depositing a passivation film on the entire surface of the semiconductor substrate on which the second metal wiring is formed, and then removing the passivation film formed in the opening of the upper portion of the fuse line by using a photo process and an etching process; And 상기 퓨즈라인 상부에 형성된 상기 블로킹층을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법.And removing the blocking layer formed on the fuse line by etching the removed blocking layer. 제1항에 있어서, 상기 블로킹층은 상기 제1, 제2 및 제3 층간절연막과의 식각선택비가 큰 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법.The method of claim 1, wherein the blocking layer is formed of a material having a high etching selectivity with respect to the first, second, and third interlayer insulating layers. 제2항에 있어서, 상기 블로킹층은 도핑된 폴리실리콘막, 티타늄 질화막 또는 이들의 조합막으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법.The method of claim 2, wherein the blocking layer is formed of a doped polysilicon film, a titanium nitride film, or a combination thereof. 제1항에 있어서, 상기 상부 플레이트 전극 및 상기 블로킹층은 동일한 도전물질을 사용하여 동시에 증착되고, 상기 도전물질을 패터닝하여 블로킹층을 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법.The method of claim 1, wherein the upper plate electrode and the blocking layer are simultaneously deposited using the same conductive material, and the conductive material is patterned to form a blocking layer. 제4항에 있어서, 상기 블로킹층은 도핑된 폴리실리콘막, 티타늄 질화막 또는 이들의 조합막으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법.The method of claim 4, wherein the blocking layer is formed of a doped polysilicon film, a titanium nitride film, or a combination thereof. 제1항에 있어서, 상기 블로킹층을 제거하는 단계는 상기 패시베이션막을 증착하기 이전에 이루어지는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법.The method of claim 1, wherein the removing of the blocking layer is performed before depositing the passivation layer.
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