JPH1131748A - Semiconductor device and manufacture of the same - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より特定的には、冗長回路を有す
る半導体装置およびその製造方法に関する。The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having a redundant circuit and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】一般に、ＳＲＡＭ（Static Random Acce
ss Memory)、ＤＲＡＭ（Dynamic Random Access Memor
y) などの半導体装置には、その内部に冗長回路が組み
込まれている。この冗長回路は、半導体装置の製造工程
において生ずるランダムな欠陥による半導体装置の歩留
り低下を防止するために設けられている。すなわち、製
造時において特定回路部に欠陥が生じても、半導体装置
全体としての機能が損なわれないように、特定回路部と
置換可能なように同一の機能を有する予備の回路部が形
成されている。上記のような冗長回路を有する半導体装
置では、例えば、回路部に欠陥が存在した場合、この回
路部を不活性化させかつこの欠陥回路部に対応する冗長
回路部を活性化させるための切断可能なヒューズが形成
されている。これらのヒューズは、例えば、レーザビー
ムによって溶断除去される。2. Description of the Related Art Generally, an SRAM (Static Random Acce
ss Memory), DRAM (Dynamic Random Access Memor)
Redundant circuits are incorporated in semiconductor devices such as y). This redundant circuit is provided to prevent a decrease in the yield of the semiconductor device due to a random defect generated in a manufacturing process of the semiconductor device. That is, even if a defect occurs in the specific circuit portion during manufacturing, a spare circuit portion having the same function as the replaceable specific circuit portion is formed so that the function of the entire semiconductor device is not impaired. I have. In a semiconductor device having a redundant circuit as described above, for example, when a defect is present in a circuit portion, the semiconductor device can be cut off to inactivate the circuit portion and activate a redundant circuit portion corresponding to the defective circuit portion. Fuses are formed. These fuses are blown and removed by, for example, a laser beam.
【０００３】ここで、図８は、半導体装置のヒューズ部
の概略構造の一例を示す説明であって、（ａ）は平面図
であり、（ｂ）は（ａ）のＡ−Ａ線方向の断面図であ
る。図８において、シリコン酸化膜等からなる層間絶縁
膜１０２上に複数のヒューズ１０３が配列するようにパ
ターニングされて形成されている。これらのヒューズ１
０３は、コンタクト１０４によって、上層の配線層１０
５に接続されており、配線層１０５は例えばアルミニウ
ム、ポリシリコン等の導電層で形成されている。配線層
１０５上には、シリコン酸化膜等からなる層間絶縁膜１
０７が形成されており、この層間絶縁膜１０６のヒュー
ズ１０３の上方には、ヒューズ１０３上にヒューズ上残
膜１０８を形成するようにヒューズ上開口部１０７が形
成されている。ヒューズ１０３は、例えばトランジスタ
やメモリトランジスタからなる正規の回路が不良の場合
に、当該不良回路を置換するための予備の回路を有する
冗長回路に、コンタクト１０４および配線層１０５を介
して接続されている。このヒューズ１０３のうち、不良
回路に対応するヒューズ１０３を、ヒューズ上開口部１
０７から、たとえば、レーザ光を照射して溶断すること
により、対応する冗長回路が活性化され、置換されるこ
とになる。FIG. 8 is a view showing an example of a schematic structure of a fuse portion of a semiconductor device. FIG. 8A is a plan view, and FIG. 8B is a plan view taken along line AA in FIG. It is sectional drawing. In FIG. 8, a plurality of fuses 103 are formed by patterning on an interlayer insulating film 102 made of a silicon oxide film or the like so as to be arranged. These fuses 1
03 denotes an upper wiring layer 10 by a contact 104.
5, and the wiring layer 105 is formed of a conductive layer of, for example, aluminum, polysilicon, or the like. On the wiring layer 105, an interlayer insulating film 1 made of a silicon oxide film or the like is formed.
07 is formed. Above the fuse 103 in the interlayer insulating film 106, an opening 107 on the fuse is formed so as to form a remaining film 108 on the fuse 103. The fuse 103 is connected via a contact 104 and a wiring layer 105 to a redundant circuit having a spare circuit for replacing the defective circuit when a normal circuit including a transistor or a memory transistor is defective, for example. . Of the fuses 103, the fuse 103 corresponding to the defective circuit is replaced with the fuse upper opening 1
From 07, for example, by irradiating with laser light and fusing, the corresponding redundant circuit is activated and replaced.
【０００４】ところで、上記したヒューズ１０３上のヒ
ューズ上残膜１０８の膜厚ｄ4 は、ヒューズ１０３の正
常な切断を行うことができる所定範囲に設定する必要が
ある。一般的には、この膜厚ｄ4 は、例えば、０．３〜
１．０μｍの範囲とすることが要求される。これは、ヒ
ューズ１０３上のヒューズ上残膜１０８の膜厚ｄが所定
範囲よりも厚すぎると、ヒューズ上残膜１０８をヒュー
ズ１０３上部の急激な温度上昇による圧力上昇によって
吹き飛ばすことができず、ヒューズ１０３を切断できな
いことがあるからである。また、ヒューズ１０３上のヒ
ューズ上残膜１０８の膜厚ｄが所定範囲よりも薄く、例
えば、ヒューズ１０３の表面が露出したような場合に
は、ヒューズ１０３の切断後、ヒューズ１０３の破片を
エッチング除去する際に、他の表面が露出したヒューズ
１０３までもがエッチング除去されてしまったり、半導
体装置をパッケージングする際にフィラー（充填材）に
よるヒューズの損傷によってヒューズが切断されること
がある等の不具合が生じることがあるからである。The thickness d4 of the remaining film 108 on the fuse 103 on the fuse 103 needs to be set to a predetermined range in which the fuse 103 can be normally cut. Generally, the thickness d4 is, for example, 0.3 to
It is required to be in the range of 1.0 μm. This is because if the thickness d of the remaining film 108 on the fuse 103 on the fuse 103 is too large than a predetermined range, the remaining film 108 on the fuse 103 cannot be blown off due to a pressure rise due to a rapid temperature rise above the fuse 103. This is because it may not be possible to cut 103. Further, when the thickness d of the remaining film 108 on the fuse 103 on the fuse 103 is smaller than a predetermined range, for example, when the surface of the fuse 103 is exposed, fragments of the fuse 103 are removed by etching after cutting the fuse 103. When the semiconductor device is packaged, the fuse 103 may be cut off due to damage to the fuse due to a filler when the semiconductor device is packaged. This is because a malfunction may occur.
【０００５】[0005]
【発明が解決しようとする課題】このため、層間絶縁膜
１０６を形成後に、これを選択的にエッチングしてヒュ
ーズ上開口部１０７を形成する際に、ヒューズ上残膜１
０８の膜厚ｄ4 を所定の範囲に制御する必要がある。し
かしがら、半導体装置の高集積度化、半導体装置の動作
速度の高速化を実現するために、半導体装置の配線層が
多層化される傾向にある。配線層の多層化に伴い、各配
線層間を絶縁する層間絶縁膜も多層化され、層間絶縁膜
の総和は非常に大きくなっており、層間絶縁膜の総和が
大きくなるほどヒューズ上残膜１０８の膜厚ｄ4 のばら
つきの範囲も大きくなり、これを所定の範囲に制御する
のは一層困難になっている。For this reason, after the interlayer insulating film 106 is formed, when the interlayer insulating film 106 is selectively etched to form the opening 107 on the fuse, the remaining film 1 on the fuse is removed.
It is necessary to control the film thickness d4 of 08 to a predetermined range. However, in order to increase the degree of integration of the semiconductor device and increase the operating speed of the semiconductor device, the wiring layers of the semiconductor device tend to be multilayered. With the increase in the number of wiring layers, the number of interlayer insulating films that insulate each wiring layer is also increased, and the total amount of the interlayer insulating films is extremely large. The range of variation of the thickness d4 has also become large, and it has become more difficult to control this to a predetermined range.
【０００６】さらに、図８に示すように、層間絶縁膜１
０６を選択的にエッチングしてヒューズ上開口部１０７
を形成する際に、一般的なエッチングにおいては、開口
部１０７の底壁内周縁部１０７ａにおけるエッチング量
が底壁中心付近に比べて大きくなる。これは、開口部１
０７の側壁部分においてイオン種が反射して底壁内周縁
部１０７ａにおけるエッチング量が増加するためであ
り、また、開口部１０７の側壁が存在するために、底壁
内周縁部１０７ａには堆積物の付着量が底壁中心付近に
比べて少なく、このためエッチング量が増加するためで
ある。例えば、層間絶縁膜１０６のエッチング除去すべ
き膜厚が、例えば４〜５μｍの場合に、一般的なエッチ
ング条件でエッチングすると、ヒューズ上開口部１０７
の底壁内周縁部１０７ａでは、底壁の中心付近よりも
０．５μｍ以上も深く掘れてしまう。したがって、ヒュ
ーズ上残膜１０８の膜厚は、底壁中心付近の膜厚ｄ4 で
はなく、底壁内周縁部１０７ａにおける膜厚ｄ5 によっ
て決定される。例えば、ヒューズ上残膜１０８の膜厚を
上記の０．３〜１．０μｍの範囲に制御するためには、
膜厚ｄ4 と膜厚ｄ5 との差が０．５μｍであるとする
と、膜厚制御における許容誤差マージンは０．２μｍし
かなく、エッチングによるこのような膜厚制御は実質的
に困難である。[0008] Further, as shown in FIG.
06 is selectively etched to form openings 107 on the fuses.
Is formed, in general etching, the etching amount at the inner peripheral edge portion 107a of the bottom wall of the opening 107 becomes larger than that near the center of the bottom wall. This is the opening 1
This is because the ion species is reflected on the side wall portion 07 and the amount of etching at the inner peripheral edge portion 107a of the bottom wall increases, and since the side wall of the opening 107 exists, the deposit is formed on the inner peripheral edge portion 107a of the bottom wall. Is smaller than in the vicinity of the center of the bottom wall, which increases the etching amount. For example, when the thickness of the interlayer insulating film 106 to be removed by etching is, for example, 4 to 5 μm, if etching is performed under general etching conditions, the opening 107 on the fuse is removed.
In the bottom wall inner peripheral edge portion 107a, the bottom wall is dug 0.5 μm or more deeper than the vicinity of the center of the bottom wall. Therefore, the film thickness of the fuse upper residual film 108 is determined not by the film thickness d4 near the center of the bottom wall but by the film thickness d5 at the inner peripheral edge portion 107a of the bottom wall. For example, in order to control the thickness of the remaining film 108 on the fuse in the above-mentioned range of 0.3 to 1.0 μm,
Assuming that the difference between the film thickness d4 and the film thickness d5 is 0.5 μm, the allowable margin in the film thickness control is only 0.2 μm, and such film thickness control by etching is substantially difficult.
【０００７】本発明は、上述の問題点に鑑みてなされた
ものであって、冗長回路を有する半導体装置のヒューズ
上の絶縁膜の厚みが適切に設定可能な半導体装置および
ヒューズ上の絶縁膜の厚みを容易に制御するのに好適な
製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and has been made in consideration of the above-described problems. An object is to provide a manufacturing method suitable for easily controlling the thickness.
【０００８】[0008]
【課題を解決するための手段】本発明は、ヒューズの溶
断除去によって不良回路を予備回路に置換可能な冗長機
能と、前記ヒューズを覆うように積層された絶縁膜とを
有し、前記絶縁膜のヒューズ上の領域に当該ヒューズ表
面上に所定の膜厚の絶縁膜が残存するように開口する開
口部が形成された半導体装置の製造方法であって、前記
予備回路と接続される導電層を形成し、前記導電層上に
第１の絶縁層を介して当該導電層と接続されるヒューズ
を形成し、前記ヒューズを覆うように積層され得る少な
くとも一の絶縁膜からなる第２の絶縁層に、前記開口部
の底壁の内周縁部が平面的に見て前記ヒューズの周囲を
所定のマージンをもって囲むように前記第２の絶縁層を
エッチングして開口部を形成する。According to the present invention, there is provided a redundant function capable of replacing a defective circuit with a spare circuit by fusing and removing a fuse, and an insulating film laminated so as to cover the fuse. A method of manufacturing a semiconductor device, wherein an opening is formed in a region on the fuse so that an insulating film of a predetermined thickness remains on the surface of the fuse, wherein the conductive layer connected to the spare circuit is formed. Forming a fuse connected to the conductive layer via the first insulating layer on the conductive layer, and forming a fuse on the second insulating layer including at least one insulating film that can be stacked so as to cover the fuse. The opening is formed by etching the second insulating layer so that the inner peripheral edge of the bottom wall of the opening surrounds the periphery of the fuse with a predetermined margin when viewed in a plan view.
【０００９】本発明では、第２の絶縁層をエッチングし
て開口部を形成した際に、開口部の底壁の内周縁部が平
面的に見てヒューズの周囲を所定のマージンをもって囲
むように形成することにより、開口部の底壁の内周縁部
のエッチング量が開口部の底壁の中心部付近のエッチン
グ量よりも大きくなって、当該内周縁部が深く掘られた
としても、当該内周縁部はヒューズ上には存在しない。
このため、ヒューズ上に残存する絶縁膜の膜厚は略均等
となり、エッチングによる膜厚制御性が向上する。According to the present invention, when the opening is formed by etching the second insulating layer, the inner peripheral edge of the bottom wall of the opening surrounds the fuse with a predetermined margin in plan view. By forming, the etching amount of the inner peripheral edge of the bottom wall of the opening becomes larger than the etching amount near the center of the bottom wall of the opening, and even if the inner peripheral edge is dug deep, The periphery is not present on the fuse.
Therefore, the film thickness of the insulating film remaining on the fuse becomes substantially uniform, and the film thickness controllability by etching is improved.
【００１０】また、本発明は、前記ヒューズを覆うよう
に積層され得る少なくとも一の絶縁膜からなる第２の絶
縁層の中途に、当該第２の絶縁層の被エッチング特性と
異なる材料からなるエッチングストッパ層を形成するこ
とができる。これによって、非常に厚い膜厚の層間絶縁
層をエッチングしてヒューズ上に開口部を形成する際
に、開口部の底壁の内周縁部が平面的に見てヒューズの
周囲を所定のマージンをもって囲むように形成すること
により膜厚制御性が向上することに加えて、エッチング
ストッパ層によって層間絶縁層のエッチング量を制御す
ることができ、膜厚制御性が一層向上する。Further, according to the present invention, there is provided an etching method comprising a material different from the etching characteristic of the second insulating layer in the middle of the second insulating layer comprising at least one insulating film which can be laminated so as to cover the fuse. A stopper layer can be formed. As a result, when the opening is formed on the fuse by etching the interlayer insulating layer having a very large thickness, the inner peripheral edge of the bottom wall of the opening has a predetermined margin around the fuse when viewed planarly. By being formed so as to surround, not only the film thickness controllability is improved, but also the etching amount of the interlayer insulating layer can be controlled by the etching stopper layer, and the film thickness controllability is further improved.
【００１１】本発明の半導体装置は、ヒューズの溶断除
去によって不良回路を予備回路に置換可能な冗長機能を
有し、前記ヒューズ上に積層された絶縁膜の当該ヒュー
ズ上の領域を開口する開口部が形成された半導体装置で
あって、前記予備回路と接続された導電層と、前記導電
層上に第１の絶縁層を介して積層され、前記導電層と接
続されたヒューズと、前記ヒューズを覆うように積層さ
れた絶縁層であって、前記ヒューズ上に所定の膜厚の絶
縁膜が形成され、平面的に見て底壁の内周縁部が前記ヒ
ューズの周囲を所定のマージンをもって囲む開口部が形
成されている第２の絶縁層とを有する。The semiconductor device according to the present invention has a redundant function of replacing a defective circuit with a spare circuit by fusing and removing a fuse, and an opening for opening a region on the fuse of an insulating film laminated on the fuse. A conductive layer connected to the spare circuit, a fuse stacked on the conductive layer via a first insulating layer, and a fuse connected to the conductive layer; and An insulating layer laminated so as to cover the insulating film, wherein an insulating film having a predetermined thickness is formed on the fuse, and an inner peripheral edge of a bottom wall of the opening surrounds the fuse with a predetermined margin in plan view. A second insulating layer on which a portion is formed.
【００１２】また、本発明の半導体装置は、素子分離領
域によって区画された半導体基板の所定の領域に形成さ
れた導電層としてのソース・ドレイン拡散層と、前記半
導体基板上に絶縁層を介して形成されたヒューズと、前
記絶縁層に形成され、前記素子分離領域によって区画さ
れた異なる領域のソース・ドレイン拡散層と前記ヒュー
ズの両端部とをそれぞれ接続するコンタクトとを有する
ものとすることができる。Further, according to the semiconductor device of the present invention, a source / drain diffusion layer as a conductive layer formed in a predetermined region of a semiconductor substrate partitioned by an element isolation region, and an insulating layer on the semiconductor substrate The fuse may include a formed fuse, and contacts formed on the insulating layer and connecting source / drain diffusion layers in different regions separated by the element isolation region and both ends of the fuse. .
【００１３】[0013]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。第１実施形態 図１は、本発明の第１の実施形態に係る半導体装置のヒ
ューズ部の構造を示す説明図であって、（ａ）は平面図
であり、（ｂ）は（ａ）のＡ−Ａ線方向の断面図であ
る。図１において、例えば、酸化シリコン膜、窒化シリ
コン膜などからなる層間絶縁層２は、図示しないシリコ
ン基板等の半導体基板上に直接または各種層を介して積
層されており、この層間絶縁層２上には、所定の方向に
複数の配線層４がパターニングされて形成されている。
これら配線層４は、中途で分離されており、これら分離
された配線層４ａおよび４ｂは、互いに所定の間隔で離
間している。配線層４は、例えばアルミニウム、ポリシ
リコン等の導電層で形成される。この配線層４上には、
例えば、酸化シリコン膜からなる層間絶縁膜８が形成さ
れており、この層間絶縁膜８上には、分離された配線層
４ａおよび４ｂの間を跨ぐようにヒューズ１０が形成さ
れている。このヒューズ１０は、例えば、ポリシリコ
ン、タングステン、アルミニウム等の導電層によって形
成される。ヒューズ１０は、層間絶縁膜８のヒューズ１
０の下方の両側端部の２箇所に形成されたコンタクト６
によって下層の配線層４と接続されている。コンタクト
６は、例えば、ポリシリコン、タングステン、アルミニ
ウム等の導電性の材料から形成される。Embodiments of the present invention will be described below with reference to the drawings. First Embodiment FIGS. 1A and 1B are explanatory views showing the structure of a fuse section of a semiconductor device according to a first embodiment of the present invention, wherein FIG. 1A is a plan view, and FIG. It is sectional drawing of the AA line direction. In FIG. 1, for example, an interlayer insulating layer 2 made of a silicon oxide film, a silicon nitride film, or the like is laminated directly or through various layers on a semiconductor substrate such as a silicon substrate (not shown). Are formed by patterning a plurality of wiring layers 4 in a predetermined direction.
The wiring layers 4 are separated in the middle, and the separated wiring layers 4a and 4b are separated from each other at a predetermined interval. The wiring layer 4 is formed of, for example, a conductive layer of aluminum, polysilicon, or the like. On this wiring layer 4,
For example, an interlayer insulating film 8 made of a silicon oxide film is formed, and a fuse 10 is formed on the interlayer insulating film 8 so as to straddle between the separated wiring layers 4a and 4b. The fuse 10 is formed of, for example, a conductive layer of polysilicon, tungsten, aluminum, or the like. The fuse 10 is a fuse 1 of the interlayer insulating film 8.
Contact 6 formed at two places on both side edges below 0
Is connected to the lower wiring layer 4. The contact 6 is formed of, for example, a conductive material such as polysilicon, tungsten, and aluminum.
【００１４】ヒューズ１０上には、ヒューズ１０を覆う
ように、例えば、シリコン酸化膜からなる層間絶縁膜１
２が形成されている。層間絶縁膜１２には、ヒューズ１
０の上方に矩形状に開口されたヒューズ上開口部１４が
形成されている。このヒューズ上開口部１４の底壁は、
膜厚ｄ1 を有するヒューズ上残膜１６がヒューズ１０の
表面上に残存して形成されるように開口されている。ま
た、ヒューズ上開口部１４は、その開口が配列された全
てのヒューズ１０の周囲を所定のマージンをもって囲む
ように形成されている。すなわち、ヒューズ上開口部１
４の底壁内周を構成する各辺のうち長辺１４ａとヒュー
ズ１０の端部との間の距離ｄ2 が所定の長さとなるよう
に形成されている。また、ヒューズ上開口部１４の底壁
内周を構成する各辺のうち短辺１４ｂと配列された複数
のヒューズ１０のうち両端部に位置するヒューズ１０の
長手方向の端部との間の距離ｄ3 が所定の長さとなるよ
うに形成されている。An interlayer insulating film 1 made of, for example, a silicon oxide film is formed on the fuse 10 so as to cover the fuse 10.
2 are formed. In the interlayer insulating film 12, the fuse 1
Above 0, a fuse upper opening 14 opened in a rectangular shape is formed. The bottom wall of the fuse upper opening 14 is
An opening is formed so that a fuse remaining film 16 having a film thickness d1 remains on the surface of the fuse 10. The fuse upper opening 14 is formed so as to surround a periphery of all the fuses 10 in which the openings are arranged with a predetermined margin. That is, the fuse upper opening 1
The distance d2 between the long side 14a and the end of the fuse 10 among the sides constituting the inner periphery of the bottom wall of the fuse 4 is formed to have a predetermined length. Further, the distance between the short side 14b of the sides forming the inner periphery of the bottom wall of the fuse upper opening 14 and the longitudinal ends of the fuses 10 located at both ends of the plurality of fuses 10 arranged. d3 is formed to have a predetermined length.
【００１５】なお、上記のように構成されるヒューズ部
を有する半導体装置においては、例えばトランジスタや
メモリトランジスタからなる正規の回路およびこの正規
の回路が不良の場合に、不良回路を置換するための予備
の回路を有する冗長回路の形成は、ヒューズ部を形成す
る工程の前後、あるいは、ヒューズ部を形成する工程と
共に形成される。また、上記の冗長回路は、配線層４を
介してヒューズ１０に接続されている。不良回路の対応
する冗長回路への置換は、ヒューズ上開口部１４が形成
された後、電気的な回路試験によって、不良回路が抽出
され、当該不良回路に対応するヒューズ１０を、ヒュー
ズ上開口部１４から、たとえば、レーザ光を照射して溶
断することにより、対応する冗長回路が活性化され、置
換されることになる。In a semiconductor device having a fuse portion configured as described above, for example, a regular circuit including a transistor and a memory transistor and a spare circuit for replacing a defective circuit when the regular circuit is defective. The redundant circuit having the above circuit is formed before or after the step of forming the fuse section, or together with the step of forming the fuse section. The above-mentioned redundant circuit is connected to the fuse 10 via the wiring layer 4. The replacement of the defective circuit with the corresponding redundant circuit is performed by forming an opening 14 above the fuse and then extracting the defective circuit by an electrical circuit test, and replacing the fuse 10 corresponding to the defective circuit with the opening above the fuse. From 14, the corresponding redundant circuit is activated and replaced by, for example, irradiating with laser light and fusing.
【００１６】上記のように構成されるヒューズ部の製造
方法は、層間絶縁膜２を、例えば、酸化シリコンでＣＶ
Ｄ法によって形成した後、層間絶縁膜２上に、例えば、
ポリシリコン、アルミニウム等の導電性の材料をＣＶＤ
法によって堆積させ、これを、通常のフォトレジスト技
術、エッチング技術を用いてパターニングして配線層４
を形成する。In the method of manufacturing the fuse portion configured as described above, the interlayer insulating film 2 is formed, for example, by a silicon oxide CV.
After being formed by the D method, on the interlayer insulating film 2, for example,
CVD of conductive materials such as polysilicon and aluminum
The wiring layer 4 is formed by patterning using a usual photoresist technique and etching technique.
To form
【００１７】次いで、配線層４を覆うように層間絶縁膜
８を、例えば、ＣＶＤ法によって形成し、この後、層間
絶縁膜８にコンタクト６用のコンタクトホールをエッチ
ング技術によって形成し、このコンタクトホール内に、
ポリシリコンなどの導電性の材料をＣＶＤ法などによっ
て埋め込み、コンタクト６を形成する。Next, an interlayer insulating film 8 is formed so as to cover the wiring layer 4 by, for example, a CVD method. Thereafter, a contact hole for a contact 6 is formed in the interlayer insulating film 8 by an etching technique. Within
A contact 6 is formed by embedding a conductive material such as polysilicon by a CVD method or the like.
【００１８】次いで、層間絶縁膜８上に、例えば、ポリ
シリコン、アルミニウム等の導電性の材料をＣＶＤ法に
よって堆積させ、これを通常のフォトレジスト技術、エ
ッチング技術を用いてパターニングしてコンタクト６と
接続されるようにヒューズ１０を形成する。Next, a conductive material such as polysilicon, aluminum or the like is deposited on the interlayer insulating film 8 by a CVD method, and this is patterned using a normal photoresist technique and etching technique to form a contact 6 with the contact 6. The fuse 10 is formed so as to be connected.
【００１９】次いで、ヒューズ１０を覆うように、層間
絶縁膜１２を、例えば、酸化シリコン等の材料でＣＶＤ
法によって形成する。Next, an interlayer insulating film 12 is formed of a material such as silicon oxide by CVD so as to cover the fuse 10.
It is formed by a method.
【００２０】ここで、層間絶縁膜１２上に、ヒューズ上
開口部１４を開口するためのレジストパターンを形成す
る。このレジストパターンは、配列された全てのヒュー
ズ１０の周囲を、層間絶縁膜１２の選択的なエッチング
によって形成されるヒューズ上開口部１４の底壁内周が
所定のマージンをもって囲むような形状となるように形
成する。レジストパターンは、図１においては、配列さ
れたヒューズ１０を囲む矩形状に開口するレジストパタ
ーンとなる。このレジストパターンの開口部の長辺およ
び短辺の長さは、層間絶縁膜１２の選択的なエッチング
により形成されるヒューズ上開口部１４の底壁内周を構
成する長辺１４ａとヒューズ１０との間の距離ｄ2 が所
定の長さとなり、短辺１４ｂとヒューズ１０との間の距
離ｄ3 が所定の長さとなるように決定する。Here, a resist pattern for opening the fuse upper opening 14 is formed on the interlayer insulating film 12. This resist pattern has a shape such that the inner periphery of the bottom wall of the fuse upper opening 14 formed by selective etching of the interlayer insulating film 12 surrounds all the arranged fuses 10 with a predetermined margin. It is formed as follows. In FIG. 1, the resist pattern is a resist pattern having a rectangular opening surrounding the arranged fuses 10. The lengths of the long side and the short side of the opening of the resist pattern are determined by the long side 14a forming the inner periphery of the bottom wall of the fuse upper opening 14 formed by selective etching of the interlayer insulating film 12 and the fuse 10. Is determined to be a predetermined length, and the distance d3 between the short side 14b and the fuse 10 is determined to be a predetermined length.
【００２１】上記の距離ｄ2 およびｄ3 の長さ、すなわ
ち、エッチング時のマージンは、図１（ｂ）に示すよう
に、形成されたヒューズ上開口部１４の底壁内周縁部１
４ｃにおけるエッチング除去量が相対的に大きくなっ
て、ヒューズ上残膜１６の膜厚がばらついたとしても、
ヒューズ１０上の膜厚ｄ1 は略均等とみなすことができ
る範囲で決定する。層間絶縁膜１２のエッチング除去す
べき膜厚が、例えば４〜５μｍの場合に、一般的なエッ
チング条件でエッチングすると、ヒューズ上開口部１４
の底壁内周では、底壁の中心付近よりも０．５μｍ以上
も深く掘れてしまう。したがって、窪み部１４ｃが深く
掘れてしまっても、ヒューズ１０上の膜厚ｄ1 は略均等
とみなすことができるように、エッチング除去すべき層
間絶縁膜１２の厚さやヒューズ１０の寸法等の条件に基
づいて上記の距離ｄ2 およびｄ3 の長さを適宜選択す
る。As shown in FIG. 1B, the lengths of the distances d2 and d3, that is, the margin at the time of etching, are equal to the inner peripheral edge 1 of the bottom wall of the formed fuse upper opening 14.
Even if the etching removal amount at 4c becomes relatively large and the thickness of the remaining film 16 on the fuse varies,
The film thickness d1 on the fuse 10 is determined within a range that can be regarded as substantially equal. When the film thickness of the interlayer insulating film 12 to be removed by etching is, for example, 4 to 5 μm, if etching is performed under general etching conditions, the opening 14
In the inner circumference of the bottom wall, the hole is dug 0.5 μm or more deeper than the vicinity of the center of the bottom wall. Therefore, even if the recessed portion 14c is dug deep, the thickness d1 on the fuse 10 can be regarded as substantially uniform, so that the conditions such as the thickness of the interlayer insulating film 12 to be removed by etching and the dimensions of the fuse 10 can be considered. The lengths of the distances d2 and d3 are appropriately selected based on the above.
【００２２】次いで、このように形成されたレジストパ
ターンをマスクとして、ヒューズ上開口部１４を開口
し、ヒューズ上残膜１６の膜厚ｄ１が、例えば０．３〜
１．０μｍの範囲の所定の膜厚となる時間で、エッチン
グを行う。これにより、図１に示したヒューズ上開口部
１４が形成される。Then, using the resist pattern thus formed as a mask, the opening 14 above the fuse is opened, and the film thickness d1 of the remaining film 16 above the fuse is, for example, 0.3 to 0.3.
Etching is performed for a time to reach a predetermined film thickness in a range of 1.0 μm. As a result, the fuse upper opening 14 shown in FIG. 1 is formed.
【００２３】以上のように、本実施形態では、ヒューズ
１０上のヒューズ上残膜１６の膜厚ｄ1 は、略均一とし
て取り扱うことができ、エッチング時にヒューズ上残膜
１６の膜厚ｄ1 の制御を行う際に、ヒューズ上開口部１
４の底壁内周縁部１４ｃにおいてエッチング量が過剰と
なることに起因する膜厚制御の許容誤差マージンの狭小
化を防ぐことができ、膜厚制御性を向上させることがで
きる。例えば、層間絶縁膜１２のエッチング除去すべき
膜厚が、例えば４〜５μｍの場合に、ヒューズ１０上の
ヒューズ上残膜１６の膜厚ｄ1 を０．３〜１．０μｍの
範囲に制御するのに、従来においては、膜厚制御におけ
る許容誤差マージンは、０．２μｍ程であったが、本実
施形態によれば、０．７μｍ程度の許容誤差マージンを
とることができ、膜厚制御性の向上が可能となった。As described above, in this embodiment, the thickness d1 of the remaining film 16 on the fuse 10 on the fuse 10 can be treated as substantially uniform, and the thickness d1 of the remaining film 16 on the fuse can be controlled during etching. When performing, the opening 1 on the fuse
4, it is possible to prevent the tolerance margin of the film thickness control from being narrowed due to an excessive amount of etching at the inner peripheral edge portion 14c of the bottom wall, thereby improving the film thickness controllability. For example, when the thickness of the interlayer insulating film 12 to be removed by etching is, for example, 4 to 5 μm, the thickness d1 of the remaining film 16 on the fuse 10 on the fuse 10 is controlled in the range of 0.3 to 1.0 μm. Conventionally, the allowable error margin in the film thickness control was about 0.2 μm, but according to the present embodiment, an allowable error margin of about 0.7 μm can be obtained, and the film thickness controllability is improved. Improvement has become possible.
【００２４】第２実施形態 図２は、本発明の第２の実施形態に係る半導体装置のヒ
ューズ部の構造を示す断面図である。図２に示すヒュー
ズ部の構成は、第１の実施形態と基本的に同じである
が、第１実施形態ではヒューズが接続される導電層は、
配線層であったが、本実施形態では、接続される導電層
がソース・ドレイン拡散層である点で異なる。図２に示
すように、シリコン基板等の半導体基板２２には、例え
ば、ＬＯＣＯＳ法、Ｔｒｅｎｃｈ法等によって、例えば
シリコン酸化膜からなる素子分離領域２６が形成されて
おり、半導体基板２２の素子分離領域２６によって分離
された各領域には、不純物が導入されたソース・ドレイ
ン拡散層２４が形成されている。素子分離領域２６およ
びソース・ドレイン拡散層２４上には、例えばシリコン
酸化膜からなる層間絶縁層２７が形成され、この層間絶
縁層２７上の上記素子分離領域上に所定のパターンでヒ
ューズ３０が形成されている。このヒューズ３０は、素
子分離領域２６の両側に形成された上記のソース・ドレ
イン拡散層２４とそれぞれコンタクト２８によって接続
されている。層間絶縁層２７上には、ヒューズ３０を覆
うように、例えばシリコン酸化膜からなる層間絶縁層３
２が形成されている。この層間絶縁層３２には、上記し
た第１の実施形態の場合と同様に、ヒューズ上開口部３
４が、その開口がヒューズ１０の周囲を所定のマージン
をもって囲むように形成されている。 Second Embodiment FIG. 2 is a sectional view showing a structure of a fuse portion of a semiconductor device according to a second embodiment of the present invention. The configuration of the fuse section shown in FIG. 2 is basically the same as that of the first embodiment, but in the first embodiment, the conductive layer to which the fuse is connected is
Although this is a wiring layer, this embodiment is different in that the conductive layer to be connected is a source / drain diffusion layer. As shown in FIG. 2, an element isolation region 26 made of, for example, a silicon oxide film is formed on a semiconductor substrate 22 such as a silicon substrate by, for example, a LOCOS method, a Trench method, or the like. In each region separated by 26, a source / drain diffusion layer 24 into which an impurity is introduced is formed. An interlayer insulating layer 27 made of, for example, a silicon oxide film is formed on the element isolation region 26 and the source / drain diffusion layers 24, and a fuse 30 is formed in a predetermined pattern on the element isolation region on the interlayer insulating layer 27. Have been. The fuses 30 are connected to the above-described source / drain diffusion layers 24 formed on both sides of the element isolation region 26 by contacts 28, respectively. On the interlayer insulating layer 27, an interlayer insulating layer 3 made of, for example, a silicon oxide film is formed so as to cover the fuse 30.
2 are formed. In the interlayer insulating layer 32, as in the case of the first embodiment, the opening 3 above the fuse is formed.
4 is formed such that its opening surrounds the periphery of the fuse 10 with a predetermined margin.
【００２５】このような構成のヒューズ部を有する半導
体装置では、例えば、ポリシリコン、タングステン、ア
ルミニウム等の配線層にヒューズ３０を接続するのでは
なく、導電層としてのソース・ドレイン拡散層２４に直
接接続されているため、上記第１の実施形態の効果に加
えて、ヒューズ３０を冗長回路に接続するための配線層
を省略でき、製造プロセスに要する工程数の削減が可能
となる。In a semiconductor device having a fuse portion having such a configuration, for example, the fuse 30 is not connected to a wiring layer of polysilicon, tungsten, aluminum, etc., but directly to the source / drain diffusion layer 24 as a conductive layer. Since the connection is made, in addition to the effect of the first embodiment, a wiring layer for connecting the fuse 30 to the redundant circuit can be omitted, and the number of steps required for the manufacturing process can be reduced.
【００２６】第３実施形態 次に、本発明の第３の実施形態について、図３〜図７を
参照して説明する。なお、本実施形態は、導電層とし
て、一のポリシリコン配線層および３層のアルミニウム
配線層を有する半導体装置に本発明を適用した場合につ
いて説明する。まず、図３に示すように、シリコン基板
からなる半導体基板４１上にフィールド酸化膜４２を、
例えば、３００ｎｍの膜厚で形成する。そして、フィー
ルド酸化膜４２上にポリシリコンからなるパターニング
された配線層４３を膜厚２００ｎｍで形成する。このと
き、トランジスタのゲート電極となる図示しない配線層
も同時に形成する。そして、上記の配線層４３を覆うよ
うに、層間絶縁膜４４を形成する。層間絶縁膜４４は、
例えば、ＴＥＯＳ（tetraethoxysilane) をソースとし
た減圧ＣＶＤ法によってシリコン酸化膜によって形成す
る。 Third Embodiment Next, a third embodiment of the present invention will be described with reference to FIGS. In this embodiment, a case where the present invention is applied to a semiconductor device having one polysilicon wiring layer and three aluminum wiring layers as conductive layers will be described. First, as shown in FIG. 3, a field oxide film 42 is formed on a semiconductor substrate 41 made of a silicon substrate.
For example, it is formed with a thickness of 300 nm. Then, a patterned wiring layer 43 made of polysilicon is formed on the field oxide film 42 with a thickness of 200 nm. At this time, a wiring layer (not shown) serving as a gate electrode of the transistor is also formed at the same time. Then, an interlayer insulating film 44 is formed so as to cover the wiring layer 43. The interlayer insulating film 44
For example, it is formed of a silicon oxide film by a low pressure CVD method using TEOS (tetraethoxysilane) as a source.
【００２７】次いで、層間絶縁膜４４に、通常のフォト
リソグラフィ技術、エッチング技術を用いてコンタクト
ホールを開口し、これにコンタクト４５で埋め込む。コ
ンタクト４５は、例えば、ポリシリコン、アルミニウム
等の導電性材料をＣＶＤ法等によってコンタクトホール
内に堆積させて形成する。Next, a contact hole is opened in the interlayer insulating film 44 by using a usual photolithography technique and etching technique, and the contact hole is buried with the contact hole. The contact 45 is formed, for example, by depositing a conductive material such as polysilicon or aluminum in a contact hole by a CVD method or the like.
【００２８】次いで、層間絶縁膜４４上にポリシリコ
ン、アルミニウム等の導電性材料をＣＶＤ法等によって
堆積させ、これを通常のフォトリソグラフィ技術、エッ
チング技術を用いてパターニングし、所定形状のヒュー
ズ４６を形成する。このヒューズ４６を覆うように、層
間絶縁膜４７を形成する。層間絶縁膜４７の形成は、Ｔ
ＥＯＳをソースとした減圧ＣＶＤ法によってシリコン酸
化膜を堆積させ、このシリコン酸化膜上にＣＶＤ法によ
ってＢＰＳＧ(Boron-doped Phospho-Silicate Glass)膜
を、例えば、６００ｎｍの膜厚で堆積させる。この状態
で例えば９００°Ｃ、１０分間の条件でリフローし、層
間絶縁膜４７の平坦化を図る。Next, a conductive material such as polysilicon, aluminum or the like is deposited on the interlayer insulating film 44 by a CVD method or the like, and this is patterned using a usual photolithography technique and etching technique to form a fuse 46 having a predetermined shape. Form. An interlayer insulating film 47 is formed so as to cover the fuse 46. The formation of the interlayer insulating film 47 is performed by T
A silicon oxide film is deposited by a low pressure CVD method using EOS as a source, and a BPSG (Boron-doped Phospho-Silicate Glass) film is deposited on the silicon oxide film by a CVD method to a thickness of, for example, 600 nm. In this state, reflow is performed, for example, at 900 ° C. for 10 minutes to planarize the interlayer insulating film 47.
【００２９】次いで、図４に示すように、層間絶縁膜４
７上にヒューズ４６を覆う十分に広い面積の矩形状のエ
ッチングストッパ層４８をパターニングして形成する。
エッチングストッパ層４８は、層間絶縁膜４７上にア
ルミニウムを例えば膜厚５００ｎｍとなるようにスパッ
タ法で堆積させた後、フォトリソグラフィでレジストパ
ターンを形成し、ドライエッチングで選択的にアルミニ
ウムを除去し、レジストを剥離することにより形成す
る。このとき、図示しない第１アルミニウム配線層を同
時に形成する。Next, as shown in FIG.
A rectangular etching stopper layer 48 having a sufficiently large area covering the fuse 46 is formed on the gate 7 by patterning.
The etching stopper layer 48 is formed by depositing aluminum on the interlayer insulating film 47 by, for example, sputtering to a thickness of 500 nm, forming a resist pattern by photolithography, and selectively removing aluminum by dry etching. It is formed by removing the resist. At this time, a first aluminum wiring layer (not shown) is simultaneously formed.
【００３０】そして、層間絶縁膜４９を、たとえば、り
ん系のガスとＴＥＯＳとを用いたＣＶＤ法によって、膜
厚１μｍで形成する。また、図示しないが、層間絶縁膜
４９上に第１アルミニウム配線層と第２アルミニウム配
線層とを接続するためのコンタクトホールを、フォトリ
ソグラフィによるレジストパターンを形成してドライエ
ッチングで選択的に層間絶縁膜４９を除去し、レジスト
を剥離する。さらに、図示しないが、層間絶縁膜４９上
に第２アルミニウム配線層をアルミニウムを、例えば膜
厚５００ｎｍとなるようにスパッタ法で堆積させた後、
この上にフォトリソグラフィでレジストパターンを形成
し、ドライエッチングで選択的にアルミニウムを除去
し、その後当該レジストを剥離して形成する。Then, the interlayer insulating film 49 is formed to a thickness of 1 μm by, for example, a CVD method using a phosphorus-based gas and TEOS. Although not shown, a contact hole for connecting the first aluminum wiring layer and the second aluminum wiring layer is formed on the interlayer insulating film 49 by forming a resist pattern by photolithography and selectively performing interlayer insulating by dry etching. The film 49 is removed, and the resist is stripped. Further, although not shown, a second aluminum wiring layer is formed on the interlayer insulating film 49 by sputtering aluminum to a thickness of, for example, 500 nm.
A resist pattern is formed thereon by photolithography, aluminum is selectively removed by dry etching, and then the resist is peeled off to form a resist pattern.
【００３１】次いで、図４に示すように、層間絶縁膜５
０を形成する。層間絶縁膜５０は、たとえば、Ｐ−ＴＥ
ＯＳをソースとしたＣＶＤ法による絶縁膜、ＴＥＯＳ−
Ｏ3をソースとしたＣＶＤ法による絶縁膜およびＰ−Ｔ
ＥＯＳをソースとしたＣＶＤ法による絶縁膜の３層を膜
厚２μｍとなるように堆積することによって形成する。
そして、層間絶縁膜５０に第２および第３アルミニウム
配線層を接続するためのコンタクトホールを、フォトリ
ソグラフィによるレジストパターンを形成してドライエ
ッチングによって選択的に層間絶縁膜５０を除去して形
成し、その後に、当該レジストを剥離して形成する。ま
た、パターニングされた第３アルミニウム配線層を、ア
ルミニウムを膜厚５００ｎｍとなるようにスパッタ法に
よって堆積させた後、フォトリソグラフィで所定のレジ
ストパターンを形成し、ドライエッチングによって選択
的に当該アルミニウムを除去することにより形成する。
その後、当該レジストを剥離する。Next, as shown in FIG.
0 is formed. The interlayer insulating film 50 is made of, for example, P-TE
Insulating film by CVD method using OS as a source, TEOS-
Insulating film and PT by CVD method using O 3 as source
It is formed by depositing three layers of insulating films by a CVD method using EOS as a source to a thickness of 2 μm.
Then, a contact hole for connecting the second and third aluminum wiring layers to the interlayer insulating film 50 is formed by forming a resist pattern by photolithography and selectively removing the interlayer insulating film 50 by dry etching, After that, the resist is peeled off and formed. In addition, after a patterned third aluminum wiring layer is formed by depositing aluminum to a thickness of 500 nm by a sputtering method, a predetermined resist pattern is formed by photolithography, and the aluminum is selectively removed by dry etching. It forms by doing.
After that, the resist is stripped.
【００３２】次いで、図５に示すように、ヒューズ４６
の上方の層間絶縁膜４９、５０およびエッチングストッ
パ層４８を選択的に除去して開口部５１を形成する。開
口部５１を形成するためには、層間絶縁膜５０上にフォ
トリソグラフィ加工技術によって膜厚５μｍの厚膜レジ
スト（通常は、１〜２μｍ）からなるレジストパターン
を形成する。そして、このレジストパターンをマスクと
して、層間絶縁膜４９、５０、すなわちエッチングスト
ッパ層４８までをドライエッチングによって選択的に除
去する。つづいて、上記レジストパターンをマスクとし
て、エッチングストッパ層４８をドライエッチングで選
択的に除去する。図に示すように、エッチングストッパ
層４８の一部は、層間絶縁層４７上に残存する。これに
より、開口部５１が形成される。Next, as shown in FIG.
The opening 51 is formed by selectively removing the interlayer insulating films 49 and 50 and the etching stopper layer 48 above the upper surface. In order to form the opening 51, a resist pattern made of a 5 μm thick resist (typically, 1 to 2 μm) is formed on the interlayer insulating film 50 by photolithography. Then, using this resist pattern as a mask, the interlayer insulating films 49 and 50, that is, up to the etching stopper layer 48, are selectively removed by dry etching. Subsequently, using the resist pattern as a mask, the etching stopper layer 48 is selectively removed by dry etching. As shown in the figure, a part of the etching stopper layer 48 remains on the interlayer insulating layer 47. Thereby, the opening 51 is formed.
【００３３】次いで、上記レジストパターンを除去した
後、図６に示すように、層間絶縁膜５０上に、例えばＰ
−Ｓｉ3 Ｎ4 からなるパッシベーション膜５２をＣＶＤ
法により例えば８５０ｎｍの膜厚となるように堆積させ
る。これにより、開口部５１の側壁および底壁にもパッ
シベーション膜５２が堆積する。次いで、ヒューズ４６
の上方に堆積されたパッシベーション膜５２および図示
しないパッド形成部分（針立てやボンディング用の窓）
のパッシベーション膜５２を除去するためのレジストパ
ターン５３をフォトリソグラフィ加工技術によって同時
に形成する。レジストパターン５３は、パッシベーショ
ン膜５２上に形成するとともに、開口部５１の側壁上に
も、パッシベーション膜５１を介して形成する。このと
き、レジストパターン５３により形成する開口部５４
を、開口部５４の底壁を構成する各辺が、図６（ｂ）に
示すように、ヒューズ４６の短辺からの距離ｄ2 および
長辺からの距離ｄ3 がそれぞれ所定の長さとなるように
形成する。すなわち、開口部５４の底壁の内周縁部が所
定のマージンをもってヒューズ４６を囲むように形成す
る。Then, after removing the resist pattern, as shown in FIG.
-Passivation film 52 made of Si 3 N 4
It is deposited to a thickness of, for example, 850 nm by a method. As a result, the passivation film 52 is deposited also on the side wall and the bottom wall of the opening 51. Next, the fuse 46
Film 52 and pad formation portion (not shown) (a window for a needle stand or bonding) deposited above
A resist pattern 53 for removing the passivation film 52 is simultaneously formed by photolithography. The resist pattern 53 is formed on the passivation film 52 and also on the side wall of the opening 51 via the passivation film 51. At this time, the opening 54 formed by the resist pattern 53
As shown in FIG. 6 (b), the sides constituting the bottom wall of the opening 54 are set so that the distance d2 from the short side and the distance d3 from the long side of the fuse 46 become predetermined lengths, respectively. Form. That is, the inner peripheral edge of the bottom wall of the opening 54 is formed so as to surround the fuse 46 with a predetermined margin.
【００３４】そして、パッシベーション膜５２をレジス
トパターン５３をマスクとして、通常のドライエッチン
グ技術によって選択的に除去し、ヒューズ４６上にヒュ
ーズ上開口部６０を所定の膜厚ｄ1 のヒューズ上残膜４
７ａが形成されるように開口するとともに、図示しない
パッド形成部分を開口する。これによって、図７に示す
ように、ヒューズ上開口部６０の底壁の各辺は、平面的
に見てヒューズ４６を所定のマージンをもって囲むよう
に形成される。The passivation film 52 is selectively removed by a normal dry etching technique using the resist pattern 53 as a mask.
7a is formed, and a pad forming portion (not shown) is formed. As a result, as shown in FIG. 7, each side of the bottom wall of the fuse upper opening 60 is formed so as to surround the fuse 46 with a predetermined margin in plan view.
【００３５】このようにして形成されたヒューズ上開口
部６０は、その底壁の周縁部６０ａが、図７（ａ）に示
すように、底壁の中心付近に比べて多くエッチングさ
れ、深く掘られた状態となるが、ヒューズ上残膜４７ａ
のヒューズ４６上の膜厚ｄ1 は略均等なものとして取り
扱うことができる。As shown in FIG. 7A, the fuse upper opening 60 thus formed is etched more deeply in the peripheral edge 60a of the bottom wall than in the vicinity of the center of the bottom wall, as shown in FIG. The fuse remains on the fuse 47a.
Can be handled as a substantially uniform film thickness d1 on the fuse 46.
【００３６】本実施形態によれば、エッチングストッパ
層４８をアルミニウムで形成することにより、エッチン
グストッパ層４８の上層に形成されるシリコン酸化膜か
らなる絶縁膜とのエッチング選択比を大きくとることが
でき、エッチングをエッチングストッパ層４８で確実に
停止させることができる。これに加えて、エッチングス
トッパ層４８を除去後に、ヒューズ４６上に堆積された
層間絶縁膜４７およびパッシベーション膜５２を、ヒュ
ーズ上開口部６０を形成するレジストパターンの開口を
ヒューズ４６を所定のマージンをもって囲むように形成
してエッチングするため、ヒューズ上開口部６０の底壁
内周縁部６０ａにおけるエッチング量が過剰となること
に起因する膜厚制御における許容誤差マージンの狭小化
を防ぐことができ、膜厚制御性を向上させることができ
る。このため、ヒューズ上残膜４７ａの膜厚ｄ1 の膜厚
制御が一層容易になり、層間絶縁膜が非常に厚い場合に
ヒューズ上開口部６０を形成する場合であっても、精度
良く膜厚制御を行うことができる。According to this embodiment, since the etching stopper layer 48 is formed of aluminum, the etching selectivity with respect to the insulating film made of a silicon oxide film formed on the etching stopper layer 48 can be increased. In addition, the etching can be reliably stopped by the etching stopper layer 48. In addition to this, after removing the etching stopper layer 48, the interlayer insulating film 47 and the passivation film 52 deposited on the fuse 46 are removed from the opening of the resist pattern for forming the opening 60 on the fuse with the fuse 46 with a predetermined margin. Since the etching is performed so as to surround the fuse upper opening 60, it is possible to prevent the tolerance margin in the film thickness control from being narrowed due to the excessive etching amount in the inner peripheral edge 60a of the bottom wall of the fuse upper opening 60. Thickness controllability can be improved. Therefore, it is easier to control the thickness d1 of the remaining film 47a on the fuse, and even if the opening 60 on the fuse is formed when the interlayer insulating film is very thick, the film thickness can be accurately controlled. It can be performed.
【００３７】また、本実施形態では、ヒューズ上開口部
６０の形成の際の制限（エッチング量やエッチング条
件）が従来と比較して大幅に緩和されているため、ヒュ
ーズ上開口部６０の開口と同時にパッシベーション膜５
２にパッド形成用の開口部を同一の工程で形成すること
ができ、工程数の削減が可能になる。Further, in the present embodiment, the restrictions (the amount of etching and the etching conditions) in forming the opening 60 on the fuse are greatly relaxed as compared with the prior art, so that the opening of the opening 60 on the fuse is reduced. At the same time passivation film 5
2, the opening for pad formation can be formed in the same step, and the number of steps can be reduced.
【００３８】なお、第３の実施形態では、層間絶縁膜４
７上にエッチングストッパ層４８を形成し、エッチング
ストッパ層４８上に積層される各層間絶縁膜をエッチン
グしてこれら各層間絶縁膜およびエッチングストッパ層
４８を開口し、その後に再度層間絶縁膜５２およびパッ
シベーション膜５２を積層して、これをエッチングして
ヒューズ上開口部６０を開口する場合について説明した
が、本発明はこれに限定されない。すなわち、エッチン
グストッパ層上に積層された各層間絶縁膜をエッチング
ストッパ層まで開口し、この開口部をヒューズ上開口部
とする場合も、ヒューズを所定のマージンをもって囲む
ようにヒューズ上開口部を形成すれば、ヒューズ上電極
上の絶縁膜の膜厚を略均等にすることができる。この場
合には、ヒューズ上に積層される絶縁膜およびエッチン
グストッパ層の膜厚を予め管理しておけば、精度よくヒ
ューズ上残膜の膜厚の制御が可能となる。In the third embodiment, the interlayer insulating film 4
7, an etching stopper layer 48 is formed, and the interlayer insulating films laminated on the etching stopper layer 48 are etched to open the respective interlayer insulating films and the etching stopper layer 48. Thereafter, the interlayer insulating films 52 and Although the case where the passivation film 52 is stacked and etched to open the fuse upper opening 60 has been described, the present invention is not limited to this. That is, each interlayer insulating film laminated on the etching stopper layer is opened to the etching stopper layer, and when this opening is used as an opening above the fuse, the opening above the fuse is formed so as to surround the fuse with a predetermined margin. Then, the thickness of the insulating film on the fuse upper electrode can be made substantially uniform. In this case, if the thicknesses of the insulating film and the etching stopper layer stacked on the fuse are managed in advance, the thickness of the remaining film on the fuse can be accurately controlled.
【００３９】[0039]
【発明の効果】本発明によれば、ヒューズ上開口部のエ
ッチングによる形成の際に、ヒューズ上のヒューズ上残
膜の膜厚を略均一とすることができ、エッチング時にヒ
ューズ上残膜の膜厚の制御を行う際に、ヒューズ上開口
部の底壁内周縁部においてエッチング量が過剰となるこ
とに起因する膜厚制御の許容誤差マージンの狭小化を防
ぐことができ、膜厚制御性を向上させることができる。According to the present invention, when the opening on the fuse is formed by etching, the film thickness of the film remaining on the fuse can be made substantially uniform, and the film of the film remaining on the fuse at the time of etching can be made uniform. When controlling the thickness, it is possible to prevent the tolerance margin of the film thickness control from being narrowed due to an excessive amount of etching at the inner peripheral edge of the bottom wall of the fuse upper opening, thereby improving the film thickness controllability. Can be improved.
【図１】本発明の第１の実施形態に係る半導体装置の要
部断面図である。FIG. 1 is a sectional view of a main part of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第２の実施形態に係る半導体装置の要
部断面図である。FIG. 2 is a sectional view of a main part of a semiconductor device according to a second embodiment of the present invention.
【図３】本発明の第３の実施形態に係る半導体装置の製
造方法を説明するための説明図である。FIG. 3 is an explanatory diagram for describing a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
【図４】図３に続く製造工程を説明するための要部断面
図である。FIG. 4 is a fragmentary cross-sectional view for explaining the manufacturing process continued from FIG. 3;
【図５】図４に続く製造工程を説明するための要部断面
図である。5 is a fragmentary cross-sectional view for explaining the manufacturing process continued from FIG. 4;
【図６】図５に続く製造工程を説明するための要部断面
図である。6 is a fragmentary cross-sectional view for explaining the manufacturing process continued from FIG. 5;
【図７】図６に続く製造工程を説明するための要部断面
図である。7 is a fragmentary cross-sectional view for explaining the manufacturing process continued from FIG. 6;
【図８】従来の半導体装置のヒューズ部の構造の一例を
示す説明図である。FIG. 8 is an explanatory view showing an example of a structure of a fuse section of a conventional semiconductor device.
２…層間絶縁層、４…配線層、６…コンタクト、８…層
間絶縁層、１０…ヒューズ、１２…層間絶縁層、１４…
ヒューズ上開口部、１６…ヒューズ上残膜。2 ... interlayer insulating layer, 4 ... wiring layer, 6 ... contact, 8 ... interlayer insulating layer, 10 ... fuse, 12 ... interlayer insulating layer, 14 ...
Opening on fuse, 16: film remaining on fuse.
Claims (10)
備回路に置換可能な冗長機能と、前記ヒューズを覆うよ
うに積層された絶縁膜とを有し、前記絶縁膜のヒューズ
上の領域に当該ヒューズ表面上に所定の膜厚の絶縁膜が
残存するように開口する開口部が形成された半導体装置
の製造方法であって、 前記予備回路と接続される導電層を形成し、 前記導電層上に第１の絶縁層を介して当該導電層と接続
されるヒューズを形成し、 前記ヒューズを覆うように積層され得る少なくとも一の
絶縁膜からなる第２の絶縁層に、前記開口部の底壁の内
周縁部が平面的に見て前記ヒューズの周囲を所定のマー
ジンをもって囲むように前記第２の絶縁層をエッチング
して開口部を形成する半導体装置の製造方法。The present invention has a redundant function capable of replacing a defective circuit with a spare circuit by fusing and removing a fuse, and an insulating film laminated so as to cover the fuse. A method for manufacturing a semiconductor device in which an opening is formed on a surface so that an insulating film having a predetermined thickness remains, comprising: forming a conductive layer connected to the preliminary circuit; A fuse connected to the conductive layer via the first insulating layer is formed, and a second insulating layer made of at least one insulating film that can be stacked so as to cover the fuse is provided with a bottom wall of the opening. A method of manufacturing a semiconductor device, wherein an opening is formed by etching the second insulating layer such that an inner peripheral portion surrounds the periphery of the fuse with a predetermined margin when viewed in a plan view.
記ヒューズの両端部の下方に位置する第１の絶縁層の領
域を前記導電層が露出するまで開口して接続孔を形成
し、この接続孔に導電性の材料を埋め込んで前記導電層
と前記ヒューズとを接続する請求項１に記載の半導体装
置の製造方法。2. A connection between the conductive layer and the fuse is formed by opening a region of the first insulating layer located below both ends of the fuse until the conductive layer is exposed, thereby forming a connection hole. 2. The method of manufacturing a semiconductor device according to claim 1, wherein a conductive material is buried in the connection hole to connect the conductive layer and the fuse.
て前記ヒューズの周囲を所定のマージンをもって囲むよ
うに開口するレジストパターンを前記第２の絶縁層上に
形成し、 前記レジストパターンをマスクとして前記第２の絶縁層
をエッチングして前記開口部を形成する請求項１に記載
の半導体装置の製造方法。And forming a resist pattern on the second insulating layer so as to surround the fuse with a predetermined margin when viewed in a plan view. 2. The method according to claim 1, wherein the opening is formed by etching the second insulating layer using a pattern as a mask.
なくとも一の絶縁膜からなる第２の絶縁層の中途に、当
該第２の絶縁層の被エッチング特性と異なる材料からな
るエッチングストッパ層を形成する請求項１に記載の半
導体装置の製造方法。4. An etching stopper layer made of a material different from a material to be etched of the second insulating layer is formed in a middle of a second insulating layer made of at least one insulating film that can be laminated so as to cover the fuse. The method for manufacturing a semiconductor device according to claim 1.
マージンをもって囲むように開口するレジストパターン
を前記第２の絶縁層上に形成し、前記エッチングストッ
パ層より上層の絶縁膜を、当該エッチングストッパ層が
露出するまでエッチングして前記開口部を形成する請求
項４に記載の半導体装置の製造方法。5. A resist pattern having an opening so as to surround the fuse with a predetermined margin in plan view is formed on the second insulating layer, and an insulating film above the etching stopper layer is formed on the second insulating layer. 5. The method according to claim 4, wherein the opening is formed by etching until the etching stopper layer is exposed.
ングストッパ層より上層の絶縁膜を、平面的に見て当該
ヒューズの周囲を囲む第１の開口部を当該エッチングス
トッパ層が露出するまでエッチングして形成し、 前記第１の開口部を通じてエッチングストッパ層を下層
の絶縁膜が露出するまでエッチングし、 前記第１の開口部を通じて、平面的に見て前記ヒューズ
の周囲を所定のマージンをもって囲むように開口するレ
ジストパターンを当該第１の開口部の側壁に形成し、当
該レジストパターンをマスクとして、当該第１の開口部
内に積層された絶縁膜をエッチングして第２の開口部を
形成する請求項４に記載の半導体装置の製造方法。6. An insulating film located above the fuse and located above the etching stopper layer is etched in a first opening surrounding a periphery of the fuse when the etching stopper layer is exposed when viewed in a plan view. Etching the etching stopper layer through the first opening until the underlying insulating film is exposed; and surrounding the fuse with a predetermined margin in plan view through the first opening. Forming a second opening on the side wall of the first opening, and etching the insulating film laminated in the first opening using the resist pattern as a mask; Item 5. The method for manufacturing a semiconductor device according to Item 4.
板の所定の領域にソース・ドレイン拡散層を形成し、 前記ソース・ドレイン拡散層を前記導電層として、前記
素子分離領域によって区画された異なる領域のソース・
ドレイン拡散層間を接続するヒューズを前記半導体基板
上に絶縁層を介して形成する請求項１に記載の半導体装
置の製造方法。7. A source / drain diffusion layer is formed in a predetermined region of a semiconductor substrate defined by an element isolation region, and different regions defined by the element isolation region using the source / drain diffusion layer as the conductive layer. Source
2. The method according to claim 1, wherein a fuse connecting the drain diffusion layers is formed on the semiconductor substrate via an insulating layer.
備回路に置換可能な冗長機能を有し、前記ヒューズ上に
積層された絶縁膜の当該ヒューズ上の領域を開口する開
口部が形成された半導体装置であって、 前記予備回路と接続された導電層と、 前記導電層上に第１の絶縁層を介して積層され、前記導
電層と接続されたヒューズと、 前記ヒューズを覆うように積層された絶縁層であって、
前記ヒューズ上に所定の膜厚の絶縁膜が形成され、平面
的に見て底壁の内周縁部が前記ヒューズの周囲を所定の
マージンをもって囲む開口部が形成されている第２の絶
縁層とを有する半導体装置。8. A semiconductor having a redundant function of replacing a defective circuit with a spare circuit by fusing and removing a fuse, and having an opening for opening a region on the fuse in an insulating film laminated on the fuse. An apparatus, comprising: a conductive layer connected to the preliminary circuit; a fuse stacked on the conductive layer via a first insulating layer; a fuse connected to the conductive layer; and a stack stacked to cover the fuse. Insulating layer,
A second insulating layer in which an insulating film having a predetermined thickness is formed on the fuse, and an inner peripheral edge of the bottom wall is formed with an opening surrounding a periphery of the fuse with a predetermined margin when viewed in a plan view; A semiconductor device having:
の絶縁層に形成された接続孔を通じて接続されている請
求項８に記載の半導体装置。9. The semiconductor device according to claim 1, wherein the conductive layer and the fuse are connected to the first
9. The semiconductor device according to claim 8, wherein the semiconductor device is connected through a connection hole formed in said insulating layer.
基板の所定の領域に形成された導電層としてのソース・
ドレイン拡散層と、 前記半導体基板上に絶縁層を介して形成されたヒューズ
と、 前記絶縁層に形成され、前記素子分離領域によって区画
された異なる領域のソース・ドレイン拡散層と前記ヒュ
ーズの両端部とをそれぞれ接続するコンタクトとを有す
る請求項８に記載の半導体装置。10. A source as a conductive layer formed in a predetermined region of a semiconductor substrate partitioned by an element isolation region.
A drain diffusion layer; a fuse formed on the semiconductor substrate via an insulating layer; and a source / drain diffusion layer formed on the insulating layer and separated from each other by the element isolation region, and both ends of the fuse. 9. The semiconductor device according to claim 8, further comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9187013A JPH1131748A (en) | 1997-07-11 | 1997-07-11 | Semiconductor device and manufacture of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9187013A JPH1131748A (en) | 1997-07-11 | 1997-07-11 | Semiconductor device and manufacture of the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131748A true JPH1131748A (en) | 1999-02-02 |
Family
ID=16198684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9187013A Pending JPH1131748A (en) | 1997-07-11 | 1997-07-11 | Semiconductor device and manufacture of the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131748A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010005114A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | Fabricating method for fuse of semiconductor device |
| KR100408641B1 (en) * | 2000-03-30 | 2003-12-06 | 엔이씨 일렉트로닉스 코포레이션 | Semiconductor device having a fuse |
| KR100799131B1 (en) * | 2001-12-31 | 2008-01-29 | 주식회사 하이닉스반도체 | Semiconductor device with fuse of impurity region |
| CN111640992A (en) * | 2019-03-01 | 2020-09-08 | 丰田自动车株式会社 | All-solid-state battery and method for manufacturing same |
-
1997
- 1997-07-11 JP JP9187013A patent/JPH1131748A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010005114A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | Fabricating method for fuse of semiconductor device |
| KR100408641B1 (en) * | 2000-03-30 | 2003-12-06 | 엔이씨 일렉트로닉스 코포레이션 | Semiconductor device having a fuse |
| KR100799131B1 (en) * | 2001-12-31 | 2008-01-29 | 주식회사 하이닉스반도체 | Semiconductor device with fuse of impurity region |
| CN111640992A (en) * | 2019-03-01 | 2020-09-08 | 丰田自动车株式会社 | All-solid-state battery and method for manufacturing same |
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