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Description
【0001】
【発明の属する技術分野】
本発明は、複数の半導体チップを対面させて電気的に接続する、いわゆるチップオンチップ(chip on chip、以下COCという)タイプの半導体装置など、電極パッドと外部リードなどとワイヤで接続する構造の半導体装置に関する。さらに詳しくは、ワイヤボンディングの際に圧力が余りかからないようにすることにより、電極パッドの下にも回路素子を形成することができると共に、マルチチップ化し、第1の半導体チップの表面に複数個の第2半導体チップが直接接続される場合に、第2の半導体チップ間同士で接続する配線が、第1の半導体の内部設計に依存することなく、第2の半導体チップ間で自由に接続を変更し得る半導体装置に関する。
【0002】
【従来の技術】
従来、たとえばメモリ素子とその論理回路の組合せなどのように、回路の組合せにより半導体装置が構成される場合、立体化による占有面積の縮小化、高周波回路の寄生容量などの低減化、回路の一部の汎用化(たとえばメモリ素子部を汎用化して駆動回路部分を用途に応じて変更する)、大集積回路では、その回路部分により製造条件の厳しさが異なり1チップ化が困難な場合があるなどのため、半導体回路を複数個のチップにより製造し、一方の半導体チップ(親チップ)上に他の半導体チップ(子チップ)を接続する構造の、COCタイプの半導体装置が用いられることがある。近年では、図11に示されるように、この子チップが複数個設けられるマルチチップ化の傾向にある。
【0003】
図11において、第1半導体チップ(親チップ)1の電極端子12上に第2半導体チップ(子チップ)2a、2bの電極端子22が、それぞれのバンプ電極11、21を介して接続されている。親チップ1は、リードフレームからなる図示しないアイランドにボンディングされ、親チップ1の外周側に設けられる図示しない各電極パッドは、アイランドの周囲に設けられる図示しないリードとそれぞれ金線などのワイヤにより電気的に接続され、その周囲が図示しない樹脂によりモールドされる。なお、17はパシベーション膜である。
【0004】
このように、COCタイプの半導体装置は、親チップ1と子チップ間はそれぞれ電極端子上に設けられるバンプ電極11、21などを介して接続され、親チップ1の周囲に設けられる電極パッドを介して、外部リードとワイヤを介して接続されている。したがって、親チップ1と子チップ2間の信号伝達に関しては、それぞれのバンプ電極を介して信号の授受が行われる。しかし、複数個ある子チップ2a、2b間で信号の授受を行う場合、親チップ1の半導体層中、または半導体層表面の絶縁膜中に配線を形成しておき、その配線の一部を電極端子として絶縁膜から露出させ、前述の子チップの電極端子と接続することによりお互いに信号の授受を行っている。
【0005】
【発明が解決しようとする課題】
前述のように、COCタイプの半導体装置で、親チップと子チップ間で信号の授受を行う場合には、親チップと子チップとのバンプ電極により接続することで問題ないが、複数個ある子チップ間で信号を授受する場合、一々親チップ内に形成される配線を介して行わなければならない。そのため、せっかく親チップなどを汎用化して、用途に応じた回路を子チップで形成するような場合でも、搭載する子チップに応じて、親チップ内に配線を形成する必要があり、親チップの汎用化に制約を受けるという問題がある。
【0006】
さらに、子チップの1つに外部から信号を伝達する必要のある場合があるが、その場合でも、親チップの電極パッドを介して親チップ内の配線を通じて子チップに伝達しなければならず、親チップの汎用性の妨げとなっている。
【0007】
さらに、前述の親チップと子チップとの接続は、Auなどのバンプ電極を介して行われるため、450℃程度の高温で行わないと、良好な電気的接続が得られない。しかし、その際、半導体基板も高温になると共に、バンプ電極にかかる圧力が半導体基板にもかかるため、バンプ電極の下側には、双方のチップ共に素子を形成することができず、半導体基板の利用効率が低下するという問題がある。
【0008】
本発明の目的は、ワイヤボンディングするための金線などのワイヤと電極パッドとの接合を温度の過度な上昇や超音波などによる圧力の印加を招かないで行い得る構造とし、その電極パッドの下側にも素子形成を可能として、集積度を向上し得る半導体装置を提供することにある。
【0009】
【課題を解決するための手段】
本発明による半導体装置は、半導体層に回路素子が形成された半導体基板と、該半導体基板の表面に形成された電極パッドと、前記半導体基板の表面に形成され、電極パッドを露出する開口を有する絶縁膜と、前記電極パッドと外部リードとを電気的に接続するためのAuワイヤと、前記電極パッドに接して設けられたバリアメタル層と、該バリアメタル層上に形成されるAu層と、該Au層上に設けられるSn層またはAu-Sn合金層とを有し、前記バリアメタル層と前記Auワイヤとの間にAu-Sn合金層が形成され、前記電極パッドの下の前記半導体基板にも回路素子が形成されている。
【0010】
この構造にすることにより、ワイヤボンディングの際に、超音波によりボンディングパッド部を擦る必要がなくなり、圧力も殆どかからないで接続作業をすることができるため、ワイヤボンディングをする電極パッドの下の半導体層に、トランジスタなどの素子を形成しても、ボンディングの際に素子が損傷するという問題はなくなる。その結果、同じ半導体チップ内に沢山の素子を形成することができ、集積度を向上させることができる。
【0011】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の半導体装置について説明をする。本発明による半導体装置は、図10にその一実施形態である一部の断面構造が示されているように、基板の表面に電極パッド13aが形成され、その基板の表面に電極パッド13aが露出するように開口を有する絶縁膜17aが形成され、電極パッド13aと外部リードとがAuワイヤ6により電気的に接続されている。この電極パッド13aとAuワイヤ6との間にAu-Sn合金層が形成されている。
【0012】
このワイヤボンディングをする外部接続用電極パッド13aの表面にAu層とSn被膜とを設ける方法は、後述するCOCタイプの半導体装置に限らず、また、絶縁膜最表面に配線を形成する半導体装置に限らず、通常の半導体装置に適用することができる。この例が図10に示されるように、COCタイプでなくても、半導体装置では必ず外部リードとAu線などで接続するため、ワイヤボンディングされる電極パッドを有しているが、このワイヤボンディングをする場合、超音波で擦りつけながら加熱して行っている。そのため、半導体層にも圧力がかかり、外部接続用電極パッド13aの下の半導体層にはトランジスタなどの素子を形成することはできず、半導体チップの縮小化に限界がある。しかし、この電極パッド13a上にもAu層19aを0.5〜1μm程度、Sn被膜19bを0.2〜0.4μm程度づつ設けておくことにより、前述のバンプ電極の接続と同様に、ワイヤボンディング時の250〜350℃への加熱によりAu-Sn合金層が形成され、超音波で擦ることなく、容易にボンディングすることができる。なお、図10において、17aは絶縁膜、14は前述と同様のTiWなどからなるバリアメタル層である。
【0013】
この構造にすることにより、電極パッド13a下の半導体層にトランジスタなどの回路素子20を形成しても、破損させたり、特性変動を来したりすることはない。その結果、ワイヤボンディング工程が容易になると共に、接着の信頼性が向上すると共に、その電極パッドの下にも素子形成をすることができるため、集積度の向上を図ることができる。
【0014】
前述の基板側は、親チップ上に1個または複数個の子チップを搭載するCOCタイプの構造や、配線膜構造など、種々の構造に形成することができ、以下にその例を説明する。図1にその一例である断面構造ならびに配線部の断面および平面の説明図が示されるように、第1半導体チップ1の表面側に複数個の第2半導体チップ2a、2bがバンプ電極11、21を介して接合される場合に、複数個の第2半導体チップのうち、2個の第2半導体チップ2a、2bの電極端子22a、22b同士を直接接続する配線9が、第1半導体チップ1のパシベーション膜17の最表面に形成されている。
【0015】
図1に示される例では、その配線部の拡大説明図が図1(b)に示されるように、第1半導体チップ1および第2半導体チップ2a、2b共に、バンプ電極11、21が5〜30μm程度の厚さに形成され、第1半導体チップ1のバンプ電極11の形成と同時に、第2半導体チップ2a、2b間で直接接続する必要のある電極端子21a、21bに対応する電極端子12a間に配線9が形成されている。バンプ電極11、21自身は、従来と同様に形成され、たとえば図1(b)に示されるように、Alなどからなる電極端子12上に、バリアメタル層14がスパッタリング、真空蒸着などにより2層または3層構造で成膜してパターニングすることにより形成される。バリアメタル層14の第1層にはTiまたはCrが、第2層にはW、Pt、Ag、Cu、Niなどが、第3層にはAuなどが用いられ、全体で0.2〜2μm程度の厚さに形成される。そして、その上にバンプ電極11が、Au、Cuなどの金属を電解メッキなどの方法により前述の厚さに形成される。なお、第2半導体チップ2のバンプ電極21も同様に形成される。なお、図1では、電極端子が直接半導体層に設けられているように示されているが、半導体層に接続される場合も、層間絶縁膜内の配線に接続される場合もある。
【0016】
このバンプ電極11を形成する際に、第2半導体チップ2a、2bを直接接続する必要のある電極端子22a、22bに対応する第1半導体チップ1の電極端子12a同士が連結されるように、バリアメタル層14およびバンプ電極材料が設けられることにより、配線9が形成されている。したがって、バリアメタル層14をパターニングする際に、配線が形成されるようにパターニングするだけで、従来のバンプ電極11形成工程の作業だけで同時に配線9を形成することができる。この配線9は、バンプ電極11のように幅広に形成する必要はなく、図1(c)に配線9部の平面説明図が示されるように、配線部の幅が狭くなるようにパターニングされてもよい。
【0017】
バンプ11、21の接続部は、図2に説明図が示されるように、Auからなるバンプ電極11上にSn被膜11aが設けられることにより、Auの融点は、1064℃程度(同一金属同士であるため、加圧しながら加熱することにより、450℃程度で融着する)であるのに対して、Snの融点は、232℃程度であり、230℃程度になると溶融し、Auと共晶を形成して合金化し、280℃程度でAu-Sn合金からなる合金層3がその接合面に形成されて、両者のバンプ電極11、21が溶着する。すなわち、半導体基板に形成される回路素子などに対しては支障のない低い温度で両バンプ電極11、21を融着させることができる。
【0018】
このように、バンプ電極11、21には融点の高い金属を用い、融点の低い金属と合金化しやすい金属被膜をその接合面に設けて合金化させることにより、低い温度で接着することができ、しかもバンプとしては融点の高い金属で高い強度を維持することができる。すなわち、ハンダ付けの温度に対しては支障のない低い温度で両バンプ電極11、21を融着させることができる。なお、配線9上にはSn被膜が設けられないようにしてもよいし、設けられても構わない。また、第2半導体チップ側のバンプ電極のみにSn被膜を設けるようにしてもよい。また、この観点からは、AuとSnとに限られるものではない。
【0019】
前述の図2に示されるように、Sn被膜11aは一方のバンプ電極11のみに形成されることが、接合面の合金層を形成しやすいため好ましい。すなわち、AuとSnとの接触部が合金化して接合するため、両方のバンプにSn被膜が設けられていると、Sn被膜とSn被膜との接触部が直ちには接合せず、バンプ電極表面のAu層とSn被膜との接触部から合金化し、Auが接合部に拡散して合金化することにより接合するため、Au層とSn被膜とが接触するように形成されることが好ましい。しかし、両方のバンプ電極に設けるSn被膜を非常に薄くすることにより、容易にAuが拡散するため、両方のバンプ電極に形成してもよい。また、接合するバンプ電極同士に大小がある場合、小さい方のバンプ電極にSn被膜を設ける方が、接合部の合金化部分が少なく、後で分離する可能性のある場合には都合がよい。
【0020】
一方、接合した2つの半導体チップを取り外す可能性がなく、しっかりと接続するためには、図3に示されるように、バンプ電極11の上面だけではなく、側面周囲全体も被覆するようにSn被膜11aを形成することにより、合金化すれば合金層3は小さいバンプ電極11の周囲から大きい方のバンプ電極21にフィレット3aを形成し、強力に接合することができる。なお、図3において、電極パッドなどは省略して図示すると共に、図2と同じ部分には同じ符号を付してある。また、前述のバンプ電極の上面のみにSn被膜を設ける場合でも、バンプ電極に大小がある場合、大きい方のバンプ電極に形成すれば、接着強度を強くすることができる。
【0021】
前述の合金層は、完全な共晶合金になると、Au80wt%(重量%、以下同じ)、Sn20wt%になるが、接合時に充分に温度を上げる訳ではないため、接合部は完全な共晶合金にはなりにくい。しかし、完全な共晶合金にならなくても、Auが65wt%以上であれば、強固な接合が得られると共に、分離する場合でも300℃程度に加熱することにより、接合部のみを分離することができる。また、合金層を形成しないで、Au層のみが存在することが、機械的強度が強く好ましい。SnよりAuの拡散が10倍程度以上大きいため、たとえば接合時の温度、時間、Sn層の量などの調整により、Auが65wt%以上の合金層で、Au層が100wt%の部分が残るように接合することができる。さらに好ましくは、Au-Sn共晶層が0.8μm以上5μm以下であることが好ましい。このようにするには、Sn被膜の厚さを0.1〜4μm程度にすることにより得られる。この際、完全なAu層を残すためには、Au層(バンプ電極)の厚さを厚く形成することにより得られる。
【0022】
第1半導体チップ1は、たとえばデジタル信号プロセッサなどの論理回路などが半導体基板に形成され、その表面には層間絶縁膜や配線膜などが設けられ、最終的にメモリ素子などの第2半導体チップ2との接続用電極端子12と、外部リードとの接続用の電極パッド13がAlなどによりその表面に形成されている。この際、その表面に接続する第2半導体チップと直接には接続する必要はないが、複数の第2半導体チップ2a、2b間で接続する電極端子22a、22bに対応する部分にも電極端子12aを形成しておく。この電極端子12、12a上に前述のようにバリアメタル層14を介してバンプ電極11が形成されると共に、第2半導体チップ2a、2b間で接続する電極端子22a、22bに対応する電極端子12a同士を接続する配線9を、バンプ電極11と同じ材料で同時に形成する。なお、通常の第2半導体チップ2a、2bと直接接続する電極端子12には、配線は形成されないで、バンプ電極11のみが形成される。この回路素子(半導体素子)や半導体基板の表面に形成される配線、電極端子、絶縁膜などは、通常の半導体装置の製造工程と同様に形成される。なお、通常のシリコン基板でなくても、GaAsなど化合物半導体基板に形成されてもよい。
【0023】
第2半導体チップ2は、たとえばメモリ素子がマトリクス状に形成されたもので、第1半導体チップ1と接続される部分、複数個ある第2半導体チップ同士で接続される部分、外部リードなどに接続される部分などが電極端子22として半導体基板の表面に形成され、その電極端子22の表面にも前述の第1半導体チップ1と同様に、Auなどによりバンプ電極21が形成されている。このバンプ電極21の表面にも、前述のSn被膜が形成されていてもよい。また、第1半導体チップ1にはSn皮膜が形成されないで、第2半導体チップ2のバンプ電極21のみにSn被膜が形成されてもよい。この第2半導体チップ2は、このようなICでなくても、トランジスタ、ダイオード、キャパシタなどのディスクリート部品などで、半導体基板に形成されないものでもかまわない。とくに、静電破壊防止用の複合半導体装置にする場合、ディスクリートの保護ダイオードなどを第2半導体チップとして搭載することが、大容量の保護素子を内蔵することができるため好ましい。
【0024】
この第1半導体チップ1と第2半導体チップ2のバンプ電極11、21同士の接続は、たとえば第1半導体チップ1を加熱し得る基板ステージ上に載置して、マウンターにより第2半導体チップ2をそのバンプ同士が一致するように位置合せをして、加圧しながら300℃程度に加熱することにより、融着することができる。
【0025】
第1および第2の半導体チップ1、2の隙間には、後述するように、エポキシ樹脂、エポキシ-フェノール樹脂またはエラストマーなどからなる絶縁性樹脂が充填される。この接合された半導体チップ1、2a、2bは、通常の半導体装置の製造と同様に、リードフレームからなるダイアイランド4上にボンディングされ、さらに各リード5と金線などのワイヤ6によりボンディングされ、モールド成形により樹脂パッケージ8が形成される。そして、リードフレームから各リードが切断分離された後に、フォーミングされることにより、図1(a)に示されるような形状の半導体装置が得られる。
【0026】
図1に示される例は、第2半導体チップ2a、2bの電極端子の接続部のみが示されているが、図4に、第1半導体チップ1の平面説明図が示されるように、第1半導体チップ1の電極パッド13aから、第1半導体チップ1の内部配線を経由しないで、直接第2半導体チップ2b、2cに接続する配線9cを形成することもできるが、この点については後述する図9で詳述する。すなわち、図4に示される例では、たとえば3個の第2半導体チップ2a〜2cが搭載される構造になっており、第2半導体チップ2a、2b、2c間、および第2半導体チップ2b、2cと電極パッド13a間での電極端子の接続が複数組形成されており、このような場合でも、その第2半導体チップ2aと2b、2bと2c同士で接続する電極端子に対応する第1半導体チップ1の電極端子12a間、および電極端子12bと電極パッド13aとの間を接続する配線9、9cが、そのバンプ電極11と同時に形成されている。なお、図4では、バンプ電極11の下側の電極端子12、12a、12bの符号も付してある。図4において、13は通常の外部リードと接続用の電極パッドである。
【0027】
本発明の半導体装置でCOCタイプにする場合、第1半導体チップ上に複数個の第2半導体チップを接続することができ、第2半導体チップ同士を接続する必要のある電極端子を、それぞれの電極端子に対応する第1半導体チップの部分に電極端子を形成しておき、その電極端子にバンプを形成する際、またはバンプと接合し得る金属膜を形成する際に、そのバンプまたは金属膜と同じ材料で、同時にその電極端子間を接続する配線を形成し、バンプ電極により第1半導体チップと第2半導体チップとを接合することにより、第2半導体チップ間の接続を行っているため、第2半導体チップの内容を変えることにより第2半導体チップ間の接続関係が変化させても、第1半導体チップの配線設計などを変更することなく、バンプ形成の際のパターニングを変えるだけで所望の接続をすることができる。
【0028】
すなわち、半導体層、またはその表面の絶縁膜中に配線を形成する方法では、第1半導体装置の設計を変形する必要があり、第1半導体チップの設計を変更しなければならないが、本発明によれば、パシベーション膜の最表面に接続用の配線を形成しているため、バンプ電極またはバンプ電極と接合し得る金属膜を設ける際に所望のパターンの配線を形成するだけで、第1半導体チップの設計仕様を全然変更する必要がない。
【0029】
前述の例では、第1半導体チップ1および第2半導体チップ2(2a、2b)の両方の電極端子にバンプ電極11、21が形成されていたが、バンプ電極はその接続部にあれば一方だけでもよい。また、配線9は、前述のようにバンプ電極11の厚さと同じ厚さにする必要はなく、通常の配線と同様の数μm以下でよい。この観点から、たとえば図5に示されるように、バンプ電極は第2半導体チップ2(2a、2b)のみに設け、第1半導体チップ1には、バリア層14と第2半導体チップ2のバンプ電極と同じ材料であるAu膜15を形成し、配線9もバリア層14とAu膜15により形成されてもよい。
【0030】
すなわち、図5において、第2半導体チップ2a、2b間を直接接続する電極端子22a、22bに対応する第1の半導体チップ1における電極端子12aの上およびその間には、バリアメタル層14を介して、たとえばAuなどからなる0.2〜0.7μm程度の厚さの金属膜(Au膜)15が設けられている(バリア層14は前述の例と同じ)。そして、第2半導体チップ2には、前述と同様にAuからなるバンプ電極21およびSn被膜23が形成されており、そのバンプ電極21と電極端子12a上のAu膜15とが融着する構造になっている。この例では、バンプ電極21上にSn被膜23が形成されているが、このようにバンプ電極21上またはAu膜15上にSn被膜が形成されることにより、バンプとの融着温度を下げることができる。なお、図示しない第1半導体チップ1と第2半導体チップ2との間で接続する電極端子12も同様にバリア層14およびAu膜15が形成され、Sn被膜などを介して第2半導体チップ2側に設けられるバンプ電極21とにより融着される。
【0031】
また、図6に示される例は、両方にバンプ電極がなく、配線同士のみで接続する例である。すなわち、第1半導体チップ1の配線9aと第2半導体チップ2の配線9bとがその一部の表面にSn被膜が形成され、他の部分には、たとえばポリイミド、SiO2などの絶縁膜31が設けられることにより、Sn被膜の設けられた部分のみで接合部32が形成され、接続することができる。この構造では、配線のAu層がバンプのように厚くなく、薄くなるため、接合後にSnが拡散しないAu層のみの部分ができない可能性が大きいが、わざわざバンプ電極を形成しなくてもよいため、工数低減を図れると共に、絶縁層を介して接合されるため、接合部のみに力がかかるという問題もなくなる。
【0032】
前述のように、第1半導体チップ1と第2半導体チップ2との間隙部には、絶縁性樹脂が充填されることが好ましい。すなわち、図7に示されるように、第1半導体チップ1と第2半導体チップ2とを接合した後に、その間隙部にポリイミドなどからなる絶縁性樹脂を滴下して硬化させることにより、アンダーフィル(絶縁性樹脂層)7を形成する。このようなアンダーフィル7が形成されることにより、面全体で両チップが接触するため、パンプ電極の下側の半導体層に形成される素子に損傷を来すという問題がなくなる。すなわち、半導体チップ周囲がモールド樹脂によりパッケージングされる際に、半導体チップ間の隙間にはモールド樹脂が侵入し難い。そのため、隙間が生じていると樹脂パッケージ8により両半導体チップが押し付けられ、バンプ電極部分のみでその圧力を吸収する必要があるため、前述のような問題が生じるが、アンダーフィル7が設けられることにより、そのような問題を引き起こすことがなくなる。
【0033】
この場合、ポリイミド(弾性率4.5GPa)を用いることがAuの弾性率と近いため好ましい。アンダーフィル7の弾性率がバンプ電極11、21と近いと、バンプ電極を融着してから温度が下がった場合でも、バンプ電極にかかる圧縮力と半導体チップの他の部分にかかる圧縮力とが均等になるため、力が分散してバンプ電極と共に面として第2半導体チップ2を支持することができ、バンプ電極部分のみに特別な力がかかることがなくなる。
【0034】
さらに、アンダーフィル7として使用する樹脂は、熱収縮率(熱膨張率)が4%以下のものを使用することが好ましい。熱収縮率が大きいと、硬化時に300℃程度に上げた温度が室温に下がったときに、バンプ電極であるAuの熱収縮率より大きくなり、バンプ電極部分のみに圧縮力として働き、その下の半導体層へのダメージが大きくなるからである。
【0035】
また、図1に示される例では、電極パッド12a表面と絶縁膜17表面とで段差があり、その上に設けられる配線9も平坦にならないため、接合を行いにくいという問題がある。これを解消するため、図8に示されるように、絶縁膜17上に、たとえばポリイミドなどからなる絶縁膜33を形成してから、配線9を形成することにより平坦な配線9となり、接合しやすくなるというメリットがある。
【0036】
上述の例は、子チップである第2半導体チップ同士を配線で接続する例であったが、第2半導体チップに直接外部から信号を伝達したい場合もある。そのような場合でも、従来は、親チップである第1半導体チップにその接続用配線を絶縁膜内、または半導体層中に形成しておき、その配線端部の電極端子に第2半導体チップの電極端子を接続しなければならなかった。このような問題を解決する実施形態が図9に示されている。すなわち、第1半導体チップ1および第2半導体チップ2の接続は図1に示される例と同様であるが、第1半導体チップ1の外部接続用電極パッド13aに接続して、絶縁膜17の最表面に図1に示される配線9と同様の配線9cが形成され、第2半導体チップ2cが接続されることにより、電極パッド13aに接続される外部リードから直接第2半導体チップ2cに信号を伝達することができる。なお、6は外部リードと接続するワイヤであり、この配線9cおよび電極パッド13aは、図4の平面説明図に同じ符号で示されている部分と対応する。
【0037】
なお、このワイヤ6をボンディングする電極パッド13aにも、図9に示されるように、配線9cを連続して形成し、Au層およびSn被膜を形成しておくことにより、ワイヤボンディングの際に、超音波などで表面を擦りながらボンディングしなくても、容易にワイヤボンディングすることができる。
【0038】
この構造にすることにより、親チップである第1半導体チップの設計変更をすることなく、子チップである第2半導体チップの変更により、直接第2半導体チップに信号を外部から伝達する必要のある場合でも、第1半導体チップの外表面に配線を形成することにより、直接信号を伝達できるようになる。なお、この配線9cも、前述の図1に示される配線9と同様に、バンプ形成の際に同時に形成することができる。
【0039】
以上の各例では、第1半導体チップ1の電極端子にバリア層とAu膜を設けたが、Au膜には限定されず、第2半導体チップ2に設けられるバンプ電極と融着しやすいバンプと接合し得る材料であればよい。
【0040】
【発明の効果】
以上説明したように、本発明によれば、外部からの信号などでもワイヤボンディングにより外部リードとの接続用電極パッドに簡単に接続することができ、第1半導体チップ上に2個以上の第2半導体チップをマウントするCOCタイプの半導体装置にする場合でも、また、複数個の第2半導体チップ間で接続する必要がある場合でも、第1半導体チップのパシベーション膜の最表面に配線を形成することにより接続しているため、第2半導体チップを変更することに伴う第2半導体チップ間同士の配線仕様が異なっても、第1半導体チップの内部設計などを変更することなく、簡単に組み立てることができる。その結果、第1半導体チップの汎用性が向上し、種々のタイプの半導体装置に用いることができる。
【0041】
また、第2半導体チップ間の接続のみならず、外部リードとの接続用電極パッドと第2半導体チップを接続するための電極端子との間にも、絶縁膜の最表面に配線を形成することにより、第2の半導体チップに直接外部から信号を伝達する場合でも、第1半導体チップをそれ専用に作製しなくても、簡単に外部から信号を伝送することができる。
【0042】
さらに、接続部にAu層とSn層またはAu-Sn合金層を設けて行うことにより、Au-Sn共晶合金層が低温で形成されるため、接続の際に、超音波などを印加したり、高温にしたりしなくてもよいため、電極パッドの直ぐ下の半導体層にも素子形成をすることができ、集積密度を向上させることができる。
【0043】
また、ワイヤボンディングをするための電極パッドにもAu層とSn層またはAu-Sn合金層を設けることにより、ワイヤボンディング時に超音波などにより圧力をかけなくても容易にワイヤボンディングをすることができる。その結果、電極パッドの下まで素子を形成することができ、半導体素子の集積度を向上させることができる。
【図面の簡単な説明】
【図1】 本発明による半導体装置の基板側をCOCタイプにした場合におけるCOC部分の断面説明図および配線部の拡大説明図である。
【図2】 バンプ電極の接合部をAu-Sn合金層で形成した場合の説明図である。
【図3】 図1のバンプ電極にSn被膜を一方のバンプ電極の全面に設ける場合の説明図である。
【図4】 本発明による半導体装置の第1半導体チップの平面説明図である。
【図5】 本発明による半導体装置のCOC部分の他の例を示す配線部の拡大説明図である。
【図6】 第1半導体チップと第2半導体チップとの接合部にバンプを形成しないで接合する例の説明図である。
【図7】 第1半導体チップと第2半導体チップとの隙間に絶縁性樹脂を充填した例の説明図である。
【図8】 図1に示される例の変形例を示す説明図である。
【図9】 本発明による半導体装置の他の実施形態を説明する図である。
【図10】 本発明の半導体装置の一実施形態である、ワイヤボンディング用電極パッドにAu層とSn層とを設けてワイヤボンディングする例の説明図である。
【図11】 従来のCOCタイプで2個のチップを1個のチップにマウントした例のチップ間の接続部を説明する図である。
【符号の説明】
1 第1半導体チップ
2(2a,2b) 第2半導体チップ
9 配線
11 バンプ電極
12 電極端子
17 パシベーション膜
21 バンプ電極
22 電極端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a so-called chip on chip (hereinafter referred to as COC) type semiconductor device in which a plurality of semiconductor chips face each other and are electrically connected.Semiconductor devices with a structure that connects the electrode pads and external leads with wiresAbout. For more details,By avoiding excessive pressure during wire bonding, circuit elements can be formed under the electrode pads,When multiple chips are formed and a plurality of second semiconductor chips are directly connected to the surface of the first semiconductor chip, the wiring connected between the second semiconductor chips depends on the internal design of the first semiconductor chip. The present invention relates to a semiconductor device that can freely change the connection between second semiconductor chips.
[0002]
[Prior art]
Conventionally, when a semiconductor device is configured by a combination of circuits such as a combination of a memory element and a logic circuit thereof, for example, the occupied area is reduced by three-dimensionalization, the parasitic capacitance of a high-frequency circuit is reduced, and the circuit Generalization of parts (for example, the memory element part is generalized and the drive circuit part is changed according to the application). In a large integrated circuit, the manufacturing conditions differ depending on the circuit part and it may be difficult to make a single chip. For this reason, a COC type semiconductor device having a structure in which a semiconductor circuit is manufactured by a plurality of chips and another semiconductor chip (child chip) is connected to one semiconductor chip (parent chip) may be used. . In recent years, as shown in FIG. 11, there is a trend toward multi-chips in which a plurality of child chips are provided.
[0003]
In FIG. 11, the
[0004]
Thus, in the COC type semiconductor device, the
[0005]
[Problems to be solved by the invention]
As described above, in a COC type semiconductor device, when signals are exchanged between a parent chip and a child chip, there is no problem by connecting the bump electrodes between the parent chip and the child chip. When signals are exchanged between chips, they must be performed via wiring formed in the parent chip. Therefore, even when the parent chip is generalized and a circuit corresponding to the application is formed by the child chip, it is necessary to form wiring in the parent chip according to the mounted child chip. There is a problem of being restricted by generalization.
[0006]
Furthermore, it may be necessary to transmit a signal from the outside to one of the child chips, but even in that case, the signal must be transmitted to the child chip through the wiring in the parent chip via the electrode pad of the parent chip. This hinders the versatility of the parent chip.
[0007]
Furthermore, since the connection between the parent chip and the child chip described above is performed via a bump electrode such as Au, good electrical connection cannot be obtained unless the connection is performed at a high temperature of about 450 ° C. However, at that time, the temperature of the semiconductor substrate also becomes high, and the pressure applied to the bump electrode is also applied to the semiconductor substrate. Therefore, an element cannot be formed on both chips under the bump electrode. There is a problem that usage efficiency decreases.
[0008]
An object of the present invention is to provide a structure in which a wire such as a gold wire for wire bonding and an electrode pad can be bonded without causing an excessive increase in temperature or application of pressure due to ultrasonic waves. Another object is to provide a semiconductor device capable of improving the degree of integration by enabling element formation on the side.
[0009]
[Means for Solving the Problems]
A semiconductor device according to the present invention includes:Semiconductor with circuit elements formed in the semiconductor layerA substrate and the substratesemiconductorAn electrode pad formed on the surface of the substrate;semiconductorAn insulating film formed on the surface of the substrate and having an opening exposing the electrode pad; an Au wire for electrically connecting the electrode pad and an external lead;A barrier metal layer provided in contact with the electrode pad, an Au layer formed on the barrier metal layer, an Sn layer or an Au—Sn alloy layer provided on the Au layer,And saidBarrier metal layerAnd an Au—Sn alloy layer between the Au wire and the Au wireAnd circuit elements are also formed on the semiconductor substrate under the electrode pads.ing.
[0010]
With this structure, it is not necessary to rub the bonding pad portion with ultrasonic waves during wire bonding, and connection work can be performed with little pressure applied, so the semiconductor layer under the electrode pad for wire bonding In addition, even if an element such as a transistor is formed, the problem that the element is damaged during bonding is eliminated. As a result, many elements can be formed in the same semiconductor chip, and the degree of integration can be improved.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Next, the semiconductor device of the present invention will be described with reference to the drawings. A semiconductor device according to the present invention includes:As shown in FIG. 10 that shows a partial cross-sectional structure as an embodiment of the present invention, an
[0012]
The method of providing the Au layer and the Sn coating on the surface of the external
[0013]
With this structure, even if the
[0014]
The substrate side described above can be formed in various structures such as a COC type structure in which one or a plurality of child chips are mounted on a parent chip, and a wiring film structure. Examples thereof will be described below.One of them in Figure 1ExampleA plurality of
[0015]
In the example shown in FIG. 1, as shown in an enlarged explanatory view of the wiring portion in FIG. 1B, the
[0016]
When the
[0017]
As shown in FIG. 2, the connection part of the
[0018]
Thus, the
[0019]
As shown in FIG. 2 described above, it is preferable that the
[0020]
On the other hand, there is no possibility of removing two bonded semiconductor chips, and in order to make a firm connection, as shown in FIG. 3, not only the upper surface of the
[0021]
When the above alloy layer becomes a complete eutectic alloy, it becomes Au 80 wt% (wt%, the same applies hereinafter) and
[0022]
The
[0023]
The
[0024]
The connection between the
[0025]
As will be described later, the gap between the first and
[0026]
In the example shown in FIG. 1, only the connection portions of the electrode terminals of the
[0027]
Semiconductor device of the present inventionWhen using the COC type, Connecting a plurality of second semiconductor chips on the first semiconductor chipIt is possibleThe electrode terminals that need to be connected to each other between the second semiconductor chips are formed on the first semiconductor chip portions corresponding to the respective electrode terminals, and bumps are formed on the electrode terminals, or the bumps When forming a metal film that can be bonded to the bump, a wiring that connects the electrode terminals is formed at the same time using the same material as the bump or the metal film, and the first semiconductor chip and the second semiconductor chip are bonded by the bump electrode. Thus, since the connection between the second semiconductor chips is performed, even if the connection relationship between the second semiconductor chips is changed by changing the contents of the second semiconductor chip, the wiring design of the first semiconductor chip can be changed. Without changing, it is possible to achieve a desired connection simply by changing the patterning during bump formation.
[0028]
That is, in the method of forming a wiring in the semiconductor layer or the insulating film on the surface thereof, it is necessary to change the design of the first semiconductor device and the design of the first semiconductor chip must be changed. According to the above, since the wiring for connection is formed on the outermost surface of the passivation film, the first semiconductor chip can be formed only by forming the wiring of a desired pattern when providing the bump electrode or the metal film that can be bonded to the bump electrode. There is no need to change the design specifications.
[0029]
In the above example, the
[0030]
That is, in FIG. 5, the
[0031]
Further, the example shown in FIG. 6 is an example in which both have no bump electrode and are connected only by wiring. That is, the Sn film is formed on a part of the surface of the
[0032]
As described above, the gap between the
[0033]
In this case, it is preferable to use polyimide (elastic modulus 4.5 GPa) because it is close to the elastic modulus of Au. If the elastic modulus of the
[0034]
Furthermore, it is preferable that the resin used as the
[0035]
Further, in the example shown in FIG. 1, there is a step between the surface of the
[0036]
The above example is an example in which the second semiconductor chips which are the child chips are connected to each other by wiring. However, there is a case where it is desired to directly transmit a signal from the outside to the second semiconductor chip. Even in such a case, conventionally, the connection wiring is formed in the insulating film or in the semiconductor layer in the first semiconductor chip which is the parent chip, and the second semiconductor chip is connected to the electrode terminal at the end of the wiring. The electrode terminals had to be connected. An embodiment for solving such a problem is shown in FIG. That is, the connection between the
[0037]
In addition, as shown in FIG. 9, the
[0038]
With this structure, it is necessary to directly transmit a signal from the outside to the second semiconductor chip by changing the second semiconductor chip as the child chip without changing the design of the first semiconductor chip as the parent chip. Even in this case, signals can be directly transmitted by forming wiring on the outer surface of the first semiconductor chip. The
[0039]
In each of the above examples, the barrier layer and the Au film are provided on the electrode terminal of the
[0040]
【The invention's effect】
As explained above, according to the present invention,Even external signals can be easily connected to electrode pads for connection to external leads by wire bonding.COC type semiconductor device in which two or more second semiconductor chips are mounted on the first semiconductor chipEven if you want toEven when it is necessary to connect a plurality of second semiconductor chips, since the connection is made by forming a wiring on the outermost surface of the passivation film of the first semiconductor chip, the second semiconductor chip is changed. Even if the wiring specifications between the second semiconductor chips are different, it can be easily assembled without changing the internal design of the first semiconductor chip. As a result, the versatility of the first semiconductor chip is improved and it can be used for various types of semiconductor devices.
[0041]
Further, not only the connection between the second semiconductor chips but also the wiring on the outermost surface of the insulating film is formed between the electrode pad for connection with the external lead and the electrode terminal for connecting the second semiconductor chip. Thus, even when a signal is directly transmitted from the outside to the second semiconductor chip, the signal can be easily transmitted from the outside without producing the first semiconductor chip exclusively for the second semiconductor chip.
[0042]
Furthermore, since an Au—Sn eutectic alloy layer is formed at a low temperature by providing an Au layer and an Sn layer or an Au—Sn alloy layer at the connection portion, ultrasonic waves or the like are applied at the time of connection.ApplyOr high temperatureShishishiSince it is not necessary, elements can also be formed in the semiconductor layer immediately below the electrode pad, and the integration density can be improved.
[0043]
Also, by providing an Au layer and an Sn layer or an Au—Sn alloy layer on the electrode pad for wire bonding, wire bonding can be easily performed without applying pressure by ultrasonic waves or the like during wire bonding. . As a result, the element can be formed up to the bottom of the electrode pad, and the degree of integration of the semiconductor element can be improved.
[Brief description of the drawings]
FIG. 1 shows a semiconductor device according to the present invention.Of the COC part when the substrate side is COC typeIt is a sectional explanatory view and an enlarged explanatory view of a wiring part.
FIG. 2 is an explanatory diagram when a bump electrode joint is formed of an Au—Sn alloy layer.
FIG. 3 is an explanatory diagram in the case where an Sn film is provided on the entire surface of one bump electrode on the bump electrode of FIG. 1;
FIG. 4 is an explanatory plan view of a first semiconductor chip of a semiconductor device according to the present invention.
FIG. 5 shows a semiconductor device according to the present invention.Of the COC partotherExampleFIG.
FIG. 6 is an explanatory diagram of an example in which the first semiconductor chip and the second semiconductor chip are bonded without forming bumps at the bonding portion.
FIG. 7 is an explanatory diagram of an example in which an insulating resin is filled in a gap between a first semiconductor chip and a second semiconductor chip.
FIG. 8 is an explanatory diagram showing a modification of the example shown in FIG. 1;
FIG. 9 is a diagram illustrating another embodiment of a semiconductor device according to the present invention.
FIG. 10One embodiment of a semiconductor device of the present invention,It is explanatory drawing of the example which provides an Au layer and Sn layer in the electrode pad for wire bonding, and performs wire bonding.
FIG. 11 is a diagram for explaining a connecting portion between chips in an example in which two chips are mounted on one chip in a conventional COC type.
[Explanation of symbols]
1 First semiconductor chip
2 (2a, 2b) second semiconductor chip
9 Wiring
11 Bump electrode
12 electrode terminals
17 Passivation membrane
21 Bump electrode
22 Electrode terminal
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5324268A (en) * | 1976-08-19 | 1978-03-06 | Toshiba Corp | Pro duction of semiconductor device and bonding wire for the same |
JPS57106140A (en) * | 1980-12-24 | 1982-07-01 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JPS6035552A (en) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | Semiconductor device |
JPH09326465A (en) * | 1996-06-06 | 1997-12-16 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
JPH1140601A (en) * | 1997-07-22 | 1999-02-12 | Rohm Co Ltd | Structure of semiconductor device |
Family Cites Families (1)
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5324268A (en) * | 1976-08-19 | 1978-03-06 | Toshiba Corp | Pro duction of semiconductor device and bonding wire for the same |
JPS57106140A (en) * | 1980-12-24 | 1982-07-01 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JPS6035552A (en) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | Semiconductor device |
JPH09326465A (en) * | 1996-06-06 | 1997-12-16 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
JPH1140601A (en) * | 1997-07-22 | 1999-02-12 | Rohm Co Ltd | Structure of semiconductor device |
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