JP2001127245A - Semiconductor device and method of manufacturing the same circuit board and electronic equipment - Google Patents
Semiconductor device and method of manufacturing the same circuit board and electronic equipmentInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、回路基板並びに電子機器に関する。The present invention relates to a semiconductor device and a method of manufacturing the same, a circuit board, and an electronic device.
【０００２】[0002]
【発明の背景】電子機器の小型化に伴い、複数の半導体
チップを高密度に組み込んだマルチチップモジュールの
開発が進められている。その一つの形態として複数の半
導体チップを積み重ねてワンパッケージ化したStacked
−CSP（Chip Scale / Size Package）がある。BACKGROUND OF THE INVENTION With the miniaturization of electronic devices, the development of multi-chip modules in which a plurality of semiconductor chips are integrated at a high density has been advanced. One form of this is Stacked, in which multiple semiconductor chips are stacked into one package.
-There is CSP (Chip Scale / Size Package).
【０００３】例えば、特開平６−２０９０７１号公報に
開示される半導体装置では、第１の半導体チップとそれ
より大きい第２の半導体チップとが対面配置された状態
で、全体がパッケージ樹脂でモールドされている。詳し
く言うと、第１及び第２の半導体チップがリードフレー
ムのダイパッド上に搭載されており、半導体チップの上
下側に樹脂が位置していた。For example, in a semiconductor device disclosed in Japanese Patent Application Laid-Open No. 6-209071, a first semiconductor chip and a second semiconductor chip larger than the first semiconductor chip are entirely molded with a package resin. ing. More specifically, the first and second semiconductor chips are mounted on the die pad of the lead frame, and the resin is located above and below the semiconductor chip.
【０００４】しかし、上述の構成では、樹脂の流れによ
る応力によって、ダイパッドがシフトする場合がある。
したがって、ダイパッド上に搭載した半導体チップを完
全に封止するためには、半導体チップの上下側にある程
度の間隔を設ける必要があった。このことは、半導体装
置の小型化を妨げることになる場合があった。However, in the above configuration, the die pad may shift due to the stress caused by the flow of the resin.
Therefore, in order to completely seal the semiconductor chip mounted on the die pad, it is necessary to provide a certain space above and below the semiconductor chip. This may hinder miniaturization of the semiconductor device.
【０００５】本発明は、この問題点を解決するものであ
り、その目的は、封止する樹脂の厚みを小さくして小型
化かつ高密度化された半導体装置及びその製造方法、回
路基板、並びに電子機器を提供することにある。An object of the present invention is to solve this problem. It is an object of the present invention to reduce the thickness of a resin to be sealed, reduce the size and increase the density of a semiconductor device, a method of manufacturing the same, a circuit board, and It is to provide an electronic device.
【０００６】[0006]
【課題を解決するための手段】（１）本発明に係る半導
体装置は、配線パターンが形成された基板と、前記基板
に搭載されており、前記配線パターンと、複数の第１の
電極の少なくとも一つとがワイヤボンディングによって
電気的に接続された第１の半導体チップと、前記第１の
半導体チップにおける前記第１の電極の形成された面
に、複数の第２の電極を有する面が対向して搭載され、
前記第１の半導体チップと電気的に接続された少なくと
も一つの第２の半導体チップと、前記基板における前記
第１及び第２の半導体チップの搭載された側を封止した
樹脂と、を含む。(1) A semiconductor device according to the present invention has a substrate on which a wiring pattern is formed, and is mounted on the substrate, and includes at least one of the wiring pattern and a plurality of first electrodes. A first semiconductor chip electrically connected to the first semiconductor chip by wire bonding, and a surface having a plurality of second electrodes is opposed to a surface of the first semiconductor chip on which the first electrode is formed. Mounted
At least one second semiconductor chip electrically connected to the first semiconductor chip, and a resin sealing a side of the substrate on which the first and second semiconductor chips are mounted.
【０００７】本発明によれば、基板上にワイヤボンディ
ングされた第１の半導体チップに、第２の半導体チップ
がフェースダウンボンディングされており、基板におけ
る半導体チップの載置側が樹脂によって封止されてい
る。言い換えると、樹脂は、基板に固定された第１及び
第２の半導体チップの周囲であって、基板に対して流し
込まれる。すなわち、樹脂を流し込まれるときに、その
流れによって各半導体チップに応力が加えられたとして
も、各半導体チップは基板上に固定されており、かつ、
樹脂は基板に対して流し込まれるので、第１及び第２の
半導体チップをそれぞれのボンディング位置から移動さ
せることなく、安定な状態で樹脂を充填することができ
る。さらに、充填する樹脂の厚みは、基板から第２の半
導体チップの裏面程度までに抑えることができる。した
がって、基板上における樹脂を設けるための領域を最小
限に抑えることができ、半導体装置を高密度化、かつ、
小型化にすることができる。According to the present invention, the second semiconductor chip is face-down bonded to the first semiconductor chip wire-bonded on the substrate, and the mounting side of the semiconductor chip on the substrate is sealed with resin. I have. In other words, the resin is poured into the substrate around the first and second semiconductor chips fixed to the substrate. That is, when the resin is poured, even if stress is applied to each semiconductor chip by the flow, each semiconductor chip is fixed on the substrate, and
Since the resin is poured into the substrate, the resin can be stably filled without moving the first and second semiconductor chips from their respective bonding positions. Further, the thickness of the resin to be filled can be suppressed to about the rear surface of the second semiconductor chip from the substrate. Therefore, the area for providing the resin on the substrate can be minimized, and the density of the semiconductor device is increased, and
The size can be reduced.
【０００８】（２）この半導体装置において、前記第２
の電極は、前記第１の電極のうちでワイヤボンディング
されるための電極を除く電極上に配置されてもよい。(2) In this semiconductor device, the second
May be arranged on the first electrode except for the electrode to be wire-bonded.
【０００９】これによって、第２の半導体チップにおけ
る第２の電極を、例えばバンプを介して第１の半導体チ
ップにおける第１の電極に接続することによって、フェ
ースダウンボンディングすることができる。したがっ
て、第２の半導体チップにおける設計自由度の高いフェ
ースダウンボンディングを行うことができる。Thus, the face-down bonding can be performed by connecting the second electrode of the second semiconductor chip to the first electrode of the first semiconductor chip via, for example, a bump. Therefore, face-down bonding with a high degree of design freedom in the second semiconductor chip can be performed.
【００１０】（３）この半導体装置において、前記第１
の半導体チップは、前記第１の電極の形成面に設けられ
た配線を含み、前記配線を介して、前記第１の電極と前
記第２の電極とが電気的に接続されてもよい。(3) In this semiconductor device, the first
The semiconductor chip may include a wiring provided on a surface on which the first electrode is formed, and the first electrode and the second electrode may be electrically connected via the wiring.
【００１１】これによって、既存の半導体チップを用い
て、第１及び第２の半導体チップを積み重ねることがで
きる。Thus, the first and second semiconductor chips can be stacked using existing semiconductor chips.
【００１２】（４）この半導体装置において、前記第２
の電極は、異方性導電材料における導電粒子を介して、
前記第１の電極と電気的に接続されてもよい。(4) In this semiconductor device, the second
The electrodes of the conductive particles through the anisotropic conductive material,
It may be electrically connected to the first electrode.
【００１３】異方性導電材料によって第１及び第２の半
導体チップを電気的に導通させるのと同時に、両半導体
チップのアンダーフィルを同時に行えるので、信頼性及
び生産性に優れた方法で半導体装置を製造することがで
きる。Since the first and second semiconductor chips can be electrically connected to each other by the anisotropic conductive material and the underfill of the two semiconductor chips can be performed simultaneously, the semiconductor device can be manufactured in a method excellent in reliability and productivity. Can be manufactured.
【００１４】（５）この半導体装置において、前記基板
には複数の貫通孔が形成されており、前記配線パターン
は前記基板の一方の面に形成されるとともに前記配線パ
ターンの一部は前記貫通孔上を通り、前記配線パターン
上に設けられ、前記基板における前記配線パターンの側
の面とは反対側の面から、前記貫通孔を介して突出する
複数の外部端子を有してもよい。(5) In this semiconductor device, a plurality of through holes are formed in the substrate, and the wiring pattern is formed on one surface of the substrate, and a part of the wiring pattern is formed in the through hole. The semiconductor device may include a plurality of external terminals provided on the wiring pattern and projecting from the surface of the substrate opposite to the surface of the wiring pattern through the through hole.
【００１５】（６）この半導体装置において、前記配線
パターンに電気的に接続される複数の外部端子を設ける
ための複数のランド部を有してもよい。(6) In this semiconductor device, a plurality of lands for providing a plurality of external terminals electrically connected to the wiring pattern may be provided.
【００１６】（７）本発明に係る回路基板は、上記半導
体装置が搭載されている。(7) A circuit board according to the present invention has the above-described semiconductor device mounted thereon.
【００１７】（８）本発明に係る電子機器は、上記半導
体装置を有する。(8) An electronic apparatus according to the present invention includes the above-described semiconductor device.
【００１８】（９）本発明に係る半導体装置の製造方法
は、第１の半導体チップにおける第１の電極が形成され
た面に、第２の半導体チップにおける第２の電極が形成
された面を対向させて、前記第２の電極と前記第１の電
極とを電気的に接続する工程と、前記第１の半導体チッ
プを、配線パターンが形成された基板に搭載して、前記
第１の電極の少なくとも一つと前記配線パターンとをワ
イヤボンディングする工程と、前記基板における第１及
び第２の半導体チップが搭載された側を樹脂によって封
止する工程と、を含む。(9) In the method of manufacturing a semiconductor device according to the present invention, the surface of the first semiconductor chip on which the first electrode is formed is formed on the surface of the second semiconductor chip on which the second electrode is formed. Opposing and electrically connecting the second electrode and the first electrode; mounting the first semiconductor chip on a substrate on which a wiring pattern is formed; A step of wire bonding at least one of the above and the wiring pattern, and a step of sealing a side of the substrate on which the first and second semiconductor chips are mounted with a resin.
【００１９】本発明によれば、樹脂を基板における半導
体チップの載置側に設ける。詳しく言うと、樹脂を、基
板に固定した第１及び第２の半導体チップの周囲であっ
て、基板に対して流し込む。すなわち、樹脂を流し込む
ときに、その流れによって各半導体チップに応力が加え
られたとしても、各半導体チップは基板上に固定されて
おり、かつ、樹脂を基板に対して流し込むので、第１及
び第２の半導体チップをそれぞれのボンディング位置か
ら移動させることなく、安定な状態で樹脂を充填するこ
とができる。さらに、充填する樹脂の厚みを、基板から
第２の半導体チップの裏面程度までに抑えることができ
る。したがって、基板上における樹脂を設けるための領
域を最小限に抑えることができ、半導体装置を高密度
化、かつ、小型化にすることができる。According to the present invention, the resin is provided on the side of the substrate on which the semiconductor chip is mounted. More specifically, resin is poured into the substrate around the first and second semiconductor chips fixed to the substrate. In other words, when the resin is poured, even if stress is applied to each semiconductor chip by the flow, each semiconductor chip is fixed on the substrate and the resin is poured into the substrate. The resin can be filled in a stable state without moving the two semiconductor chips from the respective bonding positions. Further, the thickness of the resin to be filled can be suppressed to about the rear surface of the second semiconductor chip from the substrate. Therefore, the area for providing the resin on the substrate can be minimized, and the density and the size of the semiconductor device can be reduced.
【００２０】（１０）この半導体装置の製造方法におい
て、前記第２の電極は、前記第１の電極のうちでワイヤ
ボンディングされるための電極を除く電極の配置に対応
して形成されており、前記第１及び第２の半導体チップ
を電気的に接続する工程は、前記第２の電極を、前記第
１の電極のうちでワイヤボンディングされるための電極
を除く電極上に配置する工程を含んでもよい。(10) In this method of manufacturing a semiconductor device, the second electrode is formed corresponding to an arrangement of the first electrodes except for an electrode to be wire-bonded, The step of electrically connecting the first and second semiconductor chips includes the step of disposing the second electrode on an electrode of the first electrode other than an electrode to be wire-bonded. May be.
【００２１】これによって、第２の半導体チップにおけ
る第２の電極を、例えばバンプを介して第１の半導体チ
ップにおける第１の電極に接続することによって、フェ
ースダウンボンディングすることができる。したがっ
て、第２の半導体チップにおける設計自由度の高いフェ
ースダウンボンディングを行うことができる。Thus, the face-down bonding can be performed by connecting the second electrode of the second semiconductor chip to the first electrode of the first semiconductor chip via, for example, a bump. Therefore, face-down bonding with a high degree of design freedom in the second semiconductor chip can be performed.
【００２２】（１１）この半導体装置の製造方法におい
て、前記第１の半導体チップにおける前記第１の電極形
成面に、前記第１の電極と電気的に接続された配線が形
成されており、前記第１及び第２の半導体チップを電気
的に接続する工程は、前記第２の電極を、前記配線に電
気的に接続する工程を含んでもよい。(11) In this method of manufacturing a semiconductor device, a wiring electrically connected to the first electrode is formed on the first electrode forming surface of the first semiconductor chip. The step of electrically connecting the first and second semiconductor chips may include the step of electrically connecting the second electrode to the wiring.
【００２３】これによって、既存の半導体チップを用い
て、第１及び第２の半導体チップを積み重ねることがで
きる。Thus, the first and second semiconductor chips can be stacked using the existing semiconductor chips.
【００２４】（１２）この半導体装置の製造方法におい
て、前記第１及び第２の半導体チップを電気的に接続す
る工程は、異方性導電材料における導電粒子を介して、
前記第１の電極と前記第２の電極とを電気的に接続する
工程を含んでもよい。(12) In this method of manufacturing a semiconductor device, the step of electrically connecting the first and second semiconductor chips includes the steps of:
The method may include a step of electrically connecting the first electrode and the second electrode.
【００２５】異方性導電材料によって第１及び第２の半
導体チップを電気的に導通させるのと同時に、両半導体
チップのアンダーフィルを同時に行えるので、信頼性及
び生産性に優れた方法で半導体装置を製造することがで
きる。Since the first and second semiconductor chips can be electrically connected to each other by the anisotropic conductive material and the underfill of both semiconductor chips can be performed at the same time, the semiconductor device can be manufactured in a method excellent in reliability and productivity. Can be manufactured.
【００２６】（１３）この半導体装置の製造方法におい
て、前記第１及び第２の半導体チップを電気的に接続す
る工程後に、前記ワイヤボンディングする工程を行って
もよい。(13) In the method of manufacturing a semiconductor device, the step of wire bonding may be performed after the step of electrically connecting the first and second semiconductor chips.
【００２７】これによって、ワイヤに損傷を与えること
なく、第１の半導体チップを容易にワイヤボンディング
することができる。Thus, the first semiconductor chip can be easily wire-bonded without damaging the wires.
【００２８】[0028]
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２９】（第１の実施の形態）図１は、本実施の形
態に係る半導体装置を示した図である。同図に示す半導
体装置は、第１及び第２の半導体チップ１０、２０と、
基板３０と、樹脂３８と、を含む。(First Embodiment) FIG. 1 is a diagram showing a semiconductor device according to the present embodiment. The semiconductor device shown in FIG. 1 includes first and second semiconductor chips 10 and 20,
A substrate 30 and a resin 38 are included.
【００３０】第１の半導体チップ１０の一方の面（能動
面）には、複数の第１の電極１２が形成されている。複
数の第１の電極１２は、半導体チップ１０の平面形状が
矩形（正方形又は長方形）である場合には、少なくとも
一辺（対向する二辺又は全ての辺を含む）に沿って形成
されている。あるいは、マトリクス状（エリア状）に二
次元的に形成されていてもよい。On one surface (active surface) of the first semiconductor chip 10, a plurality of first electrodes 12 are formed. In the case where the planar shape of the semiconductor chip 10 is rectangular (square or rectangular), the plurality of first electrodes 12 are formed along at least one side (including two opposing sides or all sides). Alternatively, they may be formed two-dimensionally in a matrix (area).
【００３１】第１の電極１２には、ハンダボール、金ワ
イヤーボール、金メッキなどによってバンプが設けられ
ていてもよく、第１の電極１２自体がバンプの形状をな
していてもよい。第１の電極１２とバンプとの間にバン
プ金属の拡散防止層として、ニッケル、クロム、チタン
等を付加してもよい。The first electrode 12 may be provided with a bump by a solder ball, a gold wire ball, gold plating, or the like, and the first electrode 12 itself may have a bump shape. Nickel, chromium, titanium, or the like may be added between the first electrode 12 and the bump as a bump metal diffusion preventing layer.
【００３２】第１の電極１２の表面の少なくとも一部を
避けて、第１の半導体チップ１０には、ＳｉＮ、ＳｉＯ
2 、ＭｇＯなどのパッシベーション膜（図示しない）が
形成されていてもよい。パッシベーション膜は電気的な
絶縁膜である。パッシベーション膜は、本発明の必須要
件ではないが、形成されていることが好ましい。By avoiding at least a part of the surface of the first electrode 12, the first semiconductor chip 10 is provided with SiN, SiO
2. A passivation film (not shown) such as MgO may be formed. The passivation film is an electrically insulating film. The passivation film is not an essential requirement of the present invention, but is preferably formed.
【００３３】本実施の形態では、図１に示すように、複
数の第１の電極１２のうち少なくとも一つの第１の電極
１２はワイヤボンディングされており、残りの第１の電
極１２は第２の半導体チップ２０と電気的に接続されて
いる。したがって、例えば第１の電極１２は、少なくと
も一辺（一般的に対向する二辺又は全ての辺）に沿って
形成される電極と、該電極よりも第１の半導体チップ１
０の中央側に位置した電極と、を有してもよい。この場
合に、ワイヤボンディングされる電極は、ワイヤ１４を
好適に形成するために、第１の半導体チップ１０におけ
る第１の電極１２の形成面の外周に設けられることが好
ましい。これによって、ワイヤ１４を容易に第１の半導
体チップ１０の外側に位置する配線パターン３２に接続
することができる。In the present embodiment, as shown in FIG. 1, at least one of the plurality of first electrodes 12 is wire-bonded, and the remaining first electrodes 12 are Is electrically connected to the semiconductor chip 20. Therefore, for example, the first electrode 12 includes an electrode formed along at least one side (in general, two or all sides facing each other) and the first semiconductor chip 1 more than the electrode.
And an electrode located on the center side of 0. In this case, it is preferable that the electrode to be wire-bonded is provided on the outer periphery of the surface of the first semiconductor chip 10 where the first electrode 12 is formed, in order to form the wire 14 suitably. Thus, the wires 14 can be easily connected to the wiring patterns 32 located outside the first semiconductor chip 10.
【００３４】第２の半導体チップ２０は第１の半導体チ
ップ１０と同様の構成であってもよい。本実施の形態で
は、複数の第２の電極２２と電気的に接続されるための
第１の電極１２は、第２の電極２２の配置に対応して設
けられる。すなわち、第２の電極２２のそれぞれを第１
の電極１２に平面的に重ねて接続できるように第１の電
極１２を設ける。これによって、例えば、第２の電極２
２を、例えばバンプを介して第１の電極１２に接続する
ことによって、第２の半導体チップ２０を第１の半導体
チップ１０にフェースダウンボンディングすることがで
きる。したがって、再配線の必要をなくすことができ、
設計を自由に決めることができる。また、各半導体チッ
プの回路内の信号の伝達を高速化することができる。The second semiconductor chip 20 may have the same configuration as the first semiconductor chip 10. In the present embodiment, the first electrodes 12 to be electrically connected to the plurality of second electrodes 22 are provided corresponding to the arrangement of the second electrodes 22. That is, each of the second electrodes 22 is
The first electrode 12 is provided so that the first electrode 12 can be connected to the second electrode 12 in a planar manner. Thereby, for example, the second electrode 2
By connecting the second semiconductor chip 20 to the first electrode 12 via, for example, a bump, the second semiconductor chip 20 can be face-down bonded to the first semiconductor chip 10. Therefore, the need for rewiring can be eliminated,
Design can be freely decided. Further, the speed of signal transmission in the circuit of each semiconductor chip can be increased.
【００３５】上述のように、第２の半導体チップ２０
は、第１の半導体チップ１０と同様の構成であってもよ
く、第２の電極２２は第１の電極１２の少なくとも一つ
と対応して配置されていてもよい。また、第２の半導体
チップ２０の外形の大きさは、第１の半導体チップ１０
よりも平面的に小さいことが好ましい。これによって、
第１の半導体チップ１０におけるワイヤ１４を接続する
ための第１の電極１２の領域を避けて、第２の半導体チ
ップ２０を第１の半導体チップ１０に搭載することがで
きる。As described above, the second semiconductor chip 20
May have the same configuration as the first semiconductor chip 10, and the second electrode 22 may be arranged corresponding to at least one of the first electrodes 12. The size of the outer shape of the second semiconductor chip 20 is the same as that of the first semiconductor chip 10.
It is preferably smaller than a plane. by this,
The second semiconductor chip 20 can be mounted on the first semiconductor chip 10 while avoiding the region of the first electrode 12 for connecting the wire 14 in the first semiconductor chip 10.
【００３６】なお、本実施の形態において第２の半導体
チップ２０は一つであってもよく、複数であってもよ
い。複数の第２の半導体チップ２０を第１の半導体チッ
プ１０に搭載する場合は、第１の半導体チップ１０にお
ける第１の電極１２の形成面に、平面的に第２の半導体
チップ２０を並べて、搭載してもよい。In this embodiment, the number of the second semiconductor chips 20 may be one or plural. When a plurality of second semiconductor chips 20 are mounted on the first semiconductor chip 10, the second semiconductor chips 20 are arranged two-dimensionally on the surface of the first semiconductor chip 10 where the first electrodes 12 are formed. May be mounted.
【００３７】第２の電極２２上にはバンプ２４が設けら
れてもよく、バンプ２４を介して第１及び第２の半導体
チップ１０、２０を電気的に接続してもよい。A bump 24 may be provided on the second electrode 22, and the first and second semiconductor chips 10 and 20 may be electrically connected via the bump 24.
【００３８】基板３０は、有機系又は無機系のいずれの
材料から形成されたものであってもよく、これらの複合
構造からなるものであってもよい。基板３０は、個片で
用いてもよく、又は第１の半導体チップ１０を搭載する
領域がマトリクス状に複数形成された短冊状で用いても
よい。短冊状の場合は、別工程で個片に打ち抜かれる。The substrate 30 may be formed of either an organic or inorganic material, or may be formed of a composite structure thereof. The substrate 30 may be used individually or in a strip shape in which a plurality of regions for mounting the first semiconductor chip 10 are formed in a matrix. In the case of a strip, it is punched into individual pieces in a separate process.
【００３９】有機系の材料から形成された基板３０とし
て、例えばポリイミド樹脂からなるフレキシブル基板が
挙げられる。フレキシブル基板として、ＴＡＢ技術で使
用されるテープを使用してもよい。また、無機系の材料
から形成された基板３０として、例えばセラミック基板
やガラス基板が挙げられる。有機系及び無機系の材料の
複合構造として、例えばガラスエポキシ基板が挙げられ
る。基板３０の平面形状は問わないが、第１及び第２の
半導体チップ１０、２０の相似形であることが好まし
い。また、基板３０として絶縁樹脂と配線パターンを積
層して構成されるビルドアップ多層構造の基板や、複数
の基板が積層された多層基板を使用してもよい。As the substrate 30 formed of an organic material, for example, a flexible substrate made of a polyimide resin can be used. As the flexible substrate, a tape used in TAB technology may be used. In addition, as the substrate 30 formed of an inorganic material, for example, a ceramic substrate or a glass substrate can be used. As a composite structure of an organic material and an inorganic material, for example, a glass epoxy substrate can be given. The planar shape of the substrate 30 does not matter, but is preferably similar to the first and second semiconductor chips 10 and 20. Further, as the substrate 30, a substrate having a build-up multilayer structure formed by laminating an insulating resin and a wiring pattern, or a multilayer substrate in which a plurality of substrates are laminated may be used.
【００４０】基板３０には配線パターン３２が形成され
ている。図１では配線パターン３２は基板の一方の面に
形成されているが、両面に形成されていてもよい。配線
パターン３２は、複数層から構成されることが多い。例
えば、銅（Ｃｕ）、クローム（Ｃｒ）、チタン（Ｔ
ｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−
Ｗ）のうちのいずれかを積層して配線パターン３２を形
成することができる。例えば、フォトリソグラフィを適
用して配線パターン３２を形成してもよく、スパッタに
よって配線パターン３２を基板３０に直接形成してもよ
く、メッキ処理によって配線パターン３２を形成しても
よい。また、配線パターン３２の一部は配線となる部分
よりも面積の大きいランド部（図示しない）となってい
てもよい。このランド部は電気的接続部を十分に確保す
る機能を有する。したがって、ランド部はワイヤ１４と
の接続部に形成されてもよく、半導体装置の外部との電
気的な接続部に形成されていてもよい。The wiring pattern 32 is formed on the substrate 30. In FIG. 1, the wiring pattern 32 is formed on one surface of the substrate, but may be formed on both surfaces. The wiring pattern 32 is often composed of a plurality of layers. For example, copper (Cu), chrome (Cr), titanium (T
i), nickel (Ni), titanium tungsten (Ti-
W) can be stacked to form the wiring pattern 32. For example, the wiring pattern 32 may be formed by applying photolithography, the wiring pattern 32 may be formed directly on the substrate 30 by sputtering, or the wiring pattern 32 may be formed by plating. Further, a part of the wiring pattern 32 may be a land part (not shown) having a larger area than a part to be a wiring. The land has a function of sufficiently securing an electrical connection. Therefore, the land portion may be formed at a connection portion with the wire 14 or may be formed at an electrical connection portion with the outside of the semiconductor device.
【００４１】第１の半導体チップ１０と第２の半導体チ
ップ２０は、エポキシ樹脂などの樹脂３８によって一括
封止されている。封止には、金型を使用すればよい。金
型を使用した場合には、樹脂３８をモールド樹脂と称し
てもよい。基板３０における第１の半導体チップ１０が
搭載された面に配線パターン３２が形成されていれば、
樹脂３８によって配線パターン３２が覆われて保護され
る。また、第１の半導体チップ１０における第１の電極
１２に接続したワイヤ１４は、樹脂３８によって覆われ
て保護される。The first semiconductor chip 10 and the second semiconductor chip 20 are collectively sealed with a resin 38 such as an epoxy resin. A mold may be used for sealing. When a mold is used, the resin 38 may be referred to as a mold resin. If the wiring pattern 32 is formed on the surface of the substrate 30 on which the first semiconductor chip 10 is mounted,
The wiring pattern 32 is covered and protected by the resin 38. Further, the wires 14 connected to the first electrodes 12 in the first semiconductor chip 10 are covered and protected by the resin 38.
【００４２】配線パターン３２上に、複数の外部端子４
０が設けられていてもよい。図１では基板３０に形成さ
れた貫通孔３１を介して、外部端子８０が配線パターン
３２上に設けられている。この場合に、貫通孔３１上に
ランド部が形成されていてもよい。詳しく言うと、外部
端子４０は貫通孔３１から露出したランド部に設けら
れ、基板３０における配線パターン３２が形成された面
とは反対側から突出している。外部端子４０はハンダで
形成してもよく、ハンダボールの材料となるハンダを貫
通孔３１に充填して、ハンダボールと一体化した導電部
材を貫通孔３１内に形成してもよい。また、外部端子４
０は、上述のハンダ以外の金属や導電性樹脂などから形
成してもよい。On the wiring pattern 32, a plurality of external terminals 4
0 may be provided. In FIG. 1, external terminals 80 are provided on the wiring pattern 32 via through holes 31 formed in the substrate 30. In this case, a land may be formed on the through hole 31. More specifically, the external terminals 40 are provided on the lands exposed from the through holes 31 and protrude from the side of the substrate 30 opposite to the surface on which the wiring patterns 32 are formed. The external terminal 40 may be formed of solder, or a solder, which is a material of a solder ball, may be filled in the through hole 31, and a conductive member integrated with the solder ball may be formed in the through hole 31. External terminal 4
0 may be formed from a metal or conductive resin other than the above-described solder.
【００４３】図１には、外部端子４０が第１の半導体チ
ップ１０の搭載領域内にのみ設けられたＦＡＮ−ＩＮ型
の半導体装置が示されているが、本発明はこれに限定さ
れるものではない。例えば、第１の半導体チップ１０の
搭載領域外にのみ外部端子４０が設けられたＦＡＮ−Ｏ
ＵＴ型の半導体装置や、これにＦＡＮ−ＩＮ型を組み合
わせたＦＡＮ−ＩＮ／ＯＵＴ型の半導体装置にも本発明
を適用することができる。FIG. 1 shows a FAN-IN type semiconductor device in which external terminals 40 are provided only in the mounting region of the first semiconductor chip 10, but the present invention is not limited to this. is not. For example, a FAN-O in which the external terminal 40 is provided only outside the mounting area of the first semiconductor chip 10
The present invention can be applied to a UT-type semiconductor device and a FAN-IN / OUT-type semiconductor device obtained by combining the UT-type semiconductor device with the FAN-IN type.
【００４４】また、上述の形態とは異なり、積極的に外
部端子４０を形成せず、マザーボード実装時にマザーボ
ード側に塗布されるハンダクリームを利用し、その溶融
時の表面張力で結果的に外部端子を形成してもよい。こ
の半導体装置は、外部端子を形成するためのランド部を
有する、いわゆるランドグリッドアレイ型の半導体装置
である。また、配線パターン３２の一部がランド部とな
っていてもよいし、基板３０における配線パターン３２
が形成された面とは反対側の面にランド部を形成し、貫
通孔３１を介して、ランド部と配線パターン３２とが電
気的に接続されていてもよい。また、貫通孔３１を導電
材料によって埋めて、その表面をランド部としてもよ
い。Also, unlike the above-described embodiment, the external terminals 40 are not positively formed, but the solder cream applied to the motherboard at the time of mounting the motherboard is used. May be formed. This semiconductor device is a so-called land grid array type semiconductor device having lands for forming external terminals. Further, a part of the wiring pattern 32 may be a land portion, or the wiring pattern 32 on the substrate 30 may be used.
A land portion may be formed on the surface opposite to the surface on which is formed, and the land portion and the wiring pattern 32 may be electrically connected via the through hole 31. Alternatively, the through-hole 31 may be filled with a conductive material, and the surface may be used as a land.
【００４５】なお、基板３０の一部を延出し、そこから
外部接続を図るようにしてもよい。基板３０の一部をコ
ネクタのリードとしたり、コネクタを基板３０上に実装
したり、基板３０の配線パターン３２そのものを他の電
子機器に接続してもよい。Note that a part of the substrate 30 may be extended, and external connection may be made therefrom. A part of the substrate 30 may be used as a lead of the connector, the connector may be mounted on the substrate 30, or the wiring pattern 32 of the substrate 30 may be connected to another electronic device.
【００４６】第１の半導体チップ１０は基板３０に搭載
されており、基板３０における配線パターン３２と、第
１の半導体チップ１０における第１の電極１２の少なく
とも一つと、がワイヤボンディングによって電気的に接
続されている。言い換えると、第１の半導体チップ１０
は基板３０にフェースアップボンディングされており、
第１の電極１２と配線パターン３２とはワイヤ１４によ
って電気的に接続されている。また、第１の半導体チッ
プ１０は接着剤３９を介して基板３０に搭載してもよ
く、接着剤３９は絶縁性の樹脂であることが好ましい。The first semiconductor chip 10 is mounted on a substrate 30, and a wiring pattern 32 on the substrate 30 and at least one of the first electrodes 12 on the first semiconductor chip 10 are electrically connected by wire bonding. It is connected. In other words, the first semiconductor chip 10
Is face-up bonded to the substrate 30,
The first electrode 12 and the wiring pattern 32 are electrically connected by the wire 14. Further, the first semiconductor chip 10 may be mounted on the substrate 30 via an adhesive 39, and the adhesive 39 is preferably an insulating resin.
【００４７】ワイヤ１４は、金、銅又はアルミニウムな
どで構成されることが多いが、導電性の材料であれば特
に限定されない。図１では、基板３０における平面視に
おいて、ワイヤ１４は第１の半導体チップ１０の第１の
電極１２から引き出され、第１の半導体チップ１０の外
側に位置する配線パターン３２に接続される。ワイヤ１
４の形状は問わないが、第１の半導体チップ１０の特に
端部に接触しない形状が好ましい。例えば、図１に示す
ようにワイヤを三次元的なループ状に形成することがで
きる。なお、ワイヤボンディングされる第１の電極１２
上にバンプが設けられてもよいが、別になくてもよい。The wire 14 is often made of gold, copper, aluminum or the like, but is not particularly limited as long as it is a conductive material. In FIG. 1, in a plan view of the substrate 30, the wires 14 are drawn out from the first electrodes 12 of the first semiconductor chip 10, and are connected to the wiring patterns 32 located outside the first semiconductor chip 10. Wire 1
Although the shape of the fourth semiconductor chip 4 does not matter, it is preferable that the first semiconductor chip 10 does not come into contact with an end portion. For example, the wire can be formed in a three-dimensional loop as shown in FIG. The first electrode 12 to be wire-bonded
A bump may be provided on the top, but need not be.
【００４８】第１の半導体チップ１０における第１の電
極１２を有する面に、第２の半導体チップ２０における
第２の電極２２を有する面が対向して搭載されている。
すなわち、第２の半導体チップ２０は第１の半導体チッ
プ１０にフェースダウンボンディングされている。The surface of the first semiconductor chip 10 having the first electrode 12 is mounted opposite to the surface of the second semiconductor chip 20 having the second electrode 22.
That is, the second semiconductor chip 20 is face-down bonded to the first semiconductor chip 10.
【００４９】フェースダウンボンディングでは、導電樹
脂ペーストによるもの、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハン
ダなどによる金属接合によるもの、絶縁樹脂の収縮力に
よるものなどの形態があり、そのいずれの形態を用いて
もよい。例えば、図１に示すように第２の半導体チップ
２０における第２の電極２２上に設けられたバンプ２４
を用いてフェースダウンボンディングしてもよい。バン
プ２４は、ボンディングワイヤを用いたボールバンプ
法、電解メッキ法、無電解メッキ法、ペースト印刷法、
ボール載置法などや、それらの組合わせ手法を用いて形
成してもよい。また、バンプは第１の電極１２上に設け
られてもよい。なお、第２の半導体チップ２０と第１の
半導体チップ１０との間に樹脂が設けられてもよく、樹
脂として図１に示すように異方性導電材料３６を用いて
もよい。The face-down bonding includes a conductive resin paste, a metal bond using Au-Au, Au-Sn, solder, or the like, and a contraction force of an insulating resin. Is also good. For example, as shown in FIG. 1, a bump 24 provided on the second electrode 22 of the second semiconductor chip 20 is provided.
May be used for face-down bonding. The bump 24 is formed by a ball bump method using a bonding wire, an electrolytic plating method, an electroless plating method, a paste printing method,
It may be formed using a ball mounting method or a combination thereof. Further, the bump may be provided on the first electrode 12. Note that a resin may be provided between the second semiconductor chip 20 and the first semiconductor chip 10, and an anisotropic conductive material 36 may be used as the resin as shown in FIG.
【００５０】異方性導電材料３６は、接着剤（バイン
ダ）に導電粒子（フィラー）が分散されたもので、分散
剤が添加される場合もある。異方性導電材料３６の接着
剤として、熱硬化性の接着剤が使用されることが多い。
また、異方性導電材料３６として、予めシート状に形成
された異方性導電膜が使用されることが多いが、液状の
ものを使用してもよい。異方性導電材料３６は、第１及
び第２の半導体チップ１０、２０の相互の電極間で押し
つぶされて、導電粒子によって両者間での電気的導通を
図るようになっている。The anisotropic conductive material 36 is a material in which conductive particles (fillers) are dispersed in an adhesive (binder), and a dispersant may be added in some cases. As the adhesive for the anisotropic conductive material 36, a thermosetting adhesive is often used.
As the anisotropic conductive material 36, an anisotropic conductive film formed in a sheet shape in advance is often used, but a liquid material may be used. The anisotropic conductive material 36 is crushed between the electrodes of the first and second semiconductor chips 10 and 20 so that the conductive particles allow electrical conduction between the two.
【００５１】本実施の形態では、基板３０の片面に樹脂
３８が設けられ、第１及び第２の半導体チップ１０、２
０が封止されている。言い換えると、樹脂３８は、基板
３０に固定された第１及び第２の半導体チップ１０、２
０の周囲であって、基板３０に対して流し込まれる。す
なわち、樹脂３８を流すときに、その流れによって各半
導体チップに応力が加えられたとしても、各半導体チッ
プは基板３０上に固定されており、かつ、樹脂３８は基
板３０に対して流し込まれるので、第１及び第２の半導
体チップ１０、２０をそれぞれのボンディング位置から
移動させることなく、安定な状態で樹脂３８を充填する
ことができる。したがって、基板３０上における樹脂３
８を設けるための領域（基板３０からの高さを含む）を
最小限に抑えることができ、半導体装置を高密度化、か
つ、小型化にすることができる。なお、本実施の形態で
は、第２の半導体チップ２０をフェースダウンボンディ
ングするので、例えば樹脂３８の厚みを基板３０におけ
る平面から第２の半導体チップの裏面程度にまでに抑え
ることができる。このことにおいても、本実施の形態に
係る半導体装置は、高密度化、かつ、小型化を実現する
ことができる。In the present embodiment, the resin 38 is provided on one surface of the substrate 30, and the first and second semiconductor chips 10, 2
0 is sealed. In other words, the resin 38 includes the first and second semiconductor chips 10 and 2 fixed to the substrate 30.
0 and is poured into the substrate 30. That is, when the resin 38 flows, even if stress is applied to each semiconductor chip by the flow, each semiconductor chip is fixed on the substrate 30 and the resin 38 flows into the substrate 30. The resin 38 can be stably filled without moving the first and second semiconductor chips 10 and 20 from the respective bonding positions. Therefore, the resin 3 on the substrate 30
8 (including the height from the substrate 30) can be minimized, and the density and size of the semiconductor device can be reduced. In the present embodiment, since the second semiconductor chip 20 is subjected to face-down bonding, the thickness of the resin 38 can be suppressed, for example, from the flat surface of the substrate 30 to the rear surface of the second semiconductor chip. Also in this case, the semiconductor device according to the present embodiment can achieve high density and small size.
【００５２】以下に、本実施の形態に係る半導体装置の
製造方法を示す。Hereinafter, a method of manufacturing the semiconductor device according to the present embodiment will be described.
【００５３】第２の半導体チップ２０を第１の半導体チ
ップ１０に搭載する。詳しく言うと、第２の半導体チッ
プ２０における第２の電極２２の形成面を、第１の半導
体チップ１０における第１の電極１２の形成面に対向さ
せて搭載する。この場合に、第１の半導体チップ１０に
おけるワイヤボンディングを行うための第１の電極１２
を避けた領域に、第２の半導体チップ２０を搭載する。
なお、第２の半導体チップ２０が複数であれば、それぞ
れの第２の半導体チップ２０を第１の半導体チップ１０
の平面上に並べて搭載してもよい。この場合に、第２の
半導体チップ２０は同一の半導体チップであっても、異
種の半導体チップであってもよい。The second semiconductor chip 20 is mounted on the first semiconductor chip 10. More specifically, the second semiconductor chip 20 is mounted with the surface on which the second electrode 22 is formed facing the surface on which the first electrode 12 is formed on the first semiconductor chip 10. In this case, the first electrode 12 for performing wire bonding on the first semiconductor chip 10 is used.
The second semiconductor chip 20 is mounted in a region avoiding the above.
If there are a plurality of second semiconductor chips 20, each second semiconductor chip 20 is replaced with the first semiconductor chip 10.
May be mounted side by side on a plane. In this case, the second semiconductor chips 20 may be the same semiconductor chip or different types of semiconductor chips.
【００５４】本実施の形態では、第２の電極２２と電気
的に接続されるための第１の電極１２は、第２の電極２
２の配置に対応して設けられているので、第２の電極２
２を第１の電極１２上に配置して接続する。この場合
に、例えば第２の電極２２に設けたバンプ２４を介して
もよく、さらに異方性導電材料３６における導電粒子に
よって電気的に接続してもよい。In the present embodiment, the first electrode 12 to be electrically connected to the second electrode 22 is
2, the second electrode 2
2 are arranged on the first electrode 12 and connected. In this case, for example, the connection may be made via a bump 24 provided on the second electrode 22, or may be electrically connected by conductive particles of the anisotropic conductive material 36.
【００５５】異方性導電材料３６を用いてフェースダウ
ンボンディングする場合は、第１及び第２の半導体チッ
プ１０、２０の少なくともいずれか一方に、予め異方性
導電材料３６を設けて、第１の半導体チップ１０におけ
る第１の電極１２の形成面を第２の半導体チップ２０に
搭載することが好ましい。この場合に、搭載する第２の
半導体チップ２０が複数であれば、異方性導電材料３６
を複数の搭載領域に一括して設けてもよい。これによっ
て、簡単な工程でフェースダウンボンディングを行うこ
とができる。また、異方性導電材料３６を電気的接続部
分のみに設けてもよく、これによって、少ない量の異方
性導電材料３６でフェースダウンボンディングを行うこ
とができる。なお、異方性導電材料３６ではなく、応力
緩和のための樹脂（例えばエポキシ樹脂等）を第１及び
第２の半導体チップ１０、２０の間に設ける場合は、第
２の半導体チップ２０をフェースダウンボンディングし
た後に、第１の半導体チップ１０と第２の半導体チップ
２０の間に注入してもよい。また、応力緩和のための樹
脂は、第２の半導体チップ２０をフェースダウンボンデ
ィングする前に、第１及び第２の半導体チップ１０、２
０の対向するそれぞれの面の少なくともいずれか一方に
塗布してもよい。When face-down bonding is performed using the anisotropic conductive material 36, the anisotropic conductive material 36 is provided in advance on at least one of the first and second semiconductor chips 10 and 20, and the first It is preferable that the surface of the semiconductor chip 10 on which the first electrode 12 is formed is mounted on the second semiconductor chip 20. In this case, if there are a plurality of second semiconductor chips 20 to be mounted, the anisotropic conductive material 36
May be collectively provided in a plurality of mounting areas. Thus, face-down bonding can be performed with a simple process. Further, the anisotropic conductive material 36 may be provided only in the electrical connection part, so that face-down bonding can be performed with a small amount of the anisotropic conductive material 36. When a resin (for example, an epoxy resin) for relaxing the stress is provided between the first and second semiconductor chips 10 and 20 instead of the anisotropic conductive material 36, the second semiconductor chip 20 is placed in the face. After the down bonding, implantation may be performed between the first semiconductor chip 10 and the second semiconductor chip 20. Before the second semiconductor chip 20 is subjected to face-down bonding, the resin for relaxing the stress is applied to the first and second semiconductor chips 10 and 2.
0 may be applied to at least one of the opposing surfaces.
【００５６】第１の半導体チップ１０を基板３０に搭載
して、第１の電極１２と配線パターン３２とをワイヤボ
ンディングする。なお、搭載するときには、第１の半導
体チップ１０を、接着剤３９を介して基板３０に搭載し
てもよい。接着剤３９は絶縁性のものが好ましく、これ
によって、基板３０における第１の半導体チップ１０の
搭載領域に配線パターン３２が形成された場合であって
も、配線パターン３２に支障を与えることがなく、第１
の半導体チップ１０を基板３０に搭載することができ
る。The first semiconductor chip 10 is mounted on the substrate 30, and the first electrode 12 and the wiring pattern 32 are wire-bonded. When mounting, the first semiconductor chip 10 may be mounted on the substrate 30 via the adhesive 39. The adhesive 39 is preferably insulative, so that even when the wiring pattern 32 is formed in the mounting area of the first semiconductor chip 10 on the substrate 30, the adhesive 39 does not interfere with the wiring pattern 32. , First
Of the semiconductor chip 10 can be mounted on the substrate 30.
【００５７】第２の電極２２と配線パターン３２とのワ
イヤボンディングは、例えば圧力、熱及び超音波振動の
少なくともいずれか一つを用いてボンディングすること
ができる。ワイヤボンディングは、第２の電極２２と配
線パターン３２とのどちらを先に行ってもよい。The wire bonding between the second electrode 22 and the wiring pattern 32 can be performed, for example, using at least one of pressure, heat, and ultrasonic vibration. The wire bonding may be performed on either the second electrode 22 or the wiring pattern 32 first.
【００５８】なお、第１の半導体チップ１０を基板３０
に搭載する工程は、第１及び第２の半導体チップ１０、
２０を電気的に接続する工程の前に行ってもよいが、後
に行うほうが好ましい。後者の場合は、ワイヤ１４に損
傷を与えることなく、容易にワイヤボンディングするこ
とができる。Note that the first semiconductor chip 10 is
The step of mounting on the first and second semiconductor chips 10,
Although it may be performed before the step of electrically connecting 20, it is more preferable to perform it after. In the latter case, wire bonding can be easily performed without damaging the wire 14.
【００５９】基板３０における第１及び第２の半導体チ
ップ１０、２０が搭載された側を樹脂によって封止す
る。例えば、金型を用いて樹脂３８を流し込み、形成領
域において樹脂３８の気泡を抜きつつ、第１及び第２の
半導体チップ１０、２０を封止する。この場合に、第１
及び第２の半導体チップ１０、２０は基板３０上にボン
ディングされているので、安定した状態で樹脂３８を注
入することができる。これによって、樹脂３８を注入す
ることによって各半導体チップが傾くことがないので、
樹脂３８の充填領域を各半導体チップを露出させない程
度に抑えることができる。したがって、基板３０上にお
ける樹脂３８を設けるための領域（基板３０からの高さ
を含む）を最小限に抑えることができ、半導体装置を高
密度化、かつ、小型化にすることができる。The side of the substrate 30 on which the first and second semiconductor chips 10 and 20 are mounted is sealed with resin. For example, the resin 38 is poured using a mold, and the first and second semiconductor chips 10 and 20 are sealed while removing bubbles of the resin 38 in the formation region. In this case, the first
Since the second semiconductor chips 10 and 20 are bonded on the substrate 30, the resin 38 can be injected in a stable state. Thereby, since each semiconductor chip does not tilt by injecting the resin 38,
The filling region of the resin 38 can be suppressed to such an extent that each semiconductor chip is not exposed. Therefore, the area (including the height from the substrate 30) for providing the resin 38 on the substrate 30 can be minimized, and the density and size of the semiconductor device can be reduced.
【００６０】（第２の実施の形態）図２は、本実施の形
態に係る半導体装置を示した図である。同図に示す半導
体装置は、第１及び第２の半導体チップ１０、２０と、
基板３０と、樹脂３８と、を含む。(Second Embodiment) FIG. 2 is a diagram showing a semiconductor device according to the present embodiment. The semiconductor device shown in FIG. 1 includes first and second semiconductor chips 10 and 20,
A substrate 30 and a resin 38 are included.
【００６１】第１の半導体チップ１０は、配線３４をさ
らに含む。詳しく言うと、配線３４は、第１の半導体チ
ップ１０における第１の電極１２の形成面に設けられて
おり、第１の電極１２と電気的に接続されている。配線
３４は、第１の半導体チップ１０におけるパッシベーシ
ョン膜（図示しない）上に形成されることが好ましく、
パッシベーション膜上にさらに樹脂などによる絶縁層
（図示しない）が形成されている場合は、絶縁層上に形
成されることがさらに好ましい。また、第１の半導体チ
ップ１０の電極形成面の外周に第１の電極１２が設けら
れている場合は、配線３４は、第１の電極１２から第１
の半導体チップ１０の中央方向に向かって延びるように
形成されることが好ましい。The first semiconductor chip 10 further includes a wiring 34. More specifically, the wiring 34 is provided on the surface of the first semiconductor chip 10 on which the first electrode 12 is formed, and is electrically connected to the first electrode 12. The wiring 34 is preferably formed on a passivation film (not shown) in the first semiconductor chip 10,
When an insulating layer (not shown) made of resin or the like is further formed on the passivation film, it is more preferably formed on the insulating layer. When the first electrode 12 is provided on the outer periphery of the electrode forming surface of the first semiconductor chip 10, the wiring 34 extends from the first electrode 12 to the first electrode 12.
It is preferable to be formed so as to extend toward the center of the semiconductor chip 10.
【００６２】本実施の形態では、第２の半導体チップ２
０における第２の電極２２は配線３４に電気的に接続さ
れている。詳しく言うと、第１の電極１２に電気的に接
続された配線３４に、第２の電極２２が接続されてい
る。第１の電極１２及び第２の電極２２のそれぞれに接
続される配線３４の一部は、上述のランド部（図示しな
い）であってもよく、これによって電気的接続を確実に
することができる。また、図２に示すように異方性導電
材料３６を用いて第２の電極２２を配線３４に電気的に
接続してもよく、バンプ２４を第２の電極２２と配線３
４の一部との少なくとも一方に設けて接続を図ってもよ
い。In the present embodiment, the second semiconductor chip 2
The second electrode 22 at 0 is electrically connected to the wiring 34. More specifically, the second electrode 22 is connected to the wiring 34 electrically connected to the first electrode 12. A part of the wiring 34 connected to each of the first electrode 12 and the second electrode 22 may be the above-described land portion (not shown), whereby electrical connection can be ensured. . Further, as shown in FIG. 2, the second electrode 22 may be electrically connected to the wiring 34 by using an anisotropic conductive material 36, and the bump 24 may be connected to the second electrode 22 and the wiring 3.
4 may be provided on at least one of them for connection.
【００６３】配線３４を形成することによって、既存の
半導体チップを用いて第１及び第２の半導体チップ１
０、２０を電気的に接続することができる。また、配線
３４を形成できる領域であれば、複数の第２の半導体チ
ップ２０を第１の半導体チップ１０の平面に並べて搭載
することができるので、自由度の高い設計をすることが
できる。なお、本実施の形態でも、前実施の形態のよう
に第１の電極１２のうち少なくとも一つは第２の電極２
２に対応して配置されていてもよい。By forming the wiring 34, the first and second semiconductor chips 1 can be formed using an existing semiconductor chip.
0 and 20 can be electrically connected. In addition, in a region where the wiring 34 can be formed, a plurality of second semiconductor chips 20 can be mounted side by side on the plane of the first semiconductor chip 10, so that a highly flexible design can be achieved. Note that also in the present embodiment, at least one of the first electrodes 12 is the second electrode 2 as in the previous embodiment.
2 may be arranged.
【００６４】本実施の形態における半導体装置の製造方
法は、配線３４に第２の半導体チップ２０の第２の電極
２２を電気的に接続することを除いて、上述の実施の形
態と同様とすることができる。The method of manufacturing a semiconductor device according to the present embodiment is the same as the above-described embodiment except that the second electrode 22 of the second semiconductor chip 20 is electrically connected to the wiring 34. be able to.
【００６５】図３には、本実施の形態に係る半導体装置
１を実装した回路基板１００が示されている。回路基板
１００には例えばガラスエポキシ基板等の有機系基板を
用いることが一般的である。回路基板１００には例えば
銅などからなる配線パターンが所望の回路となるように
形成されていて、それらの配線パターンと半導体装置１
の外部端子４０とを機械的に接続することでそれらの電
気的導通を図る。FIG. 3 shows a circuit board 100 on which the semiconductor device 1 according to the present embodiment is mounted. Generally, an organic substrate such as a glass epoxy substrate is used for the circuit board 100. Wiring patterns made of, for example, copper or the like are formed on the circuit board 100 so as to form a desired circuit.
These terminals are electrically connected to each other by mechanical connection.
【００６６】そして、本発明を適用した半導体装置１を
有する電子機器として、図４にはノート型パーソナルコ
ンピュータ、図５には携帯電話が示されている。FIG. 4 shows a notebook personal computer, and FIG. 5 shows a mobile phone as an electronic apparatus having the semiconductor device 1 to which the present invention is applied.
【００６７】なお、上記発明の構成要件で「半導体チッ
プ」を「電子素子」に置き換えて、半導体チップと同様
に電子素子（能動素子か受動素子かを問わない）を、基
板に実装して電子部品を製造することもできる。このよ
うな電子素子を使用して製造される電子部品として、例
えば、光素子、抵抗器、コンデンサ、コイル、発振器、
フィルタ、温度センサ、サーミスタ、バリスタ、ボリュ
ーム又はヒューズなどがある。In the above-mentioned constitutional requirements, the "semiconductor chip" is replaced by the "electronic element", and the electronic element (whether an active element or a passive element) is mounted on a substrate in the same manner as the semiconductor chip. Parts can also be manufactured. As electronic components manufactured using such electronic elements, for example, optical elements, resistors, capacitors, coils, oscillators,
Examples include a filter, a temperature sensor, a thermistor, a varistor, a volume or a fuse.
【図１】図１は、本発明を適用した第１の実施の形態に
係る半導体装置を示した図である。FIG. 1 is a diagram showing a semiconductor device according to a first embodiment to which the present invention is applied.
【図２】図２は、本発明を適用した第２の実施の形態に
係る半導体装置を示した図である。FIG. 2 is a diagram showing a semiconductor device according to a second embodiment to which the present invention is applied.
【図３】図３は、本発明に係る半導体装置を搭載した回
路基板を示す図である。FIG. 3 is a diagram showing a circuit board on which a semiconductor device according to the present invention is mounted.
【図４】図４は、本発明に係る半導体装置を有する電子
機器を示す図である。FIG. 4 is a diagram showing an electronic apparatus having a semiconductor device according to the present invention.
【図５】図５は、本発明に係る半導体装置を有する電子
機器を示す図である。FIG. 5 is a diagram showing an electronic apparatus having the semiconductor device according to the present invention.
１０ 第１の半導体チップ １２ 電極 １４ ワイヤ ２０ 第２の半導体チップ ２２ 電極 ２４ バンプ ３０ 基板 ３１ 貫通孔 ３２ 配線パターン ３４ 配線 ３６ 異方性導電材料 ３８ 樹脂 ３９ 接着剤 ４０ 外部端子 Reference Signs List 10 first semiconductor chip 12 electrode 14 wire 20 second semiconductor chip 22 electrode 24 bump 30 substrate 31 through hole 32 wiring pattern 34 wiring 36 anisotropic conductive material 38 resin 39 adhesive 40 external terminal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 3/32 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference)
Claims (13)
の第１の電極の少なくとも一つとがワイヤボンディング
によって電気的に接続された第１の半導体チップと、 前記第１の半導体チップにおける前記第１の電極の形成
された面に、複数の第２の電極を有する面が対向して搭
載され、前記第１の半導体チップと電気的に接続された
少なくとも一つの第２の半導体チップと、 前記基板における前記第１及び第２の半導体チップの搭
載された側を封止した樹脂と、 を含む半導体装置。A first substrate on which a wiring pattern is formed; and a first substrate mounted on the substrate, wherein the wiring pattern and at least one of a plurality of first electrodes are electrically connected by wire bonding. A semiconductor chip, a surface having a plurality of second electrodes is mounted on a surface of the first semiconductor chip on which the first electrode is formed, and is electrically connected to the first semiconductor chip; A semiconductor device comprising: at least one second semiconductor chip; and a resin sealing a side of the substrate on which the first and second semiconductor chips are mounted.
ディングされるための電極を除く電極上に配置された半
導体装置。2. The semiconductor device according to claim 1, wherein the second electrode is disposed on an electrode of the first electrode other than an electrode for wire bonding.
設けられた配線を含み、 前記配線を介して、前記第１の電極と前記第２の電極と
が電気的に接続された半導体装置。3. The semiconductor device according to claim 1, wherein the first semiconductor chip includes a wiring provided on a surface on which the first electrode is formed, and the first semiconductor chip is connected to the first electrode via the wiring. A semiconductor device in which the second electrode is electrically connected.
の半導体装置において、 前記第２の電極は、異方性導電材料における導電粒子を
介して、前記第１の電極と電気的に接続された半導体装
置。4. The semiconductor device according to claim 1, wherein the second electrode is electrically connected to the first electrode via conductive particles of an anisotropic conductive material. Connected semiconductor device.
の半導体装置において、 前記基板には複数の貫通孔が形成されており、前記配線
パターンは前記基板の一方の面に形成されるとともに前
記配線パターンの一部は前記貫通孔上を通り、 前記配線パターン上に設けられ、前記基板における前記
配線パターンの側の面とは反対側の面から、前記貫通孔
を介して突出する複数の外部端子を有する半導体装置。5. The semiconductor device according to claim 1, wherein a plurality of through holes are formed in the substrate, and the wiring pattern is formed on one surface of the substrate. A part of the wiring pattern passes through the through hole, is provided on the wiring pattern, and projects from the surface of the substrate opposite to the surface of the wiring pattern through the through hole. A semiconductor device having external terminals.
の半導体装置において、 前記配線パターンは、複数の外部端子を設けるための複
数のランド部を有する半導体装置。6. The semiconductor device according to claim 1, wherein the wiring pattern has a plurality of lands for providing a plurality of external terminals.
体装置を搭載した回路基板。7. A circuit board on which the semiconductor device according to claim 1 is mounted.
体装置を有する電子機器。8. An electronic apparatus comprising the semiconductor device according to claim 1.
が形成された面に、第２の半導体チップにおける第２の
電極が形成された面を対向させて、前記第２の電極と前
記第１の電極とを電気的に接続する工程と、 前記第１の半導体チップを、配線パターンが形成された
基板に搭載して、前記第１の電極の少なくとも一つと前
記配線パターンとをワイヤボンディングする工程と、 前記基板における第１及び第２の半導体チップが搭載さ
れた側を樹脂によって封止する工程と、 を含む半導体装置の製造方法。9. A method according to claim 1, wherein the surface of the first semiconductor chip on which the first electrode is formed is opposed to the surface of the second semiconductor chip on which the second electrode is formed. Electrically connecting the first electrode to the first electrode; mounting the first semiconductor chip on a substrate on which a wiring pattern is formed; and wire-bonding at least one of the first electrodes to the wiring pattern. And a step of sealing the side of the substrate on which the first and second semiconductor chips are mounted with a resin.
において、 前記第２の電極は、前記第１の電極のうちでワイヤボン
ディングされるための電極を除く電極の配置に対応して
形成されており、 前記第１及び第２の半導体チップを電気的に接続する工
程は、 前記第２の電極を、前記第１の電極のうちでワイヤボン
ディングされるための電極を除く電極上に配置する工程
を含む半導体装置の製造方法。10. The method of manufacturing a semiconductor device according to claim 9, wherein the second electrode is formed corresponding to an arrangement of the first electrodes other than an electrode to be wire-bonded. The step of electrically connecting the first and second semiconductor chips includes arranging the second electrode on an electrode of the first electrode other than an electrode to be wire-bonded. A method for manufacturing a semiconductor device including steps.
において、 前記第１の半導体チップにおける前記第１の電極形成面
に、前記第１の電極と電気的に接続された配線が形成さ
れており、 前記第１及び第２の半導体チップを電気的に接続する工
程は、 前記第２の電極を、前記配線に電気的に接続する工程を
含む半導体装置の製造方法。11. The method of manufacturing a semiconductor device according to claim 9, wherein a wiring electrically connected to the first electrode is formed on the first electrode forming surface of the first semiconductor chip. The method of manufacturing a semiconductor device, wherein the step of electrically connecting the first and second semiconductor chips includes the step of electrically connecting the second electrode to the wiring.
記載の半導体装置の製造方法において、 前記第１及び第２の半導体チップを電気的に接続する工
程は、 異方性導電材料における導電粒子を介して、前記第１の
電極と前記第２の電極とを電気的に接続する工程を含む
半導体装置の製造方法。12. The method of manufacturing a semiconductor device according to claim 9, wherein the step of electrically connecting the first and second semiconductor chips includes the step of electrically connecting the first and second semiconductor chips. A method for manufacturing a semiconductor device, comprising a step of electrically connecting the first electrode and the second electrode via particles.
記載の半導体装置の製造方法において、 前記第１及び第２の半導体チップを電気的に接続する工
程後に、前記ワイヤボンディングする工程を行う半導体
装置の製造方法。13. The method for manufacturing a semiconductor device according to claim 9, wherein the wire bonding is performed after the first and second semiconductor chips are electrically connected. A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30329499A JP2001127245A (en) | 1999-10-26 | 1999-10-26 | Semiconductor device and method of manufacturing the same circuit board and electronic equipment |
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| JP30329499A JP2001127245A (en) | 1999-10-26 | 1999-10-26 | Semiconductor device and method of manufacturing the same circuit board and electronic equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127245A true JP2001127245A (en) | 2001-05-11 |
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ID=17919232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30329499A Withdrawn JP2001127245A (en) | 1999-10-26 | 1999-10-26 | Semiconductor device and method of manufacturing the same circuit board and electronic equipment |
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| Country | Link |
|---|---|
| JP (1) | JP2001127245A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1999-10-26 JP JP30329499A patent/JP2001127245A/en not_active Withdrawn
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