JP4752359B2 - フレームレート発生回路、およびフレームレート発生器 - Google Patents

Description

本発明は、設定したパケット送信レートに応じてインターフレームギャップ（以下、「ＩＦＧ」という。）をリアルタイムに可変するフレームレート発生回路、およびフレームレート発生器に関し、特に、送信フレームのフレーム長がランダムである場合にもフレーム単位でＩＦＧを制御できるフレームレート発生回路、およびフレームレート発生器に関する。

近年ネットワークの爆発的な普及に伴い、ネットワーク機器が数多く市場に登場している。しかし、当初は各ベンダーが独自の基準でネットワーク機器のパフォーマンスを測定していたため、ユーザ側でネットワーク機器の性能を客観的に比較することは困難だった。そこで、ネットワーク機器の標準基準としてＲＦＣ２５４４という規格が制定され、この規格に準拠した種々のネットワーク機器の負荷試験機（フレームレート発生器）が開発された。このようなフレームレート発生器の先行技術文献としては以下のようなものがある。

特開２００４−１２０５０４号公報

以下、フレームレート発生器の接続例である図６を用いて、フレームレート発生器の使用方法について説明する。フレームレート発生器１は、被測定対象２００にパケットを送信し、送信したパケットを以下のように受信して被測定対象２００のパケット処理能力を測定するものである。被測定対象２００は、スイッチ等のネットワーク機器であり、バッファ（メモリ）を備え、ＬＡＮケーブルなどの通信回線を介してフレームレート発生器１に接続されている。フレームレート発生器１のポートａは被測定対象２００のポートｎに接続され、ポートｂはポートｍに接続されている。

次に、図６のフレームレート発生器１の構成について図７を参照して説明する。フレームレート発生器１は、制御部２、送信用ＣＰＵ／ＩＦ３、送信フレーム制御部４、送信フレーム生成部５、送信フレームパターン用メモリ６、物理層デバイス７を備える。なお、図７は図６のポートａ側のブロック図であるが、図３のポートａ、ｂ、・・・ごとに図４の構成が存在するので、図７と同様な構成が図３のポートｂ側にも存在するが、説明を省略する。

制御部２はフレームレート発生器１全体を制御する。送信用ＣＰＵ／ＩＦ３は、制御部２と送信フレーム制御部４のインターフェースであり、制御部２から出力される命令を送信フレーム制御部４に伝送する。送信フレーム制御部４は、制御部２の命令に基づいて送信フレーム生成部５に対して、送信フレームパターン用メモリ６に記憶された試験フレームのうち送信すべきフレームを選択する他、ＩＦＧの制御も行う。

送信フレーム生成部５は、送信フレームパターン用メモリ６に記憶されている種々のフレームを読み出して、物理層デバイス７を介して被測定対象２００に送信する。送信フレームパターン用メモリ６には、試験フレームが記憶されている。

物理層デバイス７は試験フレームを物理層レベルで終端する。また、物理層デバイス７のポートａは図６のポートａに対応しており、このポートａから図６の被測定対象２００のポートｎに試験フレームが出力される。

次に、図３の試験フレームの送信動作について図４を参照して説明する。

フレームレート発生器１は、ポートａから繰返して試験フレームを出力する。ここで試験フレームは、図９の様にフレーム長に拘わらず、送信フレーム制御部４によるＩＦＧの制御によってＩＦＧは一定となる。

制御部２に接続される図示しない制御端末ＰＣから試験フレームの送信レートを入力し、この命令が制御部２、送信用ＣＰＵ／ＩＦ３、送信フレーム制御部４を介して送信フレーム生成部５に出力される。送信フレーム生成部５は送信フレームパターン用メモリ６に記憶された試験フレームの中から制御端末ＰＣによって入力された試験フレームを選択して物理層デバイス７のポートａから試験フレームを出力する。

この試験フレームは、図６の被測定対象２００のポートｎに入力され、内部バッファに蓄積される。そしてある時間経過後に、試験フレームはポートｍから出力され、フレームレート発生器１のポートｂに入力される。

次に、図８を参照して図７のＩＦＧ動作がどのように行われるか説明する。ここで図８は図７の送信フレーム制御部４におけるＩＦＧ制御を行う回路（フレームレート発生回路）のブロック図である。タイミング制御部２１にはフレーム送信信号が入力され、このフレーム送信信号の入力が終了するとフレーム送信が終了したものと判断し、後述するＩＦＧカウンタにカウンタクリア信号を出力する。ＩＦＧカウンタ２２は、カウンタクリア信号が入力されるとカウンタ値をクリアし、送信クロックに同期してＩＦＧカウンタのカウント動作を開始する。

設定部２３には制御部からＩＦＧ設定値が入力される。比較部２４はＩＦＧカウンタのカウント値が設定部２３を介して入力されたＩＦＧ設定値と一致するか比較し、両者の値が一致したらＩＦＧの区間が終了したものと判断してタイミング制御部２１にその旨信号を出力する。比較部２４からＩＦＧの区間が終了した旨の信号を受けると次の送信フレームを送信する。

このようにして送信される試験フレームのフレーム長は一定ではないが、フレーム長の平均値を計算し、フレーム長の平均値と送信レートの関係によりＩＦＧを算出している。そのため、時間軸を長くとると送信レートは設定レートと一致する。

しかしながら従来の波形表示装置には以下のような問題点があった。すなわち、フレーム単位における送信レートを見た場合、フレーム長に拘わらずＩＦＧが一定であるため、短いフレーム送信直後におけるレートは小さく、長いフレーム送信直後におけるレートは大きいことになり、厳密な意味において送信レートは一定とはならない。例えば、図９では、全ての区間を平均すると設定レートと一致するものの、区間Ａにおける送信レートは大きく、区間Ｂにおける送信レートは小さい。したがって、フレーム単位における送信レートは一定にはならない。

本発明は、これらの問題点に鑑みてなされたものであり、送信フレームのフレーム長がランダムである場合にもフレーム単位でＩＦＧを制御できるフレームレート発生回路、およびフレームレート発生器を提供することを目的とする。

請求項１記載の発明は、
レート設定値を設定するレート設定部を備え、このレート設定部で設定されたレート設
定値に送信レートを合わせて送信フレームを送信するフレームレート発生回路において、
前記レート設定値に基づいてフレーム単位で送信フレームの送信動作に要する時間とＩ
ＦＧ動作に要する時間を求める加算部と、
前記加算部の動作として送信フレームの送信動作に要する時間を求めるか、ＩＦＧ動作
に要する時間を求めるかを選択するセレクタと、
前記加算部におけるＩＦＧ動作が終了したしたことを判別する比較部と、
前記比較部から判別の結果が入力され、前記セレクタに対して前記加算部における動作
を指示するタイミング制御部と
を備え、
前記加算部は、入力されたレート設定値と一致するまで送信クロックに同期してインク
リメントを繰り返して加算値を求めることにより送信フレームの送信動作に要する時間を
求めると共に、
前記加算値とレート設定値から求められたＩＦＧ動作に要する時間を、送信クロックに
同期してデクリメントを繰り返して求める。

請求項２記載の発明は、
請求項１に記載のフレームレート発生回路を備え、前記加算部の動作に基づいて送信フレームの送信とＩＦＧ動作を繰り返して行う。

本発明では、次のような効果がある。
レート設定部で設定されたレート設定値に基づいてフレーム単位で送信フレームの送信動作に要する時間とＩＦＧ動作に要する時間を求める加算部を設けたので、パケットの送信レートと設定レートが一致する。

以下、本発明のフレームレート発生回路の構成例について図１を参照して説明する。

フレームレート発生回路１００は、セレクタ１１０、加算部１２０、比較部１３０、タイミング制御部１４０、制御部１５０、レート設定部１６０を備える。また、フレームレート発生回路１００は、送信フレーム生成部、送信フレームパターン用メモリ、物理層デバイスと共にフレームレート発生器を構成する。

セレクタ１１０は後述するタイミング制御部１４０により制御され、フレーム送信中はレート設定値を選択し、ＩＦＧ送信中は２の補数を選択する。加算部１２０は、加算器１２１とラッチ１２２とにより構成される。加算器１２１には、ラッチ１２２の出力とセレクタ１１０の出力が入力され、これらの値を加算してラッチ１２２に出力する。また、加算器１２１は図２のように所定の桁を境として整数部分と小数部分に分けられる。所定の桁は要求される仕様によって変動する。

さらに、加算器１２１はフレーム送信中において、ラッチ１２２の出力（つまり、１送信クロック前の加算器１２１の加算結果）とセレクタ１１０を介して入力されるレート設定値を加算する。このようにして、加算部１２０はフレーム送信中送信クロックに同期し、レート設定値に応じて加算する。

一方、加算部１２０は、ＩＦＧ送信中はセレクタ１１０が２の補数を選択するので、整数部分を１送信クロック毎にデクリメントする。このようにして、加算部１２０は送信動作中に加算した加算値を送信クロックに同期してゼロになるまで減算する。

比較部１３０は、加算器１２１の出力を整数部と小数部に分け、整数部分がゼロになったこと（すなわち、ＩＦＧ動作により加算部１２０でデクリメントした加算値がゼロになったこと）を検出し、この検出結果をタイミング制御部１４０に出力する。

タイミング制御部１４０は、フレーム送信中の動作とＩＦＧ中の動作を以下のように制御する。すなわち、タイミング制御部１４０は制御部１５０からフレームの送信を開始する旨の信号（フレーム送信信号）が入力されることにより、フレーム送信中の状態に遷移する。

さらに、タイミング制御部１４０は、フレーム送信動作中は後述するレート設定部１６０から出力されるレート設定値を選択するようにセレクタ１１０を制御する。一方、タイミング制御部１４０はフレーム送信信号の入力が停止されフレーム送信動作が終了すると、セレクタ１１０で２の補数を選択するように制御する。この動作によりフレームレート発回路１００はＩＦＧ中の状態に遷移するが、この状態は比較部１３０で加算器１２１の整数部分がゼロになるまで保持される。

制御部１５０はＣＰＵと、送信用ＣＰＵ／ＩＦその他の周辺機器で構成される。レート設定部１６０の設定値は、制御部１５０により設定され、このレート設定値は送信レートより算出可能なフレームの送信時間とＩＦＧの時間との比により決定される。この場合において、フレーム送信時間を１とした場合のＩＦＧの時間がレート設定値となる。

例えば、送信レートが２０％の場合においてフレーム送信時間を１とするとＩＦＧの時間は４となる。この値を２進数（０００・・・１００）に変換し、図３（Ａ）のように整数部に設定する。同様に、送信レートが８０％の場合においてフレーム送信時間を１とするとＩＦＧの時間は０．２５となる。０．２５は２^−２で表現されるため、この値を２進数（０．０１０００・・・）に変換し図３（Ｂ）のように小数部に設定する。図３における設定値の例においては、整数部または小数部のみを設定しているが、設定値によっては整数部および小数部共に設定する。

次に、図１の動作について図４を参照して説明する。ここで図４は、フレーム送信中の状態とＩＦＧ中の状態における加算部１２０の動作を説明する図面である。加算部１２０は、タイミング制御部１４０にフレーム送信信号が入力され、フレーム送信動作が開始するとラッチ１２２に入力された送信クロックに同期して、セレクタを介して入力されたレート設定値に応じて加算動作を開始する（第１の加算区間）。

フレーム送信完了後は、フレーム送信完了時の加算結果より、送信クロックに同期して比較器１３０でゼロを検出するまで減算を行う（第１の減算区間）。タイミング制御部１４０は比較部１３０でゼロを検出するとＩＦＧ区間が完了したものと判断し、次のフレームの送信を開始する（第２の加算区間）。

このように、レート設定部１６０で設定されたレート設定値に基づいてフレーム単位で送信フレームの送信動作に要する時間とＩＦＧ動作に要する時間を求める加算部１２０を設けたので、フレーム単位における送信レートと設定レートが一致するフレームレート発生器を提供することができる。

例えば、図５では区間Ａ´における送信レート、区間Ｂ´における送信レート、区間Ｃ´における送信レートが共に５０％となりフレーム単位における送信レートと設定レートが一致するフレームレート発生回路、及びフレームレート発生器を提供することができる。

本発明によるフレームレート発生回路１００の構成例である。 本発明による加算器１２１を整数部分と小数部分に分けて使用する例である。 図２で示した加算器１２１の使用方法の具体例である。 フレーム送信中の状態とＩＦＧ中の状態における加算部１２０の動作を説明する図面である。 本発明によるフレームレート発生回路１００の効果を示す図面である。 従来のフレームレート発生器１の接続例である 図６のフレームレート発生器１の構成例である。 図７の送信フレーム制御部４におけるＩＦＧ制御を行う回路（フレームレート発生回路）のブロック図である。 従来技術によるフレームレート発生回路２０の問題点を示す図である。

符号の説明

１００ フレームレート発生回路
１１０ セレクタ
１２０ 加算部
１３０ 比較部
１４０ タイミング制御部
１５０ 制御部
１６０ レート設定部

Claims (2)

1. レート設定値を設定するレート設定部を備え、このレート設定部で設定されたレート設定値に送信レートを合わせて送信フレームを送信するフレームレート発生回路において、
   前記レート設定値に基づいてフレーム単位で送信フレームの送信動作に要する時間とＩＦＧ動作に要する時間を求める加算部と、前記加算部の動作として送信フレームの送信動作に要する時間を求めるか、ＩＦＧ動作に要する時間を求めるかを選択するセレクタと、前記加算部におけるＩＦＧ動作が終了したしたことを判別する比較部と、前記比較部から判別の結果が入力され、前記セレクタに対して前記加算部における動作を指示するタイミング制御部とを備え、
   前記加算部は、入力されたレート設定値と一致するまで送信クロックに同期してインクリメントを繰り返して加算値を求めることにより送信フレームの送信動作に要する時間を求めると共に、前記加算値とレート設定値から求められたＩＦＧ動作に要する時間を、送信クロックに同期してデクリメントを繰り返して求めることを特徴とするフレームレート発生回路。
2. 請求項１に記載のフレームレート発生回路を備え、前記加算部の動作に基づいて送信フレームの送信とＩＦＧ動作を繰り返して行うことを特徴とするフレームレート発生器。

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