JP4745185B2 - Manufacturing method of semiconductor circuit module - Google Patents

Manufacturing method of semiconductor circuit module Download PDF

Info

Publication number
JP4745185B2
JP4745185B2 JP2006271873A JP2006271873A JP4745185B2 JP 4745185 B2 JP4745185 B2 JP 4745185B2 JP 2006271873 A JP2006271873 A JP 2006271873A JP 2006271873 A JP2006271873 A JP 2006271873A JP 4745185 B2 JP4745185 B2 JP 4745185B2
Authority
JP
Japan
Prior art keywords
stud
side walls
film
connection pad
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006271873A
Other languages
Japanese (ja)
Other versions
JP2008091692A (en
Inventor
英範 畑谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alps Alpine Co Ltd
Original Assignee
Alps Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alps Electric Co Ltd filed Critical Alps Electric Co Ltd
Priority to JP2006271873A priority Critical patent/JP4745185B2/en
Publication of JP2008091692A publication Critical patent/JP2008091692A/en
Application granted granted Critical
Publication of JP4745185B2 publication Critical patent/JP4745185B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body

Landscapes

  • Wire Bonding (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method for a semiconductor circuit module which reduces the possibility of faulty conduction of semiconductor chips by enhancing the junction strength between a connection pad and a stud bump. <P>SOLUTION: The manufacturing method for a semiconductor circuit module 1 comprises steps A to E. A step A forms a stud bump 4 on the smooth top surface of a semiconductor chip 2. Steps B and C form a connection pad 5A having a both-side wall 6A with inner width W2 almost equivalent to outer width W1 of a stud 4a on the smooth top surface of a mounting circuit 3A, then form a metal junction film 8 on the top surface of the both-side wall 6A. Subsequently, steps D and E pressurize and insert the stud 4a into the both-side wall 6A, and closely attach a side face 4b of the stud 4a onto an inner face 6Aa of the both-side wall 6A, then joint the stud bump 4 to the both-side wall 6A by heating the metal junction film 8. <P>COPYRIGHT: (C)2008,JPO&amp;INPIT

Description

本発明は、半導体回路モジュールの製造方法に係り、特に、スタッドバンプを有する半導体チップを実装回路にフリップチップ実装して得られる半導体回路モジュールを製造する際に好適に利用することができる半導体回路モジュールの製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor circuit module, and in particular, a semiconductor circuit module that can be suitably used for manufacturing a semiconductor circuit module obtained by flip-chip mounting a semiconductor chip having stud bumps on a mounting circuit. It relates to the manufacturing method.

近年、半導体チップをフレキシブルプリント配線板などの実装回路に実装して得られる半導体回路モジュールが携帯電話機やノートパソコンなどの小型モバイル機器に多く搭載されている。この半導体回路モジュールに用いられる実装方法にはいくつかの方法があるが、最近ではフリップチップ実装が特に注目されている。フリップチップ実装を採用するメリットの1つとしては、半導体チップと実装回路とを一括接合させることができることが挙げられる。この接合の点から従来の半導体回路モジュールの製造方法を以下に説明する。   In recent years, many semiconductor circuit modules obtained by mounting a semiconductor chip on a mounting circuit such as a flexible printed wiring board are mounted on small mobile devices such as mobile phones and laptop computers. There are several mounting methods used for this semiconductor circuit module. Recently, flip-chip mounting has attracted particular attention. One of the merits of using flip chip mounting is that the semiconductor chip and the mounting circuit can be bonded together. A conventional method of manufacturing a semiconductor circuit module will be described below from the viewpoint of joining.

従来の半導体回路モジュールは、バンプ形成工程、接続パッド形成工程、金属接合膜形成工程および接合工程を経て製造される。バンプ形成工程においては半導体ベアチップの表面上に複数のスタッドバンプをワイヤボンダを用いて形成する。一般的にはこのスタッドバンプはAuワイヤを用いて形成される。接続パッド形成工程においては、実装回路の表面上に接続パッドを平板状に複数個形成する。この接続パッドに用いる材料としては、AuやCu、Al、Agなどの良導電性金属が用いられる。   A conventional semiconductor circuit module is manufactured through a bump forming process, a connection pad forming process, a metal bonding film forming process, and a bonding process. In the bump forming step, a plurality of stud bumps are formed on the surface of the semiconductor bare chip using a wire bonder. Generally, this stud bump is formed using Au wire. In the connection pad forming step, a plurality of connection pads are formed in a flat plate shape on the surface of the mounting circuit. As a material used for this connection pad, a highly conductive metal such as Au, Cu, Al, or Ag is used.

金属接合膜形成工程においては、はんだペースト、はんだめっきまたはSnめっきにより接続パッドの表面上に金属接合膜を形成する。ここで、図17に示すように、金属接合膜108の膜厚を厚く形成した場合、金属接合膜108が後の接合工程おいて溶融されてスタッドバンプ104の側面104bを覆い、金属接合膜108とスタッドバンプ104との接触面積が大きくなるため、接合強度を大きくすることが容易となる。そのため、金属接合膜108はできる限り厚く形成しておくことが好ましい。   In the metal bonding film forming step, a metal bonding film is formed on the surface of the connection pad by solder paste, solder plating, or Sn plating. Here, as shown in FIG. 17, when the metal bonding film 108 is formed thick, the metal bonding film 108 is melted in a subsequent bonding step to cover the side surface 104 b of the stud bump 104, and the metal bonding film 108. Since the contact area between the stud bump 104 and the stud bump 104 is increased, it is easy to increase the bonding strength. Therefore, it is preferable to form the metal bonding film 108 as thick as possible.

そして、接合工程においては、スタッドバンプ104の先端104cを金属接合膜108を介して接続パッド105の表面105aに圧接させてから金属接合膜108を加熱することにより、スタッドバンプ104と接続パッド105とを接合する。スタッドバンプ104は同一面に形成されているため、スタッドバンプ104の高さを整えて形成することにより、スタッドバンプ104と接続パッド105との一括接合が可能となる(特許文献1を参照)。   In the bonding process, the stud bump 104 and the connection pad 105 are heated by bringing the tip 104c of the stud bump 104 into pressure contact with the surface 105a of the connection pad 105 through the metal bonding film 108 and then heating the metal bonding film 108. Join. Since the stud bumps 104 are formed on the same surface, the stud bumps 104 and the connection pads 105 can be joined together by adjusting the height of the stud bumps 104 (see Patent Document 1).

特開2005−158814号公報JP 2005-158814 A

しかしながら、図18に示すように、金属接合膜108を無電解めっきにより形成する場合など、金属接合膜108を厚く形成することができない場合、金属接合膜108とスタッドバンプ104との接触面積が小さくなってしまうため、スタッドバンプ104と接続パッド105との接合強度が不足してしまうという問題があった。接合強度が不足するとスタッドバンプ104と接続パッド105との間に剥離が生じて半導体回路モジュール101の導通不良を起こす原因になる。   However, as shown in FIG. 18, when the metal bonding film 108 cannot be formed thick, such as when the metal bonding film 108 is formed by electroless plating, the contact area between the metal bonding film 108 and the stud bump 104 is small. Therefore, there is a problem that the bonding strength between the stud bump 104 and the connection pad 105 is insufficient. If the bonding strength is insufficient, peeling occurs between the stud bump 104 and the connection pad 105, which causes a conduction failure of the semiconductor circuit module 101.

また、スタッドバンプ104の先端104cはスタッド状に突出していることから、平面状の接続パッド105に対してスタッドバンプ104の接触面積を大きくすることは困難である。   Further, since the tip 104c of the stud bump 104 protrudes in a stud shape, it is difficult to increase the contact area of the stud bump 104 with respect to the planar connection pad 105.

そこで、本発明はこれらの点に鑑みてなされたものであり、接続パッドとスタッドバンプとの接合強度を大きくすることにより、半導体チップの導通不良が生じにくい半導体回路モジュールを製造することができる半導体回路モジュールの製造方法を提供することをその目的としている。   Therefore, the present invention has been made in view of these points, and by increasing the bonding strength between the connection pad and the stud bump, a semiconductor circuit module capable of manufacturing a semiconductor circuit module that is less likely to cause poor conduction of a semiconductor chip. The object is to provide a method of manufacturing a circuit module.

前述した目的を達成するため、本発明の半導体回路モジュールの製造方法は、その第1の態様として、半導体チップの平滑な表面上に同じ高さの複数のスタッドバンプを形成する工程Aと、前記工程Aの前後いずれかにおいて、前記スタッドバンプに形成されるスタッドの外幅と同程度の内幅または前記スタッドの外幅よりも所定の長さだけ小さいもしくは大きい内幅を有する両側壁を有する接続パッドを実装回路の平滑な表面上に形成する工程Bであって、前記実装回路の平滑な表面上にシード膜を形成する工程B1と、前記シード膜の表面上にレジスト膜を形成してから前記両側壁を形成する位置に2本の直線溝をパターンニングする工程B2と、前記2本の直線溝から露出する前記シード膜をめっきするとともに前記レジスト膜の上面を部分的に覆うまで前記両側壁をめっき成長させることにより、前記両側壁の上方に前記両側壁の内側に延出する膨出部を有する前記両側壁を前記シード膜の表面上に形成する工程B3と、前記両側壁の形成後に前記レジスト膜を除去する工程B4と、前記レジスト膜の除去後に露出したシード膜を除去する工程B5と備えている工程Bと、前記接続パッドの表面層として前記接続パッドの表面上に金属接合膜を形成する工程Cと、前記工程Cの後に前記スタッドを前記両側壁の内側に加圧挿入して前記スタッドの側面もしくは先端を前記両側壁の内側面または前記両側壁に囲まれた平滑な底面に圧接させることにより、前記両側壁の内幅が前記スタッドの外幅と異なる場合は前記スタッドをその幅方向に変形させて、前記両側壁の内幅が前記スタッドの外幅と同程度の場合はそのままの状態において、前記スタッドの側面を前記両側壁の内側面に密着させる工程Dと、前記工程Dの後に前記金属接合膜を加熱することにより前記スタッドバンプを前記接続パッドに接合させる工程Eとを備えることを特徴としている。 In order to achieve the above-described object, a semiconductor circuit module manufacturing method according to the present invention includes, as a first aspect, a step A of forming a plurality of stud bumps having the same height on a smooth surface of a semiconductor chip, Either before or after step A, a connection having both side walls having an inner width approximately equal to the outer width of the stud formed on the stud bump or an inner width smaller or larger than the outer width of the stud by a predetermined length A step B of forming a pad on the smooth surface of the mounting circuit, the step B1 of forming a seed film on the smooth surface of the mounting circuit, and a resist film formed on the surface of the seed film Step B2 of patterning two straight grooves at positions where the both side walls are formed; plating the seed film exposed from the two straight grooves; and upper surface of the resist film By plating growth of the two side walls to partially cover the step of forming the side walls having a bulging portion extending inwardly of the side walls above the side walls on the surface of the seed film B3 A step B4 of removing the resist film after the formation of the side walls, a step B5 of removing the seed film exposed after the removal of the resist film, and the connection as a surface layer of the connection pad. A step C of forming a metal bonding film on the surface of the pad; and after the step C, the stud is press-fitted into the inside of the both side walls so that the side surface or the tip of the stud is the inner side surface of the side walls or the both sides When the inner width of the both side walls is different from the outer width of the stud, the stud is deformed in the width direction so that the inner width of the both side walls is the front. When the outer width of the stud is approximately the same, in the state as it is, a step D in which the side surface of the stud is brought into close contact with the inner side surface of the both side walls, and the stud bump by heating the metal bonding film after the step D And a step E of bonding the bonding pad to the connection pad.

本発明の第1の態様の半導体回路モジュールの製造方法によれば、スタッドバンプと接触パッドとの接触面積を従来よりも大きくすることができるので、スタッドバンプと接触パッドとの接合強度を大きくすることができる。また、スタッドの側面を両側壁の内側面に密着させているため、金属接合膜の膜厚を厚く形成することができない場合であってもスタッドバンプと接触パッドとの接合強度を大きくすることができる。更に、レジストパターンニングおよび両側壁のめっき条件を適宜変更することにより、様々な形状の両側壁を形成することができる。更に、両側壁の膨出部がスタッドを挟持するので、スタッドバンプと接触パッドとの接合強度を大きくすることができる。 According to the manufacturing method of the semiconductor circuit module of the first aspect of the present invention, the contact area between the stud bump and the contact pad can be made larger than before, so the bonding strength between the stud bump and the contact pad is increased. be able to. In addition, since the side surfaces of the studs are in close contact with the inner side surfaces of both side walls, the bonding strength between the stud bumps and the contact pads can be increased even when the metal bonding film cannot be formed thick. it can. Furthermore, by changing the resist patterning and the plating conditions on both side walls as appropriate, both side walls having various shapes can be formed. Furthermore, since the bulging portions of both side walls sandwich the stud, the bonding strength between the stud bump and the contact pad can be increased.

本発明の第2の態様の半導体回路モジュールの製造方法は、半導体チップの平滑な表面上に同じ高さの複数のスタッドバンプを形成する工程Aと、前記工程Aの前後いずれかにおいて、前記スタッドバンプに形成されるスタッドの外幅と同程度の内幅または前記スタッドの外幅よりも所定の長さだけ小さいもしくは大きい内幅を有する両側壁を有する接続パッドを実装回路の平滑な表面上に形成する工程Bであって、前記実装回路の平滑な表面上にシード膜を形成する工程B1と、前記シード膜の表面上にレジスト膜を形成した後、前記両側壁によって囲まれる位置にその囲まれる範囲と同等の大きさの1本の直線溝をパターンニングする工程B6と、前記直線溝から露出する前記シード膜をめっきすることにより金属底面膜を形成する工程B7と、前記金属底面膜の表面中央に前記1本の直線溝と平行する1本のレジスト条を形成する工程B8と、前記レジスト条の形成後に前記直線溝から露出する前記金属底面膜をめっきするとともに前記レジスト膜の上面および前記レジスト条の上面を部分的に覆うまで前記両側壁をめっき成長させることにより、前記両側壁の上方に前記両側壁の内側に延出する膨出部を有する前記両側壁を前記金属底面膜の表面上に形成する工程B9と、前記両側壁の形成後に前記レジスト膜および前記レジスト条を除去する工程B10と、前記レジスト膜および前記レジスト条の除去後に露出したシード膜を除去する工程B11とを備えている工程Bと、前記接続パッドの表面層として前記接続パッドの表面上に金属接合膜を形成する工程Cと、前記工程Cの後に前記スタッドを前記両側壁の内側に加圧挿入して前記スタッドの側面もしくは先端を前記両側壁の内側面または前記両側壁に囲まれた平滑な底面に圧接させることにより、前記両側壁の内幅が前記スタッドの外幅と異なる場合は前記スタッドをその幅方向に変形させて、前記両側壁の内幅が前記スタッドの外幅と同程度の場合はそのままの状態において、前記スタッドの側面を前記両側壁の内側面に密着させる工程Dと、前記工程Dの後に前記金属接合膜を加熱することにより前記スタッドバンプを前記接続パッドに接合させる工程Eとを備えることを特徴としている。 The method of manufacturing a semiconductor circuit module according to the second aspect of the present invention includes a step A in which a plurality of stud bumps having the same height are formed on a smooth surface of a semiconductor chip, and the stud is either before or after the step A. A connection pad having both side walls having an inner width approximately equal to the outer width of the stud formed on the bump, or an inner width that is smaller or larger than the outer width of the stud by a predetermined length is provided on the smooth surface of the mounting circuit. Forming a seed film on the smooth surface of the mounting circuit; forming a resist film on the surface of the seed film; and surrounding the position surrounded by the side walls. A step B6 of patterning one linear groove having a size equivalent to a range to be formed, and a step of forming a metal bottom film by plating the seed film exposed from the linear groove 7 and step B8 of forming one resist strip parallel to the one straight groove at the center of the surface of the metal bottom film, and plating the metal bottom film exposed from the straight groove after the formation of the resist strip In addition, the both side walls are grown by plating until the upper surface of the resist film and the upper surface of the resist strip are partially covered, thereby having a bulging portion extending inside the both side walls above the both side walls. Step B9 for forming both side walls on the surface of the metal bottom film, Step B10 for removing the resist film and the resist strip after the formation of the both side walls, and a seed exposed after removing the resist film and the resist strip A step B including a step B11 for removing the film, a step C for forming a metal bonding film on the surface of the connection pad as a surface layer of the connection pad, and the process After C, the stud is press-inserted inside the both side walls, and the side surface or the tip of the stud is pressed against the inner side surface of the both side walls or the smooth bottom surface surrounded by the both side walls. When the inner width of the stud is different from the outer width of the stud, the stud is deformed in the width direction, and when the inner width of the both side walls is approximately the same as the outer width of the stud, The method includes a step D in which side surfaces are brought into close contact with inner side surfaces of the both side walls, and a step E in which the stud bonding is bonded to the connection pad by heating the metal bonding film after the step D.

本発明の第2の態様の半導体回路モジュールの製造方法によれば、本発明の第1の態様と同様に、スタッドバンプと接触パッドとの接触面積を従来よりも大きくすることができるので、スタッドバンプと接触パッドとの接合強度を大きくすることができる。また、スタッドの側面を両側壁の内側面に密着させているため、金属接合膜の膜厚を厚く形成することができない場合であってもスタッドバンプと接触パッドとの接合強度を大きくすることができる。更に、両側壁および金属底面膜が連続的に形成されているので、凹状の接触パッドを形成することができる。これによって、スタッドの先端および側面を接触パッドに接触させることができるため、スタッドバンプと接触パッドとの接触面積を大きくすることができる。また、レジストパターンニング、レジスト条の形状および両側壁のめっき条件を適宜変更することにより、様々な形状の両側壁を形成することができる。更に、両側壁の膨出部がスタッドを挟持するので、スタッドバンプと接触パッドとの接合強度を大きくすることができる。 According to the method for manufacturing a semiconductor circuit module of the second aspect of the present invention, the contact area between the stud bump and the contact pad can be made larger than in the conventional case, as in the first aspect of the present invention. The bonding strength between the bump and the contact pad can be increased. In addition, since the side surfaces of the studs are in close contact with the inner side surfaces of both side walls, the bonding strength between the stud bumps and the contact pads can be increased even when the metal bonding film cannot be formed thick. it can. Furthermore, since the side walls and the metal bottom film are continuously formed, a concave contact pad can be formed. As a result, since the tip and side surfaces of the stud can be brought into contact with the contact pad, the contact area between the stud bump and the contact pad can be increased. In addition, by appropriately changing the resist patterning, the shape of the resist strip, and the plating conditions on both side walls, both side walls having various shapes can be formed. Furthermore, since the bulging portions of both side walls sandwich the stud, the bonding strength between the stud bump and the contact pad can be increased.

本発明の第3の態様の半導体回路モジュールの製造方法は、第1または第2の態様の半導体回路モジュールの製造方法において、スタッドバンプは、AuもしくはAuを主成分とするAu合金またはそれらを表面膜として有する金属(合金を含む)を用いて形成されていることを特徴としている。 The method for manufacturing a semiconductor circuit module according to the third aspect of the present invention is the method for manufacturing a semiconductor circuit module according to the first or second aspect, wherein the stud bump is Au or an Au alloy containing Au as a main component or a surface thereof. It is characterized in that it is formed using a metal (including an alloy) included as a film.

本発明の第3の態様の半導体回路モジュールの製造方法によれば、工程Dにおいてスタッドを両側壁の内側に加圧挿入する際にスタッドを幅方向に変形しやすくすることができる。また、Auは導電性に優れているため、半導体チップと実装回路との導電効率を向上させることができる。 According to the method of manufacturing the semiconductor circuit module of the third aspect of the present invention, the stud can be easily deformed in the width direction when the stud is pressure-inserted inside the both side walls in the step D. In addition, since Au is excellent in conductivity, the conductivity efficiency between the semiconductor chip and the mounting circuit can be improved.

本発明の第4の態様の半導体回路モジュールの製造方法は、第3の態様の半導体回路モジュールの製造方法において、金属接合膜は、鉛フリー半田またはSnもしくはSnを主成分とするSn合金のいずれか1の材料を用いてめっき形成されていることを特徴としている。 The method of manufacturing a semiconductor circuit module according to the fourth aspect of the present invention is the method of manufacturing a semiconductor circuit module according to the third aspect, wherein the metal bonding film is either lead-free solder or Sn or Sn alloy containing Sn as a main component. It is characterized in that it is formed by plating using the material No. 1.

本発明の第4の態様の半導体回路モジュールの製造方法によれば、Auスタッドバンプを利用してスタッドバンプと接続パッドとをAu−Sn共晶接合することができる。また、スタッドの側面を両側壁の内側面に密着させることができるので、鉛フリー半田を厚くめっきすることができない場合であってもスタッドバンプと接触パッドとの接合強度を大きくすることができる。 According to the method of manufacturing the semiconductor circuit module of the fourth aspect of the present invention, Au-Sn eutectic bonding can be performed between the stud bump and the connection pad using the Au stud bump. Moreover, since the side surface of the stud can be brought into close contact with the inner side surfaces of both side walls, the bonding strength between the stud bump and the contact pad can be increased even when the lead-free solder cannot be plated thick.

本発明の第5の態様の半導体回路モジュールの製造方法は、第1から第4のいずれか1の態様の半導体回路モジュールの製造方法において、スタッドは平滑な先端面を有して形成されており、工程Dにおいてスタッドの平滑な先端面が両側壁に囲まれた平滑な底面に当接するまでスタッドを両側壁の内側に加圧挿入させることを特徴としている。 The method for manufacturing a semiconductor circuit module according to the fifth aspect of the present invention is the method for manufacturing a semiconductor circuit module according to any one of the first to fourth aspects, wherein the stud has a smooth tip surface. In the step D, the stud is press-inserted inside the both side walls until the smooth front end surface of the stud comes into contact with the smooth bottom surface surrounded by the both side walls.

本発明の第5の態様の半導体回路モジュールの製造方法によれば、スタッドの先端面を底面に当接させることにより、スタッドが両側壁と底面との境界部分から両側壁と密着するので、スタッドバンプと接触パッドとの接触面積を容易に大きくすることができる。 According to the method of manufacturing the semiconductor circuit module of the fifth aspect of the present invention, the stud is brought into close contact with the both side walls from the boundary portion between the both side walls and the bottom surface by bringing the front end surface of the stud into contact with the bottom surface. The contact area between the bump and the contact pad can be easily increased.

本発明の半導体回路モジュールの製造方法によれば、スタッドバンプのスタッドの側面を接続パッドの両側壁に密着させてスタッドバンプと接触パッドとの接触面積を従来よりも大きくすることができるので、接続パッドとスタッドバンプとの接合強度が大きくなり、半導体チップの導通不良が生じにくい半導体回路モジュールを製造することができるという効果を奏する。   According to the method for manufacturing a semiconductor circuit module of the present invention, the contact surface between the stud bump and the contact pad can be made larger by making the side surfaces of the stud bump studs closely contact both side walls of the connection pad. The bonding strength between the pad and the stud bump is increased, and an effect is obtained that a semiconductor circuit module in which poor conduction of the semiconductor chip hardly occurs can be manufactured.

以下、図1から図16を用いて、本発明の半導体回路モジュールの製造方法をその第1から第4の実施形態により説明する。なお、各実施形態において共通する工程および部品番号は同一の記号を用いて示す。   A method for manufacturing a semiconductor circuit module according to the present invention will be described below with reference to FIGS. 1 to 16 according to first to fourth embodiments. In addition, the process and part number which are common in each embodiment are shown using the same symbol.

はじめに、図1から図8を用いて、第1の実施形態の半導体回路モジュール1の製造方法を説明する。ここで、図1は半導体回路モジュール1の接続状態を示す透過平面図であり、図2は図1の2−2矢視断面図である。また、図3から図8は、第1の実施形態の半導体回路モジュール1の製造方法における各工程を示している。   First, the manufacturing method of the semiconductor circuit module 1 according to the first embodiment will be described with reference to FIGS. Here, FIG. 1 is a transparent plan view showing a connection state of the semiconductor circuit module 1, and FIG. 2 is a cross-sectional view taken along arrow 2-2 of FIG. 3 to 8 show each step in the method for manufacturing the semiconductor circuit module 1 of the first embodiment.

第1の実施形態の半導体回路モジュール1は、図1および図2に示すように、ICベアチップやLSIベアチップなどの半導体チップ2とフレキシブルプリント配線板などの実装回路3Aとを備えている。半導体チップ2には同程度の高さを有する複数のスタッドバンプ4が実装回路3Aの対向面2aに形成されており、実装回路3Aには両側壁6Aを有する複数の接続パッド5Aがスタッドバンプ4の対向位置にそれぞれ形成されている。そして、これらスタッドバンプ4のスタッド4aが各接続パッド5Aの両側壁6Aの内側に圧入されて互いに接合されることにより、半導体チップ2が実装回路3Aにフリップチップ実装されている。   As shown in FIGS. 1 and 2, the semiconductor circuit module 1 of the first embodiment includes a semiconductor chip 2 such as an IC bare chip or an LSI bare chip and a mounting circuit 3A such as a flexible printed wiring board. A plurality of stud bumps 4 having the same height are formed on the opposing surface 2a of the mounting circuit 3A on the semiconductor chip 2, and a plurality of connection pads 5A having both side walls 6A are formed on the mounting circuit 3A. Are formed at opposite positions. The studs 4a of the stud bumps 4 are press-fitted inside the both side walls 6A of the connection pads 5A and joined to each other, whereby the semiconductor chip 2 is flip-chip mounted on the mounting circuit 3A.

この第1の実施形態の半導体回路モジュール1は、図3から図8に示すように、工程Aから工程Eを経て製造される。   The semiconductor circuit module 1 according to the first embodiment is manufactured through steps A to E as shown in FIGS.

図3は工程Aを4つの工程に分けて示している。工程Aにおいては、図3A〜Dに示すように、半導体チップ2の平滑な表面上に同じ高さの複数のスタッドバンプ4をワイヤボンダを用いて形成する。はじめに、図3Aに示すような直線状のAuワイヤ20を用意し、その先端を放電溶融させて図3Bに示すようなボール20aを形成する。Auワイヤ20については、Auを主成分とするAu合金ワイヤを代わりに用いても良い。そして、図3Cに示すようにこのボール20aを半導体チップ2の平滑な表面2a上に接合させた後、図3Dに示すようにAuワイヤ20を切断することにより、スタッドバンプ4を形成する。   FIG. 3 shows step A divided into four steps. In step A, as shown in FIGS. 3A to 3D, a plurality of stud bumps 4 having the same height are formed on the smooth surface of the semiconductor chip 2 using a wire bonder. First, a linear Au wire 20 as shown in FIG. 3A is prepared, and its tip is discharged and melted to form a ball 20a as shown in FIG. 3B. As for the Au wire 20, an Au alloy wire mainly composed of Au may be used instead. Then, as shown in FIG. 3C, the ball 20a is bonded onto the smooth surface 2a of the semiconductor chip 2, and then the Au wire 20 is cut as shown in FIG. 3D to form the stud bump 4.

また、この工程Aにおいては、Auワイヤ径、放電条件、Auワイヤ切断位置などの各条件を調整することにより、スタッド外幅W1、ボール径、スタッド高さなどの各形成条件を自在に変更することができる。そのため、スタッドバンプ4は接続パッド5Aの両側壁6Aの形状に適合させた大きさや高さに形成されている。   Further, in this step A, by adjusting the conditions such as the Au wire diameter, the discharge condition, and the Au wire cutting position, the formation conditions such as the stud outer width W1, the ball diameter, and the stud height can be freely changed. be able to. Therefore, the stud bump 4 is formed to have a size and height adapted to the shape of the both side walls 6A of the connection pad 5A.

また、スタッドバンプ4を接合させる半導体チップ2の表面2a上にはAlの平板電極(図示せず)を形成することにより、導電性を有する平滑な平面が半導体チップ2の表面上に予め形成されている。また、第1の実施形態においては、半導体チップ2の表面と平行にワイヤを切断することにより、スタッド4aの先端面4cが平滑な平面状に形成されている。   Further, an Al flat plate electrode (not shown) is formed on the surface 2 a of the semiconductor chip 2 to which the stud bump 4 is bonded, so that a smooth flat surface having conductivity is formed in advance on the surface of the semiconductor chip 2. ing. In the first embodiment, the tip surface 4c of the stud 4a is formed in a smooth flat shape by cutting the wire in parallel with the surface of the semiconductor chip 2.

工程Bにおいては、図4に示すように、実装回路3Aの平滑な表面上に複数の接続パッド5Aを形成する。第1の実施形態の工程Bは工程Aの後に行なわれるが、工程Aの前に行なわれたとしても他の工程に影響を及ぼすことはない。そして、この工程Bは、図4A〜Eに示すように、工程B1から工程B5までの5つの工程を備えている。   In step B, as shown in FIG. 4, a plurality of connection pads 5A are formed on the smooth surface of the mounting circuit 3A. The process B of the first embodiment is performed after the process A, but even if performed before the process A, other processes are not affected. And this process B is provided with five processes from process B1 to process B5, as shown to FIG.

工程B1においては、図4Aに示すように、実装回路3Aの平滑な表面上にシード膜10Aをスパッタにより形成する。このシード膜10Aとしては、実装回路3Aの回路基板がSiの場合、Ti層もしくはCr層を第一層とし、その第一層の表面に第二層となるCu層を積層させた積層膜が用いられる。   In step B1, as shown in FIG. 4A, a seed film 10A is formed on the smooth surface of the mounting circuit 3A by sputtering. As the seed film 10A, when the circuit board of the mounting circuit 3A is Si, a laminated film in which a Ti layer or a Cr layer is used as a first layer and a Cu layer serving as a second layer is laminated on the surface of the first layer. Used.

工程B2においては、図4Bに示すように、シード膜10Aの表面上にノボラック系レジスト材を用いて形成されたレジスト膜11Aに対して両側壁6Aを形成する位置に2本の直線溝12をパターンニングする。各直線溝12の幅は両側壁6Aにおける各側壁の幅となり、これら2本の直線溝12の離間距離は両側壁6Aの内幅W2となるため、これら2本の直線溝12は両側壁6Aの寸法に適合させてパターンニングされる。   In step B2, as shown in FIG. 4B, two linear grooves 12 are formed at positions where both side walls 6A are formed on the resist film 11A formed using a novolac resist material on the surface of the seed film 10A. Pattern it. The width of each straight groove 12 is the width of each side wall on both side walls 6A, and the distance between these two straight grooves 12 is the inner width W2 of both side walls 6A. Patterned to fit the dimensions of

工程B3においては、図4Cに示すように、2本の直線溝12から露出するシード膜10Aに対し、Cu、Ag、Al、Auなどの導電性に優れた金属をめっきすることにより、2本の直線溝12の内部に両側壁6Aを形成する。この両側壁6Aの高さはレジスト膜11Aの膜厚よりも低くなっているため、両側壁6Aの各側壁の縦断面は長方形状となっている。また、両側壁6Aの内幅W2は、スタッドバンプ4に形成されるスタッド4aの外幅W1と同程度に形成されている。ただし、第1の実施形態においてはスタッドバンプ4がAuを用いて形成されており、そのスタッド4aが変形し易くなっているため、両側壁6Aの内幅W2がスタッド4aの外幅W1よりも所定の長さ(スタッド4aが工程Dにおける加圧挿入時に変形する長さ)だけ小さく(図7参照)もしくは大きく(図8参照)形成されていてもよい。   In the process B3, as shown in FIG. 4C, the seed film 10A exposed from the two linear grooves 12 is plated with a metal having excellent conductivity such as Cu, Ag, Al, Au, etc. Both side walls 6 </ b> A are formed inside the straight groove 12. Since the height of both side walls 6A is lower than the thickness of the resist film 11A, the vertical cross section of each side wall of the both side walls 6A is rectangular. Further, the inner width W2 of both side walls 6A is formed to be approximately the same as the outer width W1 of the stud 4a formed on the stud bump 4. However, in the first embodiment, the stud bump 4 is formed using Au, and the stud 4a is easily deformed. Therefore, the inner width W2 of the side walls 6A is larger than the outer width W1 of the stud 4a. The predetermined length (the length by which the stud 4a is deformed at the time of pressure insertion in the step D) may be formed small (see FIG. 7) or large (see FIG. 8).

工程B4においては、図4Dに示すように、両側壁6Aの形成後にレジスト膜11Aを除去する。レジスト除去剤としては、N−メチル−2−ピロリドン(分子式:CNO、商品名:NMP)が用いられる。 In step B4, as shown in FIG. 4D, the resist film 11A is removed after the both side walls 6A are formed. As the resist remover, N-methyl-2-pyrrolidone (molecular formula: C 5 H 9 NO, trade name: NMP) is used.

工程B5においては、図4Eに示すように、レジスト膜11Aの除去後に露出したシード膜10Aを除去する。シード膜10Aの除去はイオンミリングにより行なわれる。これら工程B1からB5を経ることにより工程Bは終了する。   In step B5, as shown in FIG. 4E, the seed film 10A exposed after the removal of the resist film 11A is removed. The removal of the seed film 10A is performed by ion milling. The process B is completed through these processes B1 to B5.

工程Cにおいては、図5に示すように、接続パッド5A(両側壁6Aをも当然に含む)の表面上に金属接合膜8を形成する。この金属接合膜8は、Sn−Ag−Cu系半田、Sn−Ag系半田、Sn−Cu系半田などの鉛フリー半田を用いてめっき形成されていてもよいし、SnもしくはSnを主成分とするSn合金を用いてめっき形成されていてもよい。このめっき方法としては、電気めっきまたは無電解めっきのいずれであっても良い。なお、この金属接合膜8は接続パッド5Aおよび両側壁6Aの表面層となっているため、工程Dおよび工程Eにおいて特に言及しない場合、接続パッド5Aもしくは両側壁6Aの表面とは金属接合膜8の表面をも意味するものとする。   In step C, as shown in FIG. 5, a metal bonding film 8 is formed on the surface of the connection pad 5A (including both side walls 6A as a matter of course). The metal bonding film 8 may be formed by plating using lead-free solder such as Sn—Ag—Cu solder, Sn—Ag solder, Sn—Cu solder, or Sn or Sn as a main component. Plating may be formed using an Sn alloy. This plating method may be either electroplating or electroless plating. Since the metal bonding film 8 is a surface layer of the connection pad 5A and both side walls 6A, the metal bonding film 8 is the surface of the connection pad 5A or both side walls 6A unless otherwise specified in the process D and the process E. It also means the surface of

工程Dにおいては、図6Aおよび図6Bの順に示すように、工程Aおいてスタッドバンプ4を形成し、工程Cにおいて接続パッド5Aの表面上に金属接合膜8を形成した後、半導体チップ2を実装回路3Aの実装位置に位置あわせし、フリップチップボンダを用いてスタッドバンプ4のスタッド4aを接続パッド5Aの両側壁6Aの内側に加圧挿入する。工程Bにおいて両側壁6Aの内幅W2がスタッド4aの外幅W1と同程度に形成されているため、スタッドバンプ4のスタッド4aを両側壁6Aの内側に加圧挿入すると、スタッド4aの側面4bが両側壁6Aの内側面6Aaに当接するとともに、スタッド4aの先端4cが両側壁6Aに囲まれた平滑な底面3Aaに当接する。これによって、スタッド4aの側面4bが両側壁6Aの内側面6Aaに密着する。   In the process D, as shown in the order of FIGS. 6A and 6B, the stud bump 4 is formed in the process A, and after forming the metal bonding film 8 on the surface of the connection pad 5A in the process C, the semiconductor chip 2 is formed. The mounting position of the mounting circuit 3A is aligned, and the stud 4a of the stud bump 4 is press-inserted inside the side walls 6A of the connection pad 5A using a flip chip bonder. Since the inner width W2 of both side walls 6A is formed to be approximately the same as the outer width W1 of the stud 4a in the process B, when the stud 4a of the stud bump 4 is pressure-inserted inside the both side walls 6A, the side surface 4b of the stud 4a. Contacts the inner side surface 6Aa of the side walls 6A, and the tip 4c of the stud 4a contacts the smooth bottom surface 3Aa surrounded by the side walls 6A. Thereby, the side surface 4b of the stud 4a is brought into close contact with the inner side surface 6Aa of the both side walls 6A.

また、第1の実施形態においてはスタッドバンプ4がAuを用いて形成されており、そのスタッド4aが変形し易くなっているため、両側壁6Aの内幅W2がスタッド4aの外幅W1と異なる場合であっても、スタッド4aの側面4bは両側壁6Aの内側面6Aaに密着する。   In the first embodiment, the stud bump 4 is formed using Au, and the stud 4a is easily deformed. Therefore, the inner width W2 of the side walls 6A is different from the outer width W1 of the stud 4a. Even in this case, the side surface 4b of the stud 4a is in close contact with the inner side surface 6Aa of the both side walls 6A.

例えば、図7Aに示すように両側壁6Aの内幅W2がスタッド4aの外幅W1よりも所定の長さだけ小さく形成されている場合、図7Bに示すように、スタッドバンプ4のスタッド4aを両側壁6Aの内側に加圧挿入すると、スタッド4aの先端4cおよび側面4bは両側壁6Aから抗力を受けてスタッド4aがその幅方向の内側に縮小変形するため、スタッド4aの外幅W1が両側壁6Aの内幅W2と同程度になる。したがって、スタッド4aの側面4bが両側壁6Aの内側面6Aaに当接するとともに、スタッド4aの先端4cが両側壁6Aに囲まれた平滑な底面3Aaに当接するので、前述と同様、スタッド4aの側面4bが両側壁6Aの内側面6Aaに密着する。   For example, when the inner width W2 of both side walls 6A is formed to be smaller than the outer width W1 of the stud 4a by a predetermined length as shown in FIG. 7A, the stud 4a of the stud bump 4 is formed as shown in FIG. 7B. When pressure is inserted inside the side walls 6A, the front end 4c and the side surface 4b of the stud 4a receive drag from the side walls 6A, and the stud 4a shrinks and deforms inward in the width direction. It becomes approximately the same as the inner width W2 of the wall 6A. Accordingly, the side surface 4b of the stud 4a abuts on the inner side surface 6Aa of the side walls 6A, and the tip 4c of the stud 4a abuts on the smooth bottom surface 3Aa surrounded by the side walls 6A. 4b adheres to inner side surface 6Aa of both side walls 6A.

また、図8Aに示すように両側壁6Aの内幅W2がスタッド4aの外幅W1よりも所定の長さだけ大きく形成されている場合、図8Bに示すように、スタッドバンプ4のスタッド4aを両側壁6Aの内側に加圧挿入すると、底面3Aaに当接したスタッド4aの先端4cが底面3Aaから抗力を受けてスタッド4aがその幅方向の外側に拡大変形するため、スタッド4aの外幅W1が両側壁6Aの内幅W2と同程度になる。したがって、スタッド4aの先端4cが両側壁6Aに囲まれた平滑な底面3Aaに当接するとともに、スタッド4aの側面4bが両側壁6Aの内側面6Aaに当接するので、前述と同様、スタッド4aの側面4bが両側壁6Aの内側面6Aaに密着する。   8A, when the inner width W2 of both side walls 6A is formed to be larger than the outer width W1 of the stud 4a by a predetermined length, the stud 4a of the stud bump 4 is formed as shown in FIG. 8B. When pressure is inserted inside the side walls 6A, the front end 4c of the stud 4a contacting the bottom surface 3Aa receives a drag from the bottom surface 3Aa, and the stud 4a expands and deforms outward in the width direction, so the outer width W1 of the stud 4a. Becomes approximately the same as the inner width W2 of the side walls 6A. Accordingly, the tip 4c of the stud 4a contacts the smooth bottom surface 3Aa surrounded by the side walls 6A, and the side surface 4b of the stud 4a contacts the inner side surface 6Aa of the side walls 6A. 4b adheres to inner side surface 6Aa of both side walls 6A.

工程Eにおいては、スタッド4aの側面4bを両側壁6Aの内側面6Aaに密着させた後(工程Dの後)に金属接合膜8をフリップチップボンダを用いて加熱・冷却することにより、金属接合膜8を溶融・凝固させ、スタッドバンプ4を接続パッド5Aに接合させる。金属接合膜8が鉛フリー半田である場合、スタッドバンプ4と接続パッド5Aとの接合は半田接合となり、金属接合膜8がSnもしくはSnを主成分とするSn合金である場合、スタッドバンプ4と接続パッド5Aとの接合はAu−Sn共晶接合となる。上記の工程Aから工程Eを経ることにより、半導体回路モジュール1が製造される。   In step E, after the side surface 4b of the stud 4a is brought into close contact with the inner side surface 6Aa of both side walls 6A (after step D), the metal bonding film 8 is heated and cooled using a flip chip bonder to thereby perform metal bonding. The film 8 is melted and solidified, and the stud bump 4 is bonded to the connection pad 5A. When the metal bonding film 8 is lead-free solder, the bonding between the stud bump 4 and the connection pad 5A is solder bonding, and when the metal bonding film 8 is Sn or an Sn alloy containing Sn as a main component, The bonding with the connection pad 5A is an Au—Sn eutectic bonding. The semiconductor circuit module 1 is manufactured through the process A to the process E.

次に、図4および図6から図8を用いて、第1の実施形態の半導体回路モジュール1の製造方法の作用を説明する。   Next, the operation of the method for manufacturing the semiconductor circuit module 1 according to the first embodiment will be described with reference to FIGS. 4 and 6 to 8.

第1の実施形態の半導体回路モジュール1は、前述したように工程Aから工程Eを経ることにより製造される。ここで、この工程Bにおいては、図4Eに示すように、両側壁6Aを有する接続パッド5Aが形成されており、その両側壁6Aの内幅W2はスタッドバンプ4に形成されるスタッド4aの外幅W1と同程度になっている。そして、工程Dにおいては、図6に示すように、スタッドバンプ4のスタッド4aを両側壁6Aの内側に加圧挿入することにより、スタッド4aの側面4bを両側壁6Aの内側面6Aaに密着させている。   The semiconductor circuit module 1 of 1st Embodiment is manufactured by passing through the process E from the process A as mentioned above. In this step B, as shown in FIG. 4E, a connection pad 5A having both side walls 6A is formed, and the inner width W2 of the both side walls 6A is outside the stud 4a formed on the stud bump 4. It is about the same as the width W1. Then, in step D, as shown in FIG. 6, the stud 4a of the stud bump 4 is press-inserted inside the both side walls 6A, thereby bringing the side surface 4b of the stud 4a into close contact with the inner side surfaces 6Aa of the both side walls 6A. ing.

また、第1の実施形態においては、工程Aにおいてスタッドバンプ4がAuを用いて形成されているため、工程Bにおいて、その両側壁6Aの内幅W2はスタッド4aの外幅W1よりも所定の長さだけ小さいもしくは大きくなるように形成されていてもよい。その際には、図7または図8に示すように、工程Dにおいて、スタッド4aの外幅W1を両側壁6Aの内側面6Aaに沿って変形させ、スタッド4aの側面4bを両側壁6Aの内側面6Aaに密着させている。   In the first embodiment, since the stud bump 4 is formed using Au in the process A, in the process B, the inner width W2 of the both side walls 6A is larger than the outer width W1 of the stud 4a. You may form so that only length may become small or large. At that time, as shown in FIG. 7 or 8, in step D, the outer width W1 of the stud 4a is deformed along the inner side surface 6Aa of the side walls 6A, and the side surface 4b of the stud 4a is changed to the inner side of the side walls 6A. The side surface 6Aa is in close contact.

つまり、スタッドバンプ4のわずかな先端面4cと接続パッド5Aとを接触させるのではなく、スタッドバンプ4の側面4bと接続パッド5Aとを接触させることにより、スタッドバンプ4と接続パッド5Aとの接触面積を従来よりも大きくすることができる。これにより、工程Eにおいて、接続パッド5Aの表面に形成された金属接合膜8とスタッドバンプ4との接合面積を増加させることができるため、スタッドバンプ4と接続パッド5Aとの接合強度を大きくすることができる。また、スタッド4aの側面4bを両側壁6Aの内側面6Aaに密着させているため、無電解めっきのように金属接合膜8の膜厚が3μm程度と厚く形成することができない場合であっても、スタッドバンプ4と接続パッド5Aとの接合強度を大きくすることができる。   That is, the contact between the stud bump 4 and the connection pad 5A is achieved by bringing the side surface 4b of the stud bump 4 into contact with the connection pad 5A, instead of bringing the slight tip surface 4c of the stud bump 4 into contact with the connection pad 5A. The area can be made larger than before. As a result, in step E, since the bonding area between the metal bonding film 8 formed on the surface of the connection pad 5A and the stud bump 4 can be increased, the bonding strength between the stud bump 4 and the connection pad 5A is increased. be able to. Further, since the side surface 4b of the stud 4a is in close contact with the inner side surface 6Aa of the both side walls 6A, even if the film thickness of the metal bonding film 8 cannot be formed as thick as about 3 μm as in the case of electroless plating. The bonding strength between the stud bump 4 and the connection pad 5A can be increased.

また、第1の実施形態のスタッドバンプ4は、AuもしくはAuを主成分とするAu合金を用いて形成されているため、他の金属を用いて形成するよりもスタッドバンプ4のスタッド4aを大きく変形させることができる。これにより、工程Dにおいてスタッド4aを両側壁6Aの内側に加圧挿入する際、スタッド4aが幅方向に変形しやすくなり、スタッド4aの側面4bと両側壁6Aの内側面6Aaとの密着面積が大きくなるため、スタッドバンプ4と接続パッド5Aとの接合強度を大きくすることができる。また、Auは導電性に優れているため、半導体チップ2と実装回路3Aとの導電効率を向上させることができる。   In addition, since the stud bump 4 of the first embodiment is formed using Au or an Au alloy mainly composed of Au, the stud 4a of the stud bump 4 is made larger than that formed using other metals. Can be deformed. Thereby, when the stud 4a is press-inserted inside the both side walls 6A in the process D, the stud 4a is easily deformed in the width direction, and the contact area between the side surface 4b of the stud 4a and the inner side surface 6Aa of the both side walls 6A is increased. Therefore, the bonding strength between the stud bump 4 and the connection pad 5A can be increased. Moreover, since Au is excellent in conductivity, the conductive efficiency between the semiconductor chip 2 and the mounting circuit 3A can be improved.

さらに、図6に示すように、工程Aにおいてスタッド4aの先端面4cは平滑に形成されており、工程Dにおいてスタッド4aの先端面4cを両側壁6Aに囲まれた平滑な底面3Aaに当接するまでスタッド4aが両側壁6Aの内側に加圧挿入されている。スタッド4aの先端面4cを底面3Aaに当接させることにより、スタッド4aの先端面4cが底面3Aaと面接触し、両側壁6Aと底面3Aaとの境界部分からスタッド4aが両側壁6Aと密着する。これにより、スタッドバンプ4と接続パッド5Aとの接触面積を容易に大きくすることができる。   Further, as shown in FIG. 6, the front end surface 4c of the stud 4a is formed smoothly in the step A, and the front end surface 4c of the stud 4a is brought into contact with the smooth bottom surface 3Aa surrounded by the side walls 6A in the step D. The stud 4a is pressed and inserted inside the side walls 6A. By bringing the front end surface 4c of the stud 4a into contact with the bottom surface 3Aa, the front end surface 4c of the stud 4a comes into surface contact with the bottom surface 3Aa, and the stud 4a comes into close contact with both side walls 6A from the boundary portion between the both side walls 6A and the bottom surface 3Aa. . Thereby, the contact area between the stud bump 4 and the connection pad 5A can be easily increased.

これらスタッドバンプ4と両側壁6Aとは図6Bに示すように、金属接合膜8を介して接合されるが、この金属接合膜8は鉛フリー半田またはSnもしくはSnを主成分とするSn合金のいずれか1の接合材料であり、接続パッド5Aの表面にめっき形成されている。金属接合膜8として鉛フリー半田を用いた場合、スタッド4aの側面4bを両側壁6Aの内側面6Aaに密着させることができるので、鉛フリー半田を厚くめっきすることができない場合であってもスタッドバンプ4と接続パッド5Aとの接合強度を大きくすることができる。また、金属接合膜8としてSnもしくはSnを主成分とするSn合金を用いた場合、Auスタッドバンプ4を利用してスタッドバンプ4と接続パッド5AとをAu−Sn共晶接合することができる。   As shown in FIG. 6B, these stud bumps 4 and both side walls 6A are bonded via a metal bonding film 8. This metal bonding film 8 is made of lead-free solder or Sn or Sn alloy containing Sn as a main component. It is any one of the bonding materials, and is formed by plating on the surface of the connection pad 5A. When lead-free solder is used as the metal bonding film 8, the side surface 4b of the stud 4a can be brought into close contact with the inner side surface 6Aa of the side walls 6A, so that even if the lead-free solder cannot be plated thickly, the stud The bonding strength between the bump 4 and the connection pad 5A can be increased. Further, when Sn or an Sn alloy containing Sn as a main component is used as the metal bonding film 8, the Au—Sn eutectic bonding can be performed between the stud bump 4 and the connection pad 5 </ b> A using the Au stud bump 4.

また、スタッドバンプ4のスタッド4aはAuワイヤ20の形状を引き継いで円柱状に形成されるため、スタッドバンプ4と接続パッド5Aとの接合強度を大きくするためには両側壁6Aの内部の凹形状をスタッド4aの外形に適合させることが好ましい。そこで、第1の実施形態においては、図4に示すように、工程B2においてレジスト膜11Aに両側壁6Aの型となる2本の直線溝12をパターンニングし、工程B3において2本の直線溝12の内部に両側壁6Aをめっき形成している。両側壁6Aの凹形状はレジストパターンニングおよび両側壁6Aのめっき条件を適宜変更することにより様々な寸法や形状に形成することができるため、両側壁6Aの凹形状をスタッド4aの外形に容易に適合させることができる。   Further, since the stud 4a of the stud bump 4 is formed in a cylindrical shape taking over the shape of the Au wire 20, in order to increase the bonding strength between the stud bump 4 and the connection pad 5A, the concave shape inside the side walls 6A. Is preferably adapted to the outer shape of the stud 4a. Therefore, in the first embodiment, as shown in FIG. 4, the resist film 11A is patterned with two linear grooves 12 serving as the molds of the side walls 6A in step B2, and the two linear grooves are formed in step B3. Both side walls 6 </ b> A are plated inside 12. Since the concave shape of both side walls 6A can be formed in various dimensions and shapes by appropriately changing resist patterning and plating conditions of both side walls 6A, the concave shape of both side walls 6A can be easily formed into the outer shape of stud 4a. Can be adapted.

すなわち、第1の実施形態の半導体回路モジュール1の製造方法によれば、スタッドバンプ4のスタッド4aの側面4bを接続パッド5Aの両側壁6Aに密着させてスタッドバンプ4と接続パッド5Aとの接触面積を従来よりも大きくすることができるので、接続パッド5Aとスタッドバンプ4との接合強度が大きくなり、半導体チップ2の導通不良が生じにくい半導体回路モジュール1を製造することができるという効果を奏する。   That is, according to the manufacturing method of the semiconductor circuit module 1 of the first embodiment, the side surface 4b of the stud 4a of the stud bump 4 is brought into close contact with both side walls 6A of the connection pad 5A, and the contact between the stud bump 4 and the connection pad 5A. Since the area can be increased as compared with the conventional case, the bonding strength between the connection pad 5A and the stud bump 4 is increased, and the semiconductor circuit module 1 in which the poor conduction of the semiconductor chip 2 is unlikely to be produced can be produced. .

次に、図9を用いて、第2の実施形態の半導体回路モジュールの製造方法を説明する。ここで、図9は、第2の実施形態の工程BをA〜Hの順に示す縦断面図である。   Next, a method for manufacturing the semiconductor circuit module of the second embodiment will be described with reference to FIG. Here, FIG. 9 is a longitudinal cross-sectional view showing the process B of the second embodiment in the order of A to H.

第2の実施形態の半導体回路モジュールは、第1の実施形態と同様、工程Aから工程Eを経て製造される。これら工程Aから工程Eのうち工程Bを除く他の工程は、第1の実施形態における対応する他の工程と同様である。また、工程Bにおいても、両側壁6Bを有する接続パッド5Bを形成することに関しては第1の実施形態の工程Bと同様であるが、その工程内容が第1の実施形態とわずかながら異なる。   The semiconductor circuit module of the second embodiment is manufactured through the process A to the process E as in the first embodiment. Of these steps A to E, the other steps except step B are the same as the other corresponding steps in the first embodiment. Also in the process B, the connection pad 5B having both side walls 6B is formed in the same manner as in the process B of the first embodiment, but the process contents are slightly different from those in the first embodiment.

第2の実施形態の工程Bは、第1の実施形態と同様の工程B1に続いて、新たな工程B6から工程B11までを順に備えている。工程B1においては、図9Aに示すように、実装回路3Bの平滑な表面上にシード膜10Bを形成する。   The process B of the second embodiment includes a new process B6 to a process B11 in order, following the process B1 similar to the first embodiment. In step B1, as shown in FIG. 9A, a seed film 10B is formed on the smooth surface of the mounting circuit 3B.

工程B6においては、図9Bに示すように、シード膜10Bの表面上にレジスト膜11Bを形成した後、1本の直線溝13をパターンニングする。この1本の直線溝13は、両側壁6Bの形成位置および両側壁6Bによって囲まれる底面3Aaの形成位置、すなわち両側壁6Bによって囲まれる位置において、その囲まれる範囲と同等の大きさ(図9Bにおいては1本の直線溝13の内幅が両側壁6Bの外幅と同等の大きさ)に形成されている。   In step B6, as shown in FIG. 9B, a resist film 11B is formed on the surface of the seed film 10B, and then one linear groove 13 is patterned. This one straight groove 13 is the same size as the enclosed range at the formation position of both side walls 6B and the formation position of the bottom surface 3Aa surrounded by both side walls 6B, that is, the position surrounded by both side walls 6B (FIG. 9B). , The inner width of one straight groove 13 is formed to be equal to the outer width of both side walls 6B).

工程B7においては、図9Cに示すように、直線溝13から露出するシード膜10Bをめっきすることによりシード膜10Bの表面上に金属底面膜7を平滑に形成する。この金属底面膜7に用いられる材料は両側壁6Bに用いられる材料と同様である。   In step B7, as shown in FIG. 9C, the metal bottom film 7 is smoothly formed on the surface of the seed film 10B by plating the seed film 10B exposed from the linear groove 13. The material used for this metal bottom film 7 is the same as the material used for both side walls 6B.

工程B8においては、図9Dに示すように、工程B6において形成したレジスト膜11Bを除去する。その後、図9Eに示すように、実装回路3Bおよび金属底面膜7の表面上にレジスト膜11Bを再度形成してパターンニングすることにより、工程B6において形成した直線溝13と同様の直線溝13をレジスト膜11Bに形成するとともに、金属底面膜7の表面中央に直線溝13と平行な1本のレジスト条15を直線溝13と同時に形成する。   In step B8, as shown in FIG. 9D, the resist film 11B formed in step B6 is removed. Thereafter, as shown in FIG. 9E, a resist film 11B is formed again on the surface of the mounting circuit 3B and the metal bottom surface film 7 and patterned, so that the linear groove 13 similar to the linear groove 13 formed in the step B6 is formed. Along with the formation of the resist film 11 </ b> B, one resist strip 15 parallel to the linear groove 13 is formed simultaneously with the linear groove 13 in the center of the surface of the metal bottom film 7.

工程B9においては、図9Fに示すように、レジスト条15の形成後に直線溝13から露出している金属底面膜7をめっきすることにより、金属底面膜7の表面上に両側壁6Bを形成する。両側壁6Bの形成に用いられる材料は、第1の実施形態と同様である。   In step B9, as shown in FIG. 9F, both side walls 6B are formed on the surface of the metal bottom film 7 by plating the metal bottom film 7 exposed from the linear groove 13 after the formation of the resist strips 15. . The material used to form both side walls 6B is the same as that in the first embodiment.

工程B10においては、図9Gに示すように、両側壁6Bの形成後にレジスト膜11Bおよびレジスト条15をレジスト除去剤により除去する。レジスト除去剤は第1の実施形態に用いたレジスト除去剤と同様である。   In step B10, as shown in FIG. 9G, after the formation of both side walls 6B, the resist film 11B and the resist strip 15 are removed with a resist remover. The resist remover is the same as the resist remover used in the first embodiment.

そして、工程B11においては、図9Hに示すように、レジスト膜11Bおよびレジスト条15の除去後に露出したシード膜10Bをイオンミリングにより除去する。   In step B11, as shown in FIG. 9H, the seed film 10B exposed after the removal of the resist film 11B and the resist strip 15 is removed by ion milling.

次に、図9および図10を用いて、第2の実施形態の半導体回路モジュールの製造方法の作用を説明する。ここで、図10は、第2の実施形態の工程DをA、Bの順に示す縦断面図である。   Next, the operation of the manufacturing method of the semiconductor circuit module according to the second embodiment will be described with reference to FIGS. Here, FIG. 10 is a longitudinal sectional view showing the process D of the second embodiment in the order of A and B. FIG.

第2の実施形態の半導体回路モジュールの製造方法は第1の実施形態と同様、工程Aから工程Eまでを備えており、そのうちの工程Bが第1の実施形態と異なる。ここで、図9Cに示すように工程B7においては実装回路3Bの表面上に金属底面膜7が形成され、図9Fに示すように工程B9においては金属底面膜7の表面上に両側壁6Bが形成される。そのため、両側壁6Bおよび金属底面膜7を断面凹状に連続的に形成することができる。これによって、図10に示すように、工程Dにおいてはスタッド4aの先端4cおよび側面4bを接続パッド5Bに接触させることができるため、スタッドバンプ4と接続パッド5Bとの接触面積を大きくすることができる。   The manufacturing method of the semiconductor circuit module of the second embodiment includes steps A to E as in the first embodiment, and step B of the method is different from that of the first embodiment. Here, as shown in FIG. 9C, the metal bottom film 7 is formed on the surface of the mounting circuit 3B in the process B7, and both side walls 6B are formed on the surface of the metal bottom film 7 in the process B9 as shown in FIG. 9F. It is formed. Therefore, the side walls 6B and the metal bottom film 7 can be continuously formed in a concave cross section. As a result, as shown in FIG. 10, in step D, the tip 4c and the side surface 4b of the stud 4a can be brought into contact with the connection pad 5B, so that the contact area between the stud bump 4 and the connection pad 5B can be increased. it can.

また、図10に示すように、スタッドバンプ4のスタッド4aの先端面4cが平滑に形成されており、両側壁6Bがスタッド4aの寸法および形状に合わせて形成されていれば、スタッド4aを両側壁6Bおよび金属底面膜7に密着させることができるので、スタッドバンプ4と金属接合膜8との接触面積を容易に大きくすることができる。これにより、接合面積が大きくなるため、スタッドバンプ4と接続パッド5Bとの接合強度を大きくすることができる。   Further, as shown in FIG. 10, if the front end surface 4c of the stud 4a of the stud bump 4 is formed smoothly and both side walls 6B are formed in accordance with the size and shape of the stud 4a, the stud 4a is disposed on both sides. Since it can be adhered to the wall 6B and the metal bottom film 7, the contact area between the stud bump 4 and the metal bonding film 8 can be easily increased. Thereby, since a joining area becomes large, the joining strength of the stud bump 4 and the connection pad 5B can be enlarged.

次に、図11および図12を用いて、第3の実施形態の半導体回路モジュールの製造方法を説明する。ここで、図11は、金属底面膜7を有しない場合の第3の実施形態の接続パッド5Cを形成する工程BをAからEの順に示す縦断面図である。また、図12は、金属底面膜7を有する場合の第3の実施形態の接続パッド5Cを形成する工程BをAからEの順に示す縦断面図である。   Next, a manufacturing method of the semiconductor circuit module of the third embodiment will be described with reference to FIGS. Here, FIG. 11 is a longitudinal cross-sectional view showing the process B for forming the connection pad 5C of the third embodiment in the order of A to E when the metal bottom film 7 is not provided. FIG. 12 is a longitudinal sectional view showing steps B to A in order of forming the connection pad 5C of the third embodiment when the metal bottom film 7 is provided.

第3の実施形態の半導体回路モジュールは、第1の実施形態および第2の実施形態と同様、工程Aから工程Eを経て製造される。ここで、これら工程Aから工程Eのうち工程Bを除く他の工程は、第1の実施形態における対応する他の工程と同様である。また、両側壁6Cを形成する工程Bにおいても、両側壁6Cを有する接続パッド5Cを実装回路3Cの平滑な表面上に形成することに関しては第1の実施形態の工程Bと同様である。その一方、両側壁6Cの形状が第1の実施形態または第2の実施形態の両側壁6Cの形状と異なり、それに伴って、第3の実施形態の工程Bは第1の実施形態または第2の実施形態の工程Bとわずかに異なる。   The semiconductor circuit module of the third embodiment is manufactured through the process A to the process E as in the first embodiment and the second embodiment. Here, of the steps A to E, the steps other than the step B are the same as the corresponding steps in the first embodiment. Also, in the process B for forming the side walls 6C, the formation of the connection pads 5C having the side walls 6C on the smooth surface of the mounting circuit 3C is the same as the process B of the first embodiment. On the other hand, the shape of the side walls 6C is different from the shape of the side walls 6C of the first embodiment or the second embodiment, and accordingly, the process B of the third embodiment is performed in the first embodiment or the second embodiment. Slightly different from step B of the embodiment.

接続パッド5Cに第2の実施形態のような金属底面膜7を形成しない場合、第3の実施形態の工程Bは第1の実施形態の工程Bと類似している。はじめに、第3の実施形態の工程Bは、図4Bおよび図11Aに示すように、第1の実施形態の工程B1(シード膜10Aの形成)および工程B2(直線溝12のパターンニング)と同様の工程を経て、実装回路3Cの表面上に形成されたレジスト膜11Aに2本の直線溝12のパターンニングを行なう。   When the metal bottom film 7 as in the second embodiment is not formed on the connection pad 5C, the process B of the third embodiment is similar to the process B of the first embodiment. First, as shown in FIGS. 4B and 11A, the process B of the third embodiment is the same as the process B1 (formation of the seed film 10A) and the process B2 (patterning of the linear groove 12) of the first embodiment. Through the steps, the two linear grooves 12 are patterned on the resist film 11A formed on the surface of the mounting circuit 3C.

その後、図11Bに示すように、両側壁6Cをめっき形成する前に、レジスト膜11Aを加熱してレジスト膜11Aの上部11Aaを幅方向に収縮させる。これにより、2本の直線溝12の縦断面が長方形状から上底の長さが下底の長さよりも長い台形状に変化する。この台形の形状はレジスト膜11Aの厚さや加熱時間によって変更することができる。   Thereafter, as shown in FIG. 11B, before the side walls 6C are formed by plating, the resist film 11A is heated to shrink the upper portion 11Aa of the resist film 11A in the width direction. As a result, the vertical cross section of the two linear grooves 12 changes from a rectangular shape to a trapezoidal shape in which the length of the upper base is longer than the length of the lower base. The trapezoidal shape can be changed depending on the thickness of the resist film 11A and the heating time.

そして、図11Cに示すように、第1の実施形態の工程B3と同様に両側壁6Cをめっき形成する。めっき形成された両側壁6Cの縦断面は、2本の直線溝12の縦断面と同様、上底の長さが下底の長さよりも長い台形となる。両側壁6Cのめっき形成が終わったら、図11Dおよび図11Eに示すように、第1の実施形態の工程B4および工程B5と同様、レジスト膜11Aの除去およびシード膜10Aの除去を行ない、接続パッド5Cの両側壁6Cが形成される。   Then, as shown in FIG. 11C, both side walls 6C are formed by plating in the same manner as in step B3 of the first embodiment. Similar to the vertical cross section of the two straight grooves 12, the vertical cross section of the both side walls 6C formed by plating is a trapezoid in which the length of the upper base is longer than the length of the lower base. After the formation of the plating on both side walls 6C, as shown in FIGS. 11D and 11E, the resist film 11A and the seed film 10A are removed as in the steps B4 and B5 of the first embodiment, and the connection pads Both side walls 6C of 5C are formed.

一方、接続パッド5Cに第2の実施形態のような金属底面膜7を形成する場合、第3の実施形態の工程Bは第2の実施形態の工程Bと類似している。はじめに、第3の実施形態の工程Bは、図9Eおよび図12Aに示すように、第2の実施形態の工程B1(シード膜10Bの形成)、工程B6(直線溝13のパターンニング)、工程B7(金属底面膜7の形成)および工程B8(レジスト条15の形成)と同様の工程を経て、実装回路3Cの表面上に形成されたレジスト膜11Bに2本の直線状の溝14を形成する。   On the other hand, when the metal bottom film 7 as in the second embodiment is formed on the connection pad 5C, the process B of the third embodiment is similar to the process B of the second embodiment. First, as shown in FIGS. 9E and 12A, the process B of the third embodiment includes the process B1 (formation of the seed film 10B), the process B6 (patterning of the linear groove 13), and the process of the second embodiment. The two linear grooves 14 are formed in the resist film 11B formed on the surface of the mounting circuit 3C through the same processes as B7 (formation of the metal bottom film 7) and process B8 (formation of the resist strip 15). To do.

その後、図12Bに示すように、両側壁6Cをめっき形成する前に、レジスト膜11Bおよびレジスト条15を加熱してレジスト膜11Bの上部11Baおよびレジスト条15の上部15aを幅方向に収縮させる。これにより、1本の直線溝13とレジスト条15との間の2つの直線状の溝14の縦断面が長方形状から上底の長さが下底の長さよりも長い台形状に変化する。   Thereafter, as shown in FIG. 12B, before the side walls 6C are formed by plating, the resist film 11B and the resist strip 15 are heated to shrink the upper portion 11Ba of the resist film 11B and the upper portion 15a of the resist strip 15 in the width direction. As a result, the vertical cross section of the two linear grooves 14 between the single linear groove 13 and the resist strip 15 changes from a rectangular shape to a trapezoidal shape in which the length of the upper base is longer than the length of the lower base.

そして、図12Cに示すように、第2の実施形態の工程B9と同様に両側壁6Cをめっき形成する。めっき形成された両側壁6Cの縦断面は、前述した2つの直線状の溝14の縦断面と同様、上底の長さが下底の長さよりも長い台形となる。両側壁6Cのめっき形成が終わったら、図12Dおよび図12Eに示すように、第2の実施形態の工程B10および工程B11と同様、レジスト膜11Bおよびレジスト条15の除去およびシード膜10Bの除去を行ない、接続パッド5Cの金属底面膜7および両側壁6Cが形成される。   Then, as shown in FIG. 12C, both side walls 6C are formed by plating in the same manner as in step B9 of the second embodiment. The vertical cross section of the both side walls 6C formed with plating is a trapezoid in which the length of the upper base is longer than the length of the lower base, like the vertical cross sections of the two linear grooves 14 described above. When the plating on both side walls 6C is finished, as shown in FIGS. 12D and 12E, the removal of the resist film 11B and the resist strip 15 and the removal of the seed film 10B are performed in the same manner as in the steps B10 and B11 of the second embodiment. As a result, the metal bottom film 7 and both side walls 6C of the connection pad 5C are formed.

次に、図11から図13を用いて、第3の実施形態の半導体回路モジュールの製造方法の作用を説明する。ここで、図13は、第3の実施形態の工程D(スタッド4aの加圧挿入)をA、Bの順に示す縦断面図である。   Next, the operation of the semiconductor circuit module manufacturing method according to the third embodiment will be described with reference to FIGS. Here, FIG. 13 is a longitudinal sectional view showing the process D (pressure insertion of the stud 4a) of the third embodiment in the order of A and B. FIG.

第3の実施形態の工程Bを経て形成された両側壁6Cの縦断面は、図11Eおよび図12Eに示すように、上底の長さが下底の長さよりも長い台形状に形成されている。そのため、両側壁6Cにおいては、その内幅W2が下方から上方に向かって小さくなり、入り口が狭い内部形状になる。これにより、図13に示すように、第3の実施形態の工程Dにおいてスタッドバンプ4のスタッド4aを接続パッド5Cの両側壁6Cの内部に加圧挿入した際、スタッド4aが両側壁6Cの内部形状に合わせて下底の長さが上底の長さよりも長い台形状の縦断面に変形する。このことから、スタッド4aが加圧挿入された後、スタッド4aは両側壁6Cに挟持されるので、スタッドバンプ4と接続パッド5Cとの接合強度を大きくすることができる。   As shown in FIGS. 11E and 12E, the longitudinal cross section of both side walls 6C formed through the process B of the third embodiment is formed in a trapezoidal shape in which the length of the upper base is longer than the length of the lower base. Yes. Therefore, in both side walls 6C, the inner width W2 decreases from the lower side to the upper side, and the entrance has a narrow internal shape. As a result, as shown in FIG. 13, when the stud 4a of the stud bump 4 is pressed and inserted into the both side walls 6C of the connection pad 5C in the process D of the third embodiment, the stud 4a is inside the both side walls 6C. According to the shape, the length of the lower base is deformed into a trapezoidal longitudinal section longer than the length of the upper base. Thus, after the stud 4a is pressed and inserted, the stud 4a is sandwiched between the side walls 6C, so that the bonding strength between the stud bump 4 and the connection pad 5C can be increased.

また、図12Eに示すように、第2の実施形態と同様、接続パッド5Cに金属底面膜7を形成することにより、スタッドバンプ4と接続パッド5Cとの接触面積を大きくすることができる(図10B参照)。これにより、工程Eにおいて金属接合膜8によりスタッドバンプ4と接続パッド5Cとを接合する際、金属底面膜7を有しない接続パッド5Cよりもスタッドバンプ4と接続パッド5Cとの接続強度を大きくすることができる。   Further, as shown in FIG. 12E, as in the second embodiment, the contact area between the stud bump 4 and the connection pad 5C can be increased by forming the metal bottom film 7 on the connection pad 5C (FIG. 12E). 10B). Thereby, when the stud bump 4 and the connection pad 5C are bonded by the metal bonding film 8 in the process E, the connection strength between the stud bump 4 and the connection pad 5C is made larger than the connection pad 5C having no metal bottom film 7. be able to.

次に、図14および図15を用いて、第4の実施形態の半導体回路モジュールの製造方法を説明する。ここで、図14は、金属底面膜7を有しない場合の第4の実施形態の接続パッド5Dを形成する工程BをAからDの順に示す縦断面図である。また、図15は、金属底面膜7を有する場合の第4の実施形態の接続パッド5Dを形成する工程BをAからDの順に示す縦断面図である。   Next, a method for manufacturing the semiconductor circuit module of the fourth embodiment will be described with reference to FIGS. Here, FIG. 14 is a longitudinal cross-sectional view showing the process B for forming the connection pad 5D of the fourth embodiment in the order of A to D when the metal bottom film 7 is not provided. FIG. 15 is a longitudinal cross-sectional view showing the process B for forming the connection pad 5D of the fourth embodiment in the order of A to D when the metal bottom film 7 is provided.

第4の実施形態の半導体回路モジュールは、第1の実施形態および第2の実施形態と同様、工程Aから工程Eを経て製造される。ここで、これら工程Aから工程Eのうち工程Bを除く他の工程は、第1の実施形態における対応する他の工程と同様である。また、両側壁6Dを形成する工程Bにおいても、両側壁6Dを有する接続パッド5Dを形成することに関しては第1の実施形態の工程Bと同様である。その一方、両側壁6Dの形状が第1の実施形態または第2の実施形態の両側壁6Dの形状と異なり、それに伴って、第4の実施形態の工程Bは第1の実施形態または第2の実施形態の工程Bとわずかに異なる。   The semiconductor circuit module of the fourth embodiment is manufactured through the process A to the process E as in the first embodiment and the second embodiment. Here, of the steps A to E, the steps other than the step B are the same as the corresponding steps in the first embodiment. Also, in the process B for forming the both side walls 6D, the formation of the connection pad 5D having the both side walls 6D is the same as the process B in the first embodiment. On the other hand, the shape of the side walls 6D is different from the shape of the side walls 6D of the first embodiment or the second embodiment, and accordingly, the process B of the fourth embodiment is performed in the first or second embodiment. Slightly different from step B of the embodiment.

接続パッド5Dに第2の実施形態のような金属底面膜7を形成しない場合、第4の実施形態の工程Bは第1の実施形態の工程Bに類似する。はじめに、第4の実施形態の工程Bは、図4Bおよび図14Aに示すように、第1の実施形態の工程B1(シード膜10Aの形成)および工程B2(直線溝12のパターンニング)と同様の工程を経て、実装回路3Dの表面上に形成されたレジスト膜11Aに2本の直線溝12のパターンニングを行なう。   When the metal bottom film 7 as in the second embodiment is not formed on the connection pad 5D, the process B of the fourth embodiment is similar to the process B of the first embodiment. First, as shown in FIGS. 4B and 14A, the process B of the fourth embodiment is the same as the process B1 (formation of the seed film 10A) and the process B2 (patterning of the linear groove 12) of the first embodiment. Through the steps, the two linear grooves 12 are patterned in the resist film 11A formed on the surface of the mounting circuit 3D.

その後、第1の実施形態の工程B3と同様、シード膜10Aの表面上に両側壁6Dのめっき形成を開始する。ただし、第4の実施形態においては、図14Bに示すように、レジスト膜11Aの上面11Abを部分的に覆うまで両側壁6Dをめっき成長させている。これにより、両側壁6Dの上方において両側壁6Dの内側(および外側)に延出するキノコ断面状の膨出部9が形成される。   Thereafter, similarly to the process B3 of the first embodiment, the formation of plating on both side walls 6D is started on the surface of the seed film 10A. However, in the fourth embodiment, as shown in FIG. 14B, both side walls 6D are grown by plating until the upper surface 11Ab of the resist film 11A is partially covered. Thereby, the bulging part 9 of the cross-sectional shape of the mushroom which extends inward (and the outer side) of the both side walls 6D above the both side walls 6D is formed.

両側壁6Dのめっき形成が終わったら、図14Cおよび図14Dに示すように、第1の実施形態の工程B4および工程B5と同様、レジスト膜11Aの除去およびシード膜10Aの除去を行ない、接続パッド5Dの両側壁6Dが形成される。   After the formation of the plating on both side walls 6D, as shown in FIGS. 14C and 14D, the resist film 11A and the seed film 10A are removed in the same manner as in Steps B4 and B5 of the first embodiment, and the connection pads are removed. 5D side walls 6D are formed.

一方、接続パッド5Dに第2の実施形態のような金属底面膜7を形成する場合、第4の実施形態の工程Bは第2の実施形態の工程Bに類似する。はじめに、第4の実施形態の工程Bは、図9Eおよび図15Aに示すように、第2の実施形態の工程B1(シード膜10Bの形成)、工程B6(直線溝13のパターンニング)、工程B7(金属底面膜7の形成)および工程B8(レジスト条15の形成)と同様の工程を経て、実装回路3Dの表面上に形成されたレジスト膜11Bに2本の直線状の溝14を形成する。   On the other hand, when forming the metal bottom film 7 as in the second embodiment on the connection pad 5D, the process B of the fourth embodiment is similar to the process B of the second embodiment. First, as shown in FIGS. 9E and 15A, the process B of the fourth embodiment includes a process B1 (formation of the seed film 10B), a process B6 (patterning of the linear groove 13), and a process of the second embodiment. The two linear grooves 14 are formed in the resist film 11B formed on the surface of the mounting circuit 3D through the same processes as B7 (formation of the metal bottom film 7) and process B8 (formation of the resist strip 15). To do.

その後、第2の実施形態の工程B9と同様、金属底面膜7の表面上に両側壁6Dのめっき形成を開始する。ただし、第4の実施形態においては、図15Bに示すように、レジスト膜11Bの上面11Bbおよびレジスト条15の上面15bを部分的に覆うまで両側壁6Dをめっき成長させている。これにより、両側壁6Dの上方において両側壁6Dの内側(および外側)に延出するキノコ断面状の膨出部9が形成される。   Thereafter, similarly to the process B9 of the second embodiment, the formation of plating on both side walls 6D on the surface of the metal bottom film 7 is started. However, in the fourth embodiment, as shown in FIG. 15B, the side walls 6D are grown by plating until the upper surface 11Bb of the resist film 11B and the upper surface 15b of the resist strip 15 are partially covered. Thereby, the bulging part 9 of the cross-sectional shape of the mushroom which extends inward (and the outer side) of the both side walls 6D above the both side walls 6D is formed.

両側壁6Dのめっき形成が終わったら、図15Cおよび図15Dに示すように、第2の実施形態の工程B10および工程B11と同様、レジスト膜11Bおよびレジスト条15の除去およびシード膜10Bの除去を行ない、接続パッド5Dの両側壁6Dが形成される。   After the formation of the plating on both side walls 6D, as shown in FIGS. 15C and 15D, the removal of the resist film 11B and the resist strip 15 and the removal of the seed film 10B are performed in the same manner as in the processes B10 and B11 of the second embodiment. As a result, both side walls 6D of the connection pad 5D are formed.

次に、図16を用いて、第4の実施形態の半導体回路モジュールの製造方法の作用を説明する。ここで、図16は、第4の実施形態の工程D(スタッド4aの加圧挿入)をA、Bの順に示す縦断面図である。   Next, the operation of the semiconductor circuit module manufacturing method of the fourth embodiment will be described with reference to FIG. Here, FIG. 16 is a longitudinal sectional view showing the process D (pressure insertion of the stud 4a) of the fourth embodiment in the order of A and B. FIG.

第4の実施形態の工程Bを経て形成された両側壁6Dは、図14Bおよび図15Bに示すように、レジスト膜11Bの上面11Bbおよびレジスト条15の上面15bを覆うようにめっき形成されており、両側壁6Dの上方において両側壁6Dの内側(および外側)に延出する膨出部9を有している。そのため、その縦断面はキノコ状に形成されている。このことから、図14Dおよび図15Dに示すように、両側壁6Dにおいては、その内幅W2が下方から上方にいたるまでは一定であり、かつその上方において狭くなっており、入り口が狭い内部形状になる。   Both side walls 6D formed through the process B of the fourth embodiment are plated so as to cover the upper surface 11Bb of the resist film 11B and the upper surface 15b of the resist strip 15 as shown in FIGS. 14B and 15B. The bulging portion 9 extends to the inside (and outside) of the side walls 6D above the side walls 6D. Therefore, the longitudinal section is formed in a mushroom shape. From this, as shown in FIG. 14D and FIG. 15D, in both side walls 6D, the inner width W2 is constant from the lower side to the upper side, and the upper side is narrower and the entrance is narrower. become.

そして、図16に示すように、第4の実施形態の工程Dにおいてスタッドバンプ4のスタッド4aを接続パッド5Dの両側壁6Dの内部に加圧挿入した際、スタッド4aが両側壁6Dの内部形状に合わせて係合するように変形する。このことから、スタッド4aが加圧挿入された後、両側壁6Dの膨出部9がスタッド4aを挟持するので、スタッドバンプ4と接続パッド5Dとの接合強度を大きくすることができる。とくに、この膨出部9の内側は逆L字のカギ状になっているため、第3の実施形態の両側壁6Dよりも強くスタッド4aを挟持することができる。   Then, as shown in FIG. 16, when the stud 4a of the stud bump 4 is press-inserted into the both side walls 6D of the connection pad 5D in the process D of the fourth embodiment, the stud 4a has the internal shape of the both side walls 6D. It is deformed so that it can be engaged with. From this, after the stud 4a is pressed and inserted, the bulging portions 9 of the side walls 6D sandwich the stud 4a, so that the bonding strength between the stud bump 4 and the connection pad 5D can be increased. In particular, since the inside of the bulging portion 9 has an inverted L-shaped key shape, the stud 4a can be clamped more strongly than both side walls 6D of the third embodiment.

また、図15Dに示すように、第2の実施形態と同様、接続パッド5Dに金属底面膜7を形成することにより、スタッドバンプ4と接続パッド5Dとの接触面積を大きくすることができる(図10B参照)。これにより、工程Eにおいて金属接合膜8によりスタッドバンプ4と接続パッド5Dとを接合する際、金属底面膜7を有しない接続パッド5Dよりもスタッドバンプ4と接続パッド5Dとの接続強度を大きくすることができる。   Further, as shown in FIG. 15D, as in the second embodiment, the contact area between the stud bump 4 and the connection pad 5D can be increased by forming the metal bottom film 7 on the connection pad 5D (FIG. 15D). 10B). Thereby, when the stud bump 4 and the connection pad 5D are bonded by the metal bonding film 8 in the process E, the connection strength between the stud bump 4 and the connection pad 5D is made larger than the connection pad 5D having no metal bottom film 7. be able to.

すなわち、第1から第4の実施形態の半導体回路モジュールの製造方法によれば、スタッドバンプ4のスタッド4aの側面4bを接続パッド5A〜Dの両側壁6A〜Dに密着させてスタッドバンプ4と接続パッド5Dとの接触面積を従来よりも大きくすることができるので、接続パッド5A〜Dとスタッドバンプ4との接合強度が大きくなり、半導体チップの導通不良が生じにくい半導体回路モジュールを製造することができるという効果を奏する。   That is, according to the manufacturing method of the semiconductor circuit module of the first to fourth embodiments, the side surface 4b of the stud 4a of the stud bump 4 is brought into close contact with the both side walls 6A to 6D of the connection pads 5A to 5D. Since the contact area with the connection pad 5D can be made larger than before, the bonding strength between the connection pads 5A to 5D and the stud bump 4 is increased, and a semiconductor circuit module that does not easily cause poor conduction of the semiconductor chip is manufactured. There is an effect that can be.

なお、本発明は、前述した実施形態などに限定されるものではなく、必要に応じて種々の変更が可能である。   In addition, this invention is not limited to embodiment mentioned above etc., A various change is possible as needed.

例えば、第2の実施形態の工程B8においては、実装回路3Bの表面からレジスト膜11Bおよびレジスト条15の表面までの高さをそろえるため、1本の直線溝13および1本のレジスト条15を同時形成しているが、他の実施形態においては、工程B7の後、工程B6において形成したレジスト膜11Bを除去しないで、1本の直線溝13の内部に1本のレジスト条15を形成してもよい。その際には、レジスト条15に用いられる材料はレジスト膜11Bに用いられる材料と同様にすることが好ましい。   For example, in step B8 of the second embodiment, in order to align the height from the surface of the mounting circuit 3B to the surface of the resist film 11B and the resist strip 15, one linear groove 13 and one resist strip 15 are formed. Although formed at the same time, in another embodiment, after the step B7, without removing the resist film 11B formed in the step B6, one resist strip 15 is formed inside one linear groove 13. May be. In that case, it is preferable that the material used for the resist strip 15 is the same as the material used for the resist film 11B.

また、スタッドバンプ4および接続パッド5A〜Dの表面に金属接合膜8としてAu表面膜が形成されている場合、工程Eにおいて行なう接合としてはAu−Au超音波金属接合が用いられても良い。もちろん、スタッドバンプ4および接続パッド5A〜DがAuを用いて形成されている場合も同様に接合することができるが、その際にはAu表面膜を別個形成して金属接合膜8とするのではなく、スタッドバンプ4および接続パッド5A〜Dの表面を一体形成された金属接合膜8として用いる。   When an Au surface film is formed as the metal bonding film 8 on the surface of the stud bump 4 and the connection pads 5A to 5D, Au—Au ultrasonic metal bonding may be used as bonding performed in the step E. Of course, when the stud bump 4 and the connection pads 5A to 5D are formed using Au, they can be bonded in the same manner. However, in this case, an Au surface film is formed separately to form the metal bonding film 8. Instead, the surface of the stud bump 4 and the connection pads 5A to 5D is used as the integrally formed metal bonding film 8.

さらに、工程AにおけるAuワイヤ20の代わりに他の金属ワイヤを用いて前述した工程Aと同様にスタッドバンプ本体を形成した後、そのスタッドバンプ本体にAu膜や前述したAu合金膜をめっき形成してスタッドバンプ4を形成しても良い。その際、工程Dにおいてスタッドバンプ4を変形させることがあるため、表面に形成されるAu膜やAu合金膜を厚めに形成しておくことが好ましい。   Further, after forming a stud bump body using the other metal wire instead of the Au wire 20 in the process A in the same manner as the process A described above, the Au film or the Au alloy film described above is plated on the stud bump body. Then, the stud bump 4 may be formed. At this time, since the stud bump 4 may be deformed in the step D, it is preferable to form a thick Au film or Au alloy film formed on the surface.

第1の実施形態の半導体回路モジュールにおける接続状態を示す透過平面図Transmission plan view showing the connection state in the semiconductor circuit module of the first embodiment 図1の2−2矢視断面図2-2 sectional view of FIG. 第1の実施形態の工程AをA〜Dの順に示す縦断面図The longitudinal cross-sectional view which shows process A of 1st Embodiment in order of AD 第1の実施形態の工程BをA〜Eの順に示す縦断面図The longitudinal cross-sectional view which shows process B of 1st Embodiment in order of A-E 第1の実施形態の工程Cを示す縦断面図The longitudinal cross-sectional view which shows the process C of 1st Embodiment 両側壁の内幅がスタッドの外幅と同等の場合における第1の実施形態の工程EをA、Bの順に示す縦断面図The longitudinal cross-sectional view which shows the process E of 1st Embodiment in order of A and B in case the inner width of a both-side wall is equivalent to the outer width of a stud 両側壁の内幅がスタッドの外幅よりも小さい場合における第1の実施形態の工程EをA、Bの順に示す縦断面図The longitudinal cross-sectional view which shows process E of 1st Embodiment in order of A and B in case the inner width of a both-side wall is smaller than the outer width of a stud 両側壁の内幅がスタッドの外幅よりも大きい場合における第1の実施形態の工程EをA、Bの順に示す縦断面図The longitudinal cross-sectional view which shows process E of 1st Embodiment in order of A and B in case the inner width of a both-side wall is larger than the outer width of a stud 第2の実施形態の工程BをA〜Hの順に示す縦断面図The longitudinal cross-sectional view which shows process B of 2nd Embodiment in order of AH 両側壁の内幅がスタッドの外幅と同等の場合における第2の実施形態の工程DをA、Bの順に示す縦断面図The longitudinal cross-sectional view which shows process D of 2nd Embodiment in order of A and B in the case where the inner width of a both-side wall is equivalent to the outer width of a stud 接続パッドが金属底面膜を有しない場合の第3の実施形態の工程BをA〜Eの順に示す縦断面図The longitudinal cross-sectional view which shows process B of 3rd Embodiment in order of A to E when a connection pad does not have a metal bottom face film 接続パッドが金属底面膜を有する場合の第3の実施形態の工程BをA〜Eの順に示す縦断面図The longitudinal cross-sectional view which shows process B of 3rd Embodiment in order of A to E in case a connection pad has a metal bottom film 接続パッドが金属底面膜を有しない場合における第3の実施形態の工程DをA、Bの順に示す縦断面図The longitudinal cross-sectional view which shows process D of 3rd Embodiment in order of A and B in case a connection pad does not have a metal bottom face film 接続パッドが金属底面膜を有しない場合の第4の実施形態の工程BをA〜Dの順に示す縦断面図The longitudinal cross-sectional view which shows process B of 4th Embodiment in order of AD when a connection pad does not have a metal bottom face film 接続パッドが金属底面膜を有する場合の第4の実施形態の工程BをA〜Dの順に示す縦断面図The longitudinal cross-sectional view which shows process B of 4th Embodiment in case of a connection pad having a metal bottom face film in order of AD 接続パッドが金属底面膜を有しない場合における第4の実施形態の工程DをA、Bの順に示す縦断面図The longitudinal cross-sectional view which shows process D of 4th Embodiment in order of A and B in case a connection pad does not have a metal bottom face film 金属接合膜の膜厚が十分に厚い場合の従来の接合状態を示す縦断面図Longitudinal sectional view showing a conventional bonding state when the metal bonding film is sufficiently thick 金属接合膜の膜厚を十分に厚く形成することができない場合の従来の接合状態を示す縦断面図Longitudinal sectional view showing a conventional bonding state when the metal bonding film cannot be formed sufficiently thick

符号の説明Explanation of symbols

1 半導体回路モジュール
2 半導体チップ
3 実装回路
4 スタッドバンプ
4a スタッド
4b 側面
4c 先端(先端面)
5A〜D 接続パッド
6A〜6D 両側壁
6Aa 両側壁の内面
7 金属底面膜
8 金属接合膜
9 膨出部
DESCRIPTION OF SYMBOLS 1 Semiconductor circuit module 2 Semiconductor chip 3 Mounting circuit 4 Stud bump 4a Stud 4b Side surface 4c Tip (tip surface)
5A to D Connection pads 6A to 6D Both side walls 6Aa Inner surfaces of both side walls 7 Metal bottom film 8 Metal bonding film 9 Swelling part

Claims (5)

半導体チップの平滑な表面上に同じ高さの複数のスタッドバンプを形成する工程Aと、
前記工程Aの前後いずれかにおいて、前記スタッドバンプに形成されるスタッドの外幅と同程度の内幅または前記スタッドの外幅よりも所定の長さだけ小さいもしくは大きい内幅を有する両側壁を有する接続パッドを実装回路の平滑な表面上に形成する工程Bであって、
前記実装回路の平滑な表面上にシード膜を形成する工程B1と、
前記シード膜の表面上にレジスト膜を形成してから前記両側壁を形成する位置に2本の直線溝をパターンニングする工程B2と、
前記2本の直線溝から露出する前記シード膜をめっきするとともに前記レジスト膜の上面を部分的に覆うまで前記両側壁をめっき成長させることにより、前記両側壁の上方に前記両側壁の内側に延出する膨出部を有する前記両側壁を前記シード膜の表面上に形成する工程B3と、
前記両側壁の形成後に前記レジスト膜を除去する工程B4と、
前記レジスト膜の除去後に露出したシード膜を除去する工程B5と
を備えている工程Bと、
前記接続パッドの表面層として前記接続パッドの表面上に金属接合膜を形成する工程Cと、
前記工程Cの後に前記スタッドを前記両側壁の内側に加圧挿入して前記スタッドの側面もしくは先端を前記両側壁の内側面または前記両側壁に囲まれた平滑な底面に圧接させることにより、前記両側壁の内幅が前記スタッドの外幅と異なる場合は前記スタッドをその幅方向に変形させて、前記両側壁の内幅が前記スタッドの外幅と同程度の場合はそのままの状態において、前記スタッドの側面を前記両側壁の内側面に密着させる工程Dと、
前記工程Dの後に前記金属接合膜を加熱することにより前記スタッドバンプを前記接続パッドに接合させる工程Eと
を備えることを特徴とする半導体回路モジュールの製造方法。
Forming a plurality of stud bumps having the same height on the smooth surface of the semiconductor chip; and
Either before or after the step A, both side walls have an inner width that is approximately the same as the outer width of the stud formed on the stud bump, or an inner width that is smaller or larger than the outer width of the stud by a predetermined length. Forming a connection pad on the smooth surface of the mounting circuit, B ,
Forming a seed film on the smooth surface of the mounting circuit;
Forming a resist film on the surface of the seed film and then patterning two linear grooves at positions where the side walls are formed;
The seed film exposed from the two straight grooves is plated and the both side walls are plated and grown until the upper surface of the resist film is partially covered, thereby extending above the both side walls and inside the both side walls. Forming the both side walls having protruding bulging portions on the surface of the seed film ; and
A step B4 of removing the resist film after the formation of the both side walls;
Step B5 for removing the exposed seed film after removing the resist film;
A process B comprising:
Forming a metal bonding film on the surface of the connection pad as a surface layer of the connection pad; and
After the step C, the stud is press-inserted inside the both side walls, and the side surface or the tip of the stud is pressed against the inner side surface of the both side walls or the smooth bottom surface surrounded by the both side walls, When the inner width of both side walls is different from the outer width of the stud, the stud is deformed in the width direction, and when the inner width of the both side walls is approximately the same as the outer width of the stud, A step D in which the side surface of the stud is closely attached to the inner side surface of the both side walls;
A method of manufacturing a semiconductor circuit module, comprising: a step E of bonding the stud bump to the connection pad by heating the metal bonding film after the step D.
半導体チップの平滑な表面上に同じ高さの複数のスタッドバンプを形成する工程Aと、
前記工程Aの前後いずれかにおいて、前記スタッドバンプに形成されるスタッドの外幅と同程度の内幅または前記スタッドの外幅よりも所定の長さだけ小さいもしくは大きい内幅を有する両側壁を有する接続パッドを実装回路の平滑な表面上に形成する工程Bであって、
前記実装回路の平滑な表面上にシード膜を形成する工程B1と、
前記シード膜の表面上にレジスト膜を形成した後、前記両側壁によって囲まれる位置にその囲まれる範囲と同等の大きさの1本の直線溝をパターンニングする工程B6と、
前記直線溝から露出する前記シード膜をめっきすることにより金属底面膜を形成する工程B7と、
前記金属底面膜の表面中央に前記1本の直線溝と平行する1本のレジスト条を形成する工程B8と、
前記レジスト条の形成後に前記直線溝から露出する前記金属底面膜をめっきするとともに前記レジスト膜の上面および前記レジスト条の上面を部分的に覆うまで前記両側壁をめっき成長させることにより、前記両側壁の上方に前記両側壁の内側に延出する膨出部を有する前記両側壁を前記金属底面膜の表面上に形成する工程B9と、
前記両側壁の形成後に前記レジスト膜および前記レジスト条を除去する工程B10と、
前記レジスト膜および前記レジスト条の除去後に露出したシード膜を除去する工程B11と
を備えている工程Bと、
前記接続パッドの表面層として前記接続パッドの表面上に金属接合膜を形成する工程Cと、
前記工程Cの後に前記スタッドを前記両側壁の内側に加圧挿入して前記スタッドの側面もしくは先端を前記両側壁の内側面または前記両側壁に囲まれた平滑な底面に圧接させることにより、前記両側壁の内幅が前記スタッドの外幅と異なる場合は前記スタッドをその幅方向に変形させて、前記両側壁の内幅が前記スタッドの外幅と同程度の場合はそのままの状態において、前記スタッドの側面を前記両側壁の内側面に密着させる工程Dと、
前記工程Dの後に前記金属接合膜を加熱することにより前記スタッドバンプを前記接続パッドに接合させる工程Eと
を備えることを特徴とする半導体回路モジュールの製造方法。
Forming a plurality of stud bumps having the same height on the smooth surface of the semiconductor chip; and
Either before or after the step A, both side walls have an inner width that is approximately the same as the outer width of the stud formed on the stud bump, or an inner width that is smaller or larger than the outer width of the stud by a predetermined length. Forming a connection pad on the smooth surface of the mounting circuit, B,
Forming a seed film on the smooth surface of the mounting circuit;
After forming a resist film on the surface of the seed film, patterning a single linear groove having a size equivalent to the enclosed area at a position surrounded by the both side walls; and
Forming a metal bottom film by plating the seed film exposed from the linear groove; and
Forming a resist strip parallel to the one linear groove at the center of the surface of the metal bottom film;
The both side walls are formed by plating the metal bottom film exposed from the linear groove after the formation of the resist strip and plating and growing the both side walls until the top surface of the resist film and the top surface of the resist strip are partially covered. A step B9 for forming the both side walls on the surface of the metal bottom film, having a bulge portion extending inside the both side walls above
Step B10 for removing the resist film and the resist strip after the formation of the side walls;
A step B11 of removing the resist film and the seed film exposed after removing the resist strip;
A process B comprising:
Forming a metal bonding film on the surface of the connection pad as a surface layer of the connection pad; and
After the step C, the stud is press-inserted inside the both side walls, and the side surface or the tip of the stud is pressed against the inner side surface of the both side walls or the smooth bottom surface surrounded by the both side walls, When the inner width of both side walls is different from the outer width of the stud, the stud is deformed in the width direction, and when the inner width of the both side walls is approximately the same as the outer width of the stud, A step D in which the side surface of the stud is brought into close contact with the inner side surface of the both side walls;
A step E of bonding the stud bump to the connection pad by heating the metal bonding film after the step D;
A method for manufacturing a semiconductor circuit module, comprising:
前記スタッドバンプは、AuもしくはAuを主成分とするAu合金またはそれらを表面膜として有する金属(合金を含む)を用いて形成されている
ことを特徴とする請求項1または請求項2に記載の半導体回路モジュールの製造方法。
The stud bump is formed using Au or an Au alloy containing Au as a main component or a metal (including an alloy) having these as a surface film.
The method of manufacturing a semiconductor circuit module according to claim 1 or claim 2, characterized in that.
前記金属接合膜は、鉛フリー半田またはSnもしくはSnを主成分とするSn合金のいずれか1の材料を用いてめっき形成されている
ことを特徴とする請求項3に記載の半導体回路モジュールの製造方法。
The metal bonding film is formed by plating using any one material of lead-free solder or Sn or Sn alloy mainly composed of Sn.
The method of manufacturing a semiconductor circuit module according to claim 3 .
前記スタッドは平滑な先端面を有して形成されており、
前記工程Dにおいて前記スタッドの平滑な先端面が前記両側壁に囲まれた平滑な底面に当接するまで前記スタッドを前記両側壁の内側に加圧挿入させ
ことを特徴とする請求項1から請求項4のいずれか1項に記載の半導体回路モジュールの製造方法。
The stud is formed with a smooth tip surface,
According claim 1, characterized in Rukoto is pressure inserted to the stud on the inside of the two side wall to smooth the tip surface of the stud abuts against the smooth bottom surrounded by the both side walls in the step D Item 5. A method for manufacturing a semiconductor circuit module according to any one of Items 4 to 5.
JP2006271873A 2006-10-03 2006-10-03 Manufacturing method of semiconductor circuit module Expired - Fee Related JP4745185B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006271873A JP4745185B2 (en) 2006-10-03 2006-10-03 Manufacturing method of semiconductor circuit module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006271873A JP4745185B2 (en) 2006-10-03 2006-10-03 Manufacturing method of semiconductor circuit module

Publications (2)

Publication Number Publication Date
JP2008091692A JP2008091692A (en) 2008-04-17
JP4745185B2 true JP4745185B2 (en) 2011-08-10

Family

ID=39375525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006271873A Expired - Fee Related JP4745185B2 (en) 2006-10-03 2006-10-03 Manufacturing method of semiconductor circuit module

Country Status (1)

Country Link
JP (1) JP4745185B2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118534A (en) * 2008-11-13 2010-05-27 Mitsubishi Electric Corp Semiconductor device and method of manufacturing same
JP6107117B2 (en) 2012-03-22 2017-04-05 豊田合成株式会社 Solid device and manufacturing method thereof
CN113766769B (en) * 2021-11-09 2022-02-01 四川英创力电子科技股份有限公司 Manufacturing method of multilayer trapezoidal blind slot printed board

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04340240A (en) * 1991-05-16 1992-11-26 Nec Corp Structure for connecting ic chip
JPH0521523A (en) * 1991-07-17 1993-01-29 Matsushita Electric Works Ltd Semiconductor device mounting substrate
JPH07153796A (en) * 1993-11-30 1995-06-16 Toshiba Corp Semiconductor mounting device and manufacturing method of it
JPH10233413A (en) * 1997-02-21 1998-09-02 Nec Kansai Ltd Semiconductor device and its manufacture and wiring board
JP2002373916A (en) * 2001-06-13 2002-12-26 Sony Corp Mounting method for semiconductor device
JP2006210591A (en) * 2005-01-27 2006-08-10 Matsushita Electric Ind Co Ltd Semiconductor apparatus and its manufacturing method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04340240A (en) * 1991-05-16 1992-11-26 Nec Corp Structure for connecting ic chip
JPH0521523A (en) * 1991-07-17 1993-01-29 Matsushita Electric Works Ltd Semiconductor device mounting substrate
JPH07153796A (en) * 1993-11-30 1995-06-16 Toshiba Corp Semiconductor mounting device and manufacturing method of it
JPH10233413A (en) * 1997-02-21 1998-09-02 Nec Kansai Ltd Semiconductor device and its manufacture and wiring board
JP2002373916A (en) * 2001-06-13 2002-12-26 Sony Corp Mounting method for semiconductor device
JP2006210591A (en) * 2005-01-27 2006-08-10 Matsushita Electric Ind Co Ltd Semiconductor apparatus and its manufacturing method

Also Published As

Publication number Publication date
JP2008091692A (en) 2008-04-17

Similar Documents

Publication Publication Date Title
JP6244147B2 (en) Manufacturing method of semiconductor device
US8119451B2 (en) Method of manufacturing semiconductor package and method of manufacturing substrate for the semiconductor package
US7456493B2 (en) Structure for mounting semiconductor part in which bump and land portion are hardly detached from each other and method of manufacturing mounting substrate used therein
US20020192855A1 (en) Semiconductor device and method for manufacturing the same
JP2000138313A (en) Semiconductor device and its manufacture
CN107154388B (en) Semiconductor package and method of manufacturing the same
JP2004343030A (en) Wiring circuit board, manufacturing method thereof, circuit module provided with this wiring circuit board
JP2006339654A (en) Packaging chip and its packaging method
CN102420581A (en) Sealing member for electronic component package and electronic component package
EP1571706A1 (en) Electronic device
JP3972183B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
TWI360872B (en)
JP4745185B2 (en) Manufacturing method of semiconductor circuit module
JP5128180B2 (en) Chip built-in substrate
US20080290528A1 (en) Semiconductor package substrate having electrical connecting pads
JP3972182B2 (en) Manufacturing method of semiconductor device
JP2002368155A (en) Wiring board, manufacturing method therefor, and semiconductor device
JP2005109088A (en) Semiconductor device and its manufacturing method, circuit substrate, and electronic equipment
CN101211885A (en) Braze welding joint, electronic component, semiconductor device and method for manufacturing electronic component
JP2007103953A (en) Semiconductor chip having bump containing conductive particle and method for manufacturing it
JP2001358442A (en) Mount structure of semiconductor package
TW202133367A (en) A terminal used in electronic product and methods of manufacturing the terminal
TWI380425B (en) Fine pitch bump structure and its manufacturing process
JP2008141036A (en) Printed substrate and method of manufacturing the same
JP2004363319A (en) Mount substrate and semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080905

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101221

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110217

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110419

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110511

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees