JP3972182B2 - Manufacturing method of semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】
高密度化を図るために三次元実装を実現した半導体装置が開発されている。例えば、半導体チップ同士を積み重ねる構造では、各半導体チップにワイヤボンディングすることで電気的な接続を図ることが多い。しかしながら、これによれば、電極を露出させるために半導体チップの外形が制限されるので、多数の半導体チップを積み重ねるには限界があった。
【０００３】
本発明は、上述した課題を解決するためのものであり、その目的は、三次元実装を実現できる半導体装置を簡単に製造することにある。
【０００４】
【課題を解決するための手段】
（１）本発明に係る半導体装置の製造方法は、（ａ）半導体チップを、導電部を支持する基板上で前記導電部に電気的に接続させ、
（ｂ）バンプを、前記基板における前記半導体チップの外側の領域で、少なくとも前記半導体チップよりも高くなるように前記導電部に電気的に接続させ、
（ｃ）型によって前記基板及び前記バンプを挟むことで封止材の空間を形成し、
（ｄ）前記空間に前記封止材を充填することで、前記半導体チップを封止するとともに、前記バンプの前記型に接触する部分を前記封止材から露出させることを含む。
【０００５】
本発明によれば、型によって基板及びバンプを挟むことで形成した空間に封止材を充填する。バンプの型に接触する部分には封止材が設けられない。そのため、半導体チップを封止する封止部のうち、導電部とは反対の面からバンプを露出させることができる。したがって、封止部のうち、導電部の面とバンプの面との両方から簡単に電気的な導通を図ることが可能になる。
【０００６】
（２）この半導体装置の製造方法において、
前記（ａ）工程で、前記半導体チップを電極が形成された面を前記基板とは反対側に向けて配置し、前記電極及び前記導電部をワイヤボンディングしてもよい。
【０００７】
これによれば、半導体チップを基板にフェースアップ実装してもよい。
【０００８】
（３）この半導体装置の製造方法において、
前記（ａ）工程で、前記半導体チップを電極が形成された面を前記基板に向けて配置してもよい。
【０００９】
これによれば、半導体チップを基板にフェースダウン実装してもよい。
【００１０】
（４）この半導体装置の製造方法において、
前記（ｄ）工程後に、前記基板を剥がすことで、前記導電部を露出させることをさらに含んでもよい。
【００１１】
これによれば、簡単に導電部を露出させることができる。
【００１２】
（５）この半導体装置の製造方法において、
前記（ａ）工程で、複数の前記半導体チップを、前記基板上で平面的に並べて配置し、
前記（ｄ）工程後に、
（ｅ）前記封止材を切断することで、それぞれの前記半導体チップを備える個片にすることをさらに含んでもよい。
【００１３】
これによれば、複数の半導体装置を同時に製造することができるので、生産性が向上する。
【００１４】
（６）この半導体装置の製造方法において、
前記導電部は、２以上の前記半導体チップに電気的に接続される共通の導電部を含み、
前記（ｅ）工程で、前記封止材を、前記バンプのうち前記共通の導電部に形成された共通のバンプごと切断してもよい。
【００１５】
これによれば、製造工程中に形成した１つの導電部及びバンプから、平面的に複数の電気的な接続部を形成することができるので、生産性が向上する。
【００１６】
（７）この半導体装置の製造方法において、
前記導電部は、複数のランドを含み、
前記（ｂ）工程で、それぞれの前記ランドに前記バンプを形成してもよい。
【００１７】
（８）この半導体装置の製造方法において、
前記（ｂ）工程で、複数の前記バンプを積み重ねられることで、少なくとも前記半導体チップよりも高くしてもよい。
【００１８】
これによれば、所望の高さのバンプを簡単に形成することができる。
【００１９】
（９）本発明に係る半導体装置は、上記方法によって製造されてなる。
【００２０】
（１０）本発明に係る半導体装置は、半導体チップと、
前記半導体チップの少なくとも一部を封止する封止部と、
前記封止部の第１の面のうち、前記半導体チップの外側の領域に露出してなり、前記封止部内でワイヤを介して前記半導体チップと電気的に接続されてなる導電部と、
前記封止部の前記第１の面とは反対の第２の面のうち、前記導電部の露出部と重なる領域に露出してなり、前記封止部内で前記導電部から突起してなるバンプと、
を含む。
【００２１】
本発明によれば、半導体チップを封止する封止部のうち、第１及び第２の面の両方から電気的な導通を図ることができる。
【００２２】
（１１）この半導体装置において、
前記導電部を支持し、前記半導体チップがフェースアップ実装された基板をさらに含み、
前記基板には、前記導電部を露出させる穴が形成されてもよい。
【００２３】
（１２）この半導体装置において、
前記穴には、導電材料が埋められてもよい。
【００２４】
これによれば、穴に導電材料が埋められているので、例えば複数の半導体装置を上下に電気的に接続しやすくなる。
【００２５】
（１３）この半導体装置において、
前記バンプ及び前記導電部は、前記封止部の側部に露出してもよい。
【００２６】
（１４）本発明に係る半導体装置は、上記半導体装置が積み重ねられている。
【００２７】
（１５）本発明に係る回路基板は、上記半導体装置が実装されている。
【００２８】
（１６）本発明に係る電子機器は、上記半導体装置を有する。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【００３０】
（第１の実施の形態）
図１〜図９は、本発明の第１の実施の形態に係る半導体装置及びその製造方法を示す図である。
【００３１】
図１は、基板に複数の半導体チップが搭載された図であり、導電部及びワイヤは省略してある。図２は、図１の部分平面図である。図３は、図２のIII‐III線断面図である。
【００３２】
図１に示すように、基板１０に複数の半導体チップ２０を搭載する。基板１０は、複数の半導体チップ２０の搭載領域１２を有する。すなわち、本実施の形態では、複数の半導体装置を一括して製造する。複数の搭載領域１２は、図１に示すように複数行複数列（マトリクス状）に配置されてもよい。変形例として、基板１０は１つの半導体チップ２０の搭載領域１２を有し、１つの半導体装置を製造してもよい。
【００３３】
本実施の形態では、基板１０は、後工程で剥離されるものである。基板１０の材料は限定されないが、剥離できる程度の可撓性を有することが好ましい。例えば、基板１０は、テープであってもよい。また、基板１０は、エネルギー（例えば光（紫外線など））を加えることで保持力が低下する性質を有してもよい。例えば、基板１０は、紫外線硬化型の樹脂で形成してもよい。
【００３４】
基板１０として、半導体装置用基板（パッケージングに使用される基板）を使用することができる。基板１０は、有機系の材料（例えばポリイミドテープ）で形成してもよい。
【００３５】
図２に示すように、基板１０には、導電部１４が設けられている。導電部１４は、半導体チップ２０（又は搭載領域１２）の外側の領域に形成されている。図２に示す例では、導電部１４は、半導体チップ２０の外側の領域のみに形成されている。変形例として、導電部１４は、半導体チップ２０の外側の領域だけでなく、内側の領域（搭載領域１２）に至るように形成されてもよい。
【００３６】
導電部１４は、半導体装置の製造に使用される配線パターンと同一材料及び同一方法で形成してもよい。導電部１４の材料として、例えば、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケルバナジウム（ＮｉＶ）、タングステン（Ｗ）などのうち少なくともいずれか１つを使用してもよい。導電部１４の形成方法として、例えば、フォトリソグラフィ技術を適用した後にエッチングしてもよいし、スパッタリングを適用してもよいし、アディティブ法を適用してもよい。導電部１４は、接着材料（図示しない）を介して基板１０に貼り付けられて３層基板を構成してもよいし、接着材料なしで基板１０に形成して２層基板を構成してもよい。
【００３７】
本実施の形態では、後工程で導電部１４と基板１０とを剥離する。そのため、導電部１４の材料及び形成方法として、基板１０から剥離しやすい材料及び形成方法を選ぶことが好ましい。例えば、導電部１４を紫外線硬化型の接着材料によって基板１０に保持させておき、後工程で紫外線を照射して基板１０を剥離してもよい。
【００３８】
図２に示すように、導電部１４はランドであってもよい。図２に示す例では、１つの半導体チップ２０に対応して、複数のランドが設けられている。複数のランドは、半導体チップ２０の周囲（例えば半導体チップの対向する２辺の側）に複数行複数列（マトリクス状）に配置してもよい。こうすることで、導電部１４のピッチ変換が可能になる。したがって、半導体装置の電気的な接続部を一定の面として提供することができ、設計自由度が大幅に向上する。なお、変形例として、導電部１４は、所望の形状にパターニングされた配線パターンであってもよい。
【００３９】
ランドの平面形状は、円形、角形（例えば三角形又は四角形）又はそれらの組み合わせ形状のいずれであってもよい。ランドの大きさ（例えば幅）は、後工程で形成するバンプ３０の大きさ（例えば幅）を考慮して決定することができる。例えば、ランドの幅は、バンプ３０の幅とほぼ同一であってもよい。ランドを設けることで、バンプ３０（例えばハンダボール）が形成しやすくなる。
【００４０】
導電部１４の高さ（又は厚さ）は限定されない。図３に示すように、導電部１４の高さは、半導体チップ２０の高さよりも低くてもよい。変形例として、導電部１４の高さ（少なくともバンプ３０を設ける部分の高さ）は、半導体チップ２０の高さよりも高くてもよい。こうすることで、バンプ３０を小さくすることができるので、例えばバンプ３０をリフローするときにワイヤ２４との接触を確実に回避することができる。
【００４１】
導電部１４は、半導体チップ２０との電気的な接続部１６を有する。図２に示す例では、接続部１６には、ワイヤ２４が接続されている。図２に示すように、接続部１６は、半導体チップ２０の外側の領域に形成されてもよい。接続部１６は、ランドと接続されてもよいし、ランドの一部であってもよい。また、半導体チップ２０が基板１０にフェースダウン実装される場合には、接続部１６は、半導体チップ２０の内側の領域に形成される。
【００４２】
半導体チップ２０の形状は限定されないが、図１に示すように直方体（立方体を含む）をなすことが多い。半導体チップ２０は、図示しないトランジスタやメモリ素子などからなる集積回路が形成されている。図２及び図３に示すように、半導体チップ２０は、集積回路と電気的に接続した少なくとも１つ（多くの場合複数）の電極２２を有する。電極２２は、半導体チップ２０の面の端部に、外形の２辺又は４辺（図２では対向する２辺）に沿って配置されてもよいし、面の中央部に形成されてもよい。電極２２は、アルミニウム系又は銅系の金属で形成されてもよい。また、半導体チップ２０には、電極２２の中央部を避けて端部を覆って、パッシベーション膜（図示しない）が形成されている。パッシベーション膜は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。
【００４３】
図１に示すように、複数の半導体チップ２０を、基板１０に平面的に並べて搭載する。半導体チップ２０を、電極２２が形成された面を基板１０とは反対側に向けて配置してもよい。すなわち、半導体チップ２０を基板１０にフェースアップ実装してもよい。半導体チップ２０は、接着材料を介して基板１０に貼り付けてもよいし、基板１０自体が保持力（例えば接着力）を有する場合には基板１０に保持させてもよい。
【００４４】
図２及び図３に示すように、半導体チップ２０と導電部１４とを電気的に接続する。ワイヤ２４によって両者の電気的な接続を図ってもよい。その場合、ボールボンディング法を適用してもよい。すなわち、図示しないツール（例えばキャピラリ）の外部に引き出したワイヤ２４の先端部をボール状に溶融させ、その先端部を電極２２に熱圧着する（超音波振動も併用すると好ましい）ことで、ワイヤ２４を電極２２に電気的に接続してもよい。ワイヤ２４を、電極２２、導電部１４の順番にボンディングした場合、図３に示すように電極２２上にはバンプが形成される。なお、図２に示すように、ワイヤ２４は、導電部１４の上方を避けるようにループさせることが好ましい。
【００４５】
変形例として、半導体チップ２０を基板１０にフェースダウン実装してもよい。半導体チップ２０と導電部１４との電気的な接続形態として、導電粒子を含有する異方性導電材料による接合、導電樹脂ペーストによる接合、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダなどによる金属接合、絶縁樹脂の収縮力による接合などの方法があり、そのいずれの方法を用いてもよい。
【００４６】
バンプ３０を導電部１４に電気的に接続する（図４参照）。バンプ３０の形成工程は、半導体チップ２０の搭載工程の前後のいずれに行ってもよく、ワイヤ２４のボンディング工程の前後のいずれに行ってもよい。バンプ３０は、それぞれのランド上に設ける。ランドは半導体チップ２０の外側の領域に設けられるので、バンプ３０を半導体チップ２０の外側の領域に設けることができる。バンプ３０は、半導体チップ２０の高さよりも高くなるように形成する。半導体チップ２０にワイヤ２４がボンディングされる場合には、バンプ３０は、ワイヤ２４のループの頂点よりも高くなるように形成する。
【００４７】
バンプ３０は、ボール状の導電部材（例えばハンダボール）を導電部１４に搭載することで形成してもよい。ハンダボールを搭載する場合には、その後、リフロー工程を行うことが好ましい。あるいは、バンプ３０は、メッキ法（電気メッキ法又は無電解メッキ法）を適用することで形成してもよい。例えば、無電解メッキ法を適用する場合、図示しないレジストの貫通穴内にメッキ材料を形成することで、少なくとも半導体チップ２０の高さよりも高いストレートバンプを形成することができる。
【００４８】
次に、図４に示すように、半導体チップ２０を封止する。詳しくは、型（上型５０及び下型５２）によって、基板１０及びバンプ３０を挟むことで空間（キャビティ）５４を形成し、空間５４内に封止材４０を充填する。詳しくは、上型５０をバンプ４０に接触させ、かつ、下型５２を基板１０に接触させる。上型５０は、それぞれのバンプ３０の一部を潰してもよい。こうすることで、確実にバンプ３０を封止材４０から露出させることができる。上型５０は、ワイヤ２４に非接触にすることが好ましい。なお、上型５０及び下型５２は、モールド工程に使用される金型を使用することができる。
【００４９】
上型５０及び下型５２で形成した空間５４に、封止材４０を充填する。封止材４０には、樹脂を使用すればよい。その場合、樹脂はモールド樹脂と呼ぶこともできる。本実施の形態では、複数の半導体チップ２０を一括封止するので、生産性を向上させることができる。
【００５０】
こうして、図５に示すように、基板１０上に封止部４２を形成する。封止部４２における基板１０とは反対側の面は、平坦な面であってもよい。バンプ３０は、型（上型５０）に接触する部分が封止部４２からの露出部となっている。
【００５１】
本実施の形態では、基板１０を封止部４２から剥がす。導電部１４は封止部４２によって支持されるので、基板１０を剥がすことで導電部１４を封止部４２の面から露出させることができる。また、半導体チップ２０をフェースアップ実装させた場合には、基板１０を剥がすことで半導体チップ２０の一部を露出させる。基板１０が紫外線硬化型の樹脂で形成される場合には、紫外線を照射することで基板１０における導電部１４の保持力を低下させてもよい。こうすることで、簡単に基板１０を剥がすことができる。
【００５２】
こうして、図６に示すように、半導体装置１を製造することができる。半導体装置１は、複数の半導体チップ２０と、封止部４２と、封止部４２の第１の面に露出する導電部１４と、封止部４２の第２の面に露出するバンプ３０と、を含む。バンプ３０の露出部は、導電部１４の露出部と重なる領域に設けられている。半導体装置１は、複数の個片の半導体装置３を製造するための中間製品である。
【００５３】
図６に示すように、半導体装置１を切断する。詳しくは、封止部４２を切断することで、それぞれの半導体チップ２０を備える個片を形成する。切断治具（例えばシリコンウェハの切断に使用されるブレード）５６によって切断してもよい。予め切断ライン（図６では２点鎖線に示すライン）が認識できれば、切断の位置決めが容易になる。
【００５４】
こうして、図７及び図８に示すように、半導体装置３を製造することができる。半導体装置３は、半導体チップ２０と、半導体チップ２０の少なくとも一部を封止する封止部４４と、封止部４４の各面に露出した導電部１４及びバンプ３０と、を含む。
【００５５】
導電部１４は、封止部４４の第１の面４６に露出している。詳しくは、半導体チップ２０の外側の領域に露出している。図８に示すように、導電部１４は、上述の基板１０に支持された面が封止部４４からの露出部となる。導電部１４の露出部には、金属皮膜（例えばメッキ皮膜）６０が形成されてもよい。バンプ３０は、導電部１４の露出部と重なる領域に露出する。バンプ３０の露出部には、金属皮膜（例えばメッキ皮膜）６２が形成されてもよい。図８に示すように、半導体チップ２０の一部（裏面）が露出してもよい。なお、半導体装置３は、スタックド型の半導体装置５を製造するための中間製品であってもよい。
【００５６】
図９には、複数の個片の半導体装置が積み重ねられたスタックド型の半導体装置が示されている。半導体装置５は、回路基板８０に実装されている。回路基板８０には、所望の配線パターン８２が形成され、配線パターン８２と半導体装置５の外部端子７０とが電気的に接続される。外部端子７０は、最下段の半導体装置３の電気的な接続部（図９では導電部１４）に設けられる。半導体装置５と回路基板８０との間には、樹脂などの封止材（アンダーフィル材）８４を設けることが好ましい。なお、半導体装置５の電気的な接続部（例えば最上段の半導体装置３の電気的な接続部（図９ではバンプ３０））は、絶縁材料（例えば絶縁テープ）８６で覆うことが好ましい。
【００５７】
本実施の形態に係る半導体装置の製造方法によれば、型（例えば上型５０及び下型５２）によって基板１０及びバンプ３０を挟むことで形成した空間５４に封止材４０を充填する。バンプ３０の型（例えば上型５０）に接触する部分には封止材４０が設けられない。そのため、半導体チップ２０を封止する封止部４４のうち、導電部１４とは反対の面からバンプ３０を露出させることができる。したがって、封止部４４のうち、導電部１４の面とバンプ３０の面との両方から簡単に電気的な導通を図ることが可能になる。
【００５８】
本実施の形態に係る半導体装置は、上述の製造方法から選択したいずれかの特定事項から導かれる構成を含み、その効果は上述の効果を備える。本実施の形態に係る半導体装置は、上述の製造方法によって製造されるものを含む。
【００５９】
本発明は、この実施の形態に限定されるものではなく、様々な形態に適用可能である。以下の実施の形態の説明では、他の実施の形態と共通する事項（構成、作用、機能及び効果）は省略する。なお、本発明は、複数の実施の形態を組み合わせることで達成される事項も含む。
【００６０】
（第２の実施の形態）
図１０は、本発明の第２の実施の形態に係る半導体装置を示す図である。本実施の形態に係る半導体装置の製造方法では、基板１１を剥離せずに封止部４４に残す。
【００６１】
基板１１は、上述の基板１０が個片に切断されたもので、半導体装置のインターポーザと呼ぶことができる。基板１１には、導電部１４を露出させる穴１８が形成されている。穴１８には、導電材料（例えばメッキなどの金属皮膜６０）が埋められてもよい。その場合、穴１８は、スルーホールと呼ばれる。導電材料を設けることで、複数の半導体装置を積み重ねる場合に、上下の半導体装置の電気的な接続を確実に達成することができる。
【００６２】
（第３の実施の形態）
図１１は、本発明の第３の実施の形態に係る半導体装置を示す図である。本実施の形態に係る半導体装置の製造方法では、複数のバンプ３２を積み重ねることで封止部４４の面から露出させる。
【００６３】
バンプ３２は、ワイヤボンディング技術を適用したボールバンプ（例えば金バンプ）であってもよい。すなわち、図示しないツール（例えばキャピラリ）の外部に引き出したワイヤの先端部をボール状に溶融させ、その先端部を導電部１４に熱圧着する（超音波振動も併用すると好ましい）ことで、ワイヤの一部を導電部１４に接合させる。そして、ワイヤの一部を導電部１４に残して、ワイヤを切断する。こうして、導電部１４にバンプ３２を設けることができる。必要があれば、バンプ３２をフラットニングする工程を行ってもよい。バンプ３２の上端面は、平坦な面であることが好ましい。こうすることで、複数のバンプ３２を積み重ねやすくすることができる。
【００６４】
以上の工程を繰り返し行い、導電部１４に複数（図１１では３つ）のバンプ３２を積み重ねる。複数のバンプ３２の積層体の高さは、ワイヤ２４のループの頂点よりも高くなるようにする。これによれば、所望の高さのバンプを簡単に形成することができる。
【００６５】
（第４の実施の形態）
図１２〜図１７は、本発明の第４の実施の形態に係る半導体装置及びその製造方法を示す図である。本実施の形態に係る半導体装置の製造方法では、第１の実施の形態で説明したように基板１０に複数の半導体チップ２０を搭載した後、２以上の半導体チップ２０を共通の導電部１１４に電気的に接続する。
【００６６】
図１２は、切断工程前の複数の半導体チップを有する半導体装置を示す図であり、基板がすでに剥離されている。本実施の形態では、導電部１１４に２以上の半導体チップ２０を電気的に接続させる。言い換えれば、半導体装置１０１は、２以上の半導体チップ２０に電気的に接続された共通の導電部１１４を含む。例えば、複数の半導体チップ２０が複数行複数列に並ぶ場合に、導電部１１４は、各行又は各列の隣同士の半導体チップ２０に電気的に接続されてもよい。なお、封止部４２に支持される複数の導電部のうち、全部が２以上の半導体チップ２０に電気的に接続されてもよいし（図１５及び図１６参照）、あるいは一部が２以上の半導体チップ２０に電気的に接続されてもよい。
【００６７】
導電部１１４は、複数（図１２では２つ）の電気的な接続部１１６を有してもよい。図１２に示す例では、接続部１１６にはワイヤ２４が接続される。なお、導電部１１４及び接続部１１６の形態は、上述の第１の実施の形態で説明した内容を適用することができる。
【００６８】
図１２に示すように、導電部１１４にバンプ１３０を設ける。バンプ１３０は、２以上の半導体チップ２０と電気的に接続する共通のバンプとなる。なお、第３の実施の形態で説明したように、複数のバンプを積み重ねてもよい。
【００６９】
切断工程では、封止部４２を、共通の導電部１１４及びバンプ１３０ごと切断する。すなわち、封止部４２の切断ライン（図１２では２点鎖線で示すライン）は、導電部１１４及びバンプ１３０のほぼ中心を通る。これによれば、製造工程中に形成した１つの導電部１１４及びバンプ１３０から、平面的に複数の電気的な接続部（例えば２つの導電部１１５及びバンプ１３１）を形成することができるので、生産性が向上する。
【００７０】
こうして、図１３に示すように、半導体装置１０３を製造することができる。図１４は、図１２に示すXIV‐XIV線断面と同一面の側面図であり、図１５及び図１６はこの半導体装置の上面及び下面を示す平面図である。
【００７１】
図１３及び図１４に示すように、半導体装置１０３では、導電部１１５及びバンプ１３１が封止部４４の側部から露出している。なお、導電部１１５及びバンプ１３１には、それぞれ金属皮膜６０、６２が設けられてもよい。
【００７２】
図１５に示すように、封止部４４の一方の面（第２の面）には、バンプ１３１が露出している。そして、図１６に示すように、封止部４４の他方の面（第１の面）には、導電部１１５が露出している。バンプ１３１の露出部は、導電部１１５の露出部と重なる領域に設けられている。
【００７３】
図１７には、複数の個片の半導体装置が積み重ねられたスタックド型の半導体装置が示されている。半導体装置１０５は、回路基板８０に実装されている。これらの形態は、第１の実施の形態で説明した内容を適用することができる。なお、半導体装置１０５の電気的な接続部（例えば複数の半導体装置１０３の側部及び最上段の半導体装置１０３のバンプ１３１）は、絶縁材料８６で覆うことが好ましい。
【００７４】
本実施の形態に係る半導体装置の製造方法によれば、導電部１１４及びバンプ１１５を切断するので、小型の半導体装置を製造することができる。
【００７５】
本発明の実施の形態に係る半導体装置を有する電子機器として、図１８にはノート型パーソナルコンピュータ１０００が示され、図１９には携帯電話２０００が示されている。
【００７６】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図２】図２は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図３】図３は、図２のIII−III線断面図である。
【図４】図４は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図５】図５は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図６】図６は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図７】図７は、本発明の第１の実施の形態に係る半導体装置を示す図である。
【図８】図８は、本発明の第１の実施の形態に係る半導体装置を示す図である。
【図９】図９は、本発明の第１の実施の形態に係る半導体装置を示す図である。
【図１０】図１０は、本発明の第２の実施の形態に係る半導体装置を示す図である。
【図１１】図１１は、本発明の第３の実施の形態に係る半導体装置を示す図である。
【図１２】図１２は、本発明の第４の実施の形態に係る半導体装置の製造方法を示す図である。
【図１３】図１３は、本発明の第４の実施の形態に係る半導体装置を示す図である。
【図１４】図１４は、本発明の第４の実施の形態に係る半導体装置を示す図である。
【図１５】図１５は、本発明の第４の実施の形態に係る半導体装置を示す図である。
【図１６】図１６は、本発明の第４の実施の形態に係る半導体装置を示す図である。
【図１７】図１７は、本発明の第４の実施の形態に係る半導体装置を示す図である。
【図１８】図１８は、本発明の実施の形態に係る電子機器を示す図である。
【図１９】図１９は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 基板
１１ 基板
１４ 導電部
１８ 穴
２０ 半導体チップ
２４ ワイヤ
３０ バンプ
３２ バンプ
４０ 封止材
４２ 封止部
４４ 封止部
４６ 第１の面
４８ 第２の面
５０ 上型
５２ 下型
５４ 空間
１１４ 導電部
１１５ 導電部
１３０ バンプ
１３１ バンプ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, a manufacturing method thereof, a circuit board, and an electronic device.
[0002]
BACKGROUND OF THE INVENTION
In order to increase the density, semiconductor devices that realize three-dimensional mounting have been developed. For example, in a structure in which semiconductor chips are stacked, electrical connection is often achieved by wire bonding to each semiconductor chip. However, according to this, since the outer shape of the semiconductor chip is limited in order to expose the electrode, there is a limit to stacking a large number of semiconductor chips.
[0003]
The present invention is for solving the above-described problems, and an object of the present invention is to easily manufacture a semiconductor device capable of realizing three-dimensional mounting.
[0004]
[Means for Solving the Problems]
(1) A method for manufacturing a semiconductor device according to the present invention includes: (a) electrically connecting a semiconductor chip to the conductive portion on a substrate supporting the conductive portion;
(B) electrically connecting the bump to the conductive portion so as to be higher than at least the semiconductor chip in a region outside the semiconductor chip on the substrate;
(C) forming a space for a sealing material by sandwiching the substrate and the bump with a mold;
(D) Filling the space with the sealing material to seal the semiconductor chip and exposing a portion of the bump contacting the mold from the sealing material.
[0005]
According to the present invention, a sealing material is filled into a space formed by sandwiching a substrate and a bump by a mold. No sealing material is provided on the portion that contacts the bump mold. Therefore, the bump can be exposed from the surface opposite to the conductive portion in the sealing portion for sealing the semiconductor chip. Therefore, it is possible to easily achieve electrical conduction from both the surface of the conductive portion and the surface of the bump in the sealing portion.
[0006]
(2) In this method of manufacturing a semiconductor device,
In the step (a), the semiconductor chip may be disposed with the surface on which the electrode is formed facing away from the substrate, and the electrode and the conductive portion may be wire-bonded.
[0007]
According to this, the semiconductor chip may be mounted face up on the substrate.
[0008]
(3) In this method of manufacturing a semiconductor device,
In the step (a), the semiconductor chip may be disposed with the surface on which the electrode is formed facing the substrate.
[0009]
According to this, the semiconductor chip may be mounted face-down on the substrate.
[0010]
(4) In this method of manufacturing a semiconductor device,
After the step (d), the conductive portion may be exposed by peeling the substrate.
[0011]
According to this, the conductive part can be easily exposed.
[0012]
(5) In this method of manufacturing a semiconductor device,
In the step (a), a plurality of the semiconductor chips are arranged in a plane on the substrate,
After the step (d),
(E) It may further include cutting the sealing material into individual pieces each having the semiconductor chip.
[0013]
According to this, since a plurality of semiconductor devices can be manufactured at the same time, productivity is improved.
[0014]
(6) In this method of manufacturing a semiconductor device,
The conductive part includes a common conductive part electrically connected to the two or more semiconductor chips,
In the step (e), the sealing material may be cut together with the common bumps formed on the common conductive portion of the bumps.
[0015]
According to this, since a plurality of electrical connection portions can be formed in a plane from one conductive portion and bump formed during the manufacturing process, productivity is improved.
[0016]
(7) In this method of manufacturing a semiconductor device,
The conductive portion includes a plurality of lands,
In the step (b), the bump may be formed on each land.
[0017]
(8) In this method of manufacturing a semiconductor device,
In the step (b), a plurality of the bumps may be stacked so as to be higher than at least the semiconductor chip.
[0018]
According to this, a bump having a desired height can be easily formed.
[0019]
(9) The semiconductor device according to the present invention is manufactured by the above method.
[0020]
(10) A semiconductor device according to the present invention includes a semiconductor chip,
A sealing portion for sealing at least a part of the semiconductor chip;
Of the first surface of the sealing portion, the conductive portion is exposed in a region outside the semiconductor chip, and is electrically connected to the semiconductor chip via a wire in the sealing portion;
A bump formed on the second surface of the sealing portion opposite to the first surface, which is exposed in a region overlapping the exposed portion of the conductive portion, and protrudes from the conductive portion in the sealing portion. When,
including.
[0021]
According to the present invention, electrical conduction can be achieved from both the first and second surfaces of the sealing portion that seals the semiconductor chip.
[0022]
(11) In this semiconductor device,
Further comprising a substrate that supports the conductive part and on which the semiconductor chip is mounted face-up,
A hole for exposing the conductive portion may be formed in the substrate.
[0023]
(12) In this semiconductor device,
The hole may be filled with a conductive material.
[0024]
According to this, since the hole is filled with the conductive material, for example, it becomes easy to electrically connect a plurality of semiconductor devices up and down.
[0025]
(13) In this semiconductor device,
The bump and the conductive part may be exposed at a side part of the sealing part.
[0026]
(14) In the semiconductor device according to the present invention, the semiconductor devices are stacked.
[0027]
(15) A circuit board according to the present invention is mounted with the semiconductor device.
[0028]
(16) An electronic device according to the present invention includes the semiconductor device.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention is not limited to the following embodiments.
[0030]
(First embodiment)
1 to 9 are diagrams showing a semiconductor device and a manufacturing method thereof according to the first embodiment of the present invention.
[0031]
FIG. 1 is a diagram in which a plurality of semiconductor chips are mounted on a substrate, and conductive portions and wires are omitted. FIG. 2 is a partial plan view of FIG. 3 is a cross-sectional view taken along line III-III in FIG.
[0032]
As shown in FIG. 1, a plurality of semiconductor chips 20 are mounted on a substrate 10. The substrate 10 has a mounting area 12 for a plurality of semiconductor chips 20. That is, in this embodiment, a plurality of semiconductor devices are manufactured in a lump. The plurality of mounting regions 12 may be arranged in a plurality of rows and a plurality of columns (matrix) as shown in FIG. As a modification, the substrate 10 may have a mounting region 12 for one semiconductor chip 20 to manufacture one semiconductor device.
[0033]
In the present embodiment, the substrate 10 is peeled off in a subsequent process. Although the material of the board | substrate 10 is not limited, It is preferable to have the flexibility which can be peeled. For example, the substrate 10 may be a tape. In addition, the substrate 10 may have a property that holding power is reduced by applying energy (for example, light (such as ultraviolet rays)). For example, the substrate 10 may be formed of an ultraviolet curable resin.
[0034]
As the substrate 10, a semiconductor device substrate (a substrate used for packaging) can be used. The substrate 10 may be formed of an organic material (for example, polyimide tape).
[0035]
As shown in FIG. 2, the substrate 10 is provided with a conductive portion 14. The conductive portion 14 is formed in a region outside the semiconductor chip 20 (or the mounting region 12). In the example shown in FIG. 2, the conductive portion 14 is formed only in a region outside the semiconductor chip 20. As a modification, the conductive portion 14 may be formed not only in the outer region of the semiconductor chip 20 but also in the inner region (mounting region 12).
[0036]
The conductive portion 14 may be formed using the same material and the same method as the wiring pattern used for manufacturing the semiconductor device. Examples of the material of the conductive portion 14 include copper (Cu), chromium (Cr), titanium (Ti), nickel (Ni), titanium tungsten (Ti-W), gold (Au), aluminum (Al), nickel vanadium ( At least one of NiV), tungsten (W), and the like may be used. As a method for forming the conductive portion 14, for example, etching may be performed after applying a photolithography technique, sputtering may be applied, or an additive method may be applied. The conductive portion 14 may be attached to the substrate 10 via an adhesive material (not shown) to form a three-layer substrate, or may be formed on the substrate 10 without an adhesive material to form a two-layer substrate. Good.
[0037]
In the present embodiment, the conductive portion 14 and the substrate 10 are separated in a later process. Therefore, it is preferable to select a material and a formation method that are easy to peel from the substrate 10 as the material and the formation method of the conductive portion 14. For example, the conductive portion 14 may be held on the substrate 10 by an ultraviolet curable adhesive material, and the substrate 10 may be peeled off by irradiating with ultraviolet rays in a subsequent process.
[0038]
As shown in FIG. 2, the conductive portion 14 may be a land. In the example shown in FIG. 2, a plurality of lands are provided corresponding to one semiconductor chip 20. The plurality of lands may be arranged in a plurality of rows and a plurality of columns (matrix) around the semiconductor chip 20 (for example, on the two opposing sides of the semiconductor chip). By doing so, the pitch of the conductive portion 14 can be changed. Therefore, the electrical connection portion of the semiconductor device can be provided as a certain surface, and the degree of freedom in design is greatly improved. As a modification, the conductive portion 14 may be a wiring pattern patterned in a desired shape.
[0039]
The planar shape of the land may be any of a circular shape, a square shape (for example, a triangle or a quadrangle), or a combination thereof. The size (for example, width) of the land can be determined in consideration of the size (for example, width) of the bump 30 to be formed in a later process. For example, the land width may be substantially the same as the bump 30 width. Providing the lands makes it easy to form bumps 30 (for example, solder balls).
[0040]
The height (or thickness) of the conductive portion 14 is not limited. As shown in FIG. 3, the height of the conductive portion 14 may be lower than the height of the semiconductor chip 20. As a modification, the height of the conductive portion 14 (at least the height of the portion where the bumps 30 are provided) may be higher than the height of the semiconductor chip 20. By doing so, the bumps 30 can be made small, so that contact with the wires 24 can be reliably avoided when the bumps 30 are reflowed, for example.
[0041]
The conductive portion 14 has an electrical connection portion 16 with the semiconductor chip 20. In the example illustrated in FIG. 2, a wire 24 is connected to the connection portion 16. As shown in FIG. 2, the connection portion 16 may be formed in a region outside the semiconductor chip 20. The connection unit 16 may be connected to the land or may be a part of the land. Further, when the semiconductor chip 20 is face-down mounted on the substrate 10, the connection portion 16 is formed in a region inside the semiconductor chip 20.
[0042]
Although the shape of the semiconductor chip 20 is not limited, it is often a rectangular parallelepiped (including a cube) as shown in FIG. The semiconductor chip 20 is formed with an integrated circuit made up of transistors and memory elements (not shown). As shown in FIGS. 2 and 3, the semiconductor chip 20 includes at least one (in many cases, a plurality of) electrodes 22 electrically connected to the integrated circuit. The electrode 22 may be disposed on the edge of the surface of the semiconductor chip 20 along two or four sides of the outer shape (two sides facing each other in FIG. 2), or may be formed at the center of the surface. . The electrode 22 may be formed of an aluminum-based or copper-based metal. In addition, a passivation film (not shown) is formed on the semiconductor chip 20 so as to cover the end portion avoiding the central portion of the electrode 22. The passivation film can be formed of, for example, SiO 2 , SiN, polyimide resin, or the like.
[0043]
As shown in FIG. 1, a plurality of semiconductor chips 20 are mounted on a substrate 10 in a plane. The semiconductor chip 20 may be disposed with the surface on which the electrodes 22 are formed facing away from the substrate 10. That is, the semiconductor chip 20 may be mounted face up on the substrate 10. The semiconductor chip 20 may be attached to the substrate 10 via an adhesive material, or may be held on the substrate 10 when the substrate 10 itself has a holding force (for example, an adhesive force).
[0044]
As shown in FIGS. 2 and 3, the semiconductor chip 20 and the conductive portion 14 are electrically connected. The wires 24 may be used to electrically connect the two. In that case, a ball bonding method may be applied. That is, the wire 24 drawn out of a tool (for example, a capillary) (not shown) is melted in a ball shape, and the tip is thermocompression bonded to the electrode 22 (preferably also using ultrasonic vibration). May be electrically connected to the electrode 22. When the wire 24 is bonded in the order of the electrode 22 and the conductive portion 14, bumps are formed on the electrode 22 as shown in FIG. As shown in FIG. 2, the wire 24 is preferably looped so as to avoid the upper portion of the conductive portion 14.
[0045]
As a modification, the semiconductor chip 20 may be mounted face down on the substrate 10. As an electrical connection form between the semiconductor chip 20 and the conductive portion 14, bonding with an anisotropic conductive material containing conductive particles, bonding with a conductive resin paste, metal bonding with Au—Au, Au—Sn, solder, etc., insulation There are methods such as bonding by the shrinkage force of the resin, and either method may be used.
[0046]
The bump 30 is electrically connected to the conductive portion 14 (see FIG. 4). The bump 30 formation process may be performed before or after the semiconductor chip 20 mounting process, or may be performed before or after the wire 24 bonding process. The bump 30 is provided on each land. Since the land is provided in the region outside the semiconductor chip 20, the bump 30 can be provided in the region outside the semiconductor chip 20. The bump 30 is formed to be higher than the height of the semiconductor chip 20. When the wire 24 is bonded to the semiconductor chip 20, the bump 30 is formed to be higher than the top of the loop of the wire 24.
[0047]
The bump 30 may be formed by mounting a ball-shaped conductive member (for example, a solder ball) on the conductive portion 14. When mounting solder balls, it is preferable to perform a reflow process thereafter. Alternatively, the bumps 30 may be formed by applying a plating method (electroplating method or electroless plating method). For example, when the electroless plating method is applied, a straight bump higher than at least the height of the semiconductor chip 20 can be formed by forming a plating material in a through hole of a resist (not shown).
[0048]
Next, as shown in FIG. 4, the semiconductor chip 20 is sealed. Specifically, a space (cavity) 54 is formed by sandwiching the substrate 10 and the bump 30 with a mold (an upper mold 50 and a lower mold 52), and the sealing material 40 is filled in the space 54. Specifically, the upper die 50 is brought into contact with the bumps 40 and the lower die 52 is brought into contact with the substrate 10. The upper mold 50 may crush a part of each bump 30. By doing so, the bumps 30 can be reliably exposed from the sealing material 40. The upper mold 50 is preferably not in contact with the wire 24. As the upper mold 50 and the lower mold 52, a mold used in a molding process can be used.
[0049]
The space 54 formed by the upper mold 50 and the lower mold 52 is filled with the sealing material 40. A resin may be used for the sealing material 40. In that case, the resin can also be referred to as a mold resin. In the present embodiment, since a plurality of semiconductor chips 20 are sealed together, productivity can be improved.
[0050]
Thus, as shown in FIG. 5, the sealing portion 42 is formed on the substrate 10. The surface of the sealing portion 42 opposite to the substrate 10 may be a flat surface. In the bump 30, a portion that contacts the mold (upper mold 50) is an exposed portion from the sealing portion 42.
[0051]
In the present embodiment, the substrate 10 is peeled off from the sealing portion 42. Since the conductive portion 14 is supported by the sealing portion 42, the conductive portion 14 can be exposed from the surface of the sealing portion 42 by peeling the substrate 10. When the semiconductor chip 20 is mounted face up, a part of the semiconductor chip 20 is exposed by peeling off the substrate 10. When the substrate 10 is formed of an ultraviolet curable resin, the holding power of the conductive portion 14 in the substrate 10 may be reduced by irradiating with ultraviolet rays. By doing so, the substrate 10 can be easily peeled off.
[0052]
In this way, the semiconductor device 1 can be manufactured as shown in FIG. The semiconductor device 1 includes a plurality of semiconductor chips 20, a sealing portion 42, a conductive portion 14 exposed on the first surface of the sealing portion 42, and a bump 30 exposed on the second surface of the sealing portion 42. ,including. The exposed portion of the bump 30 is provided in a region overlapping the exposed portion of the conductive portion 14. The semiconductor device 1 is an intermediate product for manufacturing a plurality of individual semiconductor devices 3.
[0053]
As shown in FIG. 6, the semiconductor device 1 is cut. Specifically, the sealing portion 42 is cut to form individual pieces including the respective semiconductor chips 20. You may cut | disconnect by the cutting jig (for example, the blade used for the cutting | disconnection of a silicon wafer) 56. FIG. If a cutting line (a line indicated by a two-dot chain line in FIG. 6) can be recognized in advance, the positioning of the cutting becomes easy.
[0054]
In this way, the semiconductor device 3 can be manufactured as shown in FIGS. The semiconductor device 3 includes a semiconductor chip 20, a sealing portion 44 that seals at least a part of the semiconductor chip 20, and the conductive portion 14 and the bump 30 exposed on each surface of the sealing portion 44.
[0055]
The conductive portion 14 is exposed on the first surface 46 of the sealing portion 44. Specifically, the semiconductor chip 20 is exposed in the outer region. As shown in FIG. 8, in the conductive portion 14, the surface supported by the substrate 10 is an exposed portion from the sealing portion 44. A metal film (for example, a plating film) 60 may be formed on the exposed portion of the conductive portion 14. The bump 30 is exposed in a region overlapping with the exposed portion of the conductive portion 14. A metal film (for example, a plating film) 62 may be formed on the exposed portion of the bump 30. As shown in FIG. 8, a part (back surface) of the semiconductor chip 20 may be exposed. The semiconductor device 3 may be an intermediate product for manufacturing the stacked semiconductor device 5.
[0056]
FIG. 9 shows a stacked semiconductor device in which a plurality of individual semiconductor devices are stacked. The semiconductor device 5 is mounted on the circuit board 80. A desired wiring pattern 82 is formed on the circuit board 80, and the wiring pattern 82 and the external terminal 70 of the semiconductor device 5 are electrically connected. The external terminal 70 is provided in an electrical connection portion (conductive portion 14 in FIG. 9) of the lowermost semiconductor device 3. It is preferable to provide a sealing material (underfill material) 84 such as a resin between the semiconductor device 5 and the circuit board 80. Note that the electrical connection portion of the semiconductor device 5 (eg, the electrical connection portion (bump 30 in FIG. 9) of the uppermost semiconductor device 3) is preferably covered with an insulating material (eg, insulating tape) 86.
[0057]
According to the manufacturing method of the semiconductor device according to the present embodiment, the sealing material 40 is filled into the space 54 formed by sandwiching the substrate 10 and the bumps 30 by the mold (for example, the upper mold 50 and the lower mold 52). The sealing material 40 is not provided on the portion of the bump 30 that contacts the mold (for example, the upper mold 50). Therefore, the bump 30 can be exposed from the surface opposite to the conductive portion 14 in the sealing portion 44 that seals the semiconductor chip 20. Accordingly, it is possible to easily achieve electrical conduction from both the surface of the conductive portion 14 and the surface of the bump 30 in the sealing portion 44.
[0058]
The semiconductor device according to the present embodiment includes a configuration derived from any specific item selected from the above-described manufacturing method, and the effect includes the above-described effect. The semiconductor device according to the present embodiment includes those manufactured by the above-described manufacturing method.
[0059]
The present invention is not limited to this embodiment, and can be applied to various forms. In the following description of the embodiments, matters (configuration, operation, function, and effect) common to the other embodiments are omitted. Note that the present invention includes matters achieved by combining a plurality of embodiments.
[0060]
(Second Embodiment)
FIG. 10 is a diagram showing a semiconductor device according to the second embodiment of the present invention. In the semiconductor device manufacturing method according to the present embodiment, the substrate 11 is left in the sealing portion 44 without being peeled off.
[0061]
The substrate 11 is obtained by cutting the substrate 10 into individual pieces, and can be called an interposer of a semiconductor device. A hole 18 for exposing the conductive portion 14 is formed in the substrate 11. The hole 18 may be filled with a conductive material (for example, a metal film 60 such as plating). In that case, the hole 18 is called a through hole. By providing the conductive material, electrical connection between the upper and lower semiconductor devices can be reliably achieved when a plurality of semiconductor devices are stacked.
[0062]
(Third embodiment)
FIG. 11 is a diagram showing a semiconductor device according to the third embodiment of the present invention. In the semiconductor device manufacturing method according to the present embodiment, the plurality of bumps 32 are stacked and exposed from the surface of the sealing portion 44.
[0063]
The bumps 32 may be ball bumps (for example, gold bumps) to which wire bonding technology is applied. That is, the tip of the wire drawn out of a tool (for example, a capillary) (not shown) is melted in a ball shape, and the tip is thermocompression bonded to the conductive portion 14 (preferably also using ultrasonic vibration), A part is joined to the conductive portion 14. Then, the wire is cut while leaving a part of the wire in the conductive portion 14. Thus, the bump 32 can be provided on the conductive portion 14. If necessary, a step of flattening the bumps 32 may be performed. The upper end surface of the bump 32 is preferably a flat surface. By doing so, the plurality of bumps 32 can be easily stacked.
[0064]
The above steps are repeated to stack a plurality (three in FIG. 11) of bumps 32 on the conductive portion 14. The height of the stacked body of the plurality of bumps 32 is set to be higher than the top of the loop of the wire 24. According to this, a bump having a desired height can be easily formed.
[0065]
(Fourth embodiment)
12 to 17 are views showing a semiconductor device and a manufacturing method thereof according to the fourth embodiment of the present invention. In the method of manufacturing a semiconductor device according to the present embodiment, after mounting a plurality of semiconductor chips 20 on the substrate 10 as described in the first embodiment, two or more semiconductor chips 20 are used as a common conductive portion 114. Connect electrically.
[0066]
FIG. 12 is a view showing a semiconductor device having a plurality of semiconductor chips before the cutting step, and the substrate has already been peeled off. In the present embodiment, two or more semiconductor chips 20 are electrically connected to the conductive portion 114. In other words, the semiconductor device 101 includes a common conductive portion 114 that is electrically connected to two or more semiconductor chips 20. For example, when the plurality of semiconductor chips 20 are arranged in a plurality of rows and a plurality of columns, the conductive portion 114 may be electrically connected to the semiconductor chips 20 adjacent to each other in each row or each column. Note that all of the plurality of conductive parts supported by the sealing part 42 may be electrically connected to two or more semiconductor chips 20 (see FIGS. 15 and 16), or some may be two or more. The semiconductor chip 20 may be electrically connected.
[0067]
The conductive portion 114 may include a plurality (two in FIG. 12) of electrical connection portions 116. In the example shown in FIG. 12, the wire 24 is connected to the connection portion 116. Note that the contents described in the first embodiment can be applied to the conductive portions 114 and the connection portions 116.
[0068]
As shown in FIG. 12, bumps 130 are provided on the conductive portion 114. The bumps 130 are common bumps that are electrically connected to two or more semiconductor chips 20. As described in the third embodiment, a plurality of bumps may be stacked.
[0069]
In the cutting step, the sealing portion 42 is cut together with the common conductive portion 114 and the bump 130. That is, the cutting line of the sealing portion 42 (the line indicated by the two-dot chain line in FIG. 12) passes through substantially the center of the conductive portion 114 and the bump 130. According to this, a plurality of electrical connection portions (for example, two conductive portions 115 and bumps 131) can be formed in a plane from one conductive portion 114 and bumps 130 formed during the manufacturing process. Productivity is improved.
[0070]
In this way, the semiconductor device 103 can be manufactured as shown in FIG. FIG. 14 is a side view of the same plane as the XIV-XIV line cross section shown in FIG. 12, and FIGS.
[0071]
As shown in FIGS. 13 and 14, in the semiconductor device 103, the conductive portion 115 and the bump 131 are exposed from the side portion of the sealing portion 44. The conductive portions 115 and the bumps 131 may be provided with metal films 60 and 62, respectively.
[0072]
As shown in FIG. 15, the bump 131 is exposed on one surface (second surface) of the sealing portion 44. As shown in FIG. 16, the conductive portion 115 is exposed on the other surface (first surface) of the sealing portion 44. The exposed portion of the bump 131 is provided in a region overlapping with the exposed portion of the conductive portion 115.
[0073]
FIG. 17 shows a stacked semiconductor device in which a plurality of individual semiconductor devices are stacked. The semiconductor device 105 is mounted on the circuit board 80. The contents described in the first embodiment can be applied to these forms. Note that the electrical connection portions of the semiconductor device 105 (eg, the side portions of the plurality of semiconductor devices 103 and the bumps 131 of the uppermost semiconductor device 103) are preferably covered with an insulating material 86.
[0074]
According to the manufacturing method of the semiconductor device according to the present embodiment, since the conductive portion 114 and the bump 115 are cut, a small semiconductor device can be manufactured.
[0075]
As an electronic apparatus having a semiconductor device according to an embodiment of the present invention, a notebook personal computer 1000 is shown in FIG. 18, and a mobile phone 2000 is shown in FIG.
[0076]
The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and results). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
[Brief description of the drawings]
FIG. 1 is a diagram showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a method for manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 3 is a cross-sectional view taken along the line III-III in FIG.
FIG. 4 is a diagram showing a method for manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 5 is a diagram showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 6 is a diagram illustrating the method of manufacturing the semiconductor device according to the first embodiment of the invention.
FIG. 7 is a diagram showing a semiconductor device according to the first embodiment of the present invention.
FIG. 8 is a diagram showing a semiconductor device according to the first embodiment of the present invention.
FIG. 9 is a diagram showing a semiconductor device according to the first embodiment of the present invention.
FIG. 10 is a diagram showing a semiconductor device according to a second embodiment of the present invention.
FIG. 11 is a diagram illustrating a semiconductor device according to a third embodiment of the present invention.
FIG. 12 is a diagram illustrating the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention.
FIG. 13 is a diagram showing a semiconductor device according to a fourth embodiment of the present invention.
FIG. 14 is a diagram showing a semiconductor device according to a fourth embodiment of the present invention.
FIG. 15 is a diagram showing a semiconductor device according to a fourth embodiment of the present invention.
FIG. 16 is a diagram showing a semiconductor device according to a fourth embodiment of the present invention.
FIG. 17 is a diagram showing a semiconductor device according to a fourth embodiment of the present invention.
FIG. 18 is a diagram showing an electronic apparatus according to an embodiment of the present invention.
FIG. 19 is a diagram showing an electronic apparatus according to an embodiment of the present invention.
[Explanation of symbols]
10 substrate 11 substrate 14 conductive portion 18 hole 20 semiconductor chip 24 wire 30 bump 32 bump 40 sealing material 42 sealing portion 44 sealing portion 46 first surface 48 second surface 50 upper mold 52 lower mold 54 space 114 conductive Part 115 conductive part 130 bump 131 bump

Claims (7)

（ａ）半導体チップを、導電部を支持する基板上で前記導電部に電気的に接続させ、
（ｂ）バンプを、前記基板における前記半導体チップの外側の領域で、少なくとも前記半導体チップよりも高くなるように前記導電部に電気的に接続させ、
（ｃ）型によって前記基板及び前記バンプを挟むことで封止材の空間を形成し、
（ｄ）前記空間に前記封止材を充填することで、前記半導体チップを封止するとともに、前記バンプの前記型に接触する部分を前記封止材から露出させ、
前記（ｄ）工程後に、前記基板を剥がすことで、前記導電部を露出させることを含む半導体装置の製造方法。(A) electrically connecting the semiconductor chip to the conductive portion on a substrate supporting the conductive portion;
(B) electrically connecting the bump to the conductive portion so as to be higher than at least the semiconductor chip in a region outside the semiconductor chip on the substrate;
(C) forming a space for a sealing material by sandwiching the substrate and the bump with a mold;
(D) By filling the space with the sealing material, the semiconductor chip is sealed, and a portion of the bump that contacts the mold is exposed from the sealing material,
A method of manufacturing a semiconductor device, comprising exposing the conductive portion by peeling off the substrate after the step (d). 請求項１記載の半導体装置の製造方法において、
前記（ａ）工程で、前記半導体チップを電極が形成された面を前記基板とは反対側に向けて配置し、前記電極及び前記導電部をワイヤボンディングする半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein, in the step (a), the semiconductor chip is disposed with a surface on which an electrode is formed facing away from the substrate, and the electrode and the conductive portion are wire-bonded. 請求項１記載の半導体装置の製造方法において、
前記（ａ）工程で、前記半導体チップを電極が形成された面を前記基板に向けて配置する半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein, in the step (a), the semiconductor chip is disposed with a surface on which an electrode is formed facing the substrate. 請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、
前記（ａ）工程で、複数の前記半導体チップを、前記基板上で平面的に並べて配置し、
前記（ｄ）工程後に、前記基板を剥がすことで前記導電部を露出させた後に、
（ｅ）前記封止材を切断することで、それぞれの前記半導体チップを備える個片にすることをさらに含む半導体装置の製造方法。In the manufacturing method of the semiconductor device in any one of Claims 1-3,
In the step (a), a plurality of the semiconductor chips are arranged in a plane on the substrate,
After the step (d), after exposing the conductive portion by peeling the substrate,
(E) A method for manufacturing a semiconductor device, further comprising cutting the sealing material into pieces each having the semiconductor chip. 請求項４記載の半導体装置の製造方法において、
前記導電部は、２以上の前記半導体チップに電気的に接続される共通の導電部を含み、
前記（ｅ）工程で、前記封止材を、前記バンプのうち前記共通の導電部に形成された共通のバンプごと切断する半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 4,
The conductive part includes a common conductive part electrically connected to the two or more semiconductor chips,
In the step (e), the sealing material is cut together with the common bumps formed on the common conductive portion of the bumps. 請求項１から請求項５のいずれかに記載の半導体装置の製造方法において、
前記導電部は、複数のランドを含み、
前記（ｂ）工程で、それぞれの前記ランドに前記バンプを形成する半導体装置の製造方法。In the manufacturing method of the semiconductor device in any one of Claims 1-5,
The conductive portion includes a plurality of lands,
A method of manufacturing a semiconductor device, wherein the bump is formed on each land in the step (b). 請求項１から請求項６のいずれかに記載の半導体装置の製造方法において、
前記（ｂ）工程で、複数の前記バンプを積み重ねられることで、少なくとも前記半導体チップよりも高くする半導体装置の製造方法。In the manufacturing method of the semiconductor device in any one of Claims 1-6,
In the step (b), a method of manufacturing a semiconductor device in which a plurality of the bumps are stacked so as to be higher than at least the semiconductor chip.
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US7187068B2 (en) * 2004-08-11 2007-03-06 Intel Corporation Methods and apparatuses for providing stacked-die devices
US20070216033A1 (en) * 2006-03-20 2007-09-20 Corisis David J Carrierless chip package for integrated circuit devices, and methods of making same
JP4550102B2 (en) * 2007-10-25 2010-09-22 スパンション エルエルシー Semiconductor package, manufacturing method thereof, and semiconductor device including semiconductor package
JP5025443B2 (en) * 2007-12-11 2012-09-12 パナソニック株式会社 Semiconductor device manufacturing method and semiconductor device
US8390117B2 (en) 2007-12-11 2013-03-05 Panasonic Corporation Semiconductor device and method of manufacturing the same
US8148804B2 (en) * 2008-01-15 2012-04-03 Dai Nippon Printing Co., Ltd. Wiring device for semiconductor device, composite wiring device for semiconductor device, and resin-sealed semiconductor device
CN101978490B (en) 2008-03-31 2012-10-17 株式会社村田制作所 Electronic component module and method of manufacturing the electronic component module
US9263374B2 (en) 2010-09-28 2016-02-16 Dai Nippon Printing Co., Ltd. Semiconductor device and manufacturing method therefor
JP5699331B2 (en) * 2011-03-29 2015-04-08 大日本印刷株式会社 Semiconductor device and manufacturing method of semiconductor device
FR2985367A1 (en) * 2011-12-29 2013-07-05 3D Plus METHOD FOR THE COLLECTIVE MANUFACTURE OF 3D ELECTRONIC MODULES COMPRISING ONLY VALID PCBS
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