JP5699331B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

近年、半導体装置は、高集積化や小型化技術の進歩、電子機器の高性能化と軽薄短小化の傾向から、ＬＳＩのＡＳＩＣに代表されるように、ますます高集積化、高機能化が進んできている。このように高集積化、高機能化された半導体装置においては、外部端子（ピン）の総和の増加や更なる多端子（ピン）化が要請されている。   In recent years, semiconductor devices have been increasingly integrated and highly functional, as represented by LSI ASICs, due to advances in high integration and miniaturization technologies, and the trend toward higher performance and lighter and shorter electronic devices. It is going on. In such highly integrated and highly functional semiconductor devices, it is required to increase the total sum of external terminals (pins) and further increase the number of terminals (pins).

このような半導体装置としては、リードフレームにＩＣチップ、ＬＳＩチップなどの半導体チップが搭載され、絶縁性樹脂で封止された構造をもつ半導体パッケージがある。このような半導体装置としては、ＱＦＮ（Quad Flat Non-leaded package）やＳＯＮ（Small Outline Non-leaded Package）などの薄型で実装面積の小さいタイプのものが知られている。また半田ボールをパッケージの外部端子として備えた表面実装型パッケージであるＢＧＡ（Ball Grid Array）と呼ばれる樹脂封止型の半導体装置が量産されている。さらに、ＢＧＡの半田ボールに代えてマトリックス状の平面電極からなる外部端子が設けられた表面実装型パッケージとして、ＬＧＡ（Land Grid Array）と呼ばれる半導体装置が存在する。   As such a semiconductor device, there is a semiconductor package having a structure in which a semiconductor chip such as an IC chip or an LSI chip is mounted on a lead frame and sealed with an insulating resin. As such a semiconductor device, a thin type device having a small mounting area such as a quad flat non-leaded package (QFN) or a small outline non-leaded package (SON) is known. Also, a resin-encapsulated semiconductor device called a BGA (Ball Grid Array), which is a surface mount package having solder balls as external terminals of the package, is mass-produced. Furthermore, there is a semiconductor device called an LGA (Land Grid Array) as a surface mount package provided with external terminals made of matrix-like planar electrodes in place of BGA solder balls.

特許文献１には、リードフレーム外形を円形状にすると共にリードを中央部の半導体素子用めっき部から放射状に拡げた半導体集積回路装置が開示されている。この特許文献１によれば、ガルウイングリードパッケージとしては高い実装信頼性を得られるが、近年求められているパッケージの薄型化や小型化に対応できていない。   Patent Document 1 discloses a semiconductor integrated circuit device in which the outer shape of the lead frame is circular and the leads are radially expanded from the central semiconductor element plating portion. According to this Patent Document 1, high mounting reliability can be obtained as a gull wing lead package, but it cannot cope with the reduction in thickness and size of a package that has been required in recent years.

特開平８−２２７９６４号公報JP-A-8-227964

また近年、小型の半導体装置（ＱＦＮ、ＳＯＮ、ＬＧＡ等）において、とりわけ半導体装置に熱ストレスが加わった際の実装信頼性の向上や、パッケージ自体の薄型化が求められている。   Further, in recent years, in small semiconductor devices (QFN, SON, LGA, etc.), improvement of mounting reliability when a thermal stress is applied to the semiconductor device and a reduction in the thickness of the package itself are required.

ところで一般に、半導体装置の熱膨張係数と実装基板の熱膨張係数とは異なっている。したがって、例えば製造時に熱が加えられたり、または自動車等の高温環境下で使用されたときに、半導体装置に対して熱ストレスが加わる。この場合、半導体装置の熱膨張係数と実装基板の熱膨張係数との相違により熱応力が生じ、この熱応力が特定の箇所に集中すると、その箇所から半導体装置が破損してしまうおそれがある。   In general, the thermal expansion coefficient of the semiconductor device is different from the thermal expansion coefficient of the mounting substrate. Therefore, for example, heat is applied to the semiconductor device when heat is applied at the time of manufacture or when the device is used in a high temperature environment such as an automobile. In this case, thermal stress is generated due to the difference between the thermal expansion coefficient of the semiconductor device and the thermal expansion coefficient of the mounting substrate. If this thermal stress is concentrated at a specific location, the semiconductor device may be damaged from that location.

例えばめっき端子を有するＬＧＡパッケージは、特許文献１に示すガルウイング端子をもつＱＦＰパッケージと比べた場合、基板実装時の熱歪みを吸収する量が少ないため、実装信頼性が低くなってしまう。このためめっき端子を有するＬＧＡパッケージにおいては、基板実装時の熱歪みにより、特にパッケージのコーナー部の外部端子に熱応力が集中しやすく、このことが実装信頼性を低下させる原因となっている。   For example, when compared with a QFP package having a gull wing terminal shown in Patent Document 1, an LGA package having a plated terminal has a small amount of absorbing thermal strain when mounted on a substrate, and thus mounting reliability is lowered. For this reason, in an LGA package having plated terminals, thermal stress tends to concentrate particularly on the external terminals at the corners of the package due to thermal distortion during board mounting, which causes a reduction in mounting reliability.

本発明はこのような点を考慮してなされたものであり、半導体装置と実装基板との熱膨張係数の相違により生じる熱応力を半導体装置内で均一に分散させることにより、熱ストレスが加わった際の信頼性を向上させることが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。   The present invention has been made in consideration of the above points, and thermal stress is applied by uniformly dispersing the thermal stress caused by the difference in thermal expansion coefficient between the semiconductor device and the mounting substrate in the semiconductor device. An object of the present invention is to provide a semiconductor device and a semiconductor device manufacturing method capable of improving reliability at the time.

本発明は、半導体装置において、半導体素子と、半導体素子が載置された半導体素子用めっき部と、半導体素子用めっき部の周囲に、半導体素子用めっき部と同一平面上に配置された複数のリード用めっき部と、リード用めっき部と半導体素子とを電気的に接続する導電部と、半導体素子用めっき部、リード用めっき部、半導体素子および導電部を封止する封止樹脂部とを備え、各リード用めっき部は、半導体素子用めっき部の周囲において平面から見て少なくとも１つの円周上に配置されていることを特徴とする半導体装置である。   The present invention relates to a semiconductor device, a semiconductor element, a semiconductor element plating portion on which the semiconductor element is placed, and a plurality of semiconductor element plating portions arranged on the same plane as the semiconductor element plating portion. A lead plating portion, a conductive portion that electrically connects the lead plating portion and the semiconductor element, and a semiconductor element plating portion, a lead plating portion, and a sealing resin portion that seals the semiconductor element and the conductive portion. And each of the lead plating portions is disposed on at least one circumference as viewed from above around the semiconductor element plating portion.

本発明は、各リード用めっき部は、平面から見て複数の円周のうちいずれかの円周上に配置されていることを特徴とする半導体装置である。   The present invention is the semiconductor device characterized in that each lead plating portion is arranged on any one of a plurality of circumferences when viewed from above.

本発明は、封止樹脂部は、直方体形状を有していることを特徴とする半導体装置である。   The present invention is the semiconductor device characterized in that the sealing resin portion has a rectangular parallelepiped shape.

本発明は、封止樹脂部は、円柱形状を有していることを特徴とする半導体装置である。   The present invention is the semiconductor device characterized in that the sealing resin portion has a cylindrical shape.

本発明は、封止樹脂部の断面形状は、台形形状を有していることを特徴とする半導体装置である。   The present invention is the semiconductor device characterized in that the cross-sectional shape of the sealing resin portion has a trapezoidal shape.

本発明は、封止樹脂部の角部に、各リード用めっき部より面積が広く、かつ半導体素子用めっき部側に向けて徐々に先細となる外部端子が配置されていることを特徴とする半導体装置である。   The present invention is characterized in that an external terminal having a larger area than each lead plating portion and gradually tapering toward the semiconductor element plating portion side is arranged at a corner portion of the sealing resin portion. It is a semiconductor device.

本発明は、外部端子は、封止樹脂部の角部側から各リード用めっき部が配置された円周上まで延びていることを特徴とする半導体装置である。   The present invention is the semiconductor device characterized in that the external terminal extends from a corner portion side of the sealing resin portion to a circumference where each lead plating portion is disposed.

本発明は、封止樹脂部は、半導体素子および半導体素子周囲に設けられた中央領域と、中央領域周縁に位置する周縁領域とを有し、中央領域の厚みは、周縁領域の厚みより厚いことを特徴とする半導体装置である。   According to the present invention, the sealing resin portion has a semiconductor element and a central region provided around the semiconductor element, and a peripheral region located at the periphery of the central region, and the thickness of the central region is thicker than the thickness of the peripheral region A semiconductor device characterized by the above.

本発明は、封止樹脂部の中央領域は、截頭円錐形状からなることを特徴とする半導体装置である。   The present invention is the semiconductor device characterized in that the central region of the sealing resin portion has a frustoconical shape.

本発明は、少なくとも１つのリード用めっき部の上面に、他の半導体装置の裏面に接続可能な外部突出端子が形成されていることを特徴とする半導体装置である。   The present invention is a semiconductor device characterized in that an external protruding terminal that can be connected to the back surface of another semiconductor device is formed on the upper surface of at least one lead plating portion.

本発明は、半導体装置の製造方法において、基板を準備する工程と、基板にめっきを施すことにより、基板上に、半導体素子用めっき部と、半導体素子用めっき部周囲に配置され、平面から見て少なくとも１つの円周上に配置されるリード用めっき部とを形成する工程と、基板上の半導体素子用めっき部に、半導体素子を載置する工程と、半導体素子と基板上のリード用めっき部とを、導電部により接続する工程と、半導体素子用めっき部、リード用めっき部、半導体素子、および導電部を封止樹脂部により封止する工程と、基板を封止樹脂部から除去する工程とを備えたことを特徴とする半導体装置の製造方法である。   The present invention provides a method for manufacturing a semiconductor device, comprising: a step of preparing a substrate; and plating the substrate to dispose a semiconductor element plating portion and a semiconductor element plating portion around the substrate, as viewed from above. Forming a lead plating portion disposed on at least one circumference, placing a semiconductor element on the semiconductor element plating portion on the substrate, and plating the lead on the semiconductor element and the substrate A step of connecting the conductive portion with the conductive portion, a step of sealing the plated portion for semiconductor element, the plated portion for lead, the semiconductor element and the conductive portion with the sealing resin portion, and removing the substrate from the sealing resin portion. A method for manufacturing a semiconductor device comprising the steps of:

本発明によれば、各リード用めっき部は、半導体素子用めっき部の周囲において平面から見て少なくとも１つの円周上に配置されている。このことにより、半導体装置と実装基板との熱膨張の相違により生じる熱応力は、各外部端子に設けられたはんだ部に対して均等に加わり、特定のはんだ部が破損することを防止することができる。この結果、半導体装置を実装する際、あるいは半導体装置を実装した後、半導体装置に熱が加わった場合における、半導体装置の信頼性を向上させることができる。   According to the present invention, each lead plating portion is arranged on at least one circumference when viewed from the plane around the semiconductor element plating portion. As a result, the thermal stress generated by the difference in thermal expansion between the semiconductor device and the mounting substrate is applied evenly to the solder portions provided on the respective external terminals, thereby preventing the specific solder portions from being damaged. it can. As a result, the reliability of the semiconductor device can be improved when the semiconductor device is heated when the semiconductor device is mounted or after the semiconductor device is mounted.

本発明の一実施の形態による半導体装置を示す斜視図。1 is a perspective view showing a semiconductor device according to an embodiment of the present invention. 本発明の一実施の形態による半導体装置を示す断面図（図１のII−II線断面図）。Sectional drawing which shows the semiconductor device by one embodiment of this invention (II-II sectional view taken on the line of FIG. 1). 本発明の一実施の形態による半導体装置を示す平面図。The top view which shows the semiconductor device by one embodiment of this invention. 本発明の一実施の形態による半導体装置を示す裏面（底面）図。The back surface (bottom surface) figure which shows the semiconductor device by one embodiment of this invention. 半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of a semiconductor device. 半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of a semiconductor device. 本発明の一実施の形態による半導体装置が実装基板上に実装されている状態を示す断面図。Sectional drawing which shows the state in which the semiconductor device by one embodiment of this invention is mounted on the mounting board | substrate. 本発明の変形例（変形例１）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 1) of this invention. 本発明の変形例（変形例１）による半導体装置を示す裏面（底面）図。The back surface (bottom surface) figure which shows the semiconductor device by the modification (modification 1) of this invention. 本発明の変形例（変形例２）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 2) of this invention. 本発明の変形例（変形例２）による半導体装置を示す裏面（底面）図。The back surface (bottom surface) figure which shows the semiconductor device by the modification (modification 2) of this invention. 本発明の変形例（変形例３）による半導体装置を示す断面図。Sectional drawing which shows the semiconductor device by the modification (modification 3) of this invention. 本発明の変形例（変形例３）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 3) of this invention. 本発明の変形例（変形例３）による半導体装置を示す裏面（底面）図。The back surface (bottom surface) figure which shows the semiconductor device by the modification (modification 3) of this invention. 本発明の変形例（変形例４）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 4) of this invention. 本発明の変形例（変形例４）による半導体装置を示す裏面（底面）図。The back surface (bottom surface) figure which shows the semiconductor device by the modification (modification 4) of this invention. 本発明の変形例（変形例５）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 5) of this invention. 本発明の変形例（変形例５）による半導体装置を示す裏面（底面）図。The back surface (bottom surface) figure which shows the semiconductor device by the modification (modification 5) of this invention. 本発明の変形例（変形例６）による半導体装置を示す断面図。Sectional drawing which shows the semiconductor device by the modification (modification 6) of this invention. 本発明の変形例（変形例６）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 6) of this invention. 本発明の変形例（変形例６）による半導体装置を示す裏面（底面）図。The back surface (bottom surface) figure which shows the semiconductor device by the modification (modification 6) of this invention. 本発明の変形例（変形例７）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 7) of this invention. 本発明の変形例（変形例７）による半導体装置を示す裏面（底面）図。The back surface (bottom surface) figure which shows the semiconductor device by the modification (modification 7) of this invention. 本発明の変形例（変形例８）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 8) of this invention. 本発明の変形例（変形例８）による半導体装置を示す裏面（底面）図。The back (bottom) figure which shows the semiconductor device by the modification (modification 8) of this invention. 本発明の変形例（変形例９）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 9) of this invention. 本発明の変形例（変形例９）による半導体装置を示す裏面（底面）図。The back surface (bottom surface) figure which shows the semiconductor device by the modification (modification 9) of this invention. 本発明の変形例（変形例１０）による半導体装置を示す断面図。Sectional drawing which shows the semiconductor device by the modification (modification 10) of this invention. 本発明の変形例（変形例１１）による半導体装置を示す断面図。Sectional drawing which shows the semiconductor device by the modification (modification 11) of this invention. 本発明の変形例（変形例１２）による半導体装置を示す断面図。Sectional drawing which shows the semiconductor device by the modification (modification 12) of this invention. 本発明の変形例（変形例１３）による半導体装置を示す断面図。Sectional drawing which shows the semiconductor device by the modification (modification 13) of this invention. 本発明の変形例（変形例１４）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 14) of this invention. 本発明の変形例（変形例１４）による半導体装置を示す裏面（底面）図。The back surface (bottom surface) figure which shows the semiconductor device by the modification (modification 14) of this invention. 本発明の変形例（変形例１５）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 15) of this invention. 本発明の変形例（変形例１５）による半導体装置を示す裏面（底面）図。The back surface (bottom surface) figure which shows the semiconductor device by the modification (modification 15) of this invention. 本発明の変形例（変形例１６）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 16) of this invention. 本発明の変形例（変形例１６）による半導体装置を示す裏面（底面）図。The back surface (bottom surface) figure which shows the semiconductor device by the modification (modification 16) of this invention. 本発明の変形例（変形例１７）による半導体装置を示す平面図。The top view which shows the semiconductor device by the modification (modification 17) of this invention. 本発明の変形例（変形例１７）による半導体装置を示す断面図。Sectional drawing which shows the semiconductor device by the modification (modification 17) of this invention.

以下、本発明の一実施の形態について、図１乃至図７を参照して説明する。   Hereinafter, an embodiment of the present invention will be described with reference to FIGS.

半導体装置の構成
まず、図１乃至図４により、本発明の一実施の形態による半導体装置の構成について説明する。図１乃至図４は、本発明の一実施の形態による半導体装置を示す図である。 Configuration of Semiconductor Device First, the configuration of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 to 4 are views showing a semiconductor device according to an embodiment of the present invention.

図１乃至図４に示すように、半導体装置２０は、半導体素子用めっき部１５と、半導体素子用めっき部１５の周囲に、半導体素子用めっき部１５と同一平面上に配置された複数のリード用めっき部１６とを備えている。   As shown in FIGS. 1 to 4, the semiconductor device 20 includes a semiconductor element plating portion 15 and a plurality of leads disposed on the same plane as the semiconductor element plating portion 15 around the semiconductor element plating portion 15. And a plating part 16 for use.

半導体素子用めっき部１５上には、半導体素子２１が載置されている。各リード用めっき部１６と、半導体素子２１の各端子部２１ａとは、それぞれボンディングワイヤ（導電部）２２によって電気的に接続されている。   A semiconductor element 21 is placed on the semiconductor element plating portion 15. Each lead plating portion 16 and each terminal portion 21 a of the semiconductor element 21 are electrically connected by bonding wires (conductive portions) 22, respectively.

また、半導体素子用めっき部１５、リード用めっき部１６、半導体素子２１、およびボンディングワイヤ２２は、封止樹脂部２３によって樹脂封止されている。   Further, the semiconductor element plating part 15, the lead plating part 16, the semiconductor element 21, and the bonding wire 22 are resin-sealed by a sealing resin part 23.

半導体素子用めっき部１５およびリード用めっき部１６は、それぞれめっきにより形成された金属材料からなっている。半導体素子用めっき部１５およびリード用めっき部１６は、それぞれ１種の金属からなる単層構造、あるいは２種以上の金属からなる多層構造とすることができる。   The semiconductor element plating portion 15 and the lead plating portion 16 are each made of a metal material formed by plating. Each of the semiconductor element plating part 15 and the lead plating part 16 may have a single layer structure made of one kind of metal or a multilayer structure made of two or more kinds of metals.

半導体素子用めっき部１５およびリード用めっき部１６が単層構造からなる場合、半導体素子用めっき部１５およびリード用めっき部１６を構成する金属としては、例えばＣｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｕ、Ｓｎを挙げることができる。   When the semiconductor element plating part 15 and the lead plating part 16 have a single layer structure, examples of the metal constituting the semiconductor element plating part 15 and the lead plating part 16 include Cu, Ni, Ag, Pd, Au, Sn can be mentioned.

一方、半導体素子用めっき部１５およびリード用めっき部１６が多層構造からなる場合、半導体素子用めっき部１５およびリード用めっき部１６は、裏面側（図２の下方）から順に、Ａｕ、Ｎｉ、Ａｕを積層した構造からなる（以下、このような層構成をＡｕ／Ｎｉ／Ａｕともいう）。しかしながら、多層構造を構成するめっき層の構成はこれに限らず、例えばＰｄ／Ｎｉ／Ｐｄ、Ａｕ／Ｎｉ／Ｐｄ、Ａｕ／Ｐｄ／Ｎｉ／Ｐｄ／Ａｕ、Ａｇ／Ｎｉ／Ａｇ、Ａｇ／Ｎｉ／Ｓｎ、Ａｕ／Ｎｉ／Ｓｎ、Ａｇ／Ｃｕ／Ａｇ、Ａｕ／Ｃｕ／Ａｇ、Ａｇ／Ｃｕ／Ｎｉ、Ａｕ／Ｃｕ／Ｎｉという構成であってもよい。   On the other hand, when the semiconductor element plating part 15 and the lead plating part 16 have a multi-layer structure, the semiconductor element plating part 15 and the lead plating part 16 are arranged in the order of Au, Ni, It has a structure in which Au is laminated (hereinafter, such a layer structure is also referred to as Au / Ni / Au). However, the configuration of the plating layer constituting the multilayer structure is not limited to this. For example, Pd / Ni / Pd, Au / Ni / Pd, Au / Pd / Ni / Pd / Au, Ag / Ni / Ag, Ag / Ni / The configuration may be Sn, Au / Ni / Sn, Ag / Cu / Ag, Au / Cu / Ag, Ag / Cu / Ni, or Au / Cu / Ni.

半導体素子用めっき部１５の形状は特段に限定されるものではないが、好ましい態様として、円形状（円盤状）となっていることが好ましい。半導体装置２１に熱が加わった際、半導体装置２１と実装基板１５との熱膨張係数の相違による熱応力は、周方向均一に分散するからである。この場合、半導体素子用めっき部１５は、表面側から見て円形状となるとともに（図３）、裏面側から見ても円形状となっている（図４）。また、図２に示すように、半導体素子用めっき部１５の裏面１５ｂは、封止樹脂部２３の裏面と同一平面上に位置している。一方、半導体素子用めっき部１５の表面１５ａは、半導体素子２１の載置面となっており、封止樹脂部２３内に完全に覆われている。   Although the shape of the plating part 15 for semiconductor elements is not specifically limited, As a preferable aspect, it is preferable that it is circular (disk shape). This is because when heat is applied to the semiconductor device 21, the thermal stress due to the difference in thermal expansion coefficient between the semiconductor device 21 and the mounting substrate 15 is uniformly distributed in the circumferential direction. In this case, the semiconductor element plating portion 15 has a circular shape when viewed from the front surface side (FIG. 3) and also has a circular shape when viewed from the back surface side (FIG. 4). Further, as shown in FIG. 2, the back surface 15 b of the semiconductor element plating portion 15 is located on the same plane as the back surface of the sealing resin portion 23. On the other hand, the surface 15 a of the semiconductor element plating portion 15 is a mounting surface of the semiconductor element 21 and is completely covered in the sealing resin portion 23.

各リード用めっき部１６は、ボンディングワイヤ２２が接続される内部端子１７と、裏面外方へ露出する外部端子１８とを有している。内部端子１７は、リード用めっき部１６の表面側に形成されており、外部端子１８は、リード用めっき部１６の裏面側に形成されている。   Each lead plating portion 16 has an internal terminal 17 to which the bonding wire 22 is connected and an external terminal 18 exposed to the outside of the back surface. The internal terminal 17 is formed on the front surface side of the lead plating portion 16, and the external terminal 18 is formed on the back surface side of the lead plating portion 16.

また、各リード用めっき部１６の外部端子１８は、封止樹脂部２３の裏面と同一平面上に位置している。また、隣接するリード用めっき部１６同士は互いに電気的に絶縁されている。   Further, the external terminal 18 of each lead plating portion 16 is located on the same plane as the back surface of the sealing resin portion 23. Adjacent lead plating portions 16 are electrically insulated from each other.

図３および図４に示すように、各リード用めっき部１６の内部端子１７および外部端子１８は、それぞれ平面長方形形状を有している。このほか、内部端子１７および外部端子１８の形状としては、多角形、台形、円形（後述する図２６および図２７参照）、楕円形等であってもよい。   As shown in FIGS. 3 and 4, the internal terminal 17 and the external terminal 18 of each lead plating portion 16 have a planar rectangular shape. In addition, the shapes of the internal terminal 17 and the external terminal 18 may be polygonal, trapezoidal, circular (see FIGS. 26 and 27 described later), elliptical, or the like.

本実施の形態において、各リード用めっき部１６は、平面から見て同一の円周上に配置されている。   In the present embodiment, the lead plating portions 16 are arranged on the same circumference as seen from the plane.

すなわち図３および図４に示すように、各リード用めっき部１６は、半導体素子用めっき部１５の周囲において１つの円周Ｃ１上に配置されている。この場合、表面側において、各内部端子１７は円周Ｃ１上に配置されており、裏面側において、各外部端子１８は円周Ｃ１上に配置されている。なお、各リード用めっき部１６が円周上に配置されているとは、各リード用めっき部１６の中心が円周上に配置されていることをいう。 That is, as shown in FIGS. 3 and 4, each lead plating portion 16 is arranged on one circumference C 1 around the semiconductor element plating portion 15. In this case, the surface side, the internal terminals 17 is disposed on the circumference C 1, the back surface side, the external terminal 18 is arranged on the circumference C 1. Here, each lead plating portion 16 being arranged on the circumference means that the center of each lead plating portion 16 is arranged on the circumference.

また、半導体素子２１としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子２１は、各々ボンディングワイヤ２２が取り付けられる複数の端子部２１ａを有している。また、半導体素子２１は、例えばダイボンディングペーストにより、半導体素子用めっき部１５の表面１５ａに固定されている。   Further, as the semiconductor element 21, various semiconductor elements generally used in the past can be used, and are not particularly limited. For example, an integrated circuit, a large-scale integrated circuit, a transistor, a thyristor, a diode, or the like is used. it can. The semiconductor element 21 has a plurality of terminal portions 21a to which bonding wires 22 are attached. The semiconductor element 21 is fixed to the surface 15a of the semiconductor element plating part 15 by, for example, die bonding paste.

各ボンディングワイヤ２２は、例えば金等の導電性の良い材料からなり、それぞれその一端が半導体素子２１の端子部２１ａに接続されるとともに、その他端がリード用めっき部１６の内部端子１７に接続されている。   Each bonding wire 22 is made of a material having good conductivity such as gold, and one end thereof is connected to the terminal portion 21a of the semiconductor element 21 and the other end is connected to the internal terminal 17 of the lead plating portion 16. ing.

本実施の形態において、封止樹脂部２３は直方体形状を有している。封止樹脂部２３としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはＰＰＳ樹脂等の熱可塑性樹脂を用いることができる。なお、図１および図３において、便宜上、封止樹脂部２３を透明なものとして表示しているが、黒色等の不透明なものが用いられても良い。   In the present embodiment, the sealing resin portion 23 has a rectangular parallelepiped shape. As the sealing resin portion 23, a thermosetting resin such as a silicone resin or an epoxy resin, or a thermoplastic resin such as a PPS resin can be used. In FIG. 1 and FIG. 3, for convenience, the sealing resin portion 23 is displayed as transparent, but an opaque material such as black may be used.

半導体装置の製造方法
次に、図１乃至図４に示す半導体装置２０の製造方法について、図５（ａ）−（ｄ）および図６（ａ）−（ｆ）を用いて説明する。なお、以下においては、１枚の基板１１を用いて複数の半導体装置２０を製造する工程について説明するが、これに限らず、１枚の基板１１を用いて１つの半導体装置２０のみを製造することも可能である。 Method for Manufacturing Semiconductor Device Next, a method for manufacturing the semiconductor device 20 shown in FIGS. 1 to 4 will be described with reference to FIGS. 5 (a)-(d) and FIGS. 6 (a)-(f). In the following, a process of manufacturing a plurality of semiconductor devices 20 using one substrate 11 will be described. However, the present invention is not limited to this, and only one semiconductor device 20 is manufactured using one substrate 11. It is also possible.

まず図５（ａ）に示すように、平板状の基板１１を準備する。この基板１１としては、例えば銅、銅合金、シリコン等からなる基板を使用することができる。   First, as shown in FIG. 5A, a flat substrate 11 is prepared. As the substrate 11, for example, a substrate made of copper, copper alloy, silicon, or the like can be used.

次に、基板１１の表面に感光性レジストを塗布、乾燥し、これを所望のフォトマスクを介して露光した後、現像することにより、所望のパターンを有するめっき用レジスト層３０を形成する（図５（ｂ））。なお感光性レジストとしては、従来公知のものを使用することができる。   Next, a photosensitive resist is applied to the surface of the substrate 11, dried, exposed through a desired photomask, and then developed to form a plating resist layer 30 having a desired pattern (FIG. 5 (b)). In addition, a conventionally well-known thing can be used as a photosensitive resist.

この際、めっき用レジスト層３０には、半導体素子用めっき部１５およびリード用めっき部１６の形成部位に対応する箇所に、それぞれ開口部３０ａ、３０ｂが形成され、この開口部３０ａ、３０ｂからは基板１１が露出している。このめっき用レジスト層３０の厚さは、形成しようとする半導体素子用めっき部１５およびリード用めっき部１６の厚さと同一か、またはそれより厚くすることが好ましい。   At this time, openings 30a and 30b are formed in the plating resist layer 30 at locations corresponding to the formation portions of the semiconductor element plating portion 15 and the lead plating portion 16, respectively. The substrate 11 is exposed. The thickness of the plating resist layer 30 is preferably equal to or greater than the thicknesses of the semiconductor element plating portion 15 and the lead plating portion 16 to be formed.

次いで、基板１１の裏面側を裏面テープ３９で覆って、めっき用レジスト層３０に覆われた基板１１の表面に電解めっきを施す（図５（ｃ））。これにより基板１１のうちめっき用レジスト層３０に覆われていない開口部３０ａ、３０ｂに金属（例えば銀）を析出させて、基板１１上に半導体素子用めっき部１５およびリード用めっき部１６を形成する。   Next, the back surface side of the substrate 11 is covered with the back surface tape 39, and the surface of the substrate 11 covered with the plating resist layer 30 is subjected to electrolytic plating (FIG. 5C). As a result, a metal (for example, silver) is deposited in the openings 30 a and 30 b not covered with the plating resist layer 30 in the substrate 11, thereby forming the semiconductor element plating portion 15 and the lead plating portion 16 on the substrate 11. To do.

半導体素子用めっき部１５およびリード用めっき部１６が多層構造からなる場合、基板１１上に、複数の層、例えばＡｕめっき層、Ｎｉめっき層、およびＡｕめっき層を順次積層する。なお、半導体素子用めっき部１５およびリード用めっき部１６の厚みは、例えば０．５μｍ〜６０μｍとすることが好ましい。   When the semiconductor element plating section 15 and the lead plating section 16 have a multilayer structure, a plurality of layers, for example, an Au plating layer, an Ni plating layer, and an Au plating layer are sequentially stacked on the substrate 11. In addition, it is preferable that the thickness of the plating part 15 for semiconductor elements and the plating part 16 for lead | read | reeds shall be 0.5 micrometer-60 micrometers, for example.

続いて、めっき用レジスト層３０を除去する。この場合、例えばレジスト剥離液を用いることにより、めっき用レジスト層３０を剥離除去することができる。さらに、基板１１の裏面から裏面テープ３９を除去する（図５（ｄ））。   Subsequently, the plating resist layer 30 is removed. In this case, for example, the resist layer 30 for plating can be peeled and removed by using a resist stripping solution. Further, the back surface tape 39 is removed from the back surface of the substrate 11 (FIG. 5D).

このようにして、基板１１の表面側に、半導体素子用めっき部１５と、半導体素子用めっき部１５周囲に配置され、平面から見て１つの円周Ｃ１上に配置されるリード用めっき部１６とが形成される（図５（ｄ））。 In this way, on the surface side of the substrate 11, the semiconductor element plating part 15 and the semiconductor element plating part 15 are arranged around the semiconductor element plating part 15, and the lead plating part arranged on one circumference C 1 when viewed from above. 16 is formed (FIG. 5D).

次に、基板１１の半導体素子用めっき部１５上に、半導体素子２１を搭載する。この場合、例えばダイボンディングペーストを用いて、半導体素子２１を半導体素子用めっき部１５上に載置して固定する（ダイアタッチ工程）（図６（ａ））。   Next, the semiconductor element 21 is mounted on the semiconductor element plating portion 15 of the substrate 11. In this case, for example, using a die bonding paste, the semiconductor element 21 is placed and fixed on the semiconductor element plating portion 15 (die attach step) (FIG. 6A).

次に、半導体素子２１の各端子部２１ａと、リード用めっき部１６とを、ボンディングワイヤ２２によって互いに電気的に接続する（ワイヤボンディング工程）（図６（ｂ））。   Next, each terminal portion 21a of the semiconductor element 21 and the lead plating portion 16 are electrically connected to each other by a bonding wire 22 (wire bonding step) (FIG. 6B).

次に、図示しない金型を用いて、基板１１に対して熱硬化性樹脂または熱可塑性樹脂を射出成形またはトランスファ成形することにより、封止樹脂部２３を形成する（図６（ｃ））。これにより、基板１１の表面側、半導体素子２１、およびボンディングワイヤ２２を封止する。   Next, a sealing resin portion 23 is formed by injection molding or transfer molding of a thermosetting resin or a thermoplastic resin to the substrate 11 using a mold (not shown) (FIG. 6C). Thereby, the surface side of the substrate 11, the semiconductor element 21, and the bonding wire 22 are sealed.

続いて、裏面側の基板１１を除去する（図６（ｄ））。具体的には、基板１１が銅からなる場合、例えば塩化アンモニウム系のエッチング液を用いて、基板１１を選択的にエッチング除去する。なお、基板１１を物理的に剥離除去しても良い。   Subsequently, the substrate 11 on the back side is removed (FIG. 6D). Specifically, when the substrate 11 is made of copper, the substrate 11 is selectively removed by etching using, for example, an ammonium chloride-based etchant. The substrate 11 may be physically peeled off.

次に、半導体装置２０の外縁となる部分をダイシングすることにより、封止樹脂部２３を各半導体素子２１毎に分離する（図６（ｆ））。この際、まず封止樹脂部２３をダイシングテープ３７上に載置して固定し、その後、例えばダイヤモンド砥石からなるブレード３８を回転させながら、各半導体素子２１間の封止樹脂部２３を切断する。   Next, the encapsulating resin portion 23 is separated for each semiconductor element 21 by dicing the outer edge of the semiconductor device 20 (FIG. 6F). At this time, the sealing resin portion 23 is first placed and fixed on the dicing tape 37, and then the sealing resin portion 23 between the semiconductor elements 21 is cut while rotating a blade 38 made of, for example, a diamond grindstone. .

このようにして、図１乃至図４に示す半導体装置２０を得ることができる（図６（ｆ））。   In this way, the semiconductor device 20 shown in FIGS. 1 to 4 can be obtained (FIG. 6F).

本実施の形態の作用効果
次にこのような構成からなる本実施の形態の作用について、図７を用いて説明する。図７は、本実施の形態による半導体装置が実装基板上に実装されている状態を示す断面図である。 Operation and Effect of the Present Embodiment Next , the operation of the present embodiment having such a configuration will be described with reference to FIG. FIG. 7 is a cross-sectional view showing a state where the semiconductor device according to the present embodiment is mounted on a mounting substrate.

すなわち図７に示すように、本実施の形態による半導体装置２０は、実装基板４５上に配置して実装される。この場合、半導体装置２０は、リード用めっき部１６の外部端子１８に設けられたはんだ部４１と、半導体素子用めっき部１５の裏面１５ｂに設けられたはんだ部４２とにより、実装基板４５に対して固定実装される。なお、実装基板４５は、主としてガラスエポキシ樹脂からなっている。   That is, as shown in FIG. 7, the semiconductor device 20 according to the present embodiment is arranged and mounted on the mounting substrate 45. In this case, the semiconductor device 20 is mounted on the mounting substrate 45 by the solder portion 41 provided on the external terminal 18 of the lead plating portion 16 and the solder portion 42 provided on the back surface 15b of the semiconductor element plating portion 15. Fixedly mounted. The mounting substrate 45 is mainly made of glass epoxy resin.

ところで、半導体装置２０には、実装基板４５にはんだにより実装する際、あるいは実装基板４５に実装された後の使用環境により、様々な熱が加わることが考えられる。この場合、半導体装置２０全体の熱膨張係数が実装基板４５の熱膨張係数と異なると、半導体装置２０と実装基板４５との熱膨張率の違いによって熱応力が生じる。この結果、とりわけ半導体装置２０と実装基板４５との間に位置するはんだ部４１およびはんだ部４２が破損してしまうおそれがある。   By the way, it is conceivable that various heats are applied to the semiconductor device 20 depending on the usage environment after being mounted on the mounting substrate 45 by soldering or after being mounted on the mounting substrate 45. In this case, if the thermal expansion coefficient of the entire semiconductor device 20 is different from the thermal expansion coefficient of the mounting substrate 45, thermal stress is generated due to the difference in thermal expansion coefficient between the semiconductor device 20 and the mounting substrate 45. As a result, the solder part 41 and the solder part 42 located between the semiconductor device 20 and the mounting substrate 45 may be damaged.

一般に、封止樹脂部２３の熱膨張係数は、実装基板４５の熱膨張係数より小さい。一例として、（これに限定されるものではないが）、主としてガラスエポキシ樹脂からなる実装基板４５およびエポキシ樹脂からなる封止樹脂部２３の熱膨張係数は、それぞれ約１６×１０−６（／Ｋ）および約１０×１０−６（／Ｋ）である。またＳｉからなる半導体素子２１の熱膨張係数は、約３．５×１０−６（／Ｋ）である。 In general, the thermal expansion coefficient of the sealing resin portion 23 is smaller than the thermal expansion coefficient of the mounting substrate 45. As an example (although not limited to this), the thermal expansion coefficients of the mounting substrate 45 mainly made of glass epoxy resin and the sealing resin portion 23 made of epoxy resin are about 16 × 10 −6 (/ K, respectively). ) And about 10 × 10 −6 (/ K). The thermal expansion coefficient of the semiconductor element 21 made of Si is about 3.5 × 10 −6 (/ K).

したがって、半導体装置２０のうち、相対的に大きな割合を占める封止樹脂部２３の影響により、半導体装置２０全体の熱膨張係数は、実装基板４５の熱膨張係数から乖離する傾向がある。   Accordingly, the thermal expansion coefficient of the entire semiconductor device 20 tends to deviate from the thermal expansion coefficient of the mounting substrate 45 due to the influence of the sealing resin portion 23 occupying a relatively large proportion of the semiconductor device 20.

本実施の形態によれば、複数のリード用めっき部１６の外部端子１８は、平面から見て１つの円周Ｃ１上に配置されている。したがって、半導体装置２０と実装基板４５との熱膨張の相違により生じる熱応力は、各外部端子１８に設けられたはんだ部４１に対して均等に加わるようになっており、特定のはんだ部４１が破損することを防止することができる。 According to this embodiment, the external terminals 18 of a plurality of leads for plating section 16 is disposed on one circumference C 1 as viewed from the plane. Therefore, the thermal stress caused by the difference in thermal expansion between the semiconductor device 20 and the mounting substrate 45 is applied evenly to the solder portions 41 provided on the external terminals 18, and the specific solder portions 41 are It can be prevented from being damaged.

また本実施の形態によれば、半導体素子用めっき部１５の裏面１５ｂは、封止樹脂部２３から外方に露出しているので、この裏面１５ｂ全体にはんだ部４２を設けることにより、半導体素子用めっき部１５を実装基板４５に取り付けることができる。さらに、半導体素子２１からの熱を半導体素子用めっき部１５の裏面１５ｂから放熱することができる。   Further, according to the present embodiment, the back surface 15b of the semiconductor element plating portion 15 is exposed outward from the sealing resin portion 23. Therefore, by providing the solder portion 42 on the entire back surface 15b, the semiconductor element is provided. The plating portion 15 can be attached to the mounting substrate 45. Furthermore, the heat from the semiconductor element 21 can be radiated from the back surface 15b of the plating part 15 for semiconductor elements.

さらに本実施の形態において、半導体素子用めっき部１５を円形状（円盤状）とした場合、半導体装置２０に熱が加わった際、半導体装置２０と実装基板４５との熱膨張係数の相違による熱応力は、周方向均一に分散する。したがって、半導体素子用めっき部１５の裏面１５ｂに設けられたはんだ部４２のうち特定の部分に熱応力が集中することがなく、はんだ部４２の破損を防止することができる。   Further, in the present embodiment, when the semiconductor element plating portion 15 has a circular shape (disc shape), when heat is applied to the semiconductor device 20, heat due to a difference in thermal expansion coefficient between the semiconductor device 20 and the mounting substrate 45. The stress is uniformly distributed in the circumferential direction. Therefore, thermal stress does not concentrate on a specific portion of the solder portion 42 provided on the back surface 15b of the semiconductor element plating portion 15, and damage to the solder portion 42 can be prevented.

とりわけ半導体素子用めっき部１５は、半導体装置２０の中心に設けられており、かつ半導体装置２０全体の面積に占める割合が大きいので、はんだ部４２を用いて半導体素子用めっき部１５と実装基板４５とをしっかりと連結することができる。このように、半導体装置２０の中心部で半導体素子用めっき部１５を実装基板４５に対して強固に連結しているので、半導体装置２０に熱応力が加わった場合でも、半導体素子用めっき部１５周囲に設けられた外部端子１８に与える熱ストレスの影響を軽減することができる。   In particular, the semiconductor element plating portion 15 is provided at the center of the semiconductor device 20 and has a large proportion of the total area of the semiconductor device 20. Therefore, the solder portion 42 is used to form the semiconductor element plating portion 15 and the mounting substrate 45. Can be firmly connected. As described above, since the semiconductor element plating portion 15 is firmly connected to the mounting substrate 45 at the central portion of the semiconductor device 20, the semiconductor element plating portion 15 even when thermal stress is applied to the semiconductor device 20. The influence of thermal stress on the external terminals 18 provided in the surroundings can be reduced.

さらに本実施の形態によれば、半導体素子用めっき部１５およびリード用めっき部１６はめっきにより薄く形成されているので、リードフレームを用いておらず、装置全体の薄型化を図ることができる。   Furthermore, according to the present embodiment, since the semiconductor element plating portion 15 and the lead plating portion 16 are formed thin by plating, a lead frame is not used, and the entire device can be reduced in thickness.

半導体装置の変形例
次に、図８乃至図３９により、本発明による半導体装置の各種変形例について説明する。図８乃至図３９において、図１乃至図７に示す実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。 Modification of the semiconductor device Next, FIGS. 8 to 39, will be described various modified examples of the semiconductor device according to the present invention. 8 to 39, the same parts as those of the embodiment shown in FIGS. 1 to 7 are denoted by the same reference numerals, and detailed description thereof is omitted.

（変形例１）
図８および図９は、本実施の形態の一変形例による半導体装置２０Ａを示している。すなわち図８は、半導体装置２０Ａの平面図（図３に対応する図）であり、図９は、半導体装置２０Ａの裏面図（図４に対応する図）である。 (Modification 1)
8 and 9 show a semiconductor device 20A according to a modification of the present embodiment. 8 is a plan view of the semiconductor device 20A (a diagram corresponding to FIG. 3), and FIG. 9 is a rear view of the semiconductor device 20A (a diagram corresponding to FIG. 4).

図８および図９に示す半導体装置２０Ａ（変形例１）において、図１乃至図７に示す実施の形態と異なり、封止樹脂部２３の４つの角部に、それぞれ平面略卵形状の外部端子７１（追加の外部端子）が配置されている。各外部端子７１は、半導体装置２０Ａの裏面側に露出しており、半導体素子用めっき部１５およびリード用めっき部１６と同一平面上に位置している。また各外部端子７１は、それぞれ外部端子１８より面積が広く、かつ半導体素子用めっき部１５側に向けて徐々に先細となっている。   In the semiconductor device 20A (Modification 1) shown in FIGS. 8 and 9, unlike the embodiment shown in FIGS. 1 to 7, external terminals each having a planar egg shape are formed at the four corners of the sealing resin portion 23, respectively. 71 (additional external terminal) is arranged. Each external terminal 71 is exposed on the back surface side of the semiconductor device 20 </ b> A, and is located on the same plane as the semiconductor element plating portion 15 and the lead plating portion 16. Each external terminal 71 has a larger area than the external terminal 18 and gradually tapers toward the semiconductor element plating portion 15 side.

このような外部端子７１は、例えばグランド（ＧＮＤ）端子として用いることができる。また、このような比較的大型の外部端子７１を用いることにより、半導体装置２０Ａを実装基板４５に実装する際、はんだ部４１を用いて外部端子７１を実装基板４５に対して強固に連結することができ、半導体装置２０Ａに熱ストレスが加わった際の実装信頼性を更に向上させることができる。なお上述した外部端子７１は、素子等との電気的な接続に用いず、半導体装置２０Ａの実装信頼性を向上させるアンカー部材としても利用可能である。   Such an external terminal 71 can be used as, for example, a ground (GND) terminal. Further, by using such a relatively large external terminal 71, when mounting the semiconductor device 20 </ b> A on the mounting substrate 45, the external terminal 71 is firmly connected to the mounting substrate 45 using the solder portion 41. The mounting reliability when thermal stress is applied to the semiconductor device 20A can be further improved. The external terminal 71 described above can be used as an anchor member that improves the mounting reliability of the semiconductor device 20A without being used for electrical connection with an element or the like.

なお、外部端子７１は封止樹脂部２３の４つの角部全てに設ける必要はなく、その一部の角部のみに設けても良い。   The external terminals 71 do not have to be provided at all four corners of the sealing resin portion 23, and may be provided only at some corners.

（変形例２）
図１０および図１１は、本実施の形態の一変形例による半導体装置２０Ｂを示している。すなわち図１０は、半導体装置２０Ｂの平面図（図３に対応する図）であり、図１１は、半導体装置２０Ｂの裏面図（図４に対応する図）である。 (Modification 2)
10 and 11 show a semiconductor device 20B according to a modification of the present embodiment. That is, FIG. 10 is a plan view of the semiconductor device 20B (a diagram corresponding to FIG. 3), and FIG. 11 is a back view of the semiconductor device 20B (a diagram corresponding to FIG. 4).

図１０および図１１に示す半導体装置２０Ｂ（変形例２）において、図１乃至図７に示す実施の形態と異なり、封止樹脂部２３は円柱形状を有している。この場合、封止樹脂部２３の外面を構成する円と、円周Ｃ１とは、互いに同心円からなっている。 In the semiconductor device 20B (Modification 2) shown in FIGS. 10 and 11, unlike the embodiment shown in FIGS. 1 to 7, the sealing resin portion 23 has a cylindrical shape. In this case, the circle constituting the outer surface of the sealing resin section 23, and the circumference C 1, which is concentric with one another.

このような半導体装置２０Ｂを製造する場合、封止樹脂部２３を形成する工程（図６（ｃ）参照）において、円柱形状の金型を用いることにより、このような円柱状の封止樹脂部２３を作製することができる。   In the case of manufacturing such a semiconductor device 20B, in the step of forming the sealing resin portion 23 (see FIG. 6C), such a cylindrical sealing resin portion is obtained by using a cylindrical mold. 23 can be produced.

この場合、封止樹脂部２３が平面から見て円形状からなっているので、半導体装置２０Ｂに熱が加わった際、半導体装置２０Ｂと実装基板４５との熱膨張係数の相違による熱応力を周方向均一に分散させることができ、半導体装置２０Ｂの実装信頼性を更に向上させることができる。   In this case, since the sealing resin portion 23 has a circular shape when viewed from above, when heat is applied to the semiconductor device 20B, thermal stress due to the difference in thermal expansion coefficient between the semiconductor device 20B and the mounting substrate 45 is increased. The direction can be uniformly distributed, and the mounting reliability of the semiconductor device 20B can be further improved.

（変形例３）
図１２乃至図１４は、本実施の形態の一変形例による半導体装置２０Ｃを示している。すなわち図１２は、半導体装置２０Ｃの断面図（図２に対応する図）であり、図１３は、半導体装置２０Ｃの平面図（図３に対応する図）であり、図１４は、半導体装置２０Ｃの裏面図（図４に対応する図）である。 (Modification 3)
12 to 14 show a semiconductor device 20C according to a modification of the present embodiment. 12 is a cross-sectional view (corresponding to FIG. 2) of the semiconductor device 20C, FIG. 13 is a plan view of the semiconductor device 20C (corresponding to FIG. 3), and FIG. 14 is a semiconductor device 20C. FIG. 5 is a rear view (corresponding to FIG. 4).

図１２乃至図１４に示す半導体装置２０Ｃ（変形例３）において、図１乃至図７に示す実施の形態と異なり、各リード用めっき部１６は、平面から見て複数（２つ）の円周Ｃ１およびＣ２のうちいずれかの円周上に配置されている。 In the semiconductor device 20C (Modification 3) shown in FIGS. 12 to 14, unlike the embodiment shown in FIGS. 1 to 7, each lead plating portion 16 has a plurality (two) of circumferences as viewed from above. It is located either on the circumference of the C 1 and C 2.

すなわち図１３に示すように、各リード用めっき部１６の内部端子１７は、２つの円周Ｃ１およびＣ２のうちいずれか一方の円周上に配置されており、かつ千鳥状に配列されている。円周Ｃ１およびＣ２は、互いに同心円の関係にあり、その径は円周Ｃ１の方が大きい。 That is, as shown in FIG. 13, the internal terminals 17 of the lead plating parts 16 are arranged on one of the two circumferences C 1 and C 2 and arranged in a staggered manner. ing. Circumference C 1 and C 2 are in a concentric relationship with each other, and the diameter thereof is larger in circumference C 1.

同様に、図１４に示す半導体装置２０Ｃの裏面において、各リード用めっき部１６の外部端子１８は、２つの円周Ｃ１およびＣ２のうちいずれか一方の円周上に配置されており、かつ千鳥状に配列されている。 Similarly, the back surface of the semiconductor device 20C shown in FIG. 14, the external terminals 18 of the lead plating section 16 is disposed on one of the circumference of the two circumference C 1 and C 2, And it is arranged in a staggered pattern.

なお、内部端子１７および外部端子１８の面積および形状は、それらが配置されている円周毎に異ならせても良い。   The areas and shapes of the internal terminal 17 and the external terminal 18 may be different for each circumference where they are arranged.

このように各リード用めっき部１６を複数の円周Ｃ１およびＣ２上に配置したことにより、半導体装置２０Ｃに熱ストレスが加わった際の実装信頼性を向上させることができるとともに、半導体装置２０Ｃの裏面において外部端子１８を効率良く配置することができ、半導体素子２１の多ピン化に対応することができる。 By thus disposing the plating section 16 for each lead on a plurality of circumferentially C 1 and C 2, it is possible to improve the mounting reliability in the thermal stress on the semiconductor device 20C, the semiconductor device The external terminals 18 can be efficiently arranged on the back surface of 20C, and the number of pins of the semiconductor element 21 can be increased.

（変形例４）
図１５および図１６は、本実施の形態の一変形例による半導体装置２０Ｄを示している。すなわち図１５は、半導体装置２０Ｄの平面図（図３に対応する図）であり、図１６は、半導体装置２０Ｄの裏面図（図４に対応する図）である。 (Modification 4)
15 and 16 show a semiconductor device 20D according to a modification of the present embodiment. 15 is a plan view of the semiconductor device 20D (a diagram corresponding to FIG. 3), and FIG. 16 is a back view of the semiconductor device 20D (a diagram corresponding to FIG. 4).

図１５および図１６に示す半導体装置２０Ｄ（変形例４）は、図８および図９に示す変形例１と、図１２乃至図１４に示す変形例３とを組合せたものである。   A semiconductor device 20D (Modification 4) shown in FIGS. 15 and 16 is a combination of Modification 1 shown in FIGS. 8 and 9 and Modification 3 shown in FIGS.

すなわち、図１５および図１６に示す半導体装置２０Ｄにおいて、封止樹脂部２３の４つの角部に、それぞれ平面略卵形状の外部端子７１（追加の外部端子）が配置されている。また、各リード用めっき部１６は、平面から見て２つの円周Ｃ１およびＣ２のうちいずれかの円周上に配置されている。なお上述した外部端子７１は、素子等との電気的な接続に用いず、半導体装置２０Ａの実装信頼性を向上させるアンカー部材としても利用可能である。 That is, in the semiconductor device 20 </ b> D shown in FIGS. 15 and 16, the planar substantially egg-shaped external terminals 71 (additional external terminals) are respectively arranged at the four corners of the sealing resin portion 23. Each lead plating portion 16 is disposed on one of the two circumferences C 1 and C 2 as viewed from above. The external terminal 71 described above can be used as an anchor member that improves the mounting reliability of the semiconductor device 20A without being used for electrical connection with an element or the like.

（変形例５）
図１７および図１８は、本実施の形態の一変形例による半導体装置２０Ｅを示している。すなわち図１７は、半導体装置２０Ｅの平面図（図３に対応する図）であり、図１８は、半導体装置２０Ｅの裏面図（図４に対応する図）である。 (Modification 5)
17 and 18 show a semiconductor device 20E according to a modification of the present embodiment. That is, FIG. 17 is a plan view of the semiconductor device 20E (a diagram corresponding to FIG. 3), and FIG. 18 is a back view of the semiconductor device 20E (a diagram corresponding to FIG. 4).

図１７および図１８に示す半導体装置２０Ｅ（変形例５）は、図１０および図１１に示す変形例２と、図１２乃至図１４に示す変形例３とを組合せたものである。   A semiconductor device 20E (Modification 5) shown in FIGS. 17 and 18 is a combination of Modification 2 shown in FIGS. 10 and 11 and Modification 3 shown in FIGS.

すなわち、図１７および図１８に示す半導体装置２０Ｅにおいて、封止樹脂部２３は、円柱形状を有している。また、各リード用めっき部１６は、平面から見て２つの円周Ｃ１およびＣ２のうちいずれかの円周上に配置されている。 That is, in the semiconductor device 20E shown in FIGS. 17 and 18, the sealing resin portion 23 has a cylindrical shape. Each lead plating portion 16 is disposed on one of the two circumferences C 1 and C 2 as viewed from above.

（変形例６）
図１９乃至図２１は、本実施の形態の一変形例による半導体装置２０Ｆを示している。すなわち図１９は、半導体装置２０Ｆの断面図（図２に対応する図）であり、図２０は、半導体装置２０Ｆの平面図（図３に対応する図）であり、図２１は、半導体装置２０Ｆの裏面図（図４に対応する図）である。 (Modification 6)
19 to 21 show a semiconductor device 20F according to a modification of the present embodiment. 19 is a cross-sectional view of the semiconductor device 20F (corresponding to FIG. 2), FIG. 20 is a plan view of the semiconductor device 20F (corresponding to FIG. 3), and FIG. 21 is the semiconductor device 20F. FIG. 5 is a rear view (corresponding to FIG. 4).

図１９乃至図２１に示す半導体装置２０Ｆ（変形例６）において、図１乃至図７に示す実施の形態と異なり、各リード用めっき部１６は、平面から見て複数（３つ）の円周Ｃ１、Ｃ２およびＣ３のうちいずれかの円周上に配置されている。 In the semiconductor device 20F (Modification 6) shown in FIGS. 19 to 21, unlike the embodiment shown in FIGS. 1 to 7, each lead plating portion 16 has a plurality of (three) circumferences as viewed from above. Arranged on the circumference of any one of C 1 , C 2 and C 3 .

すなわち図２０に示すように、各リード用めっき部１６の内部端子１７は、３つの円周Ｃ１、Ｃ２およびＣ３のうちいずれかの円周上に配置されており、かつ千鳥状に配列されている。円周Ｃ１、Ｃ２およびＣ３は、互いに同心円の関係にあり、その径は円周Ｃ３、Ｃ２、Ｃ１という順に大きくなっている。 That is, as shown in FIG. 20, the internal terminal 17 of each lead plating portion 16 is arranged on one of the three circumferences C 1 , C 2, and C 3 and is staggered. It is arranged. Circumferences C 1 , C 2 and C 3 are in a concentric relationship with each other, and their diameters increase in the order of the circumferences C 3 , C 2 and C 1 .

同様に、図２１に示す半導体装置２０Ｆの裏面において、各リード用めっき部１６の外部端子１８は、３つの円周Ｃ１、Ｃ２およびＣ３のうちいずれかの円周上に配置されており、かつ千鳥状に配列されている。 Similarly, on the back surface of the semiconductor device 20F shown in FIG. 21, the external terminal 18 of each lead plating portion 16 is disposed on any one of the three circumferences C 1 , C 2, and C 3. And arranged in a zigzag pattern.

なお、内部端子１７および外部端子１８を４つ以上の円周上に配置することも考えられる。また、内部端子１７および外部端子１８の面積および形状は、それらが配置されている円周毎に異ならせても良い。   It is also possible to arrange the internal terminals 17 and the external terminals 18 on four or more circumferences. Further, the area and shape of the internal terminal 17 and the external terminal 18 may be different for each circumference where they are arranged.

このように各リード用めっき部１６を複数の円周Ｃ１、Ｃ２およびＣ３上に配置したことにより、半導体装置２０Ｆに熱ストレスが加わった際の実装信頼性を向上させることができるとともに、半導体装置２０Ｆの裏面において外部端子１８を効率良く配置することができ、半導体素子２１の多ピン化に対応することができる。 By arranging the lead plating portions 16 on the plurality of circumferences C 1 , C 2, and C 3 in this manner, it is possible to improve the mounting reliability when thermal stress is applied to the semiconductor device 20F. The external terminals 18 can be efficiently arranged on the back surface of the semiconductor device 20F, and the number of pins of the semiconductor element 21 can be increased.

（変形例７）
図２２および図２３は、本実施の形態の一変形例による半導体装置２０Ｇを示している。すなわち図２２は、半導体装置２０Ｇの平面図（図３に対応する図）であり、図２３は、半導体装置２０Ｇの裏面図（図４に対応する図）である。 (Modification 7)
22 and 23 show a semiconductor device 20G according to a modification of the present embodiment. 22 is a plan view of the semiconductor device 20G (a diagram corresponding to FIG. 3), and FIG. 23 is a back view of the semiconductor device 20G (a diagram corresponding to FIG. 4).

図２２および図２３に示す半導体装置２０Ｇ（変形例７）は、図８および図９に示す変形例１と、図１９乃至図２１に示す変形例６とを組合せたものである。   A semiconductor device 20G (Modification 7) shown in FIGS. 22 and 23 is a combination of Modification 1 shown in FIGS. 8 and 9 and Modification 6 shown in FIGS.

すなわち、図２２および図２３に示す半導体装置２０Ｇにおいて、封止樹脂部２３の４つの角部に、それぞれ平面略卵形状の外部端子７１（追加の外部端子）が配置されている。また、各リード用めっき部１６は、平面から見て３つの円周Ｃ１、Ｃ２およびＣ３のうちいずれかの円周上に配置されている。なお上述した外部端子７１は、素子等との電気的な接続に用いず、半導体装置２０Ａの実装信頼性を向上させるアンカー部材としても利用可能である。 That is, in the semiconductor device 20G shown in FIG. 22 and FIG. 23, the planar substantially egg-shaped external terminals 71 (additional external terminals) are arranged at the four corners of the sealing resin portion 23, respectively. Each lead plating portion 16 is disposed on any one of the three circumferences C 1 , C 2, and C 3 as viewed from above. The external terminal 71 described above can be used as an anchor member that improves the mounting reliability of the semiconductor device 20A without being used for electrical connection with an element or the like.

（変形例８）
図２４および図２５は、本実施の形態の一変形例による半導体装置２０Ｈを示している。すなわち図２４は、半導体装置２０Ｈの平面図（図３に対応する図）であり、図２５は、半導体装置２０Ｈの裏面図（図４に対応する図）である。 (Modification 8)
24 and 25 show a semiconductor device 20H according to a modification of the present embodiment. 24 is a plan view of the semiconductor device 20H (a diagram corresponding to FIG. 3), and FIG. 25 is a back view of the semiconductor device 20H (a diagram corresponding to FIG. 4).

図２４および図２５に示す半導体装置２０Ｈ（変形例８）は、図１０および図１１に示す変形例２と、図１９乃至図２１に示す変形例６とを組合せたものである。   A semiconductor device 20H (Modification 8) shown in FIGS. 24 and 25 is a combination of Modification 2 shown in FIGS. 10 and 11 and Modification 6 shown in FIGS.

すなわち、図２４および図２５に示す半導体装置２０Ｈにおいて、封止樹脂部２３は、円柱形状を有している。また、各リード用めっき部１６は、平面から見て３つの円周Ｃ１、Ｃ２およびＣ３のうちいずれかの円周上に配置されている。 That is, in the semiconductor device 20H shown in FIGS. 24 and 25, the sealing resin portion 23 has a cylindrical shape. Each lead plating portion 16 is disposed on any one of the three circumferences C 1 , C 2, and C 3 as viewed from above.

（変形例９）
図２６および図２７は、本実施の形態の一変形例による半導体装置２０Ｉを示している。すなわち図２６は、半導体装置２０Ｉの平面図（図３に対応する図）であり、図２７は、半導体装置２０Ｉの裏面図（図４に対応する図）である。 (Modification 9)
26 and 27 show a semiconductor device 20I according to a modification of the present embodiment. 26 is a plan view of the semiconductor device 20I (a diagram corresponding to FIG. 3), and FIG. 27 is a back view of the semiconductor device 20I (a diagram corresponding to FIG. 4).

図２６および図２７に示す半導体装置２０Ｉ（変形例９）は、図１２乃至図１４に示す半導体装置２０Ｃ（変形例３）において、各リード用めっき部１６を平面円形状としたものである。   A semiconductor device 20I (Modification 9) shown in FIGS. 26 and 27 has a planar circular shape for each lead plating portion 16 in the semiconductor device 20C (Modification 3) shown in FIGS.

なお、他の半導体装置（図１乃至図４、図８乃至図１１、図１５乃至図３０）についても、各リード用めっき部１６を平面円形状としても良い。   For other semiconductor devices (FIGS. 1 to 4, FIG. 8 to FIG. 11, FIG. 15 to FIG. 30), each lead plating portion 16 may have a planar circular shape.

（変形例１０）
図２８は、本実施の形態の一変形例による半導体装置２０Ｊを示している。すなわち図２８は、半導体装置２０Ｊの断面図（図２に対応する図）である。 (Modification 10)
FIG. 28 shows a semiconductor device 20J according to a modification of the present embodiment. That is, FIG. 28 is a sectional view of the semiconductor device 20J (corresponding to FIG. 2).

図２８に示す半導体装置２０Ｊ（変形例１０）において、図１乃至図７に示す実施の形態と異なり、封止樹脂部２３は、半導体素子２１および半導体素子２１周囲に設けられた中央領域２４と、中央領域２４周縁に位置する周縁領域２５とを有しており、中央領域２４の厚みは、周縁領域２５の厚みより厚くなっている。   In the semiconductor device 20J (Modification 10) shown in FIG. 28, unlike the embodiment shown in FIGS. 1 to 7, the sealing resin portion 23 includes a semiconductor element 21 and a central region 24 provided around the semiconductor element 21. The peripheral region 25 is located at the periphery of the central region 24, and the thickness of the central region 24 is greater than the thickness of the peripheral region 25.

この場合、封止樹脂部２３の中央領域２４は、截頭円錐形状からなっており、中央領域２４の側面はテーパー形状となっている。また、周縁領域２５は、平面矩形形状からなっていてもよく、平面円形状または平面多角形形状からなっていても良い。なお、中央領域２４の形状は、截頭円錐形状に限らず、例えば円柱形状、ドーム形状または截頭多角錐形状としても良い。   In this case, the central region 24 of the sealing resin portion 23 has a frustoconical shape, and the side surface of the central region 24 has a tapered shape. Further, the peripheral region 25 may have a planar rectangular shape, or may have a planar circular shape or a planar polygonal shape. The shape of the central region 24 is not limited to the truncated cone shape, and may be, for example, a cylindrical shape, a dome shape, or a truncated polygonal pyramid shape.

このような半導体装置２０Ｊを製造する場合、封止樹脂部２３を形成する工程（図６（ｃ）参照）において、截頭円錐形状の金型を用いることにより、このような截頭円錐形状の封止樹脂部２３を作製することができる。   When manufacturing such a semiconductor device 20J, in the step of forming the sealing resin portion 23 (see FIG. 6C), such a frustoconical shape is obtained by using a frustoconical mold. The sealing resin part 23 can be produced.

このほかの構成は、図１乃至図７に示す実施の形態と略同一である。   Other configurations are substantially the same as those of the embodiment shown in FIGS.

このように、封止樹脂部２３の中央領域２４の厚みを周縁領域２５より厚くすることにより、熱膨張係数が相対的に低い封止樹脂部２３の体積を減らしている。このことにより、半導体装置２０全体の熱膨張係数を実装基板４５の熱膨張係数に近づけることができるので、半導体装置２０に熱が加わった際の熱応力を軽減し、実装信頼性を向上させることができる。また、中央領域２４を厚くし、周縁領域２５を薄くしたことにより、封止樹脂部２３が熱収縮したときのそり低減を図ることができる。   Thus, by making the thickness of the central region 24 of the sealing resin portion 23 thicker than the peripheral region 25, the volume of the sealing resin portion 23 having a relatively low thermal expansion coefficient is reduced. As a result, the thermal expansion coefficient of the entire semiconductor device 20 can be brought close to the thermal expansion coefficient of the mounting substrate 45, so that thermal stress when heat is applied to the semiconductor device 20 is reduced, and mounting reliability is improved. Can do. Further, by making the central region 24 thick and the peripheral region 25 thin, it is possible to reduce warpage when the sealing resin portion 23 is thermally contracted.

なお、図８乃至図１１に示す変形例１または２と、図２８に示す変形例１０とを組合せることも可能である。   It is also possible to combine modification 1 or 2 shown in FIGS. 8 to 11 with modification 10 shown in FIG.

（変形例１１）
図２９は、本実施の形態の一変形例による半導体装置２０Ｋを示している。すなわち図２９は、半導体装置２０Ｋの断面図（図２に対応する図）である。 (Modification 11)
FIG. 29 shows a semiconductor device 20K according to a modification of the present embodiment. 29 is a cross-sectional view (corresponding to FIG. 2) of the semiconductor device 20K.

図２９に示す半導体装置２０Ｋ（変形例１１）は、図１２乃至図１４に示す変形例３と、図２８に示す変形例１０とを組合せたものである。   A semiconductor device 20K (Modification 11) shown in FIG. 29 is a combination of Modification 3 shown in FIGS. 12 to 14 and Modification 10 shown in FIG.

すなわち、図２９に示す半導体装置２０Ｋにおいて、中央領域２４の厚みは、周縁領域２５の厚みより厚くなっている。また、各リード用めっき部１６は、平面から見て２つの円周Ｃ１およびＣ２のうちいずれかの円周上に配置されている。 That is, in the semiconductor device 20K shown in FIG. 29, the thickness of the central region 24 is thicker than the thickness of the peripheral region 25. Each lead plating portion 16 is disposed on one of the two circumferences C 1 and C 2 as viewed from above.

なお、図１５乃至図１８に示す変形例４または５と、図２８に示す変形例１０とを組合せることも可能である。   It is also possible to combine modification 4 or 5 shown in FIGS. 15 to 18 with modification 10 shown in FIG.

（変形例１２）
図３０は、本実施の形態の一変形例による半導体装置２０Ｌを示している。すなわち図３０は、半導体装置２０Ｌの断面図（図２に対応する図）である。 (Modification 12)
FIG. 30 shows a semiconductor device 20L according to a modification of the present embodiment. 30 is a cross-sectional view of the semiconductor device 20L (corresponding to FIG. 2).

図３０に示す半導体装置２０Ｌ（変形例１２）は、図１９乃至図２１に示す変形例６と、図２８に示す変形例１０とを組合せたものである。   A semiconductor device 20L (Modification 12) shown in FIG. 30 is a combination of Modification 6 shown in FIGS. 19 to 21 and Modification 10 shown in FIG.

すなわち、図３０に示す半導体装置２０Ｌにおいて、中央領域２４の厚みは、周縁領域２５の厚みより厚くなっている。また、各リード用めっき部１６は、平面から見て３つの円周Ｃ１、Ｃ２およびＣ３のうちいずれかの円周上に配置されている。 That is, in the semiconductor device 20 </ b> L shown in FIG. 30, the thickness of the central region 24 is thicker than the thickness of the peripheral region 25. Each lead plating portion 16 is disposed on any one of the three circumferences C 1 , C 2, and C 3 as viewed from above.

なお、図２２乃至図２５に示す変形例７または８と、図２８に示す変形例１０とを組合せることも可能である。   It is also possible to combine the modification example 7 or 8 shown in FIGS. 22 to 25 with the modification example 10 shown in FIG.

（変形例１３）
図３１は、本実施の形態の一変形例による半導体装置２０Ｍを示している。図３１は、半導体装置２０Ｍの断面図（図２に対応する図）である。 (Modification 13)
FIG. 31 shows a semiconductor device 20M according to a modification of the present embodiment. 31 is a cross-sectional view of the semiconductor device 20M (a diagram corresponding to FIG. 2).

図３１に示す半導体装置２０Ｍ（変形例１３）において、図１乃至図７に示す実施の形態と異なり、封止樹脂部２３の断面形状は、台形形状を有している。このような半導体装置２０Ｍを製造する場合、封止樹脂部２３を形成する工程（図６（ｃ）参照）において、各半導体装置２０Ｍに対応する個々の金型を用いることにより、このような形状の封止樹脂部２３を作製することができる（個別モールドタイプ）。   In the semiconductor device 20M shown in FIG. 31 (Modification 13), unlike the embodiment shown in FIGS. 1 to 7, the cross-sectional shape of the sealing resin portion 23 has a trapezoidal shape. When manufacturing such a semiconductor device 20M, such a shape is obtained by using individual molds corresponding to each semiconductor device 20M in the step of forming the sealing resin portion 23 (see FIG. 6C). Can be produced (individual mold type).

このように、封止樹脂部２３の断面形状を台形形状にすることにより、熱膨張係数が相対的に低い封止樹脂部２３の体積を減らしている。このことにより、半導体装置２０Ｍ全体の熱膨張係数を実装基板４５（図７参照）の熱膨張係数に近づけることができるので、半導体装置２０Ｍに熱が加わった際の熱応力を軽減し、実装信頼性を向上させることができる。   Thus, by making the cross-sectional shape of the sealing resin portion 23 into a trapezoidal shape, the volume of the sealing resin portion 23 having a relatively low thermal expansion coefficient is reduced. As a result, the thermal expansion coefficient of the entire semiconductor device 20M can be brought close to the thermal expansion coefficient of the mounting substrate 45 (see FIG. 7), so that the thermal stress when heat is applied to the semiconductor device 20M is reduced, and the mounting reliability Can be improved.

（変形例１４）
図３２および図３３は、本実施の形態の一変形例による半導体装置２０Ｎを示している。すなわち図３２は、半導体装置２０Ｎの平面図（図３に対応する図）であり、図３３は、半導体装置２０Ｎの裏面図（図４に対応する図）である。 (Modification 14)
32 and 33 show a semiconductor device 20N according to a modification of the present embodiment. 32 is a plan view of the semiconductor device 20N (corresponding to FIG. 3), and FIG. 33 is a back view of the semiconductor device 20N (corresponding to FIG. 4).

図３２および図３３に示す半導体装置２０Ｎ（変形例１４）は、図８および図９に示す変形例１において、外部端子７１（追加の外部端子）を、封止樹脂部２３の４つの角部側から、各リード用めっき部１６が配置された円周Ｃ１上まで径方向内側に延ばしたものである。 The semiconductor device 20N (Modification 14) shown in FIGS. 32 and 33 is similar to Modification 1 shown in FIGS. 8 and 9 except that the external terminal 71 (additional external terminal) is replaced with four corners of the sealing resin portion 23. from the side, in which it extended radially inwardly to circumferentially C 1 to the lead for plating section 16 is arranged.

このように、外部端子７１（追加の外部端子）がリード用めっき部１６近傍まで延びていることにより、リード用めっき部１６に対する実装ストレスをさらに緩和することができる。   As described above, the external terminal 71 (additional external terminal) extends to the vicinity of the lead plating portion 16, whereby the mounting stress on the lead plating portion 16 can be further alleviated.

（変形例１５）
図３４および図３５は、本実施の形態の一変形例による半導体装置２０Ｐを示している。すなわち図３４は、半導体装置２０Ｐの平面図（図３に対応する図）であり、図３５は、半導体装置２０Ｐの裏面図（図４に対応する図）である。 (Modification 15)
34 and 35 show a semiconductor device 20P according to a modification of the present embodiment. 34 is a plan view of the semiconductor device 20P (a diagram corresponding to FIG. 3), and FIG. 35 is a rear view of the semiconductor device 20P (a diagram corresponding to FIG. 4).

図３４および図３５に示す半導体装置２０Ｐ（変形例１５）は、図１５および図１６に示す変形例４において、外部端子７１（追加の外部端子）を、封止樹脂部２３の４つの角部側から、各リード用めっき部１６が配置された円周のうち最も内側の円周Ｃ２上まで径方向内側に延ばしたものである。 The semiconductor device 20P (Modification 15) shown in FIGS. 34 and 35 is similar to Modification 4 shown in FIGS. 15 and 16 except that the external terminal 71 (additional external terminal) is replaced with four corners of the sealing resin portion 23. from the side, in which the lead plated portion 16 is extended radially inward until the innermost circumferentially C 2 of the circumference are arranged.

このように、外部端子７１（追加の外部端子）がリード用めっき部１６近傍まで延びていることにより、リード用めっき部１６に対する実装ストレスをさらに緩和することができる。   As described above, the external terminal 71 (additional external terminal) extends to the vicinity of the lead plating portion 16, whereby the mounting stress on the lead plating portion 16 can be further alleviated.

（変形例１６）
図３６および図３７は、本実施の形態の一変形例による半導体装置２０Ｑを示している。すなわち図３６は、半導体装置２０Ｑの平面図（図３に対応する図）であり、図３７は、半導体装置２０Ｑの裏面図（図４に対応する図）である。 (Modification 16)
36 and 37 show a semiconductor device 20Q according to a modification of the present embodiment. 36 is a plan view of the semiconductor device 20Q (a diagram corresponding to FIG. 3), and FIG. 37 is a back view of the semiconductor device 20Q (a diagram corresponding to FIG. 4).

図３６および図３７に示す半導体装置２０Ｑ（変形例１６）は、図２２および図２３に示す変形例７において、外部端子７１（追加の外部端子）を、封止樹脂部２３の４つの角部側から、各リード用めっき部１６が配置された円周のうち最も内側の円周Ｃ３上まで径方向内側に延ばしたものである。 The semiconductor device 20Q (Modification 16) shown in FIGS. 36 and 37 is the same as that of Modification 7 shown in FIGS. 22 and 23 except that the external terminal 71 (additional external terminal) is replaced with four corners of the sealing resin portion 23. from the side, in which it extended radially inwardly to the innermost circumferentially C 3 of the circumference each lead for plating section 16 is arranged.

このように、外部端子７１（追加の外部端子）がリード用めっき部１６近傍まで延びていることにより、リード用めっき部１６に対する実装ストレスをさらに緩和することができる。   As described above, the external terminal 71 (additional external terminal) extends to the vicinity of the lead plating portion 16, whereby the mounting stress on the lead plating portion 16 can be further alleviated.

（変形例１７）
図３８および図３９は、本実施の形態の一変形例による半導体装置２０Ｒを示している。すなわち図３８は、半導体装置２０Ｒの平面図（図３に対応する図）であり、図３９は、半導体装置２０Ｒの断面図（図２に対応する図）である。 (Modification 17)
38 and 39 show a semiconductor device 20R according to a modification of the present embodiment. 38 is a plan view of the semiconductor device 20R (a diagram corresponding to FIG. 3), and FIG. 39 is a cross-sectional view of the semiconductor device 20R (a diagram corresponding to FIG. 2).

図３８および図３９に示す半導体装置２０Ｒ（変形例１７）において、複数のリード用めっき部１６のうち少なくとも１つの上面に、外部突出端子６５が形成されている。外部突出端子６５は、封止樹脂部２３に形成された開口部２３ａから露出し形成され、半導体装置２０Ｒの上面からの接続を可能としている。なお外部突出端子６５には、はんだやＡｇペーストなど一般的な接続材を用いることが可能である。   In the semiconductor device 20R (Modification 17) shown in FIGS. 38 and 39, an external protruding terminal 65 is formed on at least one upper surface of the plurality of lead plating portions 16. The external protruding terminal 65 is formed so as to be exposed from the opening 23a formed in the sealing resin portion 23, and can be connected from the upper surface of the semiconductor device 20R. For the external protruding terminal 65, a general connecting material such as solder or Ag paste can be used.

このように、外部突出端子６５がリード用めっき部１６の上面に形成されることにより、図３９に示すように、下方の半導体装置２０Ｒの外部突出端子６５を、上方の半導体装置２０Ｒの外部端子１８に接続することができる。これにより、複数の半導体装置２０Ｒを上下に積層することが可能となる。   As described above, the external protruding terminal 65 is formed on the upper surface of the lead plating portion 16, so that the external protruding terminal 65 of the lower semiconductor device 20R is replaced with the external terminal of the upper semiconductor device 20R as shown in FIG. 18 can be connected. Thereby, a plurality of semiconductor devices 20R can be stacked one above the other.

上記実施の形態および変形例に開示されている複数の構成要素を必要に応じて適宜組合せることも可能である。あるいは、上記実施の形態および変形例に示される全構成要素から幾つかの構成要素を削除してもよい。   It is also possible to appropriately combine a plurality of constituent elements disclosed in the embodiment and the modification examples as necessary. Or you may delete a some component from all the components shown by the said embodiment and modification.

１５ 半導体素子用めっき部
１６ リード用めっき部
１７ 内部端子
１８ 外部端子
２０、２０Ａ〜２０Ｒ 半導体装置
２１ 半導体素子
２２ ボンディングワイヤ（導電部）
２３ 封止樹脂部
４５ 実装基板 DESCRIPTION OF SYMBOLS 15 Plating part for semiconductor elements 16 Lead plating part 17 Internal terminal 18 External terminal 20, 20A-20R Semiconductor device 21 Semiconductor element 22 Bonding wire (conductive part)
23 Sealing resin part 45 Mounting substrate

Claims (10)

半導体装置において、
半導体素子と、
半導体素子が載置された半導体素子用めっき部と、
半導体素子用めっき部の周囲に、半導体素子用めっき部と同一平面上に配置された複数のリード用めっき部と、
リード用めっき部と半導体素子とを電気的に接続する導電部と、
半導体素子用めっき部、リード用めっき部、半導体素子および導電部を封止する封止樹脂部とを備え、
各リード用めっき部は、半導体素子用めっき部の周囲において平面から見て少なくとも１つの円周上に配置されており、
封止樹脂部の角部に、各リード用めっき部より面積が広く、かつ半導体素子用めっき部側に向けて徐々に先細となる外部端子が配置されていることを特徴とする半導体装置。 In semiconductor devices,
A semiconductor element;
A plating portion for a semiconductor element on which the semiconductor element is placed;
Around the plating portion for semiconductor element, a plurality of lead plating portions arranged on the same plane as the plating portion for semiconductor element,
A conductive portion that electrically connects the lead plating portion and the semiconductor element;
A semiconductor element plating part, a lead plating part, a semiconductor element and a sealing resin part for sealing the conductive part,
Each lead plating portion is arranged on at least one circumference as viewed from the plane around the semiconductor element plating portion ,
A semiconductor device characterized in that an external terminal having a larger area than each lead plating portion and gradually tapering toward a plating portion side for a semiconductor element is disposed at a corner portion of the sealing resin portion . 各リード用めっき部は、平面から見て複数の円周のうちいずれかの円周上に配置されていることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein each lead plating portion is disposed on any one of a plurality of circumferences when viewed from above. 封止樹脂部は、直方体形状を有していることを特徴とする請求項１または２記載の半導体装置。   The semiconductor device according to claim 1, wherein the sealing resin portion has a rectangular parallelepiped shape. 封止樹脂部は、円柱形状を有していることを特徴とする請求項１または２記載の半導体装置。   The semiconductor device according to claim 1, wherein the sealing resin portion has a cylindrical shape. 封止樹脂部の断面形状は、台形形状を有していることを特徴とする請求項１または２記載の半導体装置。   The semiconductor device according to claim 1, wherein a cross-sectional shape of the sealing resin portion has a trapezoidal shape. 外部端子は、封止樹脂部の角部側から各リード用めっき部が配置された円周上まで延びていることを特徴とする請求項１記載の半導体装置。 2. The semiconductor device according to claim 1 , wherein the external terminal extends from a corner portion side of the sealing resin portion to a circumference on which each lead plating portion is disposed. 封止樹脂部は、半導体素子および半導体素子周囲に設けられた中央領域と、中央領域周縁に位置する周縁領域とを有し、中央領域の厚みは、周縁領域の厚みより厚いことを特徴とする請求項１乃至６のいずれか一項記載の半導体装置。 The sealing resin portion has a semiconductor element and a central region provided around the semiconductor element, and a peripheral region located at the periphery of the central region, and the thickness of the central region is larger than the thickness of the peripheral region. the semiconductor device of any one of claims 1 to 6. 封止樹脂部の中央領域は、截頭円錐形状からなることを特徴とする請求項７記載の半導体装置。 8. The semiconductor device according to claim 7 , wherein the central region of the sealing resin portion has a frustoconical shape. 少なくとも１つのリード用めっき部の上面に、他の半導体装置の裏面に接続可能な外部突出端子が形成されていることを特徴とする請求項１乃至８のいずれか一項記載の半導体装置。 The upper surface of the at least one lead for plating unit, the semiconductor device of any one of claims 1 to 8, characterized in that connectable external projecting pin on the rear surface of another semiconductor device is formed. 半導体装置の製造方法において、
基板を準備する工程と、
基板にめっきを施すことにより、基板上に、半導体素子用めっき部と、半導体素子用めっき部周囲に配置され、平面から見て少なくとも１つの円周上に配置されるリード用めっき部とを形成する工程と、
基板上の半導体素子用めっき部に、半導体素子を載置する工程と、
半導体素子と基板上のリード用めっき部とを、導電部により接続する工程と、
半導体素子用めっき部、リード用めっき部、半導体素子、および導電部を封止樹脂部により封止する工程と、
基板を封止樹脂部から除去する工程とを備え、
封止樹脂部の角部に、各リード用めっき部より面積が広く、かつ半導体素子用めっき部側に向けて徐々に先細となる外部端子が配置されていることを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device,
Preparing a substrate;
By plating the substrate, a plated portion for a semiconductor element and a lead plated portion disposed around the plated portion for the semiconductor element and disposed on at least one circumference as viewed from above are formed on the substrate. And a process of
Placing a semiconductor element on a plating portion for a semiconductor element on a substrate;
Connecting the semiconductor element and the lead plating part on the substrate by the conductive part;
A step of sealing a plating portion for a semiconductor element, a plating portion for a lead, a semiconductor element, and a conductive portion with a sealing resin portion;
A step of removing the substrate from the sealing resin portion ,
Manufacturing of a semiconductor device characterized in that an external terminal having a larger area than each lead plating portion and gradually tapering toward the plating portion side of the semiconductor element is arranged at a corner portion of the sealing resin portion. Method.
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