JP2006344898A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method Download PDF

Info

Publication number
JP2006344898A
JP2006344898A JP2005171240A JP2005171240A JP2006344898A JP 2006344898 A JP2006344898 A JP 2006344898A JP 2005171240 A JP2005171240 A JP 2005171240A JP 2005171240 A JP2005171240 A JP 2005171240A JP 2006344898 A JP2006344898 A JP 2006344898A
Authority
JP
Japan
Prior art keywords
semiconductor device
manufacturing
main surface
product formation
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005171240A
Other languages
Japanese (ja)
Inventor
Yasuhisa Hagiwara
靖久 萩原
Takanori Hashizume
孝則 橋爪
Tetsuji Tagami
哲治 田上
Takafumi Nishida
隆文 西田
Bunji Kuratomi
文司 倉冨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2005171240A priority Critical patent/JP2006344898A/en
Publication of JP2006344898A publication Critical patent/JP2006344898A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To suppress the mounting faulty of a semiconductor device and improve productivity. <P>SOLUTION: A resin seal has first parts covering a semiconductor chip and a plurality of bonding wires, and second parts stretching from the first parts and having thinner thicknesses than those of the first part on each product forming region. The first parts are spaced apart from corners of the product forming region, and the second parts are disposed on the corners of the product forming region. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置及びその製造技術に関し、特に、基板に実装された半導体チップをトランスファモールディング法で樹脂封止してなる半導体装置に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technology effective when applied to a semiconductor device formed by resin-sealing a semiconductor chip mounted on a substrate by a transfer molding method.

ＢＧＡ（Ｂall Ｇrid Ａrray）型や、ＣＳＰ（Ｃhip Ｓize Ｐackage）型等の半導体装置の製造においては、半導体チップを樹脂封止するトランスファ・モールディング技術として、例えば一括モールディング方式が採用されている。一括モールディング方式は、スクライブラインによって区画され、行列状に平面配置された複数の製品形成領域（デバイス領域）を有するマルチ配線基板（多数個取り配線基板）を使用し、各製品形成領域に対応してマルチ配線基板の主面に実装された複数の半導体チップを１つの樹脂封止体によって樹脂封止する方式である。具体的には、各製品形成領域に対応して複数の半導体チップが実装されたマルチ配線基板を成形金型の上型と下型との間に位置決めして型締めした後、封止用キャビティ（樹脂封止体成形部）の中に溶融した熱硬化性樹脂を注入することにより、各製品形成領域に対応して実装された複数の半導体チップを一括して樹脂封止する。樹脂封止工程後のマルチ配線基板及び樹脂封止体は、スクライブラインに沿って分割され、小片化される。   In manufacturing a semiconductor device such as a BGA (Ball Grid Array) type or a CSP (Chip Size Package) type, for example, a batch molding method is adopted as a transfer molding technique for resin-sealing a semiconductor chip. The batch molding method uses a multi-wiring board (multiple wiring board) that has a plurality of product forming areas (device areas) that are partitioned by scribe lines and arranged in a matrix, and corresponds to each product forming area. In this method, a plurality of semiconductor chips mounted on the main surface of the multi-wiring substrate are resin-sealed with one resin sealing body. Specifically, after a multi-wiring board on which a plurality of semiconductor chips are mounted corresponding to each product formation region is positioned and clamped between an upper mold and a lower mold of a molding die, a sealing cavity By injecting a molten thermosetting resin into the (resin sealing body molding portion), a plurality of semiconductor chips mounted corresponding to each product formation region are collectively sealed with resin. The multi-wiring board and the resin sealing body after the resin sealing step are divided along the scribe line and are made into small pieces.

なお、一括モールディング方式については、例えば特開２００３−１０９９８３号公報（特許文献１）に開示されている。   The collective molding method is disclosed in, for example, Japanese Patent Application Laid-Open No. 2003-109983 (Patent Document 1).

また、特開２００１−３５８６７号公報（特許文献２）には、樹脂封止体のスクライブラインにおける樹脂厚を薄くし、スクライブラインに沿ってマルチ配線基板及び樹脂封止体を分割するダイシング工程において発生する亀裂を抑制する技術が開示されている。   Japanese Patent Laid-Open No. 2001-35867 (Patent Document 2) discloses a dicing process in which the resin thickness in the scribe line of the resin sealing body is reduced and the multi-wiring substrate and the resin sealing body are divided along the scribe line. A technique for suppressing the generated cracks is disclosed.

特開２００３−１０９９８３号公報JP 2003-109983 A 特開２００１−３５８６７号公報JP 2001-35867 A

一括モールディング方式では、各製品形成領域に対応してマルチ配線基板の主面に実装された複数の半導体チップを一括して樹脂封止するため、マルチ配線基板と樹脂封止体との線膨張係数差や樹脂封止体の熱硬化収縮に起因する応力でマルチ配線基板に反りが生じる。この反りは、樹脂封止工程後の基板搬送や、樹脂封止工程後の基板位置決め等において不具合を生じる要因となり、半導体装置の生産性が低下する。   In the batch molding method, a plurality of semiconductor chips mounted on the main surface of the multi-wiring board corresponding to each product formation area are collectively sealed with resin, so the linear expansion coefficient between the multi-wiring board and the resin sealing body The warp occurs in the multi-wiring board due to the difference and the stress caused by the thermosetting shrinkage of the resin sealing body. This warpage becomes a cause of problems in transporting the substrate after the resin sealing step, positioning the substrate after the resin sealing step, and the like, and decreases the productivity of the semiconductor device.

また、上記応力は、マルチ配線基板及び樹脂封止体を分割して小片化した後も各々の小片に残存するため、半導体装置の配線基板においても反りが生じる。この反りは、実装基板に半導体装置を実装する時の実装不良の要因となる。   Further, since the stress remains in each small piece even after the multi-wiring board and the resin sealing body are divided into small pieces, warping also occurs in the wiring board of the semiconductor device. This warpage becomes a cause of mounting failure when the semiconductor device is mounted on the mounting substrate.

上記応力は、封止樹脂の体積（厚さ）に影響する。従来の一括モールディング方式では、封止樹脂の厚さが均一であった。そこで、本発明者は、封止樹脂の厚さに着目し、本発明をなした。   The stress affects the volume (thickness) of the sealing resin. In the conventional batch molding method, the thickness of the sealing resin is uniform. Therefore, the present inventor made the present invention paying attention to the thickness of the sealing resin.

本発明の目的は、半導体装置の実装不良を抑制することが可能な技術を提供することにある。   The objective of this invention is providing the technique which can suppress the mounting defect of a semiconductor device.

本発明の他の目的は、半導体装置の生産性向上を図ることが可能な技術を提供することにある。   Another object of the present invention is to provide a technique capable of improving the productivity of a semiconductor device.

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。   The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。   Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.

上記目的は、半導体チップやボンディングワイヤを覆う部分の樹脂厚よりも、それ以外の部分の樹脂厚を薄くすることで達成される。特に、小片化された半導体装置においては、配線基板の角部に応力が集中するため、配線基板の角部における樹脂厚を薄くする。例えば以下のようにする。   The above object is achieved by making the resin thickness of the other part thinner than the resin thickness of the part covering the semiconductor chip and the bonding wire. In particular, in a miniaturized semiconductor device, stress concentrates at the corners of the wiring board, so the resin thickness at the corners of the wiring board is reduced. For example:

（１）；半導体装置は、
平面が方形状の基板と、
前記配線基板の主面に搭載された半導体チップと、
前記半導体チップの複数の電極パッドと、前記配線基板の複数の電極パッドとを夫々電気的に接続する複数のボンディングワイヤと、
前記配線基板の主面上に形成され、かつ前記半導体チップ及び複数のボンディングワイヤを封止する樹脂封止体とを有し、
前記樹脂封止体は、前記半導体チップ及び前記複数のボンディングワイヤを覆う第１の部分と、前記第１の部分に連なり、かつ前記第１の部分よりも厚さが薄い第２の部分とを有し、
前記第１の部分は、前記配線基板の角部から離間し、
前記第２の部分は、前記配線基板の角部に配置されている。 (1); the semiconductor device
A plane-shaped substrate;
A semiconductor chip mounted on the main surface of the wiring board;
A plurality of bonding wires electrically connecting the plurality of electrode pads of the semiconductor chip and the plurality of electrode pads of the wiring board;
A resin sealing body that is formed on the main surface of the wiring board and seals the semiconductor chip and a plurality of bonding wires;
The resin sealing body includes a first portion that covers the semiconductor chip and the plurality of bonding wires, and a second portion that is continuous with the first portion and is thinner than the first portion. Have
The first portion is spaced apart from a corner of the wiring board;
The second part is disposed at a corner of the wiring board.

（２）；前記手段（１）において、
前記第１の部分は、前記配線基板の周辺から離間し、
前記第２の部分は、前記第１の部分を囲むようにして前記配線基板の周辺から前記第２の部分に亘って形成されていることを特徴とする半導体装置。 (2); In the means (1),
The first portion is spaced apart from the periphery of the wiring board;
The semiconductor device, wherein the second portion is formed from the periphery of the wiring board to the second portion so as to surround the first portion.

（３）；前記手段（１）において、
前記樹脂封止体は、複数のフィラーを含む熱硬化性樹脂からなり、
前記第２の部分の厚さは、前記配線基板の主面から前記半導体チップの主面までの高さよりも薄く、前記フィラーの粒径よりも厚くなっている。 (3); In the means (1),
The resin sealing body is made of a thermosetting resin containing a plurality of fillers,
The thickness of the second portion is smaller than the height from the main surface of the wiring board to the main surface of the semiconductor chip and larger than the particle size of the filler.

（４）；半導体装置の製造において、
（ａ）スクライブラインで区画され、かつ平面が方形状で形成された複数の製品形成領域を有するマルチ基板を準備する工程と、
（ｂ）前記各製品形成領域に半導体チップを搭載する工程と、
（ｃ）前記各製品形成領域において、前記半導体チップの主面に配置された複数の電極パッドと前記製品形成領域に配置された複数の電極パッドとを複数のボンディングワイヤで夫々電気的に接続する工程と、
（ｄ）前記マルチ配線基板の主面上に、前記各製品形成領域の前記半導体チップと前記複数のボンディングワイヤとを一括して樹脂封止する樹脂封止体を形成する工程とを有し、
前記樹脂封止体は、前記各製品形成領域において、前記半導体チップ及び前記複数のボンディングワイヤを覆う第１の部分と、前記第１の部分に連なり、かつ前記第１の部分よりも厚さが薄い第２の部分とを有し、
前記第１の部分は、前記製品形成領域の角部から離間し、
前記第２の部分は、前記製品形成領域の角部に配置されている。 (4); In the manufacture of semiconductor devices,
(A) a step of preparing a multi-substrate having a plurality of product formation regions which are partitioned by a scribe line and whose plane is formed in a square shape;
(B) mounting a semiconductor chip on each of the product formation regions;
(C) In each of the product formation regions, the plurality of electrode pads arranged on the main surface of the semiconductor chip and the plurality of electrode pads arranged in the product formation region are electrically connected by a plurality of bonding wires, respectively. Process,
(D) forming on the main surface of the multi-wiring substrate a resin sealing body that collectively seals the semiconductor chip and the plurality of bonding wires in each product formation region;
In each of the product formation regions, the resin sealing body includes a first portion that covers the semiconductor chip and the plurality of bonding wires, and is connected to the first portion and has a thickness that is greater than that of the first portion. A thin second portion,
The first portion is separated from a corner of the product formation region,
The second portion is disposed at a corner of the product formation region.

（５）；前記手段（４）において、
前記第１の部分は、前記製品形成領域の周辺から離間し、
前記第２の部分は、前記第１の部分を囲むようにして前記製品形成領域の周辺から前記第２の部分に亘って形成されている。 (5) In the means (4),
The first portion is spaced apart from the periphery of the product formation region;
The second part is formed from the periphery of the product formation region to the second part so as to surround the first part.

（６）；前記手段（４）において、
前記樹脂封止体は、複数のフィラーを含む熱硬化性樹脂を用いたトランスファモールディング法で形成され、
前記第２の部分の厚さは、前記マルチ基板の主面から前記半導体チップの主面までの高さよりも薄く、前記フィラーの粒径よりも厚くなっている。 (6); In said means (4),
The resin sealing body is formed by a transfer molding method using a thermosetting resin containing a plurality of fillers,
The thickness of the second portion is smaller than the height from the main surface of the multi-substrate to the main surface of the semiconductor chip and larger than the particle size of the filler.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

本発明によれば、半導体装置の実装不良を抑制することができる。   According to the present invention, mounting defects of a semiconductor device can be suppressed.

本発明によれば、半導体装置の生産性向上を図ることができる。   According to the present invention, the productivity of a semiconductor device can be improved.

以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment of the invention, and the repetitive description thereof is omitted.

本実施例１では、ＢＧＡ（Ｂall Ｇrid Ａrray）型半導体装置に本発明を適用した例について説明する。   In the first embodiment, an example in which the present invention is applied to a BGA (Ball Grid Array) type semiconductor device will be described.

図１乃至図１２は、本発明の実施例１である半導体装置に係る図であり、
図１は、半導体装置の模式的平面図、
図２は、半導体装置の内部構造を示す透視的平面図、
図３は、半導体装置の内部構造を示す図（（ａ）は図２のａ−ａ線に沿う模式的断面図，（ｂ）は図２のｂ−ｂ線に沿う模式的断面図）、
図４は、図３（ｂ）の一部を拡大した模式的断面図、
図５は、半導体装置の製造に使用されるマルチ配線基板の構成を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）、
図６は、半導体装置の製造において、（ａ）チップ搭載工程及び（ｂ）ワイヤボンディング工程を示す模式的断面図、
図７は、半導体装置の製造において、成形金型にマルチ配線基板を型締めした状態を示す模式的断面図、
図８は、図７の一部を拡大した模式的断面図、
図９は、図７の成形金型の封止用キャビティの構成を示す模式的平面図、
図１０は、半導体装置の製造において、樹脂封止工程完了後に成型金型からマルチ配線基板を取り出した状態を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）、
図１１は、図１０（ｂ）の一部を拡大した模式的断面図、
図１２は、半導体装置の製造において、（ａ）バンプ形成工程及び（ｂ）小片化工程を示す模式的断面図である。 1 to 12 are diagrams related to a semiconductor device which is Embodiment 1 of the present invention.
FIG. 1 is a schematic plan view of a semiconductor device,
FIG. 2 is a perspective plan view showing the internal structure of the semiconductor device,
FIG. 3 is a diagram showing an internal structure of the semiconductor device ((a) is a schematic sectional view taken along the line aa in FIG. 2, and (b) is a schematic sectional view taken along the line bb in FIG. 2).
FIG. 4 is a schematic cross-sectional view enlarging a part of FIG.
FIG. 5 is a diagram showing a configuration of a multi-wiring substrate used for manufacturing a semiconductor device ((a) is a schematic plan view, (b) is a schematic cross-sectional view),
6A and 6B are schematic cross-sectional views showing (a) a chip mounting process and (b) a wire bonding process in manufacturing a semiconductor device,
FIG. 7 is a schematic cross-sectional view showing a state in which a multi-wiring board is clamped to a molding die in manufacturing a semiconductor device;
FIG. 8 is a schematic cross-sectional view enlarging a part of FIG.
FIG. 9 is a schematic plan view showing the configuration of the sealing cavity of the molding die in FIG.
FIG. 10 is a diagram showing a state in which the multi-wiring substrate is taken out from the molding die after the resin sealing process is completed in the manufacture of the semiconductor device ((a) is a schematic plan view, (b) is a schematic cross-sectional view),
FIG. 11 is a schematic cross-sectional view enlarging a part of FIG.
FIG. 12 is a schematic cross-sectional view illustrating a (a) bump formation step and (b) a fragmentation step in the manufacture of a semiconductor device.

図２及び図３（（ａ），（ｂ））に示すように、本実施例１の半導体装置１は、インターポーザと呼称される配線基板４の主面に半導体チップ２が実装され、配線基板４の主面と反対側の裏面に突起状電極として例えばボール形状の半田バンプ１０が複数個配置されたＢＧＡ型パッケージ構造になっている。   As shown in FIGS. 2 and 3 ((a), (b)), in the semiconductor device 1 of the first embodiment, the semiconductor chip 2 is mounted on the main surface of the wiring substrate 4 called an interposer, and the wiring substrate 4 has a BGA type package structure in which a plurality of, for example, ball-shaped solder bumps 10 are arranged as protruding electrodes on the back surface opposite to the main surface.

半導体チップ２は、その厚さ方向と交差する平面形状が方形状になっており、本実施例では例えば正方形になっている。半導体チップ２は、これに限定されないが、主に、半導体基板、この半導体基板の主面に形成された複数のトランジスタ素子、前記半導体基板の主面上に設けられた薄膜積層体、この薄膜積層体を覆うようにして設けられた表面保護膜等を有する構成になっている。前記薄膜積層体は、絶縁層、配線層の夫々を複数段積み重ねた構造になっている。前記半導体基板は、例えば単結晶シリコンで形成されている。前記薄膜積層体の絶縁層は、例えば酸化シリコン膜等の絶縁膜で形成されている。前記薄膜積層体の配線層は、例えばアルミニウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃｕ）、又は銅合金等の金属膜で形成されている。表面保護膜は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成されている。   The semiconductor chip 2 has a square planar shape intersecting the thickness direction, and is, for example, a square in this embodiment. Although not limited to this, the semiconductor chip 2 mainly includes a semiconductor substrate, a plurality of transistor elements formed on the main surface of the semiconductor substrate, a thin film stack provided on the main surface of the semiconductor substrate, and the thin film stack. It has a structure having a surface protective film or the like provided so as to cover the body. The thin film laminate has a structure in which a plurality of insulating layers and wiring layers are stacked. The semiconductor substrate is made of, for example, single crystal silicon. The insulating layer of the thin film stack is formed of an insulating film such as a silicon oxide film. The wiring layer of the thin film laminate is formed of a metal film such as aluminum (Al), an aluminum alloy, copper (Cu), or a copper alloy. The surface protective film is formed of, for example, a multilayer film in which an inorganic insulating film and an organic insulating film such as a silicon oxide film or a silicon nitride film are stacked.

半導体チップ２は、互いに反対側に位置する主面（回路形成面，素子形成面）及び裏面を有し、半導体チップ２の主面側には集積回路が形成されている。この集積回路は、主に、半導体基板の主面に形成されたトランジスタ素子、及び薄膜積層体に形成された配線によって構成されている。   The semiconductor chip 2 has a main surface (circuit formation surface, element formation surface) and a back surface located on opposite sides, and an integrated circuit is formed on the main surface side of the semiconductor chip 2. This integrated circuit is mainly composed of transistor elements formed on the main surface of the semiconductor substrate and wirings formed on the thin film stack.

半導体チップ２の主面には、接続部として例えば複数の電極パッド３（ボンディングパッド）が形成されている。この複数の電極パッド３は、例えば半導体チップ２の各辺に沿って配置されている。また、複数の電極パッド３は、薄膜積層体の最上層の配線層に形成され、表面保護膜に形成されたボンディング開口から露出している。   On the main surface of the semiconductor chip 2, for example, a plurality of electrode pads 3 (bonding pads) are formed as connection portions. The plurality of electrode pads 3 are arranged, for example, along each side of the semiconductor chip 2. The plurality of electrode pads 3 are formed in the uppermost wiring layer of the thin film stack, and are exposed from the bonding openings formed in the surface protective film.

配線基板４は、その厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば正方形になっている。配線基板４は、これに限定されないが、例えば、コア材と、このコア材の主面を覆うようにして形成された第１の保護膜と、前記コア材の主面と反対側の裏面を覆うようにして形成された第２の保護膜とを有する構成になっている。前記コア材は、例えば、その主面及び裏面に配線層（導電層）を有する構造になっている。前記コア材は、例えばガラス繊維にエポキシ系、若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板で形成されている。前記コア材の各配線層は、例えば、Ｃｕを主成分とする金属膜で形成されている。前記第１及び第２の保護膜は、主に前記コア材の表裏面の配線層に形成された配線を保護する目的で形成されている。前記第１及び第２の保護膜としては、例えば絶縁性の樹脂膜（ソルダーレジスト膜）が用いられている。   The wiring substrate 4 has a square planar shape that intersects with the thickness direction thereof, and is, for example, a square in the first embodiment. The wiring board 4 is not limited to this, but includes, for example, a core material, a first protective film formed so as to cover the main surface of the core material, and a back surface opposite to the main surface of the core material. The second protective film is formed to cover the second protective film. The core material has, for example, a structure having a wiring layer (conductive layer) on its main surface and back surface. The core material is formed of, for example, a highly elastic resin substrate in which glass fiber is impregnated with epoxy or polyimide resin. Each wiring layer of the core material is formed of, for example, a metal film containing Cu as a main component. The first and second protective films are formed mainly for the purpose of protecting the wiring formed on the wiring layers on the front and back surfaces of the core material. For example, an insulating resin film (solder resist film) is used as the first and second protective films.

配線基板４の主面にはチップ搭載領域（素子搭載領域）が配置され、このチップ搭載領域には接着材７を介在して半導体チップ２の裏面が接着固定されている。また、配線基板４の主面には、接続部として例えば複数の電極パッド５が配置されている。本実施例１において、複数の電極パッド５は半導体チップ２（チップ搭載領域）の周囲に配置されている。また、配線基板４の裏面には、接続部として複数の電極パッド（接続用ランド）６が配置され、この複数の電極パッド６には半田バンプ１０が夫々固着されている。   A chip mounting area (element mounting area) is disposed on the main surface of the wiring board 4, and the back surface of the semiconductor chip 2 is bonded and fixed to the chip mounting area with an adhesive 7 interposed therebetween. Further, on the main surface of the wiring substrate 4, for example, a plurality of electrode pads 5 are arranged as connection portions. In the first embodiment, the plurality of electrode pads 5 are arranged around the semiconductor chip 2 (chip mounting area). A plurality of electrode pads (connection lands) 6 are arranged as connection portions on the back surface of the wiring board 4, and solder bumps 10 are fixed to the plurality of electrode pads 6, respectively.

半導体チップ２の複数の電極パッド３は、配線基板４の複数の電極パッド５と夫々電気的に接続されている。本実施例１において、半導体チップ２の電極パッド３と配線基板４の電極パッド５との電気的な接続は、ボンディングワイヤ８で行われている。ボンディングワイヤ８の一端部側は、半導体チップ２の電極パッド３に接続され、ボンディングワイヤ８の一端部側と反対側の他端部側は、配線基板４の電極パッド５に接続されている。   The plurality of electrode pads 3 of the semiconductor chip 2 are electrically connected to the plurality of electrode pads 5 of the wiring board 4, respectively. In the first embodiment, the electrical connection between the electrode pad 3 of the semiconductor chip 2 and the electrode pad 5 of the wiring substrate 4 is performed by a bonding wire 8. One end of the bonding wire 8 is connected to the electrode pad 3 of the semiconductor chip 2, and the other end of the bonding wire 8 opposite to the one end is connected to the electrode pad 5 of the wiring substrate 4.

ボンディングワイヤ８としては、例えば金（Ａｕ）ワイヤが用いられている。また、ボンディングワイヤ８の接続方法としては、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング法が用いられている。   For example, a gold (Au) wire is used as the bonding wire 8. Further, as a method for connecting the bonding wires 8, for example, a nail head bonding method in which ultrasonic vibration is used in combination with thermocompression bonding is used.

半導体チップ２、複数のボンディングワイヤ８等は、配線基板４の主面側に片面モールディングによって選択的に形成された樹脂封止体９によって樹脂封止されている。樹脂封止体９は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー（例えばシリカ）等が添加されたビフェニール系の熱硬化性樹脂で形成されている。   The semiconductor chip 2, the plurality of bonding wires 8, and the like are resin-sealed by a resin sealing body 9 that is selectively formed on the main surface side of the wiring substrate 4 by single-side molding. For the purpose of reducing the stress, the resin sealing body 9 is formed of, for example, a biphenyl-based thermosetting resin to which a phenol-based curing agent, silicone rubber, filler (for example, silica) and the like are added.

樹脂封止体９及び配線基板４は、ほぼ同一の平面サイズになっており、樹脂封止体９及び配線基板４の側面は面一になっている。本実施例１の半導体装置１は、後で詳細に説明するが、複数の製品形成領域（デバイス領域）を有するマルチ配線基板（多数個取り配線基板）を使用し、このマルチ配線基板の各製品形成領域に対応して実装された複数の半導体チップを一括して樹脂封止する樹脂封止体（一括用樹脂封止体）を形成した後、前記マルチ配線基板及び一括用樹脂封止体を複数の小片に分割することによって形成される。   The resin sealing body 9 and the wiring board 4 have substantially the same planar size, and the side surfaces of the resin sealing body 9 and the wiring board 4 are flush with each other. The semiconductor device 1 according to the first embodiment, which will be described in detail later, uses a multi-wiring board (multiple wiring board) having a plurality of product formation regions (device regions), and each product of the multi-wiring substrate. After forming a resin sealing body (collective resin sealing body) that collectively seals a plurality of semiconductor chips mounted corresponding to the formation region, the multi-wiring substrate and the collective resin sealing body are It is formed by dividing into a plurality of small pieces.

図１、図３（（ａ），（ｂ））及び図４に示すように、樹脂封止体９は、半導体チップ２及び複数のボンディングワイヤ８を覆う第１の部分９ａと、この第１の部分９ａに連なり、かつ配線基板４の主面からの厚さが第１の部分９ａよりも薄い第２の部分９ｂとを有する構成（ｔ１＞ｔ２）になっている。   As shown in FIGS. 1, 3 ((a), (b)), and FIG. 4, the resin sealing body 9 includes a first portion 9 a that covers the semiconductor chip 2 and the plurality of bonding wires 8, and the first portion 9 a. The second portion 9b is connected to the second portion 9a, and the thickness from the main surface of the wiring board 4 is thinner than the first portion 9a (t1> t2).

第１の部分９ａは、配線基板４の４つの角部４ｓの各々から離間し、第２の部分９ｂは、配線基板４の４つの角部４ｓの各々に配置されている。本実施例１において、第１の部分９ａは、配線基板４の周辺（周縁）４ａから離間し、第２の部分９ｂは、第１の部分９ａを囲むようにして配線基板４の角部４ｓを含む周辺４ａから第１の部分９ａに亘って形成されている。また、第２の部分９ｂの厚さｔ２は、配線基板４の主面から半導体チップ２の主面までの厚さ（高さ）ｔ３よりも薄くなっている。   The first portion 9 a is separated from each of the four corner portions 4 s of the wiring substrate 4, and the second portion 9 b is disposed at each of the four corner portions 4 s of the wiring substrate 4. In the first embodiment, the first portion 9a is separated from the periphery (periphery) 4a of the wiring substrate 4, and the second portion 9b includes the corner portion 4s of the wiring substrate 4 so as to surround the first portion 9a. It is formed from the periphery 4a to the first portion 9a. Further, the thickness t2 of the second portion 9b is thinner than the thickness (height) t3 from the main surface of the wiring board 4 to the main surface of the semiconductor chip 2.

本実施例１において、樹脂封止体９の第１の部分９ａの厚さｔ１は、例えば０．７ｍｍに設定されている。樹脂封止体９の第２の部分９ｂの厚さｔ２は、例えば０．１ｍｍ〜０．３ｍｍに設定されている。配線基板４の主面から半導体チップ２の主面までの厚さｔ３は、例えば０．３５ｍｍに設定されている。   In the first embodiment, the thickness t1 of the first portion 9a of the resin sealing body 9 is set to 0.7 mm, for example. A thickness t2 of the second portion 9b of the resin sealing body 9 is set to 0.1 mm to 0.3 mm, for example. A thickness t3 from the main surface of the wiring board 4 to the main surface of the semiconductor chip 2 is set to 0.35 mm, for example.

次に、半導体装置１の製造に使用されるマルチ配線基板について、図５（（ａ），（ｂ））を用いて説明する。   Next, a multi-wiring substrate used for manufacturing the semiconductor device 1 will be described with reference to FIGS. 5 ((a) and 5 (b)).

図５（（ａ），（ｂ））に示すように、マルチ配線基板２０は、その厚さ方向と交差する平面形状が方形状になっており、本実施例では長方形になっている。マルチ配線基板２０の主面（チップ搭載面）にはモールド領域（樹脂封止領域）２１が設けられ、このモールド領域２１の中には平面的に配置された複数の製品形成領域（デバイス領域）２４が設けられ、この各々の製品形成領域２４の中にはチップ搭載領域２２が設けられている。チップ搭載領域２２は、マルチ配線基板２０の主面に配置されている。半導体装置１の製造において、各々のチップ搭載領域２２には、半導体チップ２が搭載され、モールド領域２１には、各々の製品形成領域２４に対応して実装された複数の半導体チップ２を一括して樹脂封止する樹脂封止体（一括用樹脂封止体）が形成される。   As shown in FIG. 5 ((a), (b)), the multi-wiring substrate 20 has a rectangular shape in a plane intersecting the thickness direction, and in this embodiment, it is a rectangle. The main surface (chip mounting surface) of the multi-wiring substrate 20 is provided with a mold region (resin sealing region) 21, and a plurality of product formation regions (device regions) arranged in a plane in the mold region 21. 24 is provided, and a chip mounting area 22 is provided in each product formation area 24. The chip mounting area 22 is disposed on the main surface of the multi-wiring board 20. In the manufacture of the semiconductor device 1, the semiconductor chip 2 is mounted in each chip mounting region 22, and a plurality of semiconductor chips 2 mounted corresponding to each product formation region 24 are collectively collected in the mold region 21. Thus, a resin sealing body (collective resin sealing body) to be resin-sealed is formed.

各製品形成領域２４は、スクライブライン（分離領域）２３によって区画され、基本的に図２に示す配線基板４と同様の構造及び平面形状になっている。配線基板４は、マルチ配線基板２０の複数の製品形成領域２４を個々に小片化することによって形成される。本実施例１において、マルチ配線基板２０は、これに限定されないが、例えば、Ｘ方向に５個，Ｙ方向に２個の行列状（５×２）で配置された計１０個の製品形成領域２４を有する構成になっている。   Each product formation region 24 is partitioned by a scribe line (separation region) 23 and basically has the same structure and planar shape as the wiring substrate 4 shown in FIG. The wiring board 4 is formed by individually dividing the plurality of product formation regions 24 of the multi-wiring board 20. In the first embodiment, the multi-wiring substrate 20 is not limited to this. For example, a total of ten product formation regions arranged in a matrix (5 × 2) in the X direction and in the Y direction are two. 24.

次に、半導体装置１の製造工程中のモールディング（樹脂封止）工程で使用される成形金型の構成について、図７乃至図９を用いて説明する。なお、成形金型の構成は、成形金型の上型と下型との間にマルチ配線基板を位置決めして型締めした状態で説明する。   Next, the structure of the molding die used in the molding (resin sealing) process during the manufacturing process of the semiconductor device 1 will be described with reference to FIGS. The configuration of the molding die will be described in a state where the multi-wiring board is positioned and clamped between the upper die and the lower die of the molding die.

図７乃至図９に示すように、成形金型３０は、上下方向（Ｚ方向）に重ね合う上型３０ａ及び下型３０ｂを有し、更に、ポット、カル部、ランナ（樹脂流通路）３１、樹脂注入ゲート３２、封止用キャビティ（樹脂封止体形成部）３３等を有する構成になっている。マルチ配線基板２０は、図７に示すように、上型３０ａの狭持面（合わせ面）と下型３０ｂの狭持面との間に配置され、上型３０ａと下型３０ｂとを型締めした時の型締め力によって狭持固定される。   As shown in FIGS. 7 to 9, the molding die 30 has an upper die 30a and a lower die 30b that are stacked in the vertical direction (Z direction), and further includes a pot, a cull portion, a runner (resin flow passage) 31, The structure includes a resin injection gate 32, a sealing cavity (resin sealing body forming portion) 33, and the like. As shown in FIG. 7, the multi-wiring board 20 is disposed between the holding surface (mating surface) of the upper die 30a and the holding surface of the lower die 30b, and the upper die 30a and the lower die 30b are clamped together. The mold is clamped and fixed by the clamping force.

図９に示すように、ランナ３１、樹脂注入ゲート３２、及び封止用キャビティ３３は、これに限定されないが、例えば上型３０ａ側に設けられ、上型３０ａの狭持面よりも深さ方向に窪む凹部で構成されている。   As shown in FIG. 9, the runner 31, the resin injection gate 32, and the sealing cavity 33 are not limited to this. For example, the runner 31, the resin injection gate 32, and the sealing cavity 33 are provided on the upper mold 30a side. It is comprised by the recessed part dented in.

図７及び図８に示すように、封止用キャビティ３３は、マルチ配線基板２０に各々の製品形成領域２４に対応して実装された複数の半導体チップ２を覆うようにしてマルチ配線基板２０の主面上に位置し、マルチ配線基板２０の複数の製品形成領域２４を一括して覆う大きさ（平面サイズ）で形成されている。封止用キャビティ３３の平面形状は、マルチ配線基板２０の平面形状に対応して長方形になっている。   As shown in FIGS. 7 and 8, the sealing cavity 33 covers the plurality of semiconductor chips 2 mounted on the multi-wiring board 20 corresponding to the respective product formation regions 24. It is located on the main surface and is formed in a size (planar size) that collectively covers a plurality of product formation regions 24 of the multi-wiring board 20. The planar shape of the sealing cavity 33 is a rectangle corresponding to the planar shape of the multi-wiring substrate 20.

図８及び図９に示すように、封止用キャビティ３３は、マルチ配線基板２０の各製品形成領域２４において、半導体チップ２及び複数のボンディングワイヤ８を覆う第１の部分３３ａと、第１の部分３３ａに連なり、かつマルチ配線基板２０の主面からの高さ（厚さ）が第１の部分３３ａよりも低い（厚さが薄い）第２の部分３３ｂとを有する構成（ｈ１＞ｈ２）になっている。   As shown in FIGS. 8 and 9, the sealing cavity 33 includes a first portion 33 a that covers the semiconductor chip 2 and the plurality of bonding wires 8 in each product formation region 24 of the multi-wiring substrate 20, and a first portion. A configuration (h1> h2) that includes a second portion 33b that is connected to the portion 33a and that has a height (thickness) from the main surface of the multi-wiring board 20 that is lower (thinner) than the first portion 33a. It has become.

第１の部分３３ａは、平面的に製品形成領域２４の４つの角部２４ｓの各々から離間し、第２の部分３３ｂは、平面的に製品形成領域２４の４つの角部２４ｓの各々に配置されている。本実施例１において、第１の部分３３ａは、平面的に製品形成領域２４の角部２４ｓを含む周辺２４ａから離間し、第２の部分３３ｂは、平面的に第１の部分３３ｂを囲むようにして製品形成領域２４の角部２４ｓを含む周辺２４ａから第１の部分３３ａに亘って形成されている。また、第２の部分３３ｂは、平面的にマルチ配線基板２０のスクライブライン２３を覆うようにして形成されている。また、第２の部分３３ｂの高さｈ２は、マルチ配線基板２０の主面から半導体チップ２の主面までの高さｈ３よりも低くなっている（ｈ２＞ｈ３）。   The first portion 33 a is planarly spaced from each of the four corners 24 s of the product formation region 24, and the second portion 33 b is planarly disposed at each of the four corners 24 s of the product formation region 24. Has been. In the first embodiment, the first portion 33a is planarly separated from the periphery 24a including the corner portion 24s of the product formation region 24, and the second portion 33b is planarly surrounded by the first portion 33b. The product forming region 24 is formed from the periphery 24a including the corner 24s to the first portion 33a. The second portion 33b is formed so as to cover the scribe line 23 of the multi-wiring substrate 20 in a plan view. The height h2 of the second portion 33b is lower than the height h3 from the main surface of the multi-wiring substrate 20 to the main surface of the semiconductor chip 2 (h2> h3).

本実施例１において、封止用キャビティ３３の第１の部分３３ａの高さｈ１は、例えば０．７ｍｍ程度に設定されている。封止用キャビティ３３の第２の部分３３ｂの高さｈ１は、例えば０．１〜０．３ｍｍ程度に設定されている。マルチ配線基板２０の主面から半導体チップ２の主面までの高さｈ３は、例えば０．３５ｍｍに設定されている。   In the first embodiment, the height h1 of the first portion 33a of the sealing cavity 33 is set to about 0.7 mm, for example. The height h1 of the second portion 33b of the sealing cavity 33 is set to about 0.1 to 0.3 mm, for example. A height h3 from the main surface of the multi-wiring substrate 20 to the main surface of the semiconductor chip 2 is set to 0.35 mm, for example.

ランナ３１は、複数設けられている。複数のランナ３１は、マルチ配線基板２０の一方の長辺に沿って配置されている。複数のランナ３１は、マルチ配線基板２０の外側からマルチ配線基板２０の一方の長辺を横切って封止用キャビティ３３と連なっている。本実施例１において、複数のランナ３１は、封止用キャビティ３３の第２の部分３３ｂに連なっている。   A plurality of runners 31 are provided. The plurality of runners 31 are arranged along one long side of the multi-wiring board 20. The plurality of runners 31 are connected to the sealing cavity 33 across the one long side of the multi-wiring board 20 from the outside of the multi-wiring board 20. In the first embodiment, the plurality of runners 31 are connected to the second portion 33 b of the sealing cavity 33.

樹脂注入ゲート３２は、ランナ３１と封止用キャビティ３３との連結部に設けられており、ランナ３１と同数設けられている。   The resin injection gate 32 is provided at the connecting portion between the runner 31 and the sealing cavity 33, and the same number as the runner 31 is provided.

次に、半導体装置１の製造について、図６乃至図１２を用いて説明する。   Next, the manufacture of the semiconductor device 1 will be described with reference to FIGS.

まず、図５に示すマルチ配線基板２０及び図７乃至図９に示す成形金型３０を準備する。   First, the multi-wiring board 20 shown in FIG. 5 and the molding die 30 shown in FIGS. 7 to 9 are prepared.

次に、図６（ａ）に示すように、マルチ配線基板２０の複数ある製品形成領域２４の各々のチップ搭載領域２２に、接着材７を介在して半導体チップ２を接着固定する。半導体チップ２の接着固定は、半導体チップ２の裏面がマルチ配線基板２０の主面と向かい合う状態で行う。   Next, as shown in FIG. 6A, the semiconductor chip 2 is bonded and fixed to each chip mounting region 22 of the plurality of product formation regions 24 of the multi-wiring substrate 20 with the adhesive 7 interposed therebetween. The semiconductor chip 2 is bonded and fixed in a state where the back surface of the semiconductor chip 2 faces the main surface of the multi-wiring substrate 20.

次に、マルチ配線基板２０の各製品形成領域２４において、図６（ｂ）に示すように、製品形成領域２４の複数の電極パッド５（図２参照）と、この製品形成領域２４に搭載された半導体チップ２の複数の電極パッド３（図２参照）とを複数のボンディングワイヤ８で夫々電気的に接続する。この工程により、マルチ配線基板２０の主面に複数の製品形成領域２４に対応して複数の半導体チップ２が実装される。   Next, in each product formation region 24 of the multi-wiring board 20, as shown in FIG. 6B, a plurality of electrode pads 5 (see FIG. 2) in the product formation region 24 and the product formation region 24 are mounted. The plurality of electrode pads 3 (see FIG. 2) of the semiconductor chip 2 are electrically connected by a plurality of bonding wires 8, respectively. Through this step, the plurality of semiconductor chips 2 are mounted on the main surface of the multi-wiring substrate 20 so as to correspond to the plurality of product formation regions 24.

ここで、実装とは、基板に半導体チップが接着固定され、基板の電極パッドと半導体チップの電極パッドとが電気的に接続された状態を言う。本実施例１では、半導体チップ２の接着固定は、接着材７によって行われており、マルチ配線基板２０の電極パッド（５）と半導体チップ２の電極パッド（３）との電気的な接続は、ボンディングワイヤ８によって行われている。   Here, the mounting means a state in which the semiconductor chip is bonded and fixed to the substrate, and the electrode pad of the substrate and the electrode pad of the semiconductor chip are electrically connected. In the first embodiment, the semiconductor chip 2 is bonded and fixed by the adhesive 7, and the electrical connection between the electrode pad (5) of the multi-wiring substrate 20 and the electrode pad (3) of the semiconductor chip 2 is performed. The bonding wire 8 is used.

次に、図７及び図８に示すように、成形金型３０の上型３０ａと下型３０ｂとの間にマルチ配線基板２０を位置決めして型締めする。この時、マルチ配線基板２０の位置決めは、マルチ配線基板２０の位置決め孔に成形金型３０のパイロットピンを挿入することによって行われる。また、マルチ配線基板２０は、上型３０ａと下型３０ｂとを型締めした時の型締め力によって挟持固定される。   Next, as shown in FIGS. 7 and 8, the multi-wiring substrate 20 is positioned and clamped between the upper mold 30 a and the lower mold 30 b of the molding die 30. At this time, positioning of the multi-wiring board 20 is performed by inserting pilot pins of the molding die 30 into the positioning holes of the multi-wiring board 20. In addition, the multi-wiring board 20 is clamped and fixed by a clamping force when the upper mold 30a and the lower mold 30b are clamped.

次に、成型金型３０のポットからランナ３１及び樹脂注入ゲート３２を通して封止用キャビティ３３の中に樹脂を注入する。樹脂としては、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー（例えばシリカ）等が添加されたビフェニール系の熱硬化性樹脂を用いる。   Next, resin is injected from the pot of the molding die 30 into the sealing cavity 33 through the runner 31 and the resin injection gate 32. As the resin, for example, a biphenyl-based thermosetting resin to which a phenol-based curing agent, silicone rubber, filler (for example, silica) and the like are added is used.

この工程において、マルチ配線基板２０の複数の製品形成領域２４に対応してマルチ配線基板２０の主面に実装された複数の半導体チップ２は、封止用キャビティ３３に注入された熱硬化性樹脂によって樹脂封止され、これらを樹脂封止した熱硬化性樹脂が硬化することにより、封止用キャビティ３３の中に一括用の樹脂封止体３５（図１０参照）が形成される。   In this step, the plurality of semiconductor chips 2 mounted on the main surface of the multi-wiring board 20 corresponding to the plurality of product formation regions 24 of the multi-wiring board 20 are injected with the thermosetting resin injected into the sealing cavity 33. The thermosetting resin that has been sealed with the resin is cured, and a resin sealing body 35 for collective use (see FIG. 10) is formed in the sealing cavity 33.

次に、樹脂封止体３５の硬化を安定させるキュア工程を施した後、成形金型を型開きして、図１０に示すように、成形金型３０からマルチ配線基板２０を取り出す。   Next, after performing a curing process for stabilizing the curing of the resin sealing body 35, the molding die is opened, and the multi-wiring substrate 20 is taken out from the molding die 30 as shown in FIG.

ここで、樹脂封止体３５について、図１０及び図１１を用いて説明する。   Here, the resin sealing body 35 is demonstrated using FIG.10 and FIG.11.

樹脂封止体３５は、成型金型３０の封止用キャビティ３３の中に樹脂を注入して形成されるため、封止用キャビティ３３の形状とほぼ同一の形状で形成される。従って、本実施例１の樹脂封止体３５は、マルチ配線基板２０の各製品形成領域２４において、半導体チップ２及び複数のボンディングワイヤ８を覆う第１の部分３５ａと、第１の部分３５ａに連なり、かつマルチ配線基板２０の主面からの厚さが第１の部分３５ａ（ｔ１）よりも薄い第２の部分３５ｂ（ｔ２）とを有し（ｔ１＞ｔ２）、第１の部分３５ａは、製品形成領域２４の角部２４ｓを含む周辺２４ａから離間し、第２の部分３５ｂは、第１の部分３５ａを囲むようにして製品形成領域２４の角部２４ｓを含む周辺２４ａから第１の部分３５ａに亘って形成されている。また、第２の部分３５ｂは、スクライブライン２３を覆うようにして形成されている。また、第２の部分３５ｂは、マルチ配線基板２０の主面から半導体チップ２の主面までの厚さ（ｔ３）よりも薄くなっている（ｔ３＞ｔ２）。   Since the resin sealing body 35 is formed by injecting resin into the sealing cavity 33 of the molding die 30, the resin sealing body 35 is formed in substantially the same shape as the sealing cavity 33. Therefore, the resin sealing body 35 according to the first embodiment is formed on the first portion 35 a and the first portion 35 a that cover the semiconductor chip 2 and the plurality of bonding wires 8 in each product formation region 24 of the multi-wiring substrate 20. The second portion 35b (t2) is continuous and has a thickness from the main surface of the multi-wiring substrate 20 that is thinner than the first portion 35a (t1) (t1> t2). The second portion 35b is separated from the periphery 24a including the corner 24s of the product formation region 24, and the second portion 35b is surrounded by the first portion 35a from the periphery 24a including the corner 24s of the product formation region 24. It is formed over. Further, the second portion 35 b is formed so as to cover the scribe line 23. The second portion 35b is thinner than the thickness (t3) from the main surface of the multi-wiring substrate 20 to the main surface of the semiconductor chip 2 (t3> t2).

次に、図１２（ａ）に示すように、マルチ配線基板２０の主面と反対側の裏面に、各製品形成領域２４に対応して複数の半田バンプ１０を形成する。半田バンプ１０は、これに限定されないが、例えば、マルチ配線基板２０の裏面の電極パッド（図３の電極パッド６参照）上にフラックス材を塗布し、その後、電極パッド上に半田ボールを供給し、その後、半田ボールを溶融して電極パッドとの接合を行うことによって形成される。   Next, as shown in FIG. 12A, a plurality of solder bumps 10 are formed on the back surface opposite to the main surface of the multi-wiring substrate 20 so as to correspond to each product formation region 24. The solder bump 10 is not limited to this, but, for example, a flux material is applied on the electrode pad on the back surface of the multi-wiring board 20 (see the electrode pad 6 in FIG. 3), and then solder balls are supplied onto the electrode pad. Thereafter, the solder ball is melted and bonded to the electrode pad.

次に、半田バンプ形成工程において使用したフラックスを洗浄にて除去し、その後、マルチ配線基板２０の各製品形成領域２４に対応して樹脂封止体３５の上面に、例えば品名、社名、品種、製造ロット番号等の識別マークを、インクジェットマーキング法、ダイレクト印刷法、レーザマーキング法等を用いて形成する。   Next, the flux used in the solder bump forming process is removed by cleaning, and then, for example, a product name, a company name, a product type, and the like are formed on the upper surface of the resin sealing body 35 corresponding to each product formation region 24 of the multi-wiring board 20. An identification mark such as a production lot number is formed using an ink jet marking method, a direct printing method, a laser marking method, or the like.

次に、図１２（ｂ）に示すように、マルチ配線基板２０及び樹脂封止体３５を各製品形成領域２４に対応して複数の小片に分割する。この分割は、図１１（ｂ）に示すように、例えば、ダイシングシート３６に樹脂封止体３５を貼り付けた状態で、マルチ配線基板２０のスクライブライン２３に沿ってマルチ配線基板２０及び樹脂封止体３５をダイシングブレードでダイシングすることによって行われる。この工程により、図１乃至図３に示す半導体装置１がほぼ完成する。   Next, as shown in FIG. 12B, the multi-wiring substrate 20 and the resin sealing body 35 are divided into a plurality of small pieces corresponding to the respective product formation regions 24. As shown in FIG. 11B, this division is performed, for example, with the resin sealing body 35 attached to the dicing sheet 36 along the scribe lines 23 of the multi-wiring board 20. This is done by dicing the stop 35 with a dicing blade. Through this step, the semiconductor device 1 shown in FIGS. 1 to 3 is almost completed.

本実施例１において、樹脂封止体３５は、各製品形成領域２４において、半導体チップ２及び複数のボンディングワイヤ８を覆う第１の部分３５ａと、第１の部分３５ａに連なり、かつマルチ配線基板２０の主面からの厚さが第１の部分３５ａよりも薄い第２の部分３５ｂとを有し、第１の部分３５ａは、製品形成領域２４の周辺２４ａから離間し、第２の部分３５ｂは、第１の部分３５ａを囲むようにして製品形成領域２４の周辺から第１の部分３５ａに亘って形成されている。このような構成にすることにより、樹脂封止体３５の樹脂量が削減され、マルチ配線基板２０と樹脂封止体３５との線膨張係数差や樹脂封止体３５の熱硬化収縮に起因する応力で生じるマルチ配線基板２０の反りを抑制することができるため、樹脂封止後の基板搬送や、樹脂封止工程後の基板位置決め等において生じる不具合を抑制することができる。この結果、半導体装置１の生産性向上を図ることができる。   In the first embodiment, the resin sealing body 35 is connected to the first portion 35a covering the semiconductor chip 2 and the plurality of bonding wires 8 and the first portion 35a in each product formation region 24, and is a multi-wiring board. 20 has a second portion 35b that is thinner than the first portion 35a. The first portion 35a is spaced from the periphery 24a of the product formation region 24, and the second portion 35b. Is formed from the periphery of the product formation region 24 to the first portion 35a so as to surround the first portion 35a. With such a configuration, the resin amount of the resin sealing body 35 is reduced, which is caused by a difference in linear expansion coefficient between the multi-wiring substrate 20 and the resin sealing body 35 and thermosetting shrinkage of the resin sealing body 35. Since the warp of the multi-wiring substrate 20 caused by stress can be suppressed, it is possible to suppress problems that occur in substrate transportation after resin sealing, substrate positioning after the resin sealing step, and the like. As a result, the productivity of the semiconductor device 1 can be improved.

本実施例１において、樹脂封止体９は、図１、図３（（ａ），（ｂ））及び図４に示すように、半導体チップ２及び複数のボンディングワイヤ８を覆う第１の部分９ａと、この第１の部分９ａに連なり、かつ配線基板４の主面からの厚さが第１の部分９ａよりも薄い第２の部分９ｂとを有する構成（ｔ１＞ｔ２）になっている。第１の部分９ａは、配線基板４の周辺（周縁）４ａから離間し、第２の部分９ｂは、第１の部分９ａを囲むようにして配線基板４の周辺４ａから第１の部分９ａに亘って形成されている。このような構成にすることにより、マルチ配線基板２０と樹脂封止体３５との線膨張係数差や樹脂封止体３５の熱硬化収縮に起因する応力で生じる配線基板４の反りを抑制することができるため、実装基板に対する半導体装置の平坦度を確保することができる。この結果、実装基板に半導体装置１を実装する時の実装不良を抑制することができる。   In the first embodiment, the resin sealing body 9 is a first portion that covers the semiconductor chip 2 and the plurality of bonding wires 8 as shown in FIGS. 1, 3 ((a), (b)) and FIG. 4. 9a and a structure (t1> t2) that includes the second portion 9b that is connected to the first portion 9a and that is thinner than the first portion 9a. . The first portion 9a is separated from the periphery (periphery) 4a of the wiring substrate 4, and the second portion 9b extends from the periphery 4a of the wiring substrate 4 to the first portion 9a so as to surround the first portion 9a. Is formed. By adopting such a configuration, it is possible to suppress the warpage of the wiring board 4 caused by the difference in the linear expansion coefficient between the multi-wiring board 20 and the resin sealing body 35 and the stress caused by the thermosetting shrinkage of the resin sealing body 35. Therefore, the flatness of the semiconductor device with respect to the mounting substrate can be ensured. As a result, it is possible to suppress mounting defects when mounting the semiconductor device 1 on the mounting substrate.

マルチ配線基板２０の反り対策や配線基板４の反り対策は、樹脂封止体の第２の部分（９ｂ，３５ｂ）の厚さを薄くすればするほど有効である。しかしながら、樹脂封止体の樹脂には多数のフィラーが含まれているため、このフィラーの粒径よりも厚さを薄くすると、未充填による成形不良が発生してしまう。一方、樹脂封止体の第１の部分（９ａ，３５ａ）の厚さと第２の部分（９ｂ，３５ｂ）の厚さとの差が小さすぎると、反りの抑制効果が小さくなってしまう。従って、樹脂封止体の第２の部分（９ｂ，３５ｂ）の厚さは、基板の主面から半導体チップ２の主面までの厚さ（高さ）ｔ３よりも薄く、樹脂のフィラーの粒径よりも厚いことが望ましい。フィラーには、樹脂の流動性に応じて粒径が例えば２５μｍ、５０μｍ、７５μｍのものがある。本実施例１では、第２の部分の厚さは、０．１ｍｍ〜０．３ｍｍの範囲内に設定されている。   The countermeasure against the warp of the multi-wiring board 20 and the warp of the wiring board 4 are more effective as the thickness of the second portion (9b, 35b) of the resin sealing body is reduced. However, since the resin of the resin sealing body contains a large number of fillers, if the thickness is made smaller than the particle size of the filler, molding defects due to unfilling will occur. On the other hand, if the difference between the thickness of the first portion (9a, 35a) and the thickness of the second portion (9b, 35b) of the resin sealing body is too small, the warp suppressing effect is reduced. Accordingly, the thickness of the second portion (9b, 35b) of the resin sealing body is smaller than the thickness (height) t3 from the main surface of the substrate to the main surface of the semiconductor chip 2, and the resin filler particles Thicker than the diameter is desirable. Some fillers have a particle size of, for example, 25 μm, 50 μm, and 75 μm depending on the fluidity of the resin. In the first embodiment, the thickness of the second portion is set within a range of 0.1 mm to 0.3 mm.

マルチ配線基板２０と樹脂封止体３５との線膨張係数差や樹脂封止体３５の熱硬化収縮に起因する応力で生じるマルチ配線基板２０の反りは、マルチ配線基板２０の剛性に影響される。基板の厚さが厚いと、基板の反りは程度抑制できるが、近年、半導体装置の薄型化に伴い、基板を薄くする傾向にある。基板の剛性は厚さが薄くなると小さくなる。従って、本実施例１のように樹脂封止体の樹脂の量を減らして基板の反りを抑制することは半導体装置の薄型化においても重要である。   The warp of the multi-wiring board 20 caused by the difference in linear expansion coefficient between the multi-wiring board 20 and the resin sealing body 35 and the stress caused by the thermosetting shrinkage of the resin sealing body 35 is affected by the rigidity of the multi-wiring board 20. . When the thickness of the substrate is large, the warpage of the substrate can be suppressed to some extent. However, in recent years, as the semiconductor device becomes thinner, the substrate tends to be thinner. The rigidity of the substrate decreases as the thickness decreases. Therefore, as in the first embodiment, it is important in reducing the thickness of the semiconductor device to reduce the amount of resin in the resin sealing body and suppress the warpage of the substrate.

マルチ配線基板及び樹脂封止体を分割して小片化された半導体装置においては、配線基板の角部に応力が集中する。しかしながら、本実施例１の半導体装置１は、樹脂封止体９において、配線基板４の角部４ｓにおける第２の部分９ｂの厚さが薄くなっているため、配線基板４の角部４ｓに集中する応力を緩和することができる。   In a semiconductor device obtained by dividing the multi-wiring board and the resin sealing body into pieces, stress concentrates on the corners of the wiring board. However, in the semiconductor device 1 according to the first embodiment, the thickness of the second portion 9b in the corner portion 4s of the wiring board 4 in the resin sealing body 9 is thin. The stress which concentrates can be relieved.

図１３乃至図１７は、本発明の実施例２である半導体装置に係る図であり、
図１３は、半導体装置の模式的平面図、
図１４は、半導体装置の内部構造を示す図（（ａ）は図１３のｃ−ｃ線に沿う模式的断面図，（ｄ）は図１３のｄ−ｄ線に沿う模式的断面図）、
図１５は、半導体装置の製造に使用される成型金型の封止用キャビティの構成を示す模式的平面図、
図１６は、半導体装置の製造において、樹脂封止工程完了後に成型金型からマルチ配線基板を取り出した状態を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）、
図１７は、図１６（ａ）のｅ−ｅ線に沿う模式的断面図である。 13 to 17 are diagrams related to a semiconductor device which is Embodiment 2 of the present invention.
FIG. 13 is a schematic plan view of a semiconductor device,
14 is a diagram showing an internal structure of the semiconductor device ((a) is a schematic cross-sectional view taken along the line cc of FIG. 13, and (d) is a schematic cross-sectional view taken along the line dd of FIG. 13).
FIG. 15 is a schematic plan view showing a configuration of a sealing cavity of a molding die used for manufacturing a semiconductor device;
FIG. 16 is a diagram illustrating a state in which the multi-wiring substrate is taken out from the molding die after the resin sealing process is completed in the manufacture of the semiconductor device ((a) is a schematic plan view, (b) is a schematic cross-sectional view),
FIG. 17 is a schematic cross-sectional view taken along the line ee of FIG.

前述の実施例１では、樹脂封止体９の構成として、第１の部分９ａを囲むようにして配線基板４の周辺４ａから第１の部分９ａに亘って第２の部分９ｂを設けた例について説明したが、本実施例２では、配線基板４の角部４ｓに第２の部分９ｂを選択的に設けた例について説明する。   In the first embodiment described above, an example in which the second portion 9b is provided from the periphery 4a of the wiring board 4 to the first portion 9a so as to surround the first portion 9a as the configuration of the resin sealing body 9 will be described. However, in the second embodiment, an example in which the second portion 9b is selectively provided in the corner portion 4s of the wiring board 4 will be described.

本実施例２の樹脂封止体９は、図１３及び図１４に示すように、半導体チップ２及び複数のボンディングワイヤ８を覆う第１の部分９ａと、第１の部分９ａに連なり、かつ第１の部分９ａよりも厚さが薄い第２の部分９ｂとを有し、第１の部分９ａは、配線基板４の角部４ｓから離間し、第２の部分９ｂは、配線基板４の角部４ｓに配置されている。第２の部分９ｂは、配線基板４の角部４ｓに選択的に配置され、第１の部分９ａは、配線基板４の角部４ｓを除いた周辺４ａを覆うようにして形成されている。   As shown in FIGS. 13 and 14, the resin sealing body 9 according to the second embodiment is connected to the first portion 9a covering the semiconductor chip 2 and the plurality of bonding wires 8, the first portion 9a, and the first portion 9a. A second portion 9b having a thickness smaller than that of the first portion 9a. The first portion 9a is separated from the corner portion 4s of the wiring board 4, and the second portion 9b is a corner of the wiring substrate 4. Arranged in the portion 4s. The second portion 9b is selectively disposed at the corner 4s of the wiring board 4, and the first portion 9a is formed so as to cover the periphery 4a excluding the corner 4s of the wiring board 4.

本実施例２の半導体装置１は、その製造において、図１５に示す成形金型３０を用いることによって形成される。   The semiconductor device 1 of the second embodiment is formed by using a molding die 30 shown in FIG.

図１５に示す成形金型３０の封止用キャビティ３３は、マルチ配線基板２０の各製品形成領域２４において、半導体チップ２及び複数のボンディングワイヤ８を覆う第１の部分３３ａと、第１の部分３３ａに連なり、かつマルチ配線基板２０の主面からの高さ（厚さ）が第１の部分３３ａよりも低い（厚さが薄い）第２の部分３３ｂとを有する構成（ｈ１＞ｈ２）になっている。   15 includes a first portion 33a that covers the semiconductor chip 2 and the plurality of bonding wires 8 in each product formation region 24 of the multi-wiring substrate 20, and a first portion. A configuration (h1> h2) that includes a second portion 33b that is connected to 33a and that has a height (thickness) from the main surface of the multi-wiring board 20 that is lower (thinner) than the first portion 33a. It has become.

第１の部分３３ａは、平面的に製品形成領域２４の４つの角部２４ｓの各々から離間し、第２の部分３３ｂは、平面的に製品形成領域２４の４つの角部２４ｓの各々に配置されている。第２の部分３３ｂは、各製品形成領域２４の角部２４ｓを覆うように点在して配置されている。第２の部分３３ｂは、製品形成領域２４の角部２４ｓに隣接するスクライブライン２３を覆うようにして配置され、第１の部分３３ａは、第２の部分３３ｂで覆われたスクライブラインの第１の部分を除く第２の部分を覆うようにして配置されている。   The first portion 33 a is planarly spaced from each of the four corners 24 s of the product formation region 24, and the second portion 33 b is planarly disposed at each of the four corners 24 s of the product formation region 24. Has been. The second portions 33b are arranged in a scattered manner so as to cover the corners 24s of each product formation region 24. The second portion 33b is disposed so as to cover the scribe line 23 adjacent to the corner portion 24s of the product formation region 24, and the first portion 33a is the first of the scribe line covered with the second portion 33b. It arrange | positions so that the 2nd part except the part may be covered.

このような成形金型３０を用いて成形された樹脂封止体３５は、図１６及び図１７に示すように、各製品形成領域２４の角部２４ｓに厚さが薄い第２の部分３ｂが配置された構造になる。   As shown in FIGS. 16 and 17, the resin sealing body 35 molded using such a molding die 30 has a thin second portion 3 b at the corner 24 s of each product formation region 24. It becomes an arranged structure.

このように、本実施例２においても、前述の実施例１と同様に、マルチ配線基板２０と樹脂封止体３５との線膨張係数差や樹脂封止体３５の熱硬化収縮に起因する応力で生じるマルチ配線基板２０の反りを抑制することができるため、樹脂封止後の基板搬送や、樹脂封止工程後の基板位置決め等において生じる不具合を抑制することができる。この結果、半導体装置１の生産性向上を図ることができる。   As described above, also in the second embodiment, similar to the first embodiment, the stress caused by the difference in the linear expansion coefficient between the multi-wiring substrate 20 and the resin sealing body 35 and the thermosetting shrinkage of the resin sealing body 35. Since the warp of the multi-wiring substrate 20 caused by the above can be suppressed, it is possible to suppress problems that occur in the substrate transport after the resin sealing, the substrate positioning after the resin sealing step, and the like. As a result, the productivity of the semiconductor device 1 can be improved.

また、マルチ配線基板２０と樹脂封止体３５との線膨張係数差や樹脂封止体３５の熱硬化収縮に起因する応力で生じる配線基板４の反りを抑制することができるため、実装基板に対する半導体装置１の平坦度を確保することができる。この結果、実装基板に半導体装置１を実装する時の実装不良を抑制することができる。   In addition, since the warpage of the wiring board 4 caused by the difference in the linear expansion coefficient between the multi-wiring board 20 and the resin sealing body 35 and the stress caused by the thermosetting shrinkage of the resin sealing body 35 can be suppressed, The flatness of the semiconductor device 1 can be ensured. As a result, it is possible to suppress mounting defects when mounting the semiconductor device 1 on the mounting substrate.

図１５に示す成形金型３０において、封止用キャビティ３３の第２の部分３３ｂの辺３３ｂ１は、ランナ３１から樹脂注入ゲート３２を通して封止用キャビティ３３内に注入される樹脂の方向Ｓに対して傾斜している。このような構成にすることにより、封止用キャビティ３３を厚さが異なる第１の部分３３ａ及び第２の部分３３ｂで構成しても、各製品形成領域２４の角部２４ｓにおける樹脂の未充填を抑制することができるため、半導体装置の製造歩留まり向上を図ることができる。   In the molding die 30 shown in FIG. 15, the side 33b1 of the second portion 33b of the sealing cavity 33 is directed from the runner 31 through the resin injection gate 32 to the direction S of the resin injected into the sealing cavity 33. Is inclined. By adopting such a configuration, even if the sealing cavity 33 is constituted by the first portion 33a and the second portion 33b having different thicknesses, the resin is not filled in the corner portions 24s of the respective product formation regions 24. Therefore, the manufacturing yield of the semiconductor device can be improved.

なお、樹脂の未充填の抑制は、第１の部分３３ａの平面形状が円形状の場合が最も有効であるが、成形金型の加工技術では第１の部分３３ａの平面形状を円形状にするのは困難である。従って、円形に近い多角形が望ましい。   It should be noted that the suppression of unfilled resin is most effective when the planar shape of the first portion 33a is circular, but the planar shape of the first portion 33a is made circular in the molding die processing technique. It is difficult. Therefore, a polygon close to a circle is desirable.

以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。   Although the invention made by the present inventor has been specifically described based on the above-described embodiment, the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention. Of course.

本発明の実施例１である半導体装置の模式的平面図である。1 is a schematic plan view of a semiconductor device that is Embodiment 1 of the present invention. 実施例１の半導体装置の内部構造を示す透視的平面図である。3 is a perspective plan view showing the internal structure of the semiconductor device of Example 1. FIG. 実施例１である半導体装置の内部構造を示す図（（ａ）は図２のａ−ａ線に沿う模式的断面図，（ｂ）は図２のｂ−ｂ線に沿う模式的断面図）である。2A and 2B are diagrams showing the internal structure of the semiconductor device according to the first embodiment ((a) is a schematic cross-sectional view taken along line aa in FIG. 2, and (b) is a schematic cross-sectional view taken along line bb in FIG. 2). It is. 図３（ｂ）の一部を拡大した模式的断面図である。It is the typical sectional view which expanded a part of Drawing 3 (b). 実施例１の半導体装置の製造に使用されるマルチ配線基板の構成を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。BRIEF DESCRIPTION OF THE DRAWINGS It is a figure ((a) is a typical top view, (b) is a typical sectional drawing) which shows the structure of the multi-wiring board used for manufacture of the semiconductor device of Example 1. FIG. 実施例１の半導体装置の製造において、（ａ）はチップ搭載工程を示す模式的断面図、（ｂ）はワイヤボンディング工程を示す模式的断面図である。In manufacture of the semiconductor device of Example 1, (a) is typical sectional drawing which shows a chip mounting process, (b) is typical sectional drawing which shows a wire bonding process. 実施例１の半導体装置の製造において、成形金型にマルチ配線基板を型締めした状態を示す模式的断面図である。FIG. 5 is a schematic cross-sectional view showing a state in which a multi-wiring substrate is clamped to a molding die in the manufacture of the semiconductor device of Example 1. 図７の一部を拡大した模式的断面図である。It is typical sectional drawing to which a part of FIG. 7 was expanded. 図７の成形金型の封止用キャビティの構成を示す模式的平面図である。It is a schematic plan view which shows the structure of the sealing cavity of the shaping die of FIG. 実施例１の半導体装置の製造において、樹脂封止工程完了後に成型金型からマルチ配線基板を取り出した状態を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。In manufacture of the semiconductor device of Example 1, it is the figure ((a) is a typical top view, (b) is a typical sectional view) which shows the state which took out the multi-wiring board from the molding die after the resin sealing process completion. is there. 図１０（ｂ）の一部を拡大した模式的断面図である。It is typical sectional drawing to which a part of Drawing 10 (b) was expanded. 実施例１の半導体装置の製造において、（ａ）はバンプ形成工程を示す模式的断面図、（ｂ）は小片化工程を示す模式的断面図である。In manufacture of the semiconductor device of Example 1, (a) is typical sectional drawing which shows a bump formation process, (b) is typical sectional drawing which shows a fragmentation process. 本発明の実施例２である半導体装置の模式的平面図である。It is a typical top view of the semiconductor device which is Example 2 of this invention. 実施例２の半導体装置の内部構造を示す図（（ａ）は図１３のｃ−ｃ線に沿う模式的断面図，（ｄ）は図１３のｄ−ｄ線に沿う模式的断面図）である。FIG. 11A is a schematic cross-sectional view taken along the line cc in FIG. 13 and FIG. 13D is a schematic cross-sectional view taken along the line dd in FIG. 13. is there. 実施例２の半導体装置の製造に使用される成型金型の封止用キャビティの構成を示す模式的平面図である。6 is a schematic plan view showing a configuration of a sealing cavity of a molding die used for manufacturing a semiconductor device of Example 2. FIG. 実施例２の半導体装置の製造において、樹脂封止工程完了後に成型金型からマルチ配線基板を取り出した状態を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。In manufacture of the semiconductor device of Example 2, it is a figure ((a) is a typical top view, (b) is a typical sectional view) which shows the state which took out the multi-wiring board from the molding die after the resin sealing process completion. is there. 図１６（ａ）のｅ−ｅ線に沿う模式的断面図である。It is typical sectional drawing which follows the ee line | wire of Fig.16 (a).

符号の説明Explanation of symbols

１…半導体装置、２…半導体チップ、３…電極パッド、４…配線基板、４ａ…周辺（周縁）、４ｓ…角部、５…電極パッド、６…電極パッド、７…接着材、８…ボンディングワイヤ、９…樹脂封止体、９ａ…第１の部分、９ｂ…第２の部分、１０…半田バンプ、
２０…マルチ配線基板、２１…封止領域、２２…チップ搭載領域、２３…スクライブライン、２４…製品形成領域、２４ａ…周辺（周縁）、２４ｓ…角部、
３０…成形金型、３０ａ…上型、３０ｂ…下型、３１…ランナ、３２…樹脂注入ゲート、３３…封止用キャビティ（樹脂封止体成形部）、３３ａ…第１の部分、３３ｂ…第２の部分、３５…樹脂封止体、３５ａ…第１の部分、３５ｂ…第２の部分。
DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... Semiconductor chip, 3 ... Electrode pad, 4 ... Wiring board, 4a ... Periphery (periphery), 4s ... Corner | angular part, 5 ... Electrode pad, 6 ... Electrode pad, 7 ... Adhesive material, 8 ... Bonding Wire 9, resin sealing body, 9 a, first part, 9 b, second part, 10, solder bump,
DESCRIPTION OF SYMBOLS 20 ... Multi-wiring board, 21 ... Sealing area, 22 ... Chip mounting area, 23 ... Scribe line, 24 ... Product formation area, 24a ... Periphery (periphery), 24s ... Corner | angular part,
DESCRIPTION OF SYMBOLS 30 ... Molding die, 30a ... Upper die, 30b ... Lower die, 31 ... Runner, 32 ... Resin injection gate, 33 ... Sealing cavity (resin sealing body molding part), 33a ... First part, 33b ... 2nd part, 35 ... resin sealing body, 35a ... 1st part, 35b ... 2nd part.

Claims (25)

平面が方形状の配線基板と、
前記配線基板の主面に搭載された半導体チップと、
前記半導体チップの複数の電極パッドと、前記配線基板の複数の電極パッドとを夫々電気的に接続する複数のボンディングワイヤと、
前記配線基板の主面上に形成され、かつ前記半導体チップ及び複数のボンディングワイヤを封止する樹脂封止体とを有し、
前記樹脂封止体は、前記半導体チップ及び前記複数のボンディングワイヤを覆う第１の部分と、前記第１の部分に連なり、かつ前記第１の部分よりも厚さが薄い第２の部分とを有し、
前記第１の部分は、前記配線基板の角部から離間し、
前記第２の部分は、前記配線基板の角部に配置されていることを特徴とする半導体装置。 A wiring board having a rectangular plane,
A semiconductor chip mounted on the main surface of the wiring board;
A plurality of bonding wires electrically connecting the plurality of electrode pads of the semiconductor chip and the plurality of electrode pads of the wiring board;
A resin sealing body that is formed on the main surface of the wiring board and seals the semiconductor chip and a plurality of bonding wires;
The resin sealing body includes a first portion that covers the semiconductor chip and the plurality of bonding wires, and a second portion that is continuous with the first portion and is thinner than the first portion. Have
The first portion is spaced apart from a corner of the wiring board;
The semiconductor device according to claim 1, wherein the second portion is disposed at a corner of the wiring board. 請求項１に記載の半導体装置において、
前記第１の部分は、前記配線基板の周辺から離間し、
前記第２の部分は、前記第１の部分を囲むようにして前記配線基板の周辺から前記第１の部分に亘って形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The first portion is spaced apart from the periphery of the wiring board;
The semiconductor device is characterized in that the second portion is formed from the periphery of the wiring board to the first portion so as to surround the first portion. 請求項１に記載の半導体装置において、
前記第２の部分の厚さは、前記配線基板の主面から前記半導体チップの主面までの高さよりも薄いことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The thickness of the said 2nd part is thinner than the height from the main surface of the said wiring board to the main surface of the said semiconductor chip, The semiconductor device characterized by the above-mentioned. 請求項１に記載の半導体装置において、
前記樹脂封止体は、複数のフィラーを含む熱硬化性樹脂からなり、
前記第２の部分の厚さは、前記配線基板の主面から前記半導体チップの主面までの高さよりも薄く、前記フィラーの粒径よりも厚いことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The resin sealing body is made of a thermosetting resin containing a plurality of fillers,
The thickness of the second portion is smaller than the height from the main surface of the wiring board to the main surface of the semiconductor chip, and thicker than the particle size of the filler. 請求項１に記載の半導体装置において、
前記第２の部分の厚さは、０．１ｍｍ〜０．３ｍｍの範囲内であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the thickness of the second portion is in a range of 0.1 mm to 0.3 mm. 請求項１に記載の半導体装置において、
前記第１の部分は、平面が多角形になっていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the first portion has a polygonal plane. 請求項１に記載の半導体装置において、
前記第１の部分は、平面が円形状になっていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the first portion has a circular plane. 請求項１に記載の半導体装置において、
前記配線基板は、樹脂基板からなることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the wiring board is made of a resin substrate. 請求項１に記載の半導体装置において、
前記配線基板の主面と反対側の裏面に複数の突起状電極が配置されている事を特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, wherein a plurality of protruding electrodes are disposed on a back surface opposite to the main surface of the wiring board. （ａ）スクライブラインで区画され、かつ平面が方形状で形成された複数の製品形成領域を有するマルチ基板を準備する工程と、
（ｂ）前記各製品形成領域に半導体チップを搭載する工程と、
（ｃ）前記各製品形成領域において、前記半導体チップの主面に配置された複数の電極パッドと前記製品形成領域に配置された複数の電極パッドとを複数のボンディングワイヤで夫々電気的に接続する工程と、
（ｄ）前記マルチ配線基板の主面上に、前記各製品形成領域の前記半導体チップと前記複数のボンディングワイヤとを一括して樹脂封止する樹脂封止体を形成する工程とを有し、
前記樹脂封止体は、前記各製品形成領域において、前記半導体チップ及び前記複数のボンディングワイヤを覆う第１の部分と、前記第１の部分に連なり、かつ前記第１の部分よりも厚さが薄い第２の部分とを有し、
前記第１の部分は、前記製品形成領域の角部から離間し、
前記第２の部分は、前記製品形成領域の角部に配置されていることを特徴とする半導体装置の製造方法。 (A) a step of preparing a multi-substrate having a plurality of product formation regions which are partitioned by a scribe line and whose plane is formed in a square shape;
(B) mounting a semiconductor chip on each of the product formation regions;
(C) In each of the product formation regions, the plurality of electrode pads arranged on the main surface of the semiconductor chip and the plurality of electrode pads arranged in the product formation region are electrically connected by a plurality of bonding wires, respectively. Process,
(D) forming on the main surface of the multi-wiring substrate a resin sealing body that collectively seals the semiconductor chip and the plurality of bonding wires in each product formation region;
In each of the product formation regions, the resin sealing body includes a first portion that covers the semiconductor chip and the plurality of bonding wires, and is connected to the first portion and has a thickness that is greater than that of the first portion. A thin second portion,
The first portion is separated from a corner of the product formation region,
The method of manufacturing a semiconductor device, wherein the second portion is disposed at a corner of the product formation region. 請求項１０に記載の半導体装置の製造方法において、
前記第１の部分は、前記製品形成領域の周辺から離間し、
前記第２の部分は、前記第１の部分を囲むようにして前記製品形成領域の周辺から前記第２の部分に亘って形成されていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
The first portion is spaced apart from the periphery of the product formation region;
The method of manufacturing a semiconductor device, wherein the second part is formed from the periphery of the product formation region to the second part so as to surround the first part. 請求項１０に記載の半導体装置の製造方法において、
前記第２の部分は、前記スクライブラインを覆うようにして形成されていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
The method of manufacturing a semiconductor device, wherein the second portion is formed so as to cover the scribe line. 請求項１０に記載の半導体装置の製造方法において、
前記第２の部分の厚さは、前記マルチ配線基板の主面から前記半導体チップの主面までの高さよりも薄いことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
The method of manufacturing a semiconductor device, wherein a thickness of the second portion is thinner than a height from a main surface of the multi-wiring substrate to a main surface of the semiconductor chip. 請求項１０に記載の半導体装置の製造方法において、
前記樹脂封止体は、複数のフィラーを含む熱硬化性樹脂を用いたトランスファモールディング法で形成され、
前記第２の部分の厚さは、前記マルチ基板の主面から前記半導体チップの主面までの高さよりも薄く、前記フィラーの粒径よりも厚いことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
The resin sealing body is formed by a transfer molding method using a thermosetting resin containing a plurality of fillers,
A thickness of the second portion is smaller than a height from a main surface of the multi-substrate to a main surface of the semiconductor chip and is larger than a particle size of the filler. 請求項１０に記載の半導体装置の製造方法において、
前記第２の部分の厚さは、０．１ｍｍ〜０．３ｍｍの範囲内であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
The method of manufacturing a semiconductor device, wherein the thickness of the second portion is in a range of 0.1 mm to 0.3 mm. 請求項１０に記載の半導体装置の製造方法において、
前記第１の部分は、平面が多角形になっていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
The method of manufacturing a semiconductor device, wherein the first portion has a polygonal plane. 請求項１０に記載の半導体装置の製造方法において、
前記第１の部分は、平面が円形状になっていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
The method of manufacturing a semiconductor device, wherein the first portion has a circular plane. 請求項１０に記載の半導体装置の製造方法において、
前記マルチ配線基板は、樹脂基板からなることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
The method of manufacturing a semiconductor device, wherein the multi-wiring substrate is made of a resin substrate. 請求項１０に記載の半導体装置の製造方法において、
前記マルチ配線基板の主面と反対側の裏面に、前記各製品形成領域に対応して複数の突起状電極を形成する工程と、
前記スクライブラインに沿って前記マルチ配線基板及び前記樹脂封止体を分割する工程とを有することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
Forming a plurality of protruding electrodes on the back surface opposite to the main surface of the multi-wiring substrate, corresponding to the product formation regions;
And a step of dividing the multi-wiring substrate and the resin sealing body along the scribe line. （ａ）スクライブラインによって区画され、平面が方形状で形成された複数の製品形成領域を有するマルチ配線基板を準備する工程と、
（ｂ）前記マルチ配線基板の主面に、前記複数の製品形成領域に対応して複数の半導体チップを実装する工程と、
（ｃ）上型と下型との間に前記マルチ配線基板を配置した時、前記複数の製品形成領域を覆うようにして前記マルチ配線基板の主面上に位置する樹脂封止体成形部を有する成形金型を準備する工程と、
（ｄ）前記成形金型の上型と下型との間に前記マルチ配線基板を配置し、前記樹脂封止体成形部に樹脂を注入することによって前記マルチ配線基板の主面に実装された前記複数の半導体チップを一括して樹脂封止する樹脂封止体を形成する工程とを有し、
前記樹脂封止体成形部は、前記各製品形成領域において、前記半導体チップを覆う第１の部分と、前記第１の部分に連なり、かつ前記第１の部分よりも前記マルチ配線基板の主面からの高さが低い第２の部分とを有し、
前記第１の部分は、前記製品形成領域の角部から離間し、
前記第２の部分は、前記製品形成領域の角部に配置されていることを特徴とする半導体装置の製造方法。 (A) preparing a multi-wiring board having a plurality of product formation regions which are partitioned by a scribe line and whose plane is formed in a rectangular shape;
(B) mounting a plurality of semiconductor chips on the main surface of the multi-wiring substrate corresponding to the plurality of product formation regions;
(C) When the multi-wiring substrate is disposed between the upper die and the lower die, a resin sealing body molding portion located on the main surface of the multi-wiring substrate so as to cover the plurality of product forming regions A step of preparing a molding die having,
(D) The multi-wiring board is disposed between the upper mold and the lower mold of the molding die, and is mounted on the main surface of the multi-wiring board by injecting resin into the resin sealing body molding portion. Forming a resin sealing body that collectively resin seals the plurality of semiconductor chips,
The resin sealing body molding portion includes a first portion that covers the semiconductor chip and a main surface of the multi-wiring substrate that is continuous with the first portion and is more than the first portion in each product formation region. A second portion having a low height from
The first portion is separated from a corner of the product formation region,
The method of manufacturing a semiconductor device, wherein the second portion is disposed at a corner of the product formation region. 請求項２０に記載の半導体装置の製造方法において、
前記（ｂ）工程は、前記マルチ配線基板の主面に、前記複数の製品形成領域に対応して複数の半導体チップを搭載する工程と、
前記各製品形成領域において、前記半導体チップの複数の電極パッドと、前記半導体チップが搭載された前記製品形成領域の複数の電極パッドとを複数のボンディングワイヤで夫々電気的に接続する工程とを含み、
前記樹脂封止体成形部の前記第１の部分は、前記各製品形成領域において、前記半導体チップ及び前記複数のボンディングワイヤを覆う形状になっていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 20,
The step (b) includes mounting a plurality of semiconductor chips on the main surface of the multi-wiring substrate corresponding to the plurality of product formation regions;
Electrically connecting a plurality of electrode pads of the semiconductor chip and a plurality of electrode pads of the product forming area on which the semiconductor chip is mounted with a plurality of bonding wires in each of the product forming regions. ,
The method of manufacturing a semiconductor device, wherein the first portion of the resin-encapsulated molded part is shaped to cover the semiconductor chip and the plurality of bonding wires in each product formation region. 請求項２０に記載の半導体装置の製造方法において、
前記第１の部分は、前記製品形成領域の周辺から離間し、
前記第２の部分は、前記第１の部分を囲むようにして前記製品形成領域の周辺から前記第２の部分に亘って形成されていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 20,
The first portion is spaced apart from the periphery of the product formation region;
The method of manufacturing a semiconductor device, wherein the second part is formed from the periphery of the product formation region to the second part so as to surround the first part. 請求項２０に記載の半導体装置の製造方法において、
前記第２の部分は、前記スクライブラインを覆うようにして形成されていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 20,
The method of manufacturing a semiconductor device, wherein the second portion is formed so as to cover the scribe line. 請求項２０に記載の半導体装置の製造方法において、
前記第２の部分の高さは、前記マルチ配線基板の主面から前記半導体チップの主面までの高さよりも薄いことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 20,
The method of manufacturing a semiconductor device, wherein a height of the second portion is thinner than a height from a main surface of the multi-wiring substrate to a main surface of the semiconductor chip. 請求項２０に記載の半導体装置の製造方法において、
前記樹脂封止体成形部に注入する樹脂は、複数のフィラーを含む熱硬化性樹脂であり、
前記第２の部分の高さは、前記マルチ基板の主面から前記半導体チップの主面までの高さよりも薄く、前記フィラーの粒径よりも高いことを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 20,
The resin to be injected into the resin sealing body molded part is a thermosetting resin containing a plurality of fillers,
The method of manufacturing a semiconductor device, wherein a height of the second portion is thinner than a height from a main surface of the multi-substrate to a main surface of the semiconductor chip and higher than a particle size of the filler.
JP2005171240A 2005-06-10 2005-06-10 Semiconductor device and its manufacturing method Pending JP2006344898A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005171240A JP2006344898A (en) 2005-06-10 2005-06-10 Semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005171240A JP2006344898A (en) 2005-06-10 2005-06-10 Semiconductor device and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2006344898A true JP2006344898A (en) 2006-12-21

Family

ID=37641611

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005171240A Pending JP2006344898A (en) 2005-06-10 2005-06-10 Semiconductor device and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2006344898A (en)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007058073A1 (en) * 2005-11-16 2007-05-24 Sharp Kabushiki Kaisha Semiconductor package, method of producing the same, semiconductor module, and electronic apparatus
JP2009164358A (en) * 2008-01-08 2009-07-23 Fujitsu Microelectronics Ltd Semiconductor device, and manufacturing method of semiconductor device
JP2012209317A (en) * 2011-03-29 2012-10-25 Dainippon Printing Co Ltd Semiconductor device and method for manufacturing the same
JP2012209320A (en) * 2011-03-29 2012-10-25 Dainippon Printing Co Ltd Semiconductor device and method for manufacturing the same
JP2013016684A (en) * 2011-07-05 2013-01-24 Mitsubishi Electric Corp Semiconductor device and manufacturing method of the same
CN103098202A (en) * 2010-09-14 2013-05-08 高通股份有限公司 Electronic packaging with a variable thickness mold cap
JP2015092635A (en) * 2015-02-05 2015-05-14 大日本印刷株式会社 Semiconductor device and method for manufacturing the same
US9263374B2 (en) 2010-09-28 2016-02-16 Dai Nippon Printing Co., Ltd. Semiconductor device and manufacturing method therefor
JP2020102517A (en) * 2018-12-21 2020-07-02 トヨタ自動車株式会社 Electronic circuit device

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142042A (en) * 2005-11-16 2007-06-07 Sharp Corp Semiconductor package, manufacturing method thereof, semiconductor module, and electronic equipment
WO2007058073A1 (en) * 2005-11-16 2007-05-24 Sharp Kabushiki Kaisha Semiconductor package, method of producing the same, semiconductor module, and electronic apparatus
JP2009164358A (en) * 2008-01-08 2009-07-23 Fujitsu Microelectronics Ltd Semiconductor device, and manufacturing method of semiconductor device
US8753926B2 (en) 2010-09-14 2014-06-17 Qualcomm Incorporated Electronic packaging with a variable thickness mold cap
JP2015144314A (en) * 2010-09-14 2015-08-06 クアルコム，インコーポレイテッド Electronic packaging with variable thickness mold cap
CN103098202A (en) * 2010-09-14 2013-05-08 高通股份有限公司 Electronic packaging with a variable thickness mold cap
JP2013537372A (en) * 2010-09-14 2013-09-30 クアルコム，インコーポレイテッド Electronic packaging with mold caps of variable thickness
US9263374B2 (en) 2010-09-28 2016-02-16 Dai Nippon Printing Co., Ltd. Semiconductor device and manufacturing method therefor
JP2012209317A (en) * 2011-03-29 2012-10-25 Dainippon Printing Co Ltd Semiconductor device and method for manufacturing the same
JP2012209320A (en) * 2011-03-29 2012-10-25 Dainippon Printing Co Ltd Semiconductor device and method for manufacturing the same
JP2013016684A (en) * 2011-07-05 2013-01-24 Mitsubishi Electric Corp Semiconductor device and manufacturing method of the same
JP2015092635A (en) * 2015-02-05 2015-05-14 大日本印刷株式会社 Semiconductor device and method for manufacturing the same
JP2020102517A (en) * 2018-12-21 2020-07-02 トヨタ自動車株式会社 Electronic circuit device

Similar Documents

Publication Publication Date Title
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
US6900551B2 (en) Semiconductor device with alternate bonding wire arrangement
JP5598787B2 (en) Manufacturing method of stacked semiconductor device
US20060216867A1 (en) Method of manufacturing a semiconductor device
US6767767B2 (en) Method of manufacturing a semiconductor device in which a block molding package utilizes air vents in a substrate
JP3155741B2 (en) Semiconductor package with CSP BGA structure
JP2006344898A (en) Semiconductor device and its manufacturing method
US8426983B2 (en) Semiconductor device
US20110074037A1 (en) Semiconductor device
JP4635202B2 (en) Method for manufacturing double-sided electrode package
JP2010010301A (en) Semiconductor device and method of manufacturing the same
US20120273971A1 (en) Semiconductor device and method of manufacturing the same
JP5557439B2 (en) Semiconductor device and manufacturing method thereof
JP5501562B2 (en) Semiconductor device
JP2012028513A (en) Semiconductor device and manufacturing method of the same
JP4503391B2 (en) Manufacturing method of semiconductor device
US8198141B2 (en) Intermediate structure of semiconductor device and method of manufacturing the same
JP4732138B2 (en) Semiconductor device and manufacturing method thereof
US8878070B2 (en) Wiring board and method of manufacturing a semiconductor device
JP4994148B2 (en) Manufacturing method of semiconductor device
JP2005142452A (en) Semiconductor device and its manufacturing method
JP2005277434A (en) Semiconductor device
TWI662659B (en) Carrier
JP2009021366A (en) Semiconductor device
JP5311505B2 (en) Semiconductor device