JP5311505B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体装置に関し、特に、底面端子型の半導体装置に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device, and more particularly to a technique that is effective when applied to a bottom terminal type semiconductor device.

半導体集積回路装置では、微細化の進展によって、より多くの回路を単一の半導体チップに搭載する高集積化が進められている。しかしながら、半導体集積回路を構成する全ての素子を単一チップに集積した場合には、モデルチェンジ等に伴う些細な仕様変更の度に、集積回路の再設計を行なうこととなり、迅速な対応が困難となる。そこで、こうした軽微な変更に対応するために、トランジスタ等回路素子の一部を集積化せずに実装基板上で半導体集積回路に外付けする構成とし、この外付けする回路素子を変えることによって、同一の半導体集積回路装置を用いたままで軽微な変更に対応する方法が採用されている。   In semiconductor integrated circuit devices, with the progress of miniaturization, higher integration in which more circuits are mounted on a single semiconductor chip is being promoted. However, if all the elements that make up a semiconductor integrated circuit are integrated on a single chip, the integrated circuit must be redesigned each time a minor specification change occurs due to a model change, etc., making it difficult to respond quickly. It becomes. Therefore, in order to cope with such minor changes, a configuration in which a part of circuit elements such as transistors are externally attached to a semiconductor integrated circuit on a mounting substrate without being integrated, and by changing this externally attached circuit element, A method is adopted that can cope with minor changes while using the same semiconductor integrated circuit device.

そして、半導体分野においては、顧客実装面積・容積縮小を目的とした個別半導体装置の薄型化・小型化が常に求められている。こうした単体の回路素子にも小型化が求められており、例えば単体のトランジスタでは、顧客要求により外形寸法１００６（平面形状１ｍｍ×０．６ｍｍ）、或いは外形寸法０８０４（平面形状０．８ｍｍ×０．４ｍｍ）といった微小な半導体装置が求められている。   In the semiconductor field, there is a constant demand for thinner and smaller individual semiconductor devices for the purpose of reducing the customer mounting area and volume. Such single circuit elements are also required to be miniaturized. For example, in the case of a single transistor, an external dimension 1006 (planar shape 1 mm × 0.6 mm) or an external dimension 0804 (planar shape 0.8 mm × 0. 4 mm) is required.

このため、発明者等は、製造が比較的容易で低コストであることから従来広く用いられている、リードフレームに固定した半導体素子にスルーモールド方式による樹脂封止によって、こうした微小な半導体装置の封止体を成形する方法について検討したが、従来方法による封止体の成形には問題があった。   For this reason, the inventors have been able to manufacture such a small semiconductor device by resin molding using a through-mold method on a semiconductor element fixed to a lead frame, which has been widely used since it is relatively easy to manufacture and low cost. Although a method for molding a sealing body was examined, there was a problem in molding a sealing body by a conventional method.

即ち、検討した半導体装置は、図１に示すごとく、半導体素子１をアイランド２に固定し、半導体素子１とリード３の内端とをボンディングワイヤ４によって接続し、半導体素子１、アイランド２、リード３の上面及び内側面、ボンディングワイヤ４を樹脂を用いた封止体５（図１中破線図示）によって封止してある。   That is, as shown in FIG. 1, the semiconductor device studied has the semiconductor element 1 fixed to the island 2, the semiconductor element 1 and the inner end of the lead 3 are connected by the bonding wire 4, and the semiconductor element 1, island 2, lead The upper and inner surfaces of 3 and the bonding wire 4 are sealed by a sealing body 5 (shown by a broken line in FIG. 1) using a resin.

こうした半導体装置は、リードフレームに複数の半導体素子をボンディングした後に各素子２毎に１つのキャビティとして封止した後に、金型を用いてリードフレームを切断してある。しかし、リードの切断に金型を用いるため、切断後のリードは樹脂封止外形より若干突出した切り残し部が残り、この切り残し部による外形形状への影響は、半導体装置全体が微小であることから相対的に大きなものとなる。   In such a semiconductor device, after bonding a plurality of semiconductor elements to a lead frame and sealing each element 2 as one cavity, the lead frame is cut using a mold. However, since a die is used for cutting the lead, the lead after cutting has an uncut portion that slightly protrudes from the resin-sealed outer shape, and the influence of the uncut portion on the outer shape of the entire semiconductor device is minute. Therefore, it becomes relatively large.

加えて、トランスファーモールド方法によって樹脂を各キャビティに導入する際に、樹脂の流路となるゲートはパッケージ外形より狭めなければならないが、樹脂の流動性の観点からゲートの縮小には限界が有り、ゲートの寸法によって封止体の最小寸法形状が制約されることになる。   In addition, when introducing the resin into each cavity by the transfer molding method, the gate that becomes the resin flow path must be narrower than the package outer shape, but there is a limit to the reduction of the gate from the viewpoint of the fluidity of the resin, The minimum dimension shape of the sealing body is restricted by the dimension of the gate.

こうした問題を回避する方法としては、例えば、下記特許文献１に、セラミック又はガラスエポキシ樹脂の基板を用い、トランスファーモールド方式またはポッティング方式によって樹脂封止を行ない、封止後にダイシングにより切断・分離して個別半導体装置を形成する技術が記載されている。   As a method for avoiding such a problem, for example, in the following Patent Document 1, a ceramic or glass epoxy resin substrate is used, resin sealing is performed by a transfer mold method or a potting method, and after sealing, cutting and separation are performed by dicing. Techniques for forming individual semiconductor devices are described.

他に、例えば下記特許文献２には、リードフレームに複数の半導体素子を搭載し、トランスファーモールド方式又はポッティング方式を用いて一括樹脂封止し、ダイシングによって個別の半導体装置に切断・分離する方法が開示されている。   In addition, for example, in Patent Document 2 below, there is a method in which a plurality of semiconductor elements are mounted on a lead frame, collectively sealed with a transfer mold method or a potting method, and cut and separated into individual semiconductor devices by dicing. It is disclosed.

特開平１１‐１０２９２４号公報Japanese Patent Laid-Open No. 11-102924 特開平１０‐３１３０８２号公報JP-A-10-313082

特許文献１に記載の技術では、図２に示すように、半導体装置は、多層のセラミック基板３０の上面に形成された搭載部に、半導体素子１のダイボンディングを行い、半導体素子１の電極パッドとセラミック基板３０の電極端子とをボンディングワイヤ３により接続し、前記電極端子が基板３０の底面に形成された外部端子と内部配線によって接続され、半導体素子１、基板３０の上面及び内側面、ボンディングワイヤ４を樹脂を用いた封止体５（図２中破線図示）によって封止してある。   In the technique described in Patent Document 1, as shown in FIG. 2, the semiconductor device performs die bonding of the semiconductor element 1 on the mounting portion formed on the upper surface of the multilayer ceramic substrate 30, and the electrode pad of the semiconductor element 1. And the electrode terminal of the ceramic substrate 30 are connected by a bonding wire 3, and the electrode terminal is connected to an external terminal formed on the bottom surface of the substrate 30 by an internal wiring, the semiconductor element 1, the upper surface and the inner surface of the substrate 30, bonding The wire 4 is sealed by a sealing body 5 (shown by a broken line in FIG. 2) using a resin.

製造過程では、複数の半導体装置の基板３０が行列状に複数連続して形成されており、個々の半導体装置のダイボンディング・ワイヤボンディングが行なわれた後に、基板３０上面の複数の半導体素子２及びボンディングワイヤ４等を樹脂により一括して封止した後、ダイシングを用いて夫々切断し個別半導体装置を形成する。   In the manufacturing process, a plurality of substrates 30 of a plurality of semiconductor devices are continuously formed in a matrix, and after die bonding and wire bonding of each semiconductor device are performed, a plurality of semiconductor elements 2 on the upper surface of the substrate 30 and The bonding wires 4 and the like are collectively sealed with resin and then cut using dicing to form individual semiconductor devices.

この技術では、モールド時のゲート寸法に係らず、個別半導体の外形寸法の縮小が可能となる。しかし、セラミック基板のコストが従来のＣｕ、４２アロイ等を材料としたリードフレームに比べて高価であり、加えて基板表面には、金等の高価なメッキを導体として施さなければならないので製造原価が上昇する。また、セラミックは焼結材料の為、セラミック基板の焼成工程にて、焼成後の収縮誤差及び反りの問題が生じ、基板の歩留まり向上に限界がある等のデメリットが有り、更に、この結果、基板不具合部に不良処置（マーキング等）を施し、ダイボンディング時には不良部分にダイボンドを行なわないように工夫する等の処理が増加することとなる。   With this technology, it is possible to reduce the external dimensions of individual semiconductors regardless of the gate dimensions during molding. However, the cost of the ceramic substrate is higher than that of a conventional lead frame made of Cu, 42 alloy or the like, and in addition, the substrate surface must be subjected to expensive plating such as gold as a conductor. Rises. In addition, since ceramic is a sintered material, there are disadvantages such as shrinkage error and warpage after firing in the firing process of the ceramic substrate, and there is a limit in improving the yield of the substrate. Processing such as applying a defect treatment (marking or the like) to the defective part and devising not to perform die bonding on the defective part at the time of die bonding increases.

また、セラミック基板を用いた場合、セラミックが脆性をもっているために、上下金型により挟持しクランプ圧力を付加した時点で、若干の基板の反りによっても破損するおそれがあるので、従来方式である金型を用いたスルーモールド方式の採用は困難であり、レジンを塗布する等の別方法を用いる必要がある。レジンを塗布する場合、塗布の厚み及び平坦度の制御が難しくなる等の問題点が残っている。更に、基板上面を一括して樹脂封止する為、樹脂の収縮作用により分割前に大きな反りを生ずる。更には、ダイシング方法等に依って切削切断したパッケージの側面（セラミックと樹脂との接合界面）より水分が進入し、完成品の長期信頼性に影響を及ぼす可能性が有る等の問題点が、発明者等により明らかとなった。   In addition, when a ceramic substrate is used, since the ceramic is brittle, it may be damaged by slight warping of the substrate when it is sandwiched between upper and lower molds and clamp pressure is applied. It is difficult to adopt a through mold method using a mold, and it is necessary to use another method such as applying a resin. When a resin is applied, problems remain such as difficulty in controlling the thickness and flatness of the application. Furthermore, since the upper surface of the substrate is collectively sealed with resin, a large warp occurs before the division due to the shrinking action of the resin. Furthermore, there is a problem that moisture may enter from the side surface of the package cut and cut by the dicing method etc. (bonding interface between ceramic and resin), which may affect the long-term reliability of the finished product. It became clear by the inventors.

また、特許文献２に記載の方法では、基板３０上面を一括して樹脂封止する為、比較的広い面積を１つのキャビティとして封止することとなり、封止後に樹脂が硬化する際の収縮作用による応力によって、樹脂の分割前に大きな反りやねじれが生じてしまう。加えて、半導体素子の搭載されるアイランド下面及びリード電極下面が、半導体装置下面に露出する為、個別半導体装置の封止体としては封止体下面部の絶縁範囲を広くすることが難しい。その結果として、実装基板の回路設計時にアイランド下面及びリード電極下面と配線との電気的ショートを回避する配慮が必要となる。半導体装置の下に位置する基板領域に配線を通すことが難しくなり、回路設計の自由度が低下する。また、搭載する半導体素子がパッケージ寸法に近くなるに連れて、アイランド寸法を大きくする必要があり、アイランド部とリード電極との距離を十分に確保することが次第に困難となる。   Further, in the method described in Patent Document 2, since the upper surface of the substrate 30 is collectively sealed with a resin, a relatively wide area is sealed as one cavity, and a shrinking action when the resin is cured after sealing. Due to the stress due to, large warping and twisting occur before the resin is divided. In addition, since the island lower surface and the lead electrode lower surface on which the semiconductor element is mounted are exposed on the lower surface of the semiconductor device, it is difficult for the sealing body of the individual semiconductor device to widen the insulating range of the lower surface portion of the sealing body. As a result, consideration must be given to avoid an electrical short circuit between the lower surface of the island and the lower surface of the lead electrode and the wiring when designing the circuit of the mounting substrate. It becomes difficult to pass wiring through the substrate region located under the semiconductor device, and the degree of freedom in circuit design is reduced. Further, as the semiconductor element to be mounted becomes closer to the package size, it is necessary to increase the island size, and it becomes increasingly difficult to secure a sufficient distance between the island portion and the lead electrode.

更に、前記半導体装置外形の一部は、封止体の絶縁材料が硬化した後に切断された面によって構成されるため、切断面からの水分の進入による個別半導体装置の封止信頼性低下という問題が残っている。また、個別半導体装置に切断する際の作業性及び切断精度に関して充分な検討が為されていない等の問題点も有る。   Furthermore, since a part of the outer shape of the semiconductor device is constituted by a surface that is cut after the insulating material of the sealing body is cured, there is a problem that the sealing reliability of the individual semiconductor device is reduced due to the ingress of moisture from the cut surface. Remains. In addition, there is a problem that sufficient study has not been made on workability and cutting accuracy when cutting into individual semiconductor devices.

本発明の課題は、これらの問題を解決し、微小な半導体装置の封止体を比較的容易に低コストで行ない得る技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。 An object of the present invention is to solve these problems and provide a technique capable of relatively easily performing a sealing body for a minute semiconductor device at a low cost.
The above and other problems and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
アイランドに固定した半導体素子とリードとを接続し封止体によって封止した半導体装置において、半導体装置の外部端子となるアイランド或いはリードが封止体底面にて露出し、このアイランド或いはリードの側面と前記封止体の側面とが同一平面を構成し、アイランド或いはリードの下面部内方に凹部が設けられている。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
In a semiconductor device in which a semiconductor element fixed to an island and a lead are connected and sealed with a sealing body, the island or lead serving as an external terminal of the semiconductor device is exposed at the bottom surface of the sealing body, The side surface of the sealing body forms the same plane, and a recess is provided inside the lower surface of the island or lead.

また、アイランドに固定した半導体素子とリードとを接続し封止体によって封止した半導体装置において、半導体装置の外部端子となるアイランド或いはリードが封止体底面にて露出し、このアイランド或いはリードの側面と前記封止体の側面とが同一平面を構成し、アイランド或いはリードの下面の内端が上面の内端に対して外端方向に後退させてある。   Further, in a semiconductor device in which a semiconductor element fixed to an island and a lead are connected and sealed with a sealing body, the island or lead serving as an external terminal of the semiconductor device is exposed on the bottom surface of the sealing body. The side surface and the side surface of the sealing body constitute the same plane, and the inner end of the lower surface of the island or lead is retreated in the outer end direction with respect to the inner end of the upper surface.

また、アイランドに固定した半導体素子とリードとを接続し封止体によって封止した半導体装置において、半導体装置の外部端子となるアイランド或いはリードが封止体底面にて露出し、このアイランド或いはリードの側面と前記封止体の側面とが同一平面を構成し、アイランド或いはリードの下面部内方及び外方の夫々に凹部が設けられている。   Further, in a semiconductor device in which a semiconductor element fixed to an island and a lead are connected and sealed with a sealing body, the island or lead serving as an external terminal of the semiconductor device is exposed on the bottom surface of the sealing body. The side surface and the side surface of the sealing body constitute the same plane, and a recess is provided on each of the inside and the outside of the lower surface of the island or lead.

また、アイランドに固定した半導体素子とリードとを接続し封止体によって封止した半導体装置において、半導体装置の外部端子となるアイランド或いはリードが封止体底面にて露出し、このアイランド或いはリードの側面と前記封止体の側面とが同一平面を構成し、前記下面の内端を下面の外端方向に後退させ、前記下面の外端を下面の内端方向に後退させてある。   Further, in a semiconductor device in which a semiconductor element fixed to an island and a lead are connected and sealed with a sealing body, the island or lead serving as an external terminal of the semiconductor device is exposed on the bottom surface of the sealing body. The side surface and the side surface of the sealing body constitute the same plane, the inner end of the lower surface is retracted toward the outer end of the lower surface, and the outer end of the lower surface is retracted toward the inner end of the lower surface.

また、アイランドに固定した半導体素子とリードとを接続し封止体によって封止した半導体装置の製造方法において、個々の半導体装置に用いられるアイランド或いはリードの組を複数組一体に形成し、前記アイランド或いはリードの下面部内方に凹部が設けられたリードフレームに、複数の半導体素子のダイボンディングを行なう工程と、前記夫々の半導体素子と前記リードとを電気的に接続する工程と、複数の半導体素子を列毎に一つのキャビティとして一体に封止体をモールドする工程と、前記キャビティ及びリードフレームを切断し、個別の半導体装置に分離する工程とを有する。
更に、前記切断された個別の半導体装置の側面に保護被膜を形成する工程とを有する。 Further, in a method of manufacturing a semiconductor device in which a semiconductor element fixed to an island and a lead are connected and sealed with a sealing body, a plurality of islands or sets of leads used for each semiconductor device are integrally formed, and the island Alternatively, a step of die-bonding a plurality of semiconductor elements to a lead frame provided with a recess inside the lower surface of the lead, a step of electrically connecting the respective semiconductor elements and the leads, and a plurality of semiconductor elements Are formed as a single cavity for each row, and the sealing body is integrally molded, and the cavity and the lead frame are cut and separated into individual semiconductor devices.
And a step of forming a protective film on a side surface of the cut individual semiconductor device.

かかる本発明によれば、半導体素子寸法に近似した半導体装置(ＣＳＰ)に関し、個別半導体素子搭載基板として金属材料を用いたリードフレームの使用が可能となり、セラミック基板を用いた場合より安価に製造することができる。   According to the present invention, regarding a semiconductor device (CSP) approximated to a semiconductor element size, a lead frame using a metal material can be used as a substrate for mounting an individual semiconductor element, which is manufactured at a lower cost than when a ceramic substrate is used. be able to.

また、半導体装置下面に、絶縁層を樹脂モールド方法により形成したことにより、実装基板上に形成された回路配線との電気的短絡を防止することができる。
また、前記ダイシングによって、切断面に切断方向に沿って突起が生じるのを防止することができるので、実装不良の発生を防止することができる。 In addition, since the insulating layer is formed on the lower surface of the semiconductor device by a resin molding method, an electrical short circuit with the circuit wiring formed on the mounting substrate can be prevented.
Further, since the dicing can prevent the protrusions from being formed along the cutting direction on the cut surface, it is possible to prevent the occurrence of mounting defects.

更に、切断面に保護膜を塗布することにより、水分の進入が防止できる結果、半導体装置の信頼性が向上する。保護膜の塗布されない半導体装置の下面では、アイランド及びリードに設けられた凹部によって水分の進入経路が長くなることによって耐湿性が向上する。   Furthermore, by applying a protective film to the cut surface, moisture can be prevented from entering, resulting in improved reliability of the semiconductor device. On the lower surface of the semiconductor device to which the protective film is not applied, moisture resistance is improved by increasing the water ingress path due to the recesses provided in the islands and leads.

加えて、複数の半導体素子を列毎に一つのキャビティとして樹脂封止することによって、熱または樹脂の収縮作用による反りを防止しつつ、仕上がり寸法精度の良い個別半導体装置を提供することが可能となる。   In addition, by sealing a plurality of semiconductor elements as a single cavity for each row, it is possible to provide an individual semiconductor device with good finished dimensional accuracy while preventing warping due to heat or resin shrinkage. Become.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明によれば、半導体素子寸法に近似した半導体装置(ＣＳＰ)に関し、個別半導体素子搭載基板として金属材料を用いたリードフレームの使用が可能となるという効果がある。
（２）本発明によれば、微小な半導体装置の封止体を一括モールドによって樹脂封止することができるという効果がある。
（３）本発明によれば、上記効果（１）（２）により、半導体装置を安価に製造することができるという効果がある。
（４）本発明によれば、ダイシングによって、切断面に切断方向に沿って突起が生じるのを防止することができるという効果がある。
（５）本発明によれば、上記効果（４）により、実装不良の発生を防止することができるという効果がある。
（６）本発明によれば、切断面に保護被膜を塗布することにより、水分の進入が防止できるという効果がある。
（７）本発明によれば、保護被膜の塗布されない半導体装置の下面では、アイランド及びリードに設けられた凹部によって水分の進入経路が長くなり、耐湿性が向上するという効果がある。
（８）本発明によれば、上記効果（６）（７）により、半導体装置の信頼性が向上するという効果がある。
（９）本発明によれば、半導体装置下面に、絶縁層を樹脂モールド方法により形成したことにより、実装基板上に形成された回路配線との電気的短絡を防止することができるという効果がある。
（１０）本発明によれば、複数の半導体素子を列毎に一つのキャビティとして樹脂封止することによって、熱または樹脂の収縮作用による反りを防止しつつ、仕上がり寸法精度の良い個別半導体装置を提供することが可能となるという効果がある。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
(1) According to the present invention, with respect to a semiconductor device (CSP) approximated to a semiconductor element size, there is an effect that a lead frame using a metal material can be used as an individual semiconductor element mounting substrate.
(2) According to the present invention, there is an effect that a sealing body of a minute semiconductor device can be resin-sealed by collective molding.
(3) According to the present invention, the effects (1) and (2) have an effect that a semiconductor device can be manufactured at low cost.
(4) According to the present invention, there is an effect that it is possible to prevent a protrusion from being formed along the cutting direction on the cut surface by dicing.
(5) According to the present invention, due to the effect (4), it is possible to prevent the occurrence of mounting defects.
(6) According to the present invention, there is an effect that moisture can be prevented from entering by applying a protective film to the cut surface.
(7) According to the present invention, on the lower surface of the semiconductor device to which the protective film is not applied, the moisture entrance path is lengthened by the recesses provided in the islands and leads, and the moisture resistance is improved.
(8) According to the present invention, there is an effect that the reliability of the semiconductor device is improved by the effects (6) and (7).
(9) According to the present invention, since the insulating layer is formed on the lower surface of the semiconductor device by the resin molding method, an electrical short circuit with the circuit wiring formed on the mounting substrate can be prevented. .
(10) According to the present invention, by sealing a plurality of semiconductor elements as a single cavity for each column, an individual semiconductor device with good finished dimensional accuracy can be obtained while preventing warping due to heat or resin shrinkage. There is an effect that it can be provided.

本発明者が検討した半導体装置を示す斜視図である。It is a perspective view which shows the semiconductor device which this inventor examined. 公知技術による半導体装置を示す斜視図である。It is a perspective view which shows the semiconductor device by a well-known technique. 本願の参考例１である半導体装置を示す斜視図である。It is a perspective view which shows the semiconductor device which is the reference example 1 of this application . 本願の参考例１である半導体装置を示し、図中の（ａ）にその縦断面を示し、（ｂ）にその底面を示す。 The semiconductor device which is the reference example 1 of this application is shown, The longitudinal section is shown in the figure, (b) shows the bottom face in (b). 本願の参考例１に用いられるリードフレームを示す平面図である。It is a top view which shows the lead frame used for the reference example 1 of this application . 本願の参考例１に用いられるリードフレームを拡大して示す部分平面図である。It is a fragmentary top view which expands and shows the lead frame used for the reference example 1 of this application . 本願の参考例１である半導体装置を製造工程毎に示す縦断面図である。It is a longitudinal cross-sectional view which shows the semiconductor device which is the reference example 1 of this application for every manufacturing process. 本願の参考例１である半導体装置を製造工程毎に示す平面図である。It is a top view which shows the semiconductor device which is the reference example 1 of this application for every manufacturing process. 本願の参考例１である半導体装置の変形例を製造工程毎に示す平面図である。It is a top view which shows the modification of the semiconductor device which is the reference example 1 of this application for every manufacturing process. 本願の参考例１である半導体装置を製造工程毎に示す斜視図である。It is a perspective view which shows the semiconductor device which is the reference example 1 of this application for every manufacturing process. 本願の参考例１である半導体装置を製造工程毎に示す平面図である。It is a top view which shows the semiconductor device which is the reference example 1 of this application for every manufacturing process. 本願の参考例１である半導体装置を示す縦断面図である。It is a longitudinal cross-sectional view which shows the semiconductor device which is the reference example 1 of this application . 本願の実施の形態１である半導体装置の変形例を示す縦断面図である。It is a longitudinal cross-sectional view which shows the modification of the semiconductor device which is Embodiment 1 of this application . 本願の参考例２である半導体装置を示す縦断面図である。It is a longitudinal cross-sectional view which shows the semiconductor device which is the reference example 2 of this application . 本願の参考例２である半導体装置を製造工程毎に示す平面図である。It is a top view which shows the semiconductor device which is the reference example 2 of this application for every manufacturing process. 本願の参考例２に用いられるリードフレームを示す平面図である。It is a top view which shows the lead frame used for the reference example 2 of this application . 本願の参考例２である半導体装置を製造工程毎に示す縦断面図である。It is a longitudinal cross-sectional view which shows the semiconductor device which is the reference example 2 of this application for every manufacturing process. 本願の参考例２である半導体装置を製造工程毎に示す平面図である。It is a top view which shows the semiconductor device which is the reference example 2 of this application for every manufacturing process. 本願の実施の形態２である半導体装置の変形例を示す縦断面図である。It is a longitudinal cross-sectional view which shows the modification of the semiconductor device which is Embodiment 2 of this application .

以下、本願の参考例および実施の形態を説明する。なお、参考例および実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。 Hereinafter, reference examples and embodiments of the present application will be described. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the reference examples and the embodiments, and the repetitive description thereof is omitted.

（参考例１）
図３に示すのは本願の参考例１である半導体装置の斜視図であり、図４の（ａ）に示すのはその縦断側面図、（ｂ）に示すのは底面図である。
本願の参考例１の半導体装置では、単結晶シリコン等の半導体基板に所定の素子を形成した半導体素子１を、例えば金等のロー材によってアイランド２に固定し、半導体素子１とリード３とをボンディングワイヤ４によって接続してある。半導体素子をダイボンディングするアイランド２及びリード３の下面部内方には、夫々凹部が設けられている。即ち、アイランド２とリード３との互いに向い合う内端の下面側を、前記互いに向い合う内端とは反対側の外端方向に夫々後退させ、かつアイランド２とリード３との上面側はそのままとする構成によって、アイランド２及びリード３は夫々上面の面積よりも下面の電極となる部分の面積が小さくされている。 ( Reference Example 1)
3 is a perspective view of a semiconductor device according to Reference Example 1 of the present application . FIG. 4A shows a vertical side view, and FIG. 3B shows a bottom view.
In the semiconductor device of Reference Example 1 of the present application, the semiconductor element 1 in which a predetermined element is formed on a semiconductor substrate such as single crystal silicon is fixed to the island 2 with a brazing material such as gold, and the semiconductor element 1 and the lead 3 are connected. They are connected by bonding wires 4. A recess is provided in each of the island 2 and die 3 where the semiconductor element is die-bonded. That is, the lower surface side of the inner end of the island 2 and the lead 3 facing each other is retreated in the outer end direction opposite to the inner end facing each other, and the upper surface side of the island 2 and the lead 3 is left as it is. With the configuration described above, the island 2 and the lead 3 each have an area of a portion serving as an electrode on the lower surface smaller than an area of the upper surface.

半導体素子１、アイランド２、リード３の上面及び内側面、ボンディングワイヤ４は、例えばエポキシ樹脂にフィラを混入させた封止樹脂を用いた封止体５（図３中では破線図示）によって封止され、前記凹部も封止体５によって覆われている。アイランド２の上面と半導体素子１の裏面電極とは導電性の接続がされており、アイランド２の下面及びリード３の下面が封止体５から選択的に露出して半導体装置の外部電極となる。封止体５から露出して外部電極となるアイランド２の部分及びリード３の部分の厚さは、封止体５から露出しないアイランド２の部分及びリード３の部分の厚さよりも厚い構造となっている。アイランド２及びリード２の一部に夫々凹部を形成し、樹脂封止を行うことによって半導体装置の下面部電極間の絶縁層を広げることが可能となり、実装基板の回路配線との電気的短絡防止ができる。この結果、半導体装置実装基板設計時、パッケージ下面絶縁部に回路配線を配置することが可能となり、実装基板の縮小化に寄与することができる。封止体５、アイランド２及びリード３の外側面はエポキシ系、ポリイミド系又はテフロン系等の耐熱性のある樹脂を用いた保護被膜６によって覆われている。   The semiconductor element 1, the island 2, the upper surface and the inner surface of the lead 3, and the bonding wire 4 are sealed by a sealing body 5 (shown by a broken line in FIG. 3) using a sealing resin in which a filler is mixed in an epoxy resin, for example. The recess is also covered with the sealing body 5. The upper surface of the island 2 and the back surface electrode of the semiconductor element 1 are conductively connected, and the lower surface of the island 2 and the lower surface of the lead 3 are selectively exposed from the sealing body 5 and become external electrodes of the semiconductor device. . The thickness of the portion of the island 2 exposed from the sealing body 5 and serving as the external electrode and the portion of the lead 3 is thicker than the thickness of the portion of the island 2 and the portion of the lead 3 not exposed from the sealing body 5. ing. By forming a recess in each of the island 2 and the lead 2 and performing resin sealing, it becomes possible to widen the insulating layer between the lower surface electrodes of the semiconductor device and prevent electrical short circuit with the circuit wiring on the mounting substrate. Can do. As a result, when designing a semiconductor device mounting board, circuit wiring can be arranged on the lower surface insulating portion of the package, which can contribute to the reduction of the mounting board. The outer surfaces of the sealing body 5, the island 2, and the lead 3 are covered with a protective film 6 using a heat-resistant resin such as epoxy, polyimide, or Teflon.

続いて、図３に工程フローを示す本願の参考例１の半導体装置の製造方法について、図５乃至図１０を用いて説明する。 Next, a manufacturing method of the semiconductor device of Reference Example 1 of the present application whose process flow is shown in FIG. 3 will be described with reference to FIGS.

図５は本願の参考例１の半導体装置の製造に用いられるリードフレームを示す平面図であり、図６は図５中のａ部を拡大して示す平面図及び縦断面図である。リードフレーム７には、図６中の破線に囲まれた領域毎に個別の半導体装置となる夫々のアイランド２及びリード３が、行列状に連続的に形成してある。リードフレーム７としては、銅系または鉄系の材料を用いるので、多層セラミック基板を用いる場合に比べて、半導体素子寸法に近似した半導体装置（CSP：チップサイズパッケージ）の材料費を抑制することができる。 FIG. 5 is a plan view showing a lead frame used for manufacturing the semiconductor device of Reference Example 1 of the present application , and FIG. 6 is an enlarged plan view and a longitudinal sectional view showing a part a in FIG. In the lead frame 7, islands 2 and leads 3, which are individual semiconductor devices, are continuously formed in a matrix for each area surrounded by a broken line in FIG. 6. Since the lead frame 7 is made of a copper-based or iron-based material, the material cost of a semiconductor device (CSP: chip size package) approximate to the semiconductor element size can be suppressed as compared with the case where a multilayer ceramic substrate is used. it can.

先ず、リードフレーム７のアイランド２上に半導体素子１が適切な接合ロー材によってダイボンディングされる。この際、図７に示すように、リードフレーム下面のアイランド２及びリード３の凹部に当接する凸型ヒートブロック８によって接触加熱されることによってリードフレーム７は適切な接合温度条件下に保持される。ダイボンディング後、ボンディングワイヤ４により半導体素子１の電極パッドとリード３の上面とを電気的に接続するワイヤボンディングを行なう。このダイボンディング及びワイヤボンディング作業はリードフレーム７に配置した全てのアイランド２及びリード３に対して施される。   First, the semiconductor element 1 is die-bonded on the island 2 of the lead frame 7 with an appropriate bonding material. At this time, as shown in FIG. 7, the lead frame 7 is maintained under an appropriate bonding temperature condition by being heated by contact with the convex heat block 8 contacting the island 2 on the lower surface of the lead frame and the concave portion of the lead 3. . After die bonding, wire bonding for electrically connecting the electrode pad of the semiconductor element 1 and the upper surface of the lead 3 by the bonding wire 4 is performed. The die bonding and wire bonding operations are performed on all islands 2 and leads 3 arranged on the lead frame 7.

次に、図８に示すように、ダイボンディング及びワイヤボンディングを完成したリードフレーム７をトランスファーモールド装置の下金型（図示せず）にセットし、その後、上金型（図示せず）によりリードフレーム７を挟み込み、半導体封止用樹脂を注入し、各列を夫々一つのキャビティ９として樹脂封止を行なう。なお、キャビティ９の幅或いは長さは、切断代を考慮し完成品の幅、長さより必要十分に大きく構成する。   Next, as shown in FIG. 8, the lead frame 7 which has completed die bonding and wire bonding is set in a lower mold (not shown) of the transfer mold apparatus, and then lead by an upper mold (not shown). The frame 7 is sandwiched, a semiconductor sealing resin is injected, and resin sealing is performed with each row as one cavity 9. The width or length of the cavity 9 is set to be sufficiently larger than the width and length of the finished product in consideration of the cutting allowance.

金型には、封止樹脂タブレット投入位置に対応するカル部１０ａ、樹脂流路１０１ｂ及び各キャビティ９への流入口であるゲート１０ｃに対応する溝が施して有り、封止樹脂は溶融後これら経路を通って、各キャビティ９に充填される。キャビティ９は、直線上に並ぶ複数の半導体素子１を封止し、半導体装置完成品外形寸法より大きく構成する。この樹脂封止では、リードフレーム７下面の凹部に樹脂が十分に充填される様に行い、この凹部に充填された封止樹脂は、個別半導体装置に分割した後は、半導体装置底面の絶縁層の役割を果たす。ゲート８ｂを通す位置としては、後述するダイシング位置合わせスリット１１と干渉しない位置とする。各キャビティ９に充填した半導体封止用樹脂を硬化させた後、次工程前に不要な樹脂部であるカル部１０ａ、樹脂流路１０ｂ及び各キャビティ９への流入口であるゲート１０ｃを切除する。   The mold is provided with grooves corresponding to the cull portion 10a corresponding to the sealing resin tablet loading position, the resin flow path 101b, and the gate 10c serving as the inlet to each cavity 9, and the sealing resin is melted after being melted. Each cavity 9 is filled through a path. The cavity 9 seals a plurality of semiconductor elements 1 arranged in a straight line, and is configured to be larger than the outer dimensions of the finished semiconductor device. This resin sealing is performed so that the recesses on the lower surface of the lead frame 7 are sufficiently filled with resin. After the sealing resin filled in the recesses is divided into individual semiconductor devices, an insulating layer on the bottom surface of the semiconductor device is obtained. To play a role. The position through which the gate 8b passes is a position that does not interfere with a dicing alignment slit 11 described later. After the semiconductor sealing resin filled in each cavity 9 is cured, the cull portion 10a that is an unnecessary resin portion, the resin flow path 10b, and the gate 10c that is an inlet to each cavity 9 are excised before the next process. .

本願の参考例１では一列に並んだ複数の半導体素子２を列毎に一つのキャビティ９として封止することによって、封止樹脂の硬化時に生ずる収縮に影響され、リードフレーム７全体の湾曲或いは反りを防止することができる。この結果、リードフレーム７の大型化が可能となり、取得数を増やすことができる。また、キャビティ９列間に、充分な切断代及び各キャビティ９の間にキャビティ９と平行にリードフレームの略全幅にわたってスリット１４を設けることによって、熱応力或いは封止後の樹脂硬化の過程において生じるレジン収縮等の変形を抑制することが可能となる。 In Reference Example 1 of the present application, a plurality of semiconductor elements 2 arranged in a row are sealed as one cavity 9 for each row, thereby being affected by shrinkage that occurs when the sealing resin is cured, and the entire lead frame 7 is bent or warped. Can be prevented. As a result, the lead frame 7 can be enlarged and the number of acquisitions can be increased. Further, by providing a sufficient cutting allowance between the rows of cavities 9 and slits 14 across the entire width of the lead frame in parallel with the cavities 9 between the cavities 9, it occurs in the process of thermal stress or resin curing after sealing. It is possible to suppress deformation such as resin shrinkage.

また、例えば一つの列に形成される半導体装置の数が多いためにキャビティが長くなると列方向にレジンの反りが生じる場合がある。そうした場合には、図９に示すごとく、キャビティを列方向に分割する。即ち、複数の半導体装置を列毎に一つのキャビティとして一体にモールドした封止体を列方向に複数形成する構成とすることも可能である。   Further, for example, since the number of semiconductor devices formed in one row is large, if the cavity becomes long, the warp of the resin may occur in the row direction. In such a case, as shown in FIG. 9, the cavities are divided in the column direction. In other words, a plurality of sealing bodies in which a plurality of semiconductor devices are integrally molded as one cavity for each column may be formed in the column direction.

次に、アイランド２及びリード３の露出部分が半導体装置の外部電極となるリードフレーム７下面にハンダ等のメッキを施す。通常は、このメッキに先立って液体ホーニング等の処理によるメッキ付着面に付着した樹脂等の異物の浄化が必要であり、この浄化処理によって封止体５とリードフレーム７との間に隙間が生じることがある。しかし、本実施の形態ではリードフレーム７を、予めパラジウムメッキ等の方法を用いて比較的軟質な材料で覆っておくことによって、この軟質材料が謂わばパッキングとして機能するためモールド時に樹脂が外部電極面へ付着するのを防止することができる。このため、前記浄化処理を省略することが可能であり、封止体５とリードフレーム７との間に前記浄化処理によって隙間が生じるのを防止することができる。   Next, solder or the like is plated on the lower surface of the lead frame 7 where the exposed portions of the island 2 and the leads 3 serve as external electrodes of the semiconductor device. Usually, prior to this plating, it is necessary to purify foreign substances such as resin adhering to the plating adhesion surface by a process such as liquid honing, and a gap is generated between the sealing body 5 and the lead frame 7 by this purification process. Sometimes. However, in this embodiment, the lead frame 7 is previously covered with a relatively soft material using a method such as palladium plating, so that the soft material functions as a so-called packing, so that the resin is externally connected during molding. It is possible to prevent adhesion to the surface. For this reason, it is possible to omit the purification process, and it is possible to prevent a gap from being generated by the purification process between the sealing body 5 and the lead frame 7.

更には、通常は基板実装の際のハンダ付け性を向上させるため、外部電極面のメッキ処理を行なうが、パラジウムメッキはハンダ付け性に優れているため、あえてリードフレーム７の下面にハンダ等のメッキ処理を施す必要がなく、メッキ処理工程が不要となる利点を有する。最近では、パラジウムメッキのハンダ付け性を更に高めるため、パラジウムメッキ表面に金をフラッシュ処理する場合もある。   Furthermore, in order to improve the solderability at the time of board mounting, the external electrode surface is usually plated. However, since palladium plating is excellent in solderability, the lead frame 7 has a lower surface such as solder. There is an advantage that there is no need to perform a plating process and a plating process is not required. Recently, in order to further improve the solderability of palladium plating, gold is sometimes flashed on the surface of the palladium plating.

次工程にて、封止樹脂表面等に製品名等を刻印（マーキング）した後に、列毎に一つのキャビティ９として封止されている複数の半導体装置を個別の半導体装置に切削切断によって分割するダイシングを行う。その手順を以下説明する。   In the next step, after marking the product name or the like on the surface of the sealing resin, etc., a plurality of semiconductor devices sealed as one cavity 9 for each row are divided into individual semiconductor devices by cutting. Perform dicing. The procedure will be described below.

先ず、粘着性のダイシングテープ１２にリードフレーム７下面（外部電極面）を貼り付け、更にその周囲をリング状のテープホルダー１３に貼り付ける。ダイシングテープ１２としては、後の剥離工程で粘着成分がリードフレーム７下面に残り難いもの、例えば紫外線照射型のテープ（所謂ＵＶテープ）が望ましい。   First, the lower surface (external electrode surface) of the lead frame 7 is attached to the adhesive dicing tape 12, and the periphery thereof is attached to the ring-shaped tape holder 13. The dicing tape 12 is preferably a tape in which the adhesive component does not easily remain on the lower surface of the lead frame 7 in a subsequent peeling step, for example, an ultraviolet irradiation tape (so-called UV tape).

次に、図５に示す矩形のダイシング位置合わせスリット１１を基準としてダイシング装置（ウエーハダイシング装置と同じ：図示せず）によって、図６中の破線に沿って個別半導体装置として必要な部分（破線にて囲まれた領域）と、不要な残材部分とに切削分割する。切削方法としては、半導体ウエーハ切断時に常用されている所謂フルカットダイシング方法を用い、リードフレーム７及びキャビティ９は完全に切断するが、ダイシングテープ１２は部分的に切断し一体化したままとする。リードフレーム７に切断目標となる位置合わせ認識マークとしてスリット１１を施してあるので、樹脂封止、フレームハンダメッキを施した後、ダイシング方法にて個別半導体装置に切断する過程において、切断寸法精度を保証することができる。ダイシングテープ１２に貼り付けた状態でフルカット方法により切断するため、切断後の個別半導体装置及び残材が飛散することなく、その位置関係もずれることはない為、その後の扱いが容易になる。切断によって生じた残材を除去した状態を図１０に示す。   Next, by using a rectangular dicing alignment slit 11 shown in FIG. 5 as a reference, a dicing device (same as the wafer dicing device: not shown) is used to provide a portion necessary for an individual semiconductor device along the broken line in FIG. The region is surrounded by a portion and an unnecessary remaining material portion. As a cutting method, a so-called full-cut dicing method commonly used in cutting a semiconductor wafer is used. The lead frame 7 and the cavity 9 are completely cut, but the dicing tape 12 is partially cut and integrated. Since the lead frame 7 is provided with slits 11 as alignment recognition marks that are cutting targets, in the process of cutting into individual semiconductor devices by a dicing method after resin sealing and frame solder plating, the cutting dimensional accuracy is improved. Can be guaranteed. Since the cutting is performed by the full-cut method in a state of being attached to the dicing tape 12, the individual semiconductor device and the remaining material after cutting are not scattered and the positional relationship thereof is not shifted, so that subsequent handling is facilitated. FIG. 10 shows a state in which the remaining material generated by cutting is removed.

また、従来のスルーモールド方式により、半導体素子別にキャビティを形成する場合、封止体サイズが小さくなる程、封止樹脂導入路であるゲートを小さく構成しなければならず、レジン注入の観点からその限界寸法がある。本方式によれば、後に不要部分を切削切断すれば良いので、ゲートのサイズによって制約されることがない。また、多層セラミック基板を用いた場合との比較では、セラミックが脆性材料である点或いは基板焼成過程において若干の変形が生じている点を考慮すると、従来の金型を用いたトランスファーモールド方法により樹脂封止することは困難であるが、リードフレームを用いた場合にはこの様な懸念はない。   Further, when the cavity is formed for each semiconductor element by the conventional through mold method, the smaller the sealing body size, the smaller the gate that is the sealing resin introduction path must be configured. There are critical dimensions. According to this method, unnecessary portions may be cut and cut later, so that there is no restriction by the size of the gate. Also, in comparison with the case of using a multilayer ceramic substrate, considering that the ceramic is a brittle material or that some deformation has occurred in the substrate firing process, the resin is formed by a transfer mold method using a conventional mold. Although it is difficult to seal, there is no such concern when a lead frame is used.

切断の完了した状態で、切削分割した個別半導体装置の切断面では、アイランド２及びリード３の金属材料が露出した状態であり、酸化・腐食等の発生が予期されるので、ダイシングテープ１２に貼り付けた状態で、基板実装半田付け温度（最大２５０℃程度）に耐え得るエポキシ系、ポリイミド系またはテフロン系等の耐熱性のある樹脂からなる保護被膜６を塗布する。   In the state where the cutting is completed, the metal material of the island 2 and the lead 3 is exposed on the cut surface of the individual semiconductor device that is cut and divided, and the occurrence of oxidation / corrosion is expected. In the attached state, a protective film 6 made of a heat-resistant resin such as epoxy, polyimide, or Teflon that can withstand the substrate mounting soldering temperature (up to about 250 ° C.) is applied.

切断面ではアイランド２或いはリード３と封止体５の樹脂との接合界面から水分が進入した場合、半導体装置が小型であり半導体素子１（チップ）サイズと近似している為、容易に半導体素子１まで水分が到達し、主にアルミニウムで形成されている電気回路の腐食に至ることが懸念される。保護被膜６により、リード１と封止樹脂４との接合界面からの水分の進入も併せて防止することができるので、製品の長期信頼性を確保することが可能となる。この保護被膜６形成では、前記残材の除去によって各半導体装置間に隙間が生じるため、各側面に保護被膜６を充分に形成することができる。   When moisture enters from the bonding interface between the island 2 or the lead 3 and the resin of the sealing body 5 at the cut surface, the semiconductor device is small and approximates the size of the semiconductor element 1 (chip). There is a concern that moisture reaches 1 and corrosion of an electric circuit mainly made of aluminum is caused. Since the protective coating 6 can also prevent moisture from entering from the bonding interface between the lead 1 and the sealing resin 4, long-term reliability of the product can be ensured. In the formation of the protective film 6, a gap is generated between the semiconductor devices due to the removal of the remaining material, so that the protective film 6 can be sufficiently formed on each side surface.

この保護被膜６の塗布は半導体装置下面を粘着性のダイシングテープ１２に貼り付けた状態で行う為、同下面にある外部電極に被膜６が付着し、基板実装時のハンダ付け性に影響を及ぼすことはない。また、保護被膜６の塗布されない半導体装置の下面では、アイランド２及びリード３に凹部を設けたことによって、水分の進入経路が長くなり耐湿性が向上する。   Since the coating of the protective film 6 is performed with the lower surface of the semiconductor device attached to the adhesive dicing tape 12, the film 6 adheres to the external electrode on the lower surface, affecting the solderability when mounting on the substrate. There is nothing. In addition, on the lower surface of the semiconductor device to which the protective film 6 is not applied, the recesses are provided in the island 2 and the leads 3, so that the moisture ingress path becomes longer and the moisture resistance is improved.

半導体装置底面（外部電極面）は、個別半導体装置として基板実装する際の、ハンダ付け接合面となるため、保護被膜５の樹脂が付着することは望ましくない。本実施の形態では、ダイシングテープ１２に半導体装置の底面を貼り付けた状態で保護被膜６の塗布を行うので、保護被膜６の樹脂が電極面に付着する心配がない。   Since the bottom surface (external electrode surface) of the semiconductor device serves as a soldering joint surface when the substrate is mounted as an individual semiconductor device, it is not desirable that the resin of the protective film 5 adheres. In the present embodiment, since the protective film 6 is applied with the bottom surface of the semiconductor device attached to the dicing tape 12, there is no concern that the resin of the protective film 6 adheres to the electrode surface.

次に、図１１に示す工程にて、保護被膜６の樹脂塗布を完了した各半導体装置の電気的特性を測定する。この測定では、分離された各半導体装置が接着された状態のテープホルダー１３を、複数枚一組にリングカセット１５に入れた状態で選別工程のハンドリング装置のローダー部にセットする。セットされたテープホルダー１３は、一枚毎にハンドリング装置のローディング部１６に移送する。ハンドリング装置は、従来のダイレクトピックアップ方式のダイボンダと同様の構成であり、リングホルダと協働する個別半導体装置突き上げ機構（図示せず）を具備し、予め設定された座標位置または認識装置の認識結果から指定された座標位置データに基づき、突き上げ動作を行いダイシングテープ１２より所定の半導体装置を引き剥がす。なお引き剥がす際には、紫外線照射型のダイシングテープを用いた場合は、紫外線照射を適量行い半導体装置底面とダイシングテープとの接合強度を弱めることによって、粘着成分が半導体装置底面に残存するのを防止することができる。   Next, in the step shown in FIG. 11, the electrical characteristics of each semiconductor device that has completed the resin coating of the protective coating 6 are measured. In this measurement, the tape holder 13 in a state where each separated semiconductor device is bonded is set in a loader portion of the handling device in the sorting process in a state where a plurality of sheets are put in a ring cassette 15. The set tape holders 13 are transferred to the loading unit 16 of the handling device one by one. The handling device has a configuration similar to that of a conventional direct pickup type die bonder, and includes an individual semiconductor device push-up mechanism (not shown) that cooperates with the ring holder, and a preset coordinate position or a recognition result of the recognition device Based on the coordinate position data designated from the above, a push-up operation is performed to peel off a predetermined semiconductor device from the dicing tape 12. When peeling off, if an ultraviolet irradiation type dicing tape is used, the adhesive component remains on the bottom of the semiconductor device by applying an appropriate amount of ultraviolet irradiation to weaken the bonding strength between the bottom of the semiconductor device and the dicing tape. Can be prevented.

引き剥がされた半導体装置は、移送ヘッド１７の吸着ノズルに吸着され製品整列部１８に搬送される。この際、ダイシング時に用いたホルダー１３に整列した状態のまま、ハンドリング装置に装着し移送ヘッド１７に吸着されるため、その電極配置方向を誤ることなく、コンタクトを行うことが可能である。また、個別半導体装置１２の方向性は、乱雑になることなく、一定方向に揃えて移送することができる。   The peeled semiconductor device is sucked by the suction nozzle of the transfer head 17 and conveyed to the product alignment unit 18. At this time, since it is attached to the handling device and adsorbed by the transfer head 17 while being aligned with the holder 13 used at the time of dicing, it is possible to make a contact without mistaking the electrode arrangement direction. Further, the directivity of the individual semiconductor device 12 can be transferred in a fixed direction without becoming messy.

製品整列部１８より、複数の移送ヘッド１９を放射状に配置したロータリー方式の搬送系により、各作業位置で適宜検査を実施する。先ず電気的特性選別を行ない、電気的特性良と判断された半導体装置については、認識装置による自動外観検査によって、製品としての形状寸法を認識装置を用いて測定し、異常がなければ良品と判定される。この際、パッケージ裏面（外部電極面）の電極寸法及びその位置を、パターンマッチング方法などの画像処理により、良否判定を併せて行う。そして、前記判定項目に合格した良品は、半導体装置自動実装装置用のエンボスキャリアテープ２０に順次収納し、テープリール２１にキャリアテープ２０を巻き取り出荷する。   From the product alignment unit 18, inspection is appropriately performed at each work position by a rotary type conveyance system in which a plurality of transfer heads 19 are radially arranged. First, electrical characteristics are selected, and semiconductor devices that have been judged to have good electrical characteristics are measured with a recognition device using an automatic appearance inspection by a recognition device. Is done. At this time, the pass / fail determination of the electrode dimensions and the positions of the back surface (external electrode surface) of the package is also performed by image processing such as a pattern matching method. The non-defective products that pass the determination items are sequentially stored in an embossed carrier tape 20 for an automatic mounting apparatus for semiconductor devices, and the carrier tape 20 is wound around a tape reel 21 and shipped.

また、前記切断のためのダイシングによって、図１２に示すように、切断面に切断方向に沿って（底面方向に向かって）小さな突起（バリと通称されている）が生じることがある。このような突起が実装面である底面に向かって形成されることによって、半導体装置と実装基板との間に間隙が生じ、実装不良となることがある。   In addition, the dicing for cutting may cause small protrusions (commonly called burrs) on the cut surface along the cutting direction (toward the bottom surface) as shown in FIG. By forming such protrusions toward the bottom surface, which is a mounting surface, a gap may be generated between the semiconductor device and the mounting substrate, resulting in mounting failure.

（実施の形態１）
このような場合の対策としては、図１３に示すように、半導体装置のアイランド２及びリード３の下面部外方に、夫々凹部を設ける。即ち、下面の外端を内端方向に後退させる構成とする。この構成によって、アイランド２或いはリード３の端面は、上下を封止体５によって挟まれているために、切断の際に前記突起が生じにくくなり、突起が生じた場合にも半導体装置の底面から突出することがない。 (Embodiment 1)
As a countermeasure in such a case, as shown in FIG. 13, recesses are provided outside the lower surface of the island 2 and the lead 3 of the semiconductor device. That is, the outer end of the lower surface is configured to retreat in the inner end direction. With this structure, the end surfaces of the island 2 or the lead 3 are sandwiched between the upper and lower portions of the sealing body 5, so that the protrusions are less likely to occur during cutting, and even when the protrusions are generated, It does not protrude.

（参考例２）
前述した本願の参考例１および実施の形態１では、リードフレーム７のアイランド２及びリード３の下面に凹部を設け、この凹部に応じた凸型のヒートブロック８を用いてダイボンディング及びワイヤボンディングを行なっている。この凹部は、リードフレーム７の厚さを一定とした場合、凹部を深く形成すると、ダイボンディング及びワイヤボンディングの際に、アイランド２或いはリード３の変形が懸念されるので、リードフレーム７の厚さが薄くなる程、残りの板厚を確保する為、凹部を浅く形成する必要がある。凹部が浅くなることによって、樹脂封止の際に封止樹脂の充填が不充分となり、絶縁層が充分に形成されない等の不具合が懸念される。 ( Reference Example 2)
In Reference Example 1 and Embodiment 1 of the present application described above, the concave portion is provided on the lower surface of the island 2 and the lead 3 of a lead frame 7, a die bonding and wire bonding using a heat block 8 of convex corresponding to the recess Is doing. When the thickness of the lead frame 7 is constant, if the recess is formed deep, there is a concern about deformation of the island 2 or the lead 3 during die bonding and wire bonding. In order to secure the remaining plate thickness as the thickness becomes thinner, it is necessary to form the recesses shallower. When the concave portion becomes shallow, there is a concern that the sealing resin is not sufficiently filled during the resin sealing, and that the insulating layer is not sufficiently formed.

本願の参考例２はこの点を考慮してなされたものであり、前述した本願の参考例１および実施の形態１では一体に成形されていた封止体５を、図１４に縦断面を示すように、半導体装置の下面からアイランド２或いはリード３の上面までを封止する下層の封止体５ａと、前記上面から上の部分を封止する上層の封止体５ｂとによって構成する。これ以外の点については前述した本願の参考例１および実施の形態１のものと同様の構成となっている。 Reference Example 2 of the present application has been made in consideration of this point, a longitudinal sectional sealing body 5 which has been formed in Example 1 and integrally in the first embodiment of the present invention described above, in FIG. 14 As described above, the lower sealing body 5a for sealing from the lower surface of the semiconductor device to the upper surface of the island 2 or the lead 3 and the upper sealing body 5b for sealing the upper portion from the upper surface are configured. It has the same configuration as that of Reference Example 1 and Embodiment 1 of the present application described above for the other points.

そして本願の参考例２の半導体装置の製造方法では、図１５に示すようにダイボンディング及びワイヤボンディング前のリードフレーム７の各列空隙部に予め樹脂を充填して下層の封止体５ａを形成する。樹脂注入のための金型としては、下金型として前述した本願の参考例１および実施の形態１の略同様のものを用い、上金型として平坦なものを用いて充填を行なう。樹脂充填後に、カル部２２ａ、樹脂流路２２ｂ及びゲート２２ｃ等の不要な樹脂を切除することによって、図１６に示すようにリードフレーム７をその各列空隙部を樹脂により埋めた状態とする。この樹脂注入では、ダイボンディング及びワイヤボンディング前であることから、半導体素子１の損傷やボンディングワイヤ４への影響を考慮する必要がないため、高圧力下で行うことが可能となり、細かな空隙へも充分に樹脂の充填を行なうことができる。 Then, in the method of manufacturing the semiconductor device of Reference Example 2 of the present application , as shown in FIG. 15, each row gap portion of the lead frame 7 before die bonding and wire bonding is filled with resin in advance to form a lower sealing body 5 a. To do. The mold for resin injection, used as the present reference example 1 and substantially the same in the first embodiment mentioned above as the lower die, performs filling using what flat as an upper mold. After the resin is filled, unnecessary resin such as the cull portion 22a, the resin flow path 22b, and the gate 22c is cut away so that the lead frame 7 is filled with the resin as shown in FIG. Since this resin injection is before die bonding and wire bonding, it is not necessary to consider the damage to the semiconductor element 1 and the influence on the bonding wire 4, so that it can be performed under high pressure and into a fine gap. Can be sufficiently filled with the resin.

こうしてアイランド２及びリード３の凹部に予め樹脂が充填されて平坦になっているため、ダイボンディング及びワイヤボンディング時のリードフレーム７の安定的な固定が、図１７に示すように平坦なヒートブロック８を用いても確保することが可能となる。加えて、リードフレーム７のアイランド２及びリード３に凹部を形成した場合、凹部の深さやリードフレーム７の板厚によっては、この部分の剛性が不足する結果、ダイボンディング及びワイヤボンディングの際、局部変形や振動が懸念されるが、下層の封止体５ａによってアイランド２及びリード３が固定されているため、アイランド２或いはリード３の変形や振動等も防止することができる。従って、ダイボンディング、ワイヤボンディング時のリードフレーム保持力を安定的に維持することが可能となる。   In this way, the recesses of the island 2 and the lead 3 are filled with resin in advance and are flattened, so that the lead frame 7 is stably fixed during die bonding and wire bonding as shown in FIG. It is possible to secure even if it is used. In addition, when recesses are formed in the island 2 and the lead 3 of the lead frame 7, depending on the depth of the recess and the plate thickness of the lead frame 7, the rigidity of this part is insufficient. Although there are concerns about deformation and vibration, since the island 2 and the lead 3 are fixed by the lower sealing body 5a, deformation or vibration of the island 2 or the lead 3 can be prevented. Therefore, the lead frame holding force at the time of die bonding and wire bonding can be stably maintained.

下層の封止体５ａの形成されたリードフレーム７には、前述の本願の参考例１および実施の形態１と同様に、ダイボンディング及びワイヤボンディングが行なわれた後に、図１８に示すように、カル部２３ａ、樹脂流路２３ｂ及び各キャビティ９への流入口であるゲート２３ｃを経由し、封止樹脂を各キャビティ９に充填する。 The lead frame 7 which is formed of a lower layer of the sealing body 5a, as in the embodiment 1 of Reference Example 1 and the aforementioned application, after the die bonding and wire bonding is performed, as shown in FIG. 18, Each cavity 9 is filled with sealing resin via the cull portion 23a, the resin flow path 23b, and the gate 23c that is an inlet to each cavity 9.

また、この樹脂封止において、前述した場合と同様に、例えば一つの列に形成される半導体装置の数が多いためにキャビティが長くなると列方向にレジンの反りが生じる場合がある。そうした場合には、キャビティを列方向に分割する。即ち、複数の半導体装置を列毎に一つのキャビティとして一体にモールドした封止体を列方向に複数形成する構成とすることも可能である。   Further, in this resin sealing, as in the case described above, for example, since the number of semiconductor devices formed in one row is large, the warp of the resin may occur in the column direction when the cavity becomes long. In such a case, the cavity is divided in the row direction. In other words, a plurality of sealing bodies in which a plurality of semiconductor devices are integrally molded as one cavity for each column may be formed in the column direction.

本願の参考例２によれば、組成の異なる樹脂により個別半導体装置の封止体を形成することも可能となる。例えば、流動性の良い樹脂と耐湿性の良好な樹脂とを目的に応じて、封止体５ａ，５ｂの樹脂封止に用いることによって個別半導体装置の信頼性を確保することが可能となる。 According to the reference example 2 of the present application, it becomes possible to form the sealing body of the individual semiconductor device with resins having different compositions. For example, the reliability of the individual semiconductor device can be ensured by using a resin having good fluidity and a resin having good moisture resistance for resin sealing of the sealing bodies 5a and 5b according to the purpose.

また、下層の封止体５ａの形成では、トランスファーモールドによる他に、テープ状の樹脂を用い、ダイボンディング前に絶縁材料からなる熱硬化性樹脂によって下層の封止体５ａを形成して下面を平坦にすることも可能である。この後、同様の熱硬化性樹脂或いは組成の異なる樹脂によりリードフレーム上部を封止することも可能であり、トランスファーモールドによって上層の封止体を形成することも可能である。   In forming the lower sealing body 5a, in addition to transfer molding, a tape-like resin is used, and the lower sealing body 5a is formed by a thermosetting resin made of an insulating material before die bonding. It is also possible to make it flat. Thereafter, the upper portion of the lead frame can be sealed with the same thermosetting resin or a resin having a different composition, and an upper sealing body can be formed by transfer molding.

（実施の形態２）
また、前述した本願の参考例１および実施の形態１と同様に、図１９に示すように、半導体装置のアイランド２及びリード３の下面部外方に、夫々凹部を設け、下面の外端を内端方向に後退させる構成としてもよい。この構成によって、アイランド２或いはリード３の端面は、上下を封止体５ａ，５ｂによって挟まれているために、切断の際に前記突起が生じにくくなり、突起が生じた場合にも半導体装置の底面から突出することがない。 (Embodiment 2)
Further, in the same manner as in Reference Example 1 and Embodiment 1 of the present application described above, as shown in FIG. 19, the lower surface outer side of the island 2 and the lead 3 of the semiconductor device, provided respectively recess, the lower surface of the outer end It is good also as a structure retreated in an inner end direction. With this configuration, the end surface of the island 2 or the lead 3 is sandwiched between the upper and lower sealing bodies 5a and 5b, so that the protrusion is less likely to occur at the time of cutting. It does not protrude from the bottom.

以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。   Although the invention made by the present inventor has been specifically described based on the above-described embodiment, the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention. Of course.

例えば、以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるトランジスタについてレジン封止によるＣＳＰ(Chip Size Package)技術を適用した場合について説明したが、それに限定されるものではなく、本発明は、ダイオード或いはＱＦＮ型半導体装置等の他の形式の半導体装置にも広く適用が可能である。   For example, in the above description, the case where the CSP (Chip Size Package) technology by resin sealing is applied to a transistor which is a field of use that is based on the invention made by the present inventor has been described. However, the present invention is not limited thereto. However, the present invention can be widely applied to other types of semiconductor devices such as diodes or QFN type semiconductor devices.

１…半導体素子、２…アイランド、３…リード、４…ボンディングワイヤ、５，５ａ，５ｂ…封止体、６…保護被膜、７…リードフレーム、８…ヒートブロック、９…キャビティ、１０ａ，２２ａ，２３ａ…カル部、１０ｂ，２２ｂ，２３ｂ…樹脂流路、１０ｃ，２２ｃ，２３ｃ…ゲート、１１…スリット、１２…ダイシングテープ、１３…テープホルダー、１４…スリット、１５…リングカセット、１６…ローディング部、１７，１９…移送ヘッド、１８…製品整列部、２０…キャリアテープ、２１…テープリール、３０…基板。   DESCRIPTION OF SYMBOLS 1 ... Semiconductor element, 2 ... Island, 3 ... Lead, 4 ... Bonding wire, 5, 5a, 5b ... Sealing body, 6 ... Protective film, 7 ... Lead frame, 8 ... Heat block, 9 ... Cavity, 10a, 22a , 23a ... Cull part, 10b, 22b, 23b ... Resin flow path, 10c, 22c, 23c ... Gate, 11 ... Slit, 12 ... Dicing tape, 13 ... Tape holder, 14 ... Slit, 15 ... Ring cassette, 16 ... Loading , 17, 19 ... transfer head, 18 ... product alignment part, 20 ... carrier tape, 21 ... tape reel, 30 ... substrate.

Claims (9)

第１上面と前記第１上面とは反対側の第１下面とを備えた第１外部端子と、
第２上面と前記第２上面とは反対側の第２下面とを備えた第２外部端子と、
前記第１外部端子の前記第１上面上に搭載された半導体素子と、
封止体表面、前記封止体表面とは反対側の封止体裏面、前記封止体表面と前記封止体裏面との間に位置する第１封止体側面、および前記第１封止体側面と対向する第２封止体側面を備え、前記第１外部端子の前記第１上面、前記第２外部端子の前記第２上面、および前記半導体素子を封止する封止体と、を有し、
前記半導体素子は、前記第２外部端子と電気的に接続され、
前記第２外部端子は、
前記第２上面と前記第２下面との間に位置し、前記第２下面に連なる第１側面、
前記第２上面と前記第２下面との間に位置し、前記第１側面に対向して前記第２下面に連なる第２側面、
前記第２上面と前記第２下面との間に位置し、前記第２上面に連なる第３側面、
前記第２上面と前記第２下面との間に位置し、前記第３側面に対向して前記第２上面に連なる第４側面、
および前記第１側面と前記第３側面との間に位置し、前記第１側面と前記第３側面と連なり、前記第２下面と同一方向を向いた第３下面を有し、
前記第１側面は、前記第２側面よりも前記第１封止体側面に近い位置にあり、
前記第３側面は、前記第４側面よりも前記第１封止体側面に近い位置にあり、
前記第２下面は、前記封止体の前記封止体裏面から露出し、
前記第３側面は、前記封止体の前記第１封止体側面から露出し、
前記第１側面と前記第３下面は、前記封止体により覆われ、
前記第２上面から前記第２下面に向かう厚さ方向において、前記第２上面から前記第３下面までの厚さは、前記第２上面から前記第２下面までの厚さよりも薄いことを特徴とする半導体装置。 A first external terminal having a first upper surface and a first lower surface opposite to the first upper surface;
A second external terminal having a second upper surface and a second lower surface opposite to the second upper surface;
A semiconductor element mounted on the first upper surface of the first external terminal;
A sealing body surface, a sealing body back surface opposite to the sealing body surface, a first sealing body side surface located between the sealing body surface and the sealing body back surface, and the first sealing A second sealing body side surface facing the body side surface, the first upper surface of the first external terminal, the second upper surface of the second external terminal, and a sealing body for sealing the semiconductor element, Have
The semiconductor element is electrically connected to the second external terminal;
The second external terminal is
A first side surface located between the second upper surface and the second lower surface and continuing to the second lower surface;
A second side surface located between the second upper surface and the second lower surface, facing the first side surface and continuing to the second lower surface;
A third side surface located between the second upper surface and the second lower surface and continuing to the second upper surface;
A fourth side surface located between the second upper surface and the second lower surface and facing the third side surface and continuing to the second upper surface;
And located between the first side and the third side face, contiguous with said third side and said first side, a third lower surface facing the second lower surface in the same direction,
The first side surface is located closer to the first sealing body side surface than the second side surface,
The third side surface is closer to the first sealing body side surface than the fourth side surface;
The second lower surface is exposed from the back surface of the sealing body of the sealing body,
The third side surface is exposed from the first sealing body side surface of the sealing body,
The first side surface and the third lower surface are covered with the sealing body,
In the thickness direction from the second upper surface to the second lower surface, the thickness from the second upper surface to the third lower surface is smaller than the thickness from the second upper surface to the second lower surface. Semiconductor device. 請求項１に記載の半導体装置において、
前記第１封止体側面において、前記第３側面の上下は、前記封止体で挟まれていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein, on the side surface of the first sealing body, the upper and lower sides of the third side surface are sandwiched by the sealing body. 請求項１に記載の半導体装置において、
前記第１封止体側面において、前記第３側面の周囲は、前記封止体で囲まれていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
In the side surface of the first sealing body, the periphery of the third side surface is surrounded by the sealing body. 請求項３に記載の半導体装置において、
前記第３側面は、前記第１封止体側面と同一平面内にあることを特徴とする半導体装置。 The semiconductor device according to claim 3.
The semiconductor device according to claim 1, wherein the third side surface is in the same plane as the side surface of the first sealing body. 請求項１に記載の半導体装置において、
前記第２下面の面積は、前記第２上面の面積よりも小さく形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
An area of the second lower surface is formed smaller than an area of the second upper surface. 請求項１に記載の半導体装置において、
前記第２側面は、前記第４側面よりも前記第１封止体側面に近い位置にあることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the second side surface is located closer to the first sealing body side surface than the fourth side surface. 請求項１もしくは６のいずれか１項に記載の半導体装置において、
前記第２側面と前記第４側面は、前記封止体により覆われていることを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein:
The semiconductor device, wherein the second side surface and the fourth side surface are covered with the sealing body. 請求項１に記載の半導体装置において、
前記半導体素子は、前記第１外部端子の前記第１上面と電気的に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the semiconductor element is electrically connected to the first upper surface of the first external terminal. 請求項８に記載の半導体装置において、
前記半導体素子は、前記第１外部端子の前記第１上面と、金のロー材を介して電気的に接続されており、
前記半導体素子の電極パッドは、前記第２外部端子の第２上面と、ボンディングワイヤにより電気的に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 8,
The semiconductor element is electrically connected to the first upper surface of the first external terminal via a gold brazing material,
The electrode pad of the semiconductor element is electrically connected to the second upper surface of the second external terminal by a bonding wire.
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