JP4743943B2 - パルスコード変調−ｄｃ中心ｖｓｂ変換器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、継続する（ｏｎｇｏｉｎｇ）ディジタル・サンプルのストリームを処理するための種々のアプローチ（方法）に関する。それらのアプローチは、一緒に用いたときに、テレビジョン受信機用の、特に、圧縮型ディジタル・テレビジョン受信機またはセットトップ・ボックス用の６３ＭＨｚ（チャンネル３）、６９ＭＨｚ（チャンネル４）または５．３８ＭＨｚＩＦ（ベースバンド）の何れかに中心周波数が選択的に設定された６ＭＨｚ帯域幅の入力信号を取り出す残留側波帯（ＶＳＢ：Ｖｅｓｔｉｇｉａｌ Ｓｉｄｅｂａｎｄ）ディジタル変調器に使用するのに適したものである。
【０００２】
【従来の技術】
Ｈａｕｇｅ氏他の文献“ＡＴＳＣ Ｒｅ−ｍｏｄｕｌａｔｏｒ Ｓｙｓｔｅｍ（ＡＴＳＣ再変調システム）”、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｎｓｕｍｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ、Ｖｏｌ．４４、Ｎｏ．３、Ａｕｇｕｓｔ、１９９８を参考文献として挙げる。この文献には、種々のディジタル製品（例えば、地上波ディジタル放送、衛星、ディジタル・ケーブル・セットトップ・ボックス、ケーブル・モデム、ＤＶＤ、ＤＶＣＲ、ＰＣ、等）とディジタル・テレビジョン（ＴＶ）受像機の間を相互接続するためのＶＳＢディジタル再変調器の実装構成（インプレメンテーション）が記載されている。このようなＶＳＢディジタル再変調器は、ＶＣＲおよびビデオ・ゲームにおいて見られる現在のアナログ再変調器と同等のディジタル再変調器である。
【０００３】
チャンネル３、チャンネル４またはベースバンドを選択的に取り出すことができるＶＳＢディジタル再変調器の集積回路（ＩＣ）の実装構成を提供することができるディジタル再変調器に対する簡単で安価なアプローチ（方法）のニーズ（要求）がある。
【０００４】
【発明が解決しようとする課題】
本発明は、１サンプル／１シンボル（１−ｓａｍｐｌｅ−ｐｅｒ−ｓｙｍｂｏｌ）の連続するＰＣＭシンボルのサンプルの継続するサンプルされたデータ・ストリームが変調信号として供給される変調器を含むディジタル・パルス・コード変調（ＰＣＭ）のＤＣ中心残留側波帯（ＶＳＢ）変換器に関するものである。信号サンプルのレートで発生するサンプルされたキャリア・ストリームはキャリア入力として変調器に供給される。キャリア・ストリームは、例えば１、−１、−１、１のサンプルの反復する４サンプル・シーケンスからなる。
【０００５】
【課題を解決するための手段】
変調器によって生成された信号は２分岐形多重化Ｎタップ・ルート（平方根）ナイキストＦＩＲフィルタに供給され、該ナイキストＦＩＲフィルタは１サンプル／１シンボルのサンプル値（１−ｓａｍｐｌｅ−ｐｅｒ−ｓｙｍｂｏｌ ｓａｍｐｌｅ ｖａｌｕｅ）をもったＤＣ中心の実数部（±Ｒ）のサンプルされたデータ出力ストリームと、１サンプル／１シンボルのサンプル値をもったＤＣ中心の虚数部（±Ｉ）のサンプルされたデータ出力ストリームとを有するＶＳＢ２分岐形複素出力信号を生成する。
【０００６】
【発明の実施の形態】
詳細な説明において、初めに、“ＤＣを中心とする”（ＤＣ ｃｅｎｔｅｒｅｄ、ＤＣ中心の）という用語は０（ゼロ）Ｈｚ周波数を中心とすることを言い、ＤＣ振幅を中心とすることではないことに留意すべきである。この詳細な説明において、典型的には、それはＤＣを中心とする信号変調帯域幅に関するものである。
【０００７】
図１を参照すると、（１）ディジタル化パルス・コード変調（ＰＣＭ）信号サンプルのストリームのソース（信号源、供給源）１００、（２）ディジタル残留側波帯（ＶＳＢ）変調器１０２、（３）ディジタル−アナログ（Ｄ／Ａ）変換器１０４、および（４）アナログ・フィルタ１０６が示されている。ソース１００は、ディジタル・プロダクト（ｄｉｇｉｔａｌ ｐｒｏｄｕｃｔ）を含んでおり、このディジタル・プロダクトからディジタル処理回路と共に用いて初期信号情報が得られ、場合によってはそれに追加的所望の信号情報を付加しおよび／またはその信号情報の形式を変形することが必要であり、それによって、ソース１００からサンプル・ストリーム出力が取り出され、その出力がディジタルＶＳＢ変調器１０２にその入力として供給される。本発明の特徴を取り入れたディジタルＶＳＢ変調器１０２の好ましい実施形態について以下詳細に説明する。何れにしても、ディジタルＶＳＢ変調器１０２からのディジタル出力は、所定の相対的に高いサンプル周波数レート（ｓａｍｐｌｅ−ｆｒｅｑｕｅｎｃｙ ｒａｔｅ）で発生する変調済み（変調された）データ・サンプルのストリームを含んでおり、このストリームは、Ｄ／Ａ変換器１０４によりアナログ信号に変換された後、チャンネル３、チャンネル４または５．３８ＭＨｚを中心周波数とするＩＦベースバンド信号を選択的に生じさせる。Ｄ／Ａ変換器１０４によってアナログ信号に変換された後、所定のサンプル周波数レートより高い周波数帯域の外側に位置する、結果として生じた不要な周波数成分が、アナログ・フィルタ１０６によって除去される。
【０００８】
図２に示されているように、ディジタルＶＳＢ変調器１０２は、１サンプル／１ＰＣＭシンボル−ＤＣ中心複素ＶＳＢ変換器２００（１ＰＣＭシンボル当たり１サンプルをＤＣ中心の複素ＶＳＢに変換する変換器）（この変換器については図３〜図７に関連して後で詳しく説明する）、ディジタルのｓｉｎｘ／ｘ補償器２０２、マルチスケール（ｍｕｌｔｉ−ｓｃａｌｅ）ディジタル変調器２０４（この変調器については図８〜図１６に関連して後で詳しく説明する）、および無符号変換器２０６（ｕｎｓｉｇｎｅｄ ｃｏｎｖｅｒｔｅｒ、符号なし変換器）２０６（この変換器につては後で詳しく説明する）を具えている。
【０００９】
ソース１００からの信号ＰＣＭサンプルのストリームは、ＶＳＢ変換器２００にその入力として供給され、その変換器は、符号つき（ｓｉｇｎｅｄ）実部（Ｒ）および虚部（Ｉ）の複素形式の２つのＶＳＢ出力ストリームを取り出し、その出力ストリームはｓｉｎｘ／ｘ補償器２０２にその入力として供給される。ｓｉｎｘ／ｘ補償器２０２からの２つの出力ストリームは、符号つき複素形式のまま、マルチスケール・ディジタル変調器２０４にその入力として供給され、変調器２０４は符号つきＲ形式で信号出力ストリームを取り出し、その出力ストリームは無符号変換器２０６を介してＤ／Ａ変換器１０４にその入力として転送される（即ち、無符号変換器２０６によって実行される演算は、１つの出力ストリームの各シンボルの符号つき（±）大きさの値（レベル値）に、同じ所定の正（＋）の大きさの値を加えることであり、その所定の正の大きさの値は、結果として、無符号変換器２０６からの出力ストリームの各シンボルの合計の大きさの値が正となるのに十分な値であり、従って、Ｄ／Ａ変換器１０４に入力として供給される全てのシンボル・サンプルは正の値だけを有する）。
【００１０】
本発明の好ましい実施形態の説明における例示として、（１）ＶＳＢ変換器２００にその入力として供給されるＰＣＭシンボル・サンプルのストリームの各サンプルは、サンプル周波数クロック・レート１０．７６ＭＨｚで発生する３ビット（８ＶＳＢ）または４ビット（１６ＶＳＢ）実数データを規定する４ビットからなり、（２）ＶＳＢ変換器２００およびディジタルのｓｉｎｘ／ｘ補償器２０２の各々はサンプル周波数クロック・レート１０．７６ＭＨｚで動作し、（３）マルチスケール・ディジタル変調器２０４の入力サンプル周波数クロック・レートは１０．７６ＭＨｚであり、マルチスケール・ディジタル変調器２０４の出力サンプル周波数クロック・レートは８６．０８ＭＨｚ（即ち１０．７６ＭＨｚの８倍）であり、一方、マルチスケール・ディジタル変調器２０４の動作サンプル周波数クロック・レートは８６．０８ＭＨｚと１０．７６ＭＨｚの中間の８６．０８ＭＨｚの少なくとも１つの劣調波成分（サブハーモニック）をも含んでいてもよいと仮定する。
【００１１】
次に、図３を参照して説明すると、ＶＳＢ変換器２００に入力として供給される前述の４ビットＰＣＭシンボル・サンプルのストリームに加えて、ＶＳＢ変換器２００は、さらに、パイロット・トーン振幅を所望のレベルに調整するのに利用できる、ｂ＞４ビットで規定されたより高精度のＰＣＭパイロットＤＣ値を有する。このｂ＞４ビットのＰＣＭパイロットＤＣ値は変調器３００−Ｐに変調信号として供給され、一方、そのストリームの各４ビットＰＣＭシンボル・サンプルは変調器３００−Ｓに変調信号として供給される。ディジタル符号値｛１，−１，−１，１｝からなる反復４ビット・シーケンスの、１０．７６ＭＨｚサンプル周波数レートで発生する継続（ｏｎｇｏｉｎｇ）ストリーム３０２は、変調器３００−Ｐと３００−Ｓの双方にＤＣ中心のキャリアとして供給される。この継続するストリーム３０２は、サンプルの｛１，−１，−１，１，１，−１，−１，１，１．．．｝であり、関数ｃｏｓ（π＊ｎ／２）−ｓｉｎ（π＊ｎ／２）＝１．４１４＊ｃｏｓ（π＊ｎ／２＋π／４）の連続する各サイクルの各象限値（ｑｕａｄｒａｎｔ ｖａｌｕｅ）を規定していると考えられる。ここで、１．４１４は√２（ルート２）の有理数近似値であり、ｎ＝シンボル・インデックス（ｓｙｍｂｏｌ ｉｎｄｅｘ）である。従って、変調器３００−Ｐからの変調済みパイロット出力ストリーム３０４−Ｐと、変調器３００−Ｓからの変調済みデータ信号出力ストリーム３０４−Ｓとは、コード化（符号化）形式の複素信号を規定するのに用いられる各実数信号を構成する。即ち、そのような実数信号は、各サイクルの各象限でサンプルされた継続するシンボル変調済み正弦波からなる。その実部“ｃｏｓ”成分は±符号つき非０（ゼロ）値からなり、その非０値は復号（デコード）しないときは対応する複素信号の±符号つき非０値Ｒ成分を構成するが、実部“ｓｉｎ”成分は０（ゼロ）値からなり、その０値はコード化形式では対応する複素信号の０値の±Ｉ成分を構成する。従って、変調済みパイロット出力ストリーム３０４−Ｐおよび変調済みデータ信号出力ストリーム３０４−Ｓの双方は、２分岐（ｂｉｆｕｒｃａｔｅｄ）多重Ｎタップ・ルート（平方根）ナイキスト有限インパルス応答（ＦＩＲ）フィルタ３０６に入力として供給されるものであり、１シンボル当たり１サンプルだけからなるＤＣを中心とする実数の信号である。しかし、図３に示されているように、フィルタ３０６は、複素ＤＣ中心のＶＳＢシンボル・サンプルの継続ストリームからなる出力を取り出し、そのサンプルにおいて±Ｒ成分と±Ｉ成分の双方は非０値を有する。
【００１２】
より詳しく説明すると、Ｎタップ・フィルタ３０６は、奇数個のタップ（例えば、５５タップ）を有する単一のフィルタである。但し、図４に示されているように、Ｎタップ・フィルタ３０６は、第１の入力重み付け（Ｎ＋１）／２タップＦＩＲサブフィルタ３０８（即ち、例えば２８タップ・サブフィルタ）、第２の入力重み付け（Ｎ−１）／２タップＦＩＲサブフィルタ３１０（即ち、例えば２７タップ・サブフィルタ）、およびマルチプレクサ３１１の形に編成される。
【００１３】
第１のサブフィルタ３０８はＮタップ・フィルタ３０６の中の全ての偶数番号のタップ０、２、４、…（Ｎ−３）および（Ｎ−１）を含んでおり、一方、第２のサブフィルタ３１０はＮタップ・フィルタ３０６の中の全ての奇数番号のタップ１、３、５、…（Ｎ−４）および（Ｎ−２）を含んでいる。構成上、第１のサブフィルタ３０８は（１）それぞれの乗算器３１２_n-1、３１２_n-3、…３１２₂および３１２₀を含んでおり、その各手段は乗算器入力として供給される係数ａ_n-1、ａ_n-3、…ａ₂、ａ₀の中の対応する１つの適当な値を有し、第１のサブフィルタ３０８はさらに（２）それぞれの２サンプル期間遅延ラッチ３１４_n-1、３１４_n-3、…３１４₄、および３１４₂と、１サンプル期間（周期）遅延ラッチ３１６₁₁（サンプル周波数１０．７６ＭＨｚ）とを含んでおり、さらに（３）合計器３１８_n-3、…３１８₂および３１８₀を含んでいる。構成上、第２のサブフィルタ３１０は（１）それぞれの乗算器３１２_n-2、３１２_n-4、…および３１２₁を含んでおり、各手段は乗算器入力として供給される係数ａ_n-2、ａ_n-4、…およびａ₁の中の対応する１つの適当な値を有し、第２のサブフィルタ３１０はさらに（２）それぞれの２サンプル期間遅延ラッチ３１４_n-2、３１４_n-4、…３１４₅（図示せず）および３１４₃（図示せず）と、１サンプル期間遅延ラッチ３１６₁₂および３１６₂₂とを含んでおり、さらに（３）合計器３１８_n-4、…３１８₁と合計器３２０とを含んでいる。さらに、ＤＣ中心のデータ信号出力ストリーム３０４−Ｓの連続的に発生する各シンボル・サンプルの値は、第１のサブフィルタ３０８の乗算器手段３１２_n-1、３１２_n-3、…３１２₂および３１２₀の各々且つ全てと、第２のサブフィルタ３１０の乗算器手段３１２_n-2、３１２_n-4、…および３１２₁の各々且つ全ての双方に、被乗数入力として同時に供給される。さらに、ＤＣ中心のパイロット出力ストリーム３０４−Ｐの連続的に発生する各シンボル・サンプルの値は、ｘクロック遅延３２２によって処理された後で［ここでｘ＝（中心タップ・インデックス）ｍｏｄ４である］、合計器３２０に加数入力として供給される。
【００１４】
フィルタ３０６とその構成要素（コンポーネント）サブフィルタ３０８および３１０の各々とが実部（即ち複素数でない）フィルタであることは明らかである。それにもかかわらず、サブフィルタ３０８、サブフィルタ３１０およびマルチプレクサ３１１の組合せは、協働して、フィルタ３０６から複素出力を供給するように動作する。第１に、サブフィルタ３０８および３１０の各々の動作の結果として、連続する各４サンプル・シーケンスにおいて符号つきＲサンプル値と符号つきＩサンプル値の双方を含んだサンプル済み（サンプルされた）データストリームがその出力に生じる。第２に、サブフィルタ３０８からのデータ出力ストリーム３２４は、サブフィルタ３１０からのデータ出力ストリーム３２６が受ける合計遅延より長い１クロック期間（周期）の合計遅延を受けたものである。従って、１０．７６ＭＨｚサンプリング周波数周期の関数であるサブフィルタ３０８からのデータ出力ストリーム３２４の±Ｒおよび±Ｉサンプルと、１０．７６ＭＨｚサンプリング周波数周期の関数であるサブフィルタ３１０からのデータ出力ストリーム３２６の±Ｒおよび±Ｉサンプルとの間の関係は、次の通りである。
【表１】

【００１５】
しかし、図４に示されているように、サブフィルタ３０８および３１０からのデータ出力ストリーム３２４および３２６はマルチプレクサ３１１にデータ入力ストリームとして供給される。マルチプレクサ３１１は、サンプル周波数クロック・レート１０．７６ＭＨｚの各サンプル周期でトグルして（切り換えて）、（１）サブフィルタ３０８からのデータ出力ストリーム３２４を、各奇数サンプル期間（周期）において±Ｒデータ出力ストリーム３２８に、各偶数サンプル期間において±Ｉデータ出力ストリーム３３０に接続し、（２）サブフィルタ３１０からのデータ出力ストリーム３２６を、各奇数サンプル期間において±Ｉデータ出力３３０に、各偶数サンプル期間において±Ｒデータ出力ストリーム３２８に接続する。従って、連続するサンプル期間の関数であるデータストリーム出力３３０の±Ｉサンプルと、連続するサンプル期間の関数である出力３２８の±Ｒサンプルとの間の相対的関係は次の通りである。
【表２】

【００１６】
次に、図５、図６および図７を参照すると、図５は、第１のサブフィルタ３０８からのサンプル・ストリーム出力３２４における連続するサンプルの各々の正規化された大きさの値１のＺ領域における関係を、実部−虚部の平面におけるサンプルの位置の関数として示している（ここで、太線４００は、表１のサンプル期間１における出力３２４のサンプルの位置を表している）。図６は、第２のサブフィルタ３１０からのサンプル・ストリーム出力３２６における連続するサンプルの各々の正規化された大きさの値１のＺ領域における関係を、実部−虚部平面におけるそのサンプルの位置の関数として示している（ここで、太線４００は、表１のサンプル期間１における出力３２６のサンプルの位置を表している）。図６を図５と比較すると、図６が図５の時計回り方向への１／４シーケンス・サイクル回転を表していることは明らかである。マルチプレクサ３１１の動作は、第１のサブフィルタ３０８からのサンプル・ストリーム出力３２４と、第２のサブフィルタ３１０からのサンプル・ストリーム出力３２６とを実効的に加算して合計を得るものである。図７は、この合計のサンプル・ストリームにおける連続するサンプルの各々の正規化された大きさの値のＺ領域における関係を示している（表２の出力３２８および３３０によって表される）。図７に示したように、１つのシーケンス・サイクルの第１の１／４と１つのシーケンス・サイクルの第４の１／４とにおいて正規化された大きさの値は１であるが、１つのシーケンス・サイクルの第２の１／４と１つのシーケンス・サイクルの第３の１／４とにおいて正規化された大きさの値は０に低下する。その結果、上側のＶＳＢ信号エネルギが捕捉され、下側の側波帯エネルギは除去される。従って、図４に示される実部出力３２８および虚部出力３３０は、図３に示されるフィルタ３０６のＤＣ中心の複素ＶＳＢ出力を構成する。
【００１７】
パイロット・トーン振幅制御手段を有する上述の１サンプル／１ＰＣＭシンボル−ＤＣ中心ＶＳＢ変換器２００は、パイロット・トーン振幅制御手段を有する通常の２サンプル／１ＰＣＭシンボル−ＤＣ中心ＶＳＢ変換器よりも、ハードウェア実装するための複雑さとコストが著しく低下する。第１に、２サンプル／１ＰＣＭシンボル（即ち２サンプル・パー・ＰＣＭシンボル）ではなくて１サンプル／１ＰＣＭシンボルだけを必要とすることによって、ハードウェア実装が５０％減少する。第２に、複素変調器ではなくて実部変調器３００−Ｓおよび３００−Ｐを用いることによって、ハードウェア実装がさらに減少する。第３に、２つの（即ち、複素数の実部および虚部の）ｎタップ・フィルタを使用するのではなくて単一の２分岐実部ｎタップ・フィルタを用いることによって、フィルタ・ハードウェアがさらに５０％節減できる。第４に、単一の２分岐実部ｎタップ・フィルタを用いることによって、ハードウェアをさらに３５％節減する固有のパイロット振幅制御方法が可能になる。第５に、１サンプル／１ＰＣＭシンボル−ＤＣ中心ＶＳＢ変換器から複素出力を発生させるのに複素数の数学が必要でないことによって、実装ハードウェアがさらに減少する。
【００１８】
図２に戻り、本発明の好ましい実施形態において、ディジタルのｓｉｎｘ／ｘ補償器２０２は、１０．７６ＭＨｚサンプル周波数レートで発生するＶＳＢ変換器２００からのＤＣ中心の複素ＶＳＢサンプル・ストリーム出力と、マルチスケール・ディジタル変調器２０４への入力との間に配置される。その理由は、より高いサンプル周波数レートではなくて、より低い１０．７６ＭＨｚサンプル周波数レートでディジタルｓｉｎｘ／ｘ補償を実行する方が好ましいからである。より高いサンプル周波数レートで補償を行うと、概して、消費電力がより多く、電流がより多く、不所望な電磁波干渉（ＥＭＩ）がより多いという欠点を有する。しかし、マルチスケール（ｍｕｌｔｉ−ｓｃａｌｅ）・ディジタル変調器２０４において、キャリアを複素±Ｒおよび±Ｉデータ・サンプル・ストリームで任意の形態で実際に変調する前に、そのシステムにおける任意のサンプル周波数レートで（８６．０８ＭＨｚを含む）ディジタルｓｉｎｘ／ｘ補償が行われてもよい。従って、ｓｉｎｘ／ｘ補償器２０２について詳しく説明する前に、マルチスケール・ディジタル変調器２０４について詳しく説明する。
【００１９】
マルチスケール・ディジタル変調器２０４は、１０．７６ＭＨｚのサンプル周波数レートで発生する入力として供給される１シンボル当たり１サンプルの±Ｒおよび±Ｉストリームに応答して、ユーザにより制御された変調済み出力として、（１）相対的に低い擬似キャリア周波数−２３．０８ＭＨｚを中心とする符号つき８サンプル／１シンボル±Ｒストリーム、（２）さらにより低い擬似キャリア周波数−１７．０８ＭＨｚを中心とする符号つき８サンプル／１シンボルＲストリーム、または（３）非常に低いキャリア周波数５．３８ＭＨｚを中心とする符号つき８サンプル／１シンボル±Ｒストリーム、を選択的に取り出す。その全ての出力ストリームは、サンプル周波数レート８６．０８ＭＨｚで発生する。−２３．０８ＭＨｚディジタル出力ストリームは、無符号変換器２０６およびＤ／Ａ変換器１０４によってアナログに変換された後、不所望なシンボル−ストリーム変調済みの２３．０８ＭＨｚのアナログ信号と、所望のシンボル−ストリーム変調済み６３ＭＨｚ（チャンネル３）アナログ影像（イメージ、画像）信号（即ち、６３ＭＨｚ＝（８６．０８−２３．０８）ＭＨｚ）との双方を結果として生じさせる。同様に、−１７．０８ＭＨｚディジタル出力ストリームは、不所望なシンボル−ストリーム変調済みの１７．０８ＭＨｚのアナログ信号と、所望のシンボル−ストリーム変調済みの６９ＭＨｚ（チャンネル４）のアナログ影像信号（即ち、６９ＭＨｚ＝（８６．０８−１７．０８）ＭＨｚ）との双方を結果として生じさせる。５．３８ＭＨｚディジタル出力ストリームによって、所望のシンボル−ストリーム変調済みの５．３８ＭＨｚのアナログ信号が結果として直接的に得られる。
【００２０】
マルチスケール・ディジタル変調器２０４は、後で説明する図８〜図１１に示される第１の好ましいアプローチ、または後で説明する図１２〜図１６に示される第２の好ましいアプローチの何れかに従って実装構成される。その両方のアプローチは、図３に示される反復される短いシーケンスの継続ストリームに或る点で類似した反復される短いシーケンスの継続ストリームの形式の複素指数キャリアの変調を利用するものである。より詳しくは、その変調器は、変調信号をリサンプル（ｒｅｓａｍｐｌｅ：再サンプル）するリサンプラ（再サンプル器）を含んでおり、その後に指数キャリアの供給を受ける複素変調器が続く。このリサンプリング比率は、出力サンプル・レートで発生する反復する相対的に短いシーケンスによりその指数キャリアが実現されるように選択される。この指数キャリア・シーケンスは補間によって発生される。キャリアを発生する理想的な補間フィルタは次の関数で表される。
【数１】

この関数は、無限（ｉｎｆｉｎｉｔｅ）レベルであり、非因果関係（ｎｏｎ−ｃａｕｓａｌ）であり、理論的な興味だけのものである。しかし、反復される短いシーケンスの継続ストリームの周期性と仮定される無限性とによって、所定の時間におけるこの反復される短いシーケンスの継続ストリームに供給（適用）される任意のインパルス応答幅の任意のフィルタの出力は、この短いシーケンスのサンプルの重み付けされた合計である。或る複素指数キャリアと短いシーケンスの間の関係が次の表３に示されている。ここで、ｎ＝サンプル・インデックスである。
【表３】

【００２１】
１つのシーケンスにおける項の数が４またはそれより少ない場合は、補間関数の全ての選択肢に対して無視し得るエラー（ｅｒｒｏｒ：誤差）が生じる。１つのシーケンスにおける項の数が６または８である場合は、或る補間関数に対して無視し得るエラーが生じる（この補間関数は、マルチスケール・ディジタル変調器２０４によって用いられる前述の第１または第２の実装法の何れかにおいて用いられる補間関数を含んでいる）。
【００２２】
次いで、図８を参照すると、ｓｉｎｘ／ｘ補償器２０２から入力として供給される１サンプル／１シンボル±ＲおよびＩストリームから、−２３．０８ＭＨｚを中心とする８サンプル／１シンボル±Ｒストリーム（チャンネル３信号を発生するのに使用される）を、マルチスケール・ディジタル変調器の出力として取り出す第１の実装法の例が示されている。サンプル・レート変換器５００は、データ・ストリームが６．２４ＭＨｚでサンプルされた場合に、各１０．７６ＭＨｚサンプルが有するであろう補間値を計算することにより１０．７６ＭＨｚの±Ｒおよび±Ｉデータ・ストリームを実効的に６．２４ＭＨｚにダウンサンプル（減リサンプル）する。具体的には、このような補間値には比率係数１０．７６／６．２４が関係し、この係数は２６９／１５６に等しい（即ち、１０．７６ＭＨｚサンプル周波数レートの２６９個のサンプル期間の１つのストリングは、６．２４ＭＨｚサンプル周波数レートの１５６個だけのサンプル期間の１つのストリングに時間長さが等しい）。しかし、好ましい実施形態において、サンプル・レート変換器５００からの出力における±Ｒおよび±Ｉストリーム（このストリームは第１の複素変調器５０２にデータ入力として供給される）の実際のサンプル周波数レートは、依然として１０．７６ＭＨｚを維持する。
【００２３】
上述の説明に従って、第１の変調器５０２へのキャリア入力ｅ^{-jn π /2}は、１０．７６ＭＨｚのサンプル周波数レートの反復４サンプル・シーケンス１、−ｊ、−１、ｊの継続ストリームを構成する。変調器５０２は、変調器５０２へのデータ入力におけるＲおよびＩストリームのサンプルの各々に、変調器５０２へのキャリア入力における継続ストリームの対応するサンプルを独立に（別々に）乗算して、ＲおよびＩの両方のサンプルをそれぞれ含む２つの積（ｐｒｏｄｕｃｔ）ストリームを供給する。但し、変調器５０２は、動作が上述のマルチプレクサ３１１に類似したマルチプレクサを含んでおり、そのマルチプレクサは、両方の積ストリームの全てのＲ積サンプルを、変調器５０２からのＲ出力ストリームに分配し、両方の積ストリームの全てのＩ積サンプルを、変調器５０２からのＩ出力ストリームに分配するようにする（第１の変調器５０２からのＲおよびＩ出力ストリームの各々は、１０．７６ＭＨｚサンプル周波数レートでサンプルされた−６．２４／４＝−１．５６ＭＨｚのストリームを示す）。
【００２４】
第１の変調器５０２からのＲおよびＩ出力ストリームはサンプル・レート変換器５０４にその入力として供給され、変換器５０４は、８６．０８ＭＨｚクロックおよび補間を用いて、１０．７６ＭＨｚサンプル周波数レートの１サンプル／１シンボルを、８６．０８ＭＨｚサンプル周波数レートの８サンプル／１シンボルに変換し、且つ、表示の第１の変調済み６．２４ＭＨｚストリームが８６．０８ＭＨｚでサンプルされた場合に、実際の各８６．０８ＭＨｚのサンプルが有するであろう補間値を計算することによって、表示の第１の変調済み６．２４ＭＨｚストリームを実効的に８６．０８ＭＨｚにアップサンプル（増リサンプル）する。具体的には、そのような補間された値には比率係数６．２４／８６．０８が関係し、この係数は３９／５３８に等しく（即ち、表示の６．２４ＭＨｚサンプル周波数レートの３９個だけのサンプル期間の１ストリングは、８６．０８ＭＨｚサンプル周波数レートの５３８個のサンプル期間の１ストリングに時間長さが等しい）。従って、サンプル・レート変換器５０４からの出力におけるＲおよびＩストリームのサンプル周波数レート（そのストリームは複素第２変調器５０６にデータ入力として供給される）は、今度は８６．８６ＭＨｚとなる。
【００２５】
先の説明に従って、第２の変調器５０６に供給されるキャリア入力ｅ^{-jn π /2}は、８６．０８ＭＨｚのサンプル周波数の反復４サンプル・シーケンス１、−ｊ、−１、ｊの継続ストリームを構成する。変調器５０６は、変調器５０６へのデータ入力におけるＲおよびＩストリームのサンプルの各々に、変調器５０６へのキャリア入力における継続ストリームの対応するサンプルを独立に（別々に）乗算して、ＲおよびＩの両方のサンプル（５０２）をそれぞれ含む２つの積ストリームを供給する（第１の変調器５０２からのＲおよびＩ出力ストリームの各々は、１０．７６ＭＨｚサンプル周波数レートでサンプルされた−６．２４／４＝−１．５６ＭＨｚのストリームを示す）。但し、変調器５０６は、動作が上述のマルチプレクサ３１１に類似したマルチプレクサを含んでおり、そのマルチプレクサは、両方の積ストリームの全てのＲ積サンプルを、変調器５０６からのＲ出力ストリームに分配し、両方の積ストリームの全てのＩ積サンプルを、“トラッシュ（ｔｒａｓｈ：ごみ）”に分配して、変調器５０６からのＲ出力ストリームだけがＤ／Ａ変換器１０４（図８におけるブロック５０８によって示されている）に入力として転送されるようにする。
【００２６】
第１の変調器５０２からの出力ストリームは、ｅ^{-jn π /2}キャリア入力の連続する各４サンプル・シーケンスの作用による−６．２４／４＝−１．５６ＭＨｚの表示周波数を中心とするシンボル変調済み成分（コンポーネント）を含んでいるので、第１の変調器５０２とカスケード（ｃａｓｃａｄｅ：縦続）接続された第２の変調器５０６は、この−１．５６ＭＨｚ中心のシンボル変調済み成分を入力として受け取り、Ｒ出力ストリームを取り出す。このＲ出力ストリームは、−１．５６ＭＨｚ、−８６．０８／４＝−２１．５２ＭＨｚ、およびその結果として相互変調（ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ）周波数−１．５６＋（−２１．５２）＝−２３．０８ＭＨｚを中心とするシンボル変調済み成分を含んでいる。マルチスケール・ディジタル変調器２０４からの−２３．０８ＭＨｚのシンボル変調済み成分こそが、Ｄ／Ａ変換器１０４からのアナログ信号出力に６３ＭＨｚ（チャンネル３）影像（イメージ）を生じさせる。
【００２７】
サンプル・レート変換器５００によって用いられる比率係数２６９／１５６またはサンプル・レート変換器５０４によって使用される比率係数３９／５３８の何れもが整数でなく、一方、それらの比率係数のカスケード積２６９／１５６＊３９／５３８＝８は整数であって、この整数値は、サンプル・レート変換器５００への１サンプル／１シンボル入力ストリームの１０．７６ＭＨｚサンプル周波数レートに対するサンプル・レート変換器５０４からの８サンプル／１シンボル出力ストリームの８６．０８ＭＨｚサンプル周波数の比率に値が等しい。従って、サンプル・レート変換器５００と共に使用される６．２４ＭＨｚクロックが存在しないことは、サンプル・レート変換器５０４または第２の変調器５０６の何れかからの８サンプル／１シンボル出力ストリームの補間済みシンボル値の精度に影響を与えない。
【００２８】
次に、図９を参照すると、ｓｉｎｘ／ｘ補償器２０２から入力として供給される１サンプル／１シンボルＲおよびＩストリームから、−１７．０８ＭＨｚを中心とする８サンプル／１シンボルＲストリーム（チャンネル４信号を発生するのに使用される）を、マルチスケール・ディジタル変調器の出力として取り出すための第１の実装法の一例が示されている。第１に、サンプル・レート変換器６００ａは、１０．７６ＭＨｚＲおよびＩストリームが１７．７６ＭＨｚに実効的にアップサンプルされる点で、上述のサンプル・レート変換器５００と異なる。即ち、１０．７６ＭＨｚサンプルされた信号によって表される信号が１７．７６ＭＨｚで実際にサンプルされた場合に発生するであろう補間済みサンプルが計算される。具体的には、このような補間された値には、比率係数１７．７６／１０．７６が関係し、この係数は４４４／２６９に等しく（即ち、１７．７６ＭＨｚサンプル周波数レートの４４４個のサンプル期間の１ストリングは、１０．７６ＭＨｚサンプル周波数レートの２６９個だけのサンプル期間の１ストリングに時間長さが等しい）。第２に、上述の第１の変調器５０２へのｅ^{-jn π /2}キャリア入力ではなくて、第１の変調器６０２ａへのキャリア入力はｅ^{jn π /2}であって、このｅ^{jn π /2}は反復４サンプル・シーケンス１、ｊ、−１、−ｊの連続ストリームを構成する。第３に、サンプル・レート変換器６０４ａは、１７．７６ＭＨｚＲおよびＩストリームが８６．０８ＭＨｚでサンプルされた場合に、各１７．７６ＭＨｚサンプルが有するであろう補間された値を計算することによって、１７．７６ＭＨｚＲおよびＩストリームが８６．０４ＭＨｚに実効的にアップサンプルされる点で、上述のサンプル・レート変換器５０４とは異なる。具体的には、このような補間された値には、比率係数８６．０８／１７．７６が関係し、この係数は２６９／１１１に等しく（即ち、表示の８６．０８ＭＨｚのサンプル周波数レートの２６９個のサンプル期間の１ストリングは、１７．７６ＭＨｚサンプル周波数レートの１１１個のサンプル期間の１ストリングに時間長さが等しい）。他の観点では、図９の構成要素６００ａ、６０２ａ、６０４ａ、６０６ａおよび６０８ａの動作は、図８の上述の対応する構成要素５００、５０２、５０４、５０６および５０８と同様である。
【００２９】
第１の変調器６０２ａからの出力ストリームは、ｅ^{jn π /2}キャリア入力の連続する各４サンプル・シーケンスの作用（ｅｆｆｅｃｔ）による表示周波数１７．７６／４＝４．４４ＭＨｚを中心とするシンボル変調済み成分を含んでいるので、第１の変調器６０２ａとカスケード接続された第２の変調器６０６ａは、この４．４４ＭＨｚ中心のシンボル変調済み成分を入力として受け取り、Ｒ出力ストリームを取り出す。このＲ出力ストリームは、４．４４ＭＨｚ、−８６．０８／４＝−２１．５２ＭＨｚ、およびその結果として所望の相互変調周波数４．４４＋（−２１．５２）＝−１７．０８ＭＨｚを中心とするシンボル変調済み成分を含んでいる。マルチスケール・ディジタル変調器２０４からの−１７．０８ＭＨｚシンボル変調済み成分こそが、Ｄ／Ａ変換器１０４からのアナログ信号出力に６９ＭＨｚ（チャンネル４）影像（イメージ）を生じさせる。
【００３０】
図９に示される一例のハードウェア実装における欠点は、サンプル・レート変換器６００ａが相対的に高い品質のものが要求されることである。その理由は、それがトランスペアレント（透明）であるナイキストの割合（パーセント）が小さいからである。しかし、その要求は、図１０に示される代替構成の別の一例において、サンプル・レート変換器６００ａを、１０．７６ＭＨｚから３５．５２ＭＨｚにアップサンプルするのに有効なサンプル・レート変換器６００ｂで置き換えることによって緩和される。それによって、サンプル・レート変換器６０４ａを、３５．５２ＭＨｚを８６．０８ＭＨｚにアップサンプルするのに有効なサンプル・レート変換器６０４ｂに置き換えることができる。但し、図１０の場合において、第２の変調器６０６ｂによってＲ出力ストリームを取り出すためには、サンプル・レート変換器６０４ｂへのｅ^{jn π /4}キャリア入力を用いることが必要である（ここでｅ^{jn π /4}は、８６．０８ＭＨｚのサンプル周波数レートの継続する反復される８サンプル・シーケンス１、０．７０７＋（±ｊ＊０．７０７）、−（±ｊ）、−０．７０７＋（±ｊ＊０．７０７）、−１、−０．７０７−（±ｊ＊０．７０７）、−（±ｊ）、０．７０７−（±ｊ＊０．７０７）を構成する）。このＲ出力ストリームは、マルチスケール・ディジタル変調器２０４からのＲ出力ストリームのシンボル変調済み成分の４．４４ＭＨｚ、−８６．０８／４＝−２１．５２ＭＨｚ、およびその結果として所望の相互変調周波数４．４４＋（−２１．５２）＝−１７．０８ＭＨｚを中心とするシンボル変調済み成分を含んでいる。マルチスケール・ディジタル変調器２０４からのＲ出力ストリームのシンボル変調済み成分は、Ｄ／Ａ変換器１０４からのアナログ信号出力に６９ＭＨｚ（チャンネル４）影像（イメージ）を生じさせる。
【００３１】
前述の装置において、構成要素６００ａまたは６００ｂのようなリサンプラは、リサンプル・レート（例えば１７．７６ＭＨｚ）のサンプルを実際に供給する必要はない。必要なことは、そのレートにリサンプルした場合に生じるであろうサンプルの数を発生させることである。次いで、増大された数のサンプルで指数キャリア・シーケンスを連続的に変調する。この変調は、連続サンプルで連続シーケンス値を変調するような反復するキャリア・シーケンスを適用（供給）することによって実行される。その全てが利用可能な時間で実行できる。その理由は、８６．０８ＭＨｚのクロックはサンプルの補間を行うのに利用でき、それによって例えばアップサンプルされた値のような値が生成され、そのような値が、メモリに格納されて任意のサンプル・レートで変調を行うために読み出されるからである。また、入力サンプル期間に対応する期間に必要な数のサンプル（１入力サンプル当たりの数）が発生される（それによってリアルタイム動作が実現される）限り、例えばリサンプラ６０４ａまたは６０４ｂの補間は、任意のサンプル・レートで実行されてもよい。但し、出力変調器（例えば６０６ａまたは６０６ｂ）によって供給される変調済み値は、所定のレート（この例では、８６．０８ＭＨｚ）で発生して、所望の変調済みキャリア周波数が発生されなければならない。
【００３２】
次に、図１１を参照すると、５．３８ＭＨｚＩＦを中心とする８サンプル／１シンボルＲストリーム（それはベースバンド信号を発生するのに用いられる）を取り出す第１の実装法が示されている。ｓｉｎｘ／ｘ補償器２０２からの１サンプル／１シンボルＲおよびＩストリームはサンプル・レート変換器７００に供給される。サンプル・レート変換器７００は１０．７６ＭＨｚＲおよびＩストリームをアップサンプルする。２１．５２ＭＨｚの比率は１０．７６ＭＨｚのちょうど２倍なので、この変換は、通常、サンプル変換器７００用の２１．５２ＭＨｚサンプル・レート・クロックを使用し、各１対の１０．７６ＭＨｚＲおよびＩストリームの連続する各サンプルの間に０（ゼロ）値のサンプルを挿入し、その０値をその１対のサンプル値の平均値で置換することによって実行される。
【００３３】
変調器７０２へのキャリア入力ｅ^{jn π /2}は、２１．５２ＭＨｚのサンプル周波数レートの反復された４サンプル・シーケンス１、ｊ、−１、−ｊの継続ストリームを構成する。変調器７０２は、変調器７０２へのデータ入力におけるＲおよびＩストリームのサンプルの各々に、変調器７０２へのキャリア入力における継続ストリームの対応するサンプルを独立に（別々に）乗算して、ＲおよびＩの両方のサンプルをそれぞれ含む２つの積ストリームを供給する。但し、変調器７０２は、その動作が上述のマルチプレクサ３１１に類似したマルチプレクサを含んでおり、そのマルチプレクサは、両方の積ストリームの全てのＲ積サンプルを、変調器７０２からのＲ出力ストリームに分配し、両方の積ストリームの全てのＩ積サンプルを、変調器７０２からのＩ出力ストリームに分配するようにする（第１の変調器７０２からのＲおよびＩ出力ストリームの各々は、２１．５２ＭＨｚサンプル周波数レートでサンプルされた５．３８ＭＨｚのストリームである）。
【００３４】
サンプル・レート変換器７０４は、第１の変調器７０２からの２１．５２ＭＨｚサンプル周波数レートＲおよびＩ出力ストリームのデータを、サンプル・レート変換器７０４からの８６．０８ＭＨｚサンプル・レートＲおよびＩ出力ストリームのデータにアップサンプルする必要がある。この変換は、通常、サンプル・レート変換器７０４用の８６．０８ＭＨｚサンプル・レート・クロックを使用し、各１対の２１．５２ＭＨｚＲおよびＩストリームの連続する各サンプルの間に３つの０（ゼロ）値のサンプルを挿入し、その対の３つの０値の各々を適当な補間サンプル値で置換することによって実行される。その結果、マルチスケール・ディジタル変調器２０４からサンプル周波数レート８６．０８ＭＨｚのＲ出力ストリームのシンボル変調済みデータ成分が得られ、その成分が、Ｄ／Ａ変換器１０４からのアナログ信号出力に所望の５．３８ＭＨｚＩＦベースバンドを生じさせる。
【００３５】
マルチスケール・ディジタル変調器２０４によって用いられる第１のアプローチにおいて、図１１に示される実装構成は、単一の複素変調器だけを必要としていて、２つのカスケード接続された複素変調器を各々が必要とする図８、図９および図１０に示されるそれぞれの実装構成とは異なる。しかし、これらの第１のアプローチの実装構成においては、サンプル・レート変換器５０４、６０４ａ、６０４ｂおよび７０４（これらは１サンプル／１シンボルを８サンプル／１シンボルに変換するものである）に入力としてそれぞれ供給される複素変調器５０２、６０２ａ、６０２ｂおよび７０２からの複素ＲおよびＩ入力ストリームの各々は、データ・シンボル値によって既に変調された１つまたはそれより多いキャリア周波数のサンプル値からなる。
【００３６】
図１２に示すマルチスケール・ディジタル変調器２０４によって用いられる第２のアプローチにおいて、８６．０８ＭＨｚサンプル周波数レートで動作する１サンプル／１シンボル−８サンプル／１シンボル変換器８００は、それに入力として供給されるｓｉｎｘ／ｘ補償器２０２からの複素±Ｒおよび±Ｉ入力ストリームの各々と、そこから複素変調器８０２に変調入力として供給されるまだ変調されていないデータ・シンボル値の複素±Ｒおよび±Ｉ出力ストリームの各々とを有する。８６．０８ＭＨｚサンプル周波数レートで動作する複素キャリア発生器８０４は、チャンネル３用の一定の大きさの−２３．０８ＭＨｚ擬似キャリアのサンプル値（一定の大きさの−２１．５２および−１．５６ＭＨｚ周波数の複素数の積によって生成されるもの）、チャンネル４用の一定の大きさの−１７．０８ＭＨｚ擬似キャリアのサンプル値（一定の大きさの−２１．５２および４．４４ＭＨｚ周波数の複素数の積によって生成されるもの）、またはベースバンド用の一定の大きさの５．３８ＭＨｚのサンプル値、を選択的に規定する複素±Ｒおよび±Ｉキャリア出力ストリームを取り出す。複素キャリア発生器８０４からの複素±Ｒおよび±Ｉキャリア出力ストリームは、複素変調器８０２にキャリア入力として供給される。複素キャリア発生器８０４からの変調済みデータ・シンボル値の複素±Ｒおよび±Ｉ出力ストリームは、８６．０８ＭＨｚサンプル周波数レートで発生し、ブロック８０６にその入力として供給され、そのブロック８０６は±Ｒ出力ストリームだけを無符号変換器２０６に転送する。
【００３７】
複素発生器８０４の第１の構成の実施形態は、図１３に示される位相制御手段と共に、図１５に示されるサンプル形（サンプルされた、ｓａｍｐｌｅｄ）複素周波数発生器を具えている。この位相制御手段は、図１５のサンプル形複素周波数発生器にその入力として供給される位相制御値の５つの継続ストリームを発生する。図１３に示されているように、これらの５つの継続ストリームは、（１）所望のサンプル形正弦波周波数Ｆ₀（即ち、所定の（即ち８６．０８ＭＨｚ）サンプル周波数Ｆ_sで発生するチャンネル３用の１．５６ＭＨｚまたはチャンネル４用の４．４４ＭＨｚ）の継続する±Ｒおよび±Ｉストリームの位相値を図１５において発生するのに必要な位相制御値を規定するμおよび１８μの継続ストリームと、（２）図１５のサンプル形複素周波数発生器によっても必要とされるＰ_LSB、Ｐ_MSBおよびＰ_MDSBの継続する矩形タイミング波形とを含んでいる。
【００３８】
図１３を参照すると、一定の値Ｊ（ここで、チャンネル３に対してＪ＝３９、チャンネル４に対してＪ＝１１１）は、第１の合計器９００に第１の加数として供給される。第１の合計器９００からの合計出力ストリームの連続する各値は、ラッチ９０２によって所定の（即ち８６．０８ＭＨｚ）サンプル周波数Ｆ_sの１サンプル期間（周期）だけ遅延された後で、モジュラス（ｍｏｄｕｌｕｓ、モジュロ）Ｋ＝５３８の２進論理手段９０４にその入力として供給される。論理手段９０４からの出力ストリームの各値は、第１の合計器９００に第２の加数としておよび第２の合計器９０６に第１の加数として供給される。モジュラスＫ２進論理手段９０４への入力値が１とＫ−１の間（ここでＫ−１＝５３７）である限り、出力値は入力に等しいが、入力値がＫ−１（例えば、Ｋ≧５３８）より大きい場合は、その出力値は入力値マイナスＫ（入力値−Ｋ）（例えば、Ｋ＝５３８）に等しい。従って、Ｊ、第１の合計器９００、ラッチ９０２およびモジュラスＫ２進論理手段９０４の組合せは、協働して、手段９０４から出力値を取り出し、その出力値は正の累積値が正の値Ｋより大きくなるまで各サンプル期間毎に正の値Ｊずつ増大し、正の累積値が正の値Ｋより大きくなった時点でその累積値から正の値Ｋが減算される。−Ｋ／２（例えば、−Ｋ／２＝−２６９）は第２の合計器９０６に第２の加数として供給される。従って、第２の合計器９０６からの出力ストリームのそれぞれの合計値は、−２６９〜＋２６８の範囲に収まり、図１５に示されるサンプル形複素周波数発生器へのμ位相制御入力ストリームを構成し、０（ゼロ）値を中心とする（全て正の値を有するのではない）。このμ位相制御入力ストリームのそれぞれの値は、ブロック９０８によって１８を乗算された後で、図１５に示されるこのサンプル形複素周波数発生器への１８μ位相制御入力ストリームを構成する出力ストリームを形成する。
【００３９】
モジュラスＫ２進論理９０４は、その累積値から正の値Ｋを減算するたびに、ラップ（ｗｒａｐ：循環）クロックを、２ビット２進カウンタ９１０および遅延フリップフロップ９１２に入力として供給する。カウンタ９１０からの最下位ビットＰ_LSBおよび最上位ビットＰ_MSB出力ストリームのそれぞれの２進値状態は、図１５に示されるサンプル形複素周波数発生器にタイミング制御入力ストリームとして供給される。さらに、カウンタ９１０からのＰ_MSB出力ストリームは遅延フリップフロップ９１２に入力ストリームとして供給され、遅延フリップフロップ９１２からの出力ストリームは排他的論理和（ＥＸＣＬＵＳＩＶＥ ＯＲ）ゲート９１４の第１の入力に供給される。選択された指数符号値は、±Ｉ出力ストリームの位相符号に対する、図１５に示されるサンプル形複素周波数発生器からの±Ｒ出力ストリームの所望の位相符号に対応しており、排他的論理和ゲート９１４の第２の入力に供給される。排他的論理和ゲート９１４からの出力ストリームは、図１５に示されるサンプル形複素周波数発生器へのＰ_MDSBタイミング制御入力ストリームを構成する。
【００４０】
次に、図１５を参照すると、Ｐ_MDSBタイミング制御入力は９個の１サンプル期間（例えば、９６．０８ＭＨｚ周期）遅延ラッチ１０００−１〜１０００−９のチェーン（ｃｈａｉｎ）に供給される。Ｐ_LSBタイミング制御入力は６個の１サンプル期間遅延ラッチ１００１−１〜１００１−６のチェーンに供給される。Ｐ_MSBタイミング制御入力は９個の１サンプル期間遅延ラッチ１００２−１〜１００２−９のチェーンに供給される。μ位相制御入力は７個の１サンプル期間遅延ラッチ１００３−１〜１００３−７のチェーンに供給される。そして、１８μ位相制御入力は１０個の１サンプル期間遅延ラッチ１００４−１〜１００４−１０からなるＲチェーンに供給される。
【００４１】
Ｒチェーンの遅延ラッチ１００４−１、１００４−３、１００４−６および１００４−９の各々の直ぐ後に、符号（Ｓ）回路１００５−１、１００５−３、１００５−６および１００５−９の中の対応するものが続く。符号回路１００５−１および１００５−６の各々の符号値は、遅延ラッチ１００１−１および１００１−６のうちの対応するものからの出力の２進値に従って決定される。インバータ１００６−３の存在によって、符号回路１００５−３の符号値は、遅延ラッチ１００１−３からの出力の２進値の負の値に従って決定される。符号回路１００５−９の符号値は、遅延ラッチ１０００−９からの出力の２進値に従って決定される。
【００４２】
Ｒチェーンの遅延ラッチ１００４−２、１００４−５および１００４−８の各々の直ぐ後に、合計器１００７−２、１００７−５および１００７−８の中の対応するものが続く。合計器１００７−２によって、値３１が、遅延ラッチ１００４−２からの出力値に加算される。合計器１００７−５によって、値４１が、遅延ラッチ１００４−５からの出力値に加算される。そして、合計器１００７−８によって、値２６が、遅延ラッチ１００４−８からの出力値に加算される。
【００４３】
Ｒチェーンの遅延ラッチ１００４−４および１００４−７の各々の直ぐ後に、乗算器１００８−４および１００８−７の中の対応するものが続く。乗算器１００８−４は、第１の複素指数変調関数のＲ部分を実行し、遅延ラッチ１００４−４からの出力値に遅延ラッチ１００３−４からの出力値を乗算する。また、乗算器１００８−７は、第２の複素指数変調関数のＲ部分を実行し、遅延ラッチ１００４−７からの出力値に遅延ラッチ１００３−７からの出力値を乗算する。図１５のラッチ１００４−１０からの出力値のストリームは、複素キャリア発生器８０４からの±Ｒ出力値を構成する。ディジタル回路設計の分野の専門家は、合計器１００７−８からの信号出力が次の形式の多項式関数で記述されることが分るであろう。
【数２】

図１５の典型例の回路において、α、β、κおよびρの値はそれぞれ１８、３１、４１および２６である。処理チェーンにおける最後の符号回路１００５−９は、生成された値に、その得られた信号の極性を決定する値の反復シーケンスを実際に乗算する。
【００４４】
複素キャリア発生器８０４からの±Ｉ出力ストリームは、図１５において、遅延ラッチ１００４−１からの出力ストリーム１８μを（即ち、１サンプル期間だけ遅延した図１５への１８μ入力ストリームを）、遅延ラッチ１００４−１に対応する遅延ラッチが存在しない場合を除いて、前述のＲチェーンに対応するＩチェーンに供給する。具体的には、Ｉチェーンは、遅延ラッチ１００９−２〜１００９−１０、符号回路１０１０−１、１０１０−３、１０１０−６および１０１０−９、合計器１０１１−２、１０１１−５および１０１１−８、および乗算器１０１２−４および１０１２−７からなる。
【００４５】
インバータ（反転器）１００６−１および１００６−６の存在によって、符号回路１０１０−１および１０１０−６の各々の符号値は、遅延ラッチ１００１−１および１００１−６の中の対応するものからの出力の２進値の負の値に従って決定される。符号回路１０１０−３の符号値は、遅延ラッチ１００１−３からの出力の２進値に従って決定される。符号回路１０１０−９の符号値は遅延ラッチ１００２−９からの出力の２進値に従って決定される。
【００４６】
Ｉチェーンの合計器１０１１−２、１０１１−５および１０１１−８は、Ｒチェーンの合計器１００７−２、１００７−５および１００７−８と同じ機能を実行し、Ｉチェーンの乗算器１０１２−４および１０１２−７は、乗算器１００８−４および１００８−７によって実行されるＲチェーンに対する第１と第２の指数変調関数に類似した第１と第２の指数変調関数のＩ部分を実行する。合計器１０１１−８の出力は、次の多項式関数によって記述してもよい。
【数３】

符号回路１０１０−９は±Ｉ出力信号の極性を決定する。
【００４７】
図１５に示されるサンプル形複素周波数発生器の動作において、このサンプル形複素周波数発生器からの±Ｒおよび±Ｉサンプル済み出力ストリームによって発生される波形のタイプは、μに乗じる値と、ＲおよびＩチェーンの各合計器に供給される加数のそれぞれの値とによって決定される。この場合、ＲおよびＩチェーンの合計器に供給される加数である、μに乗じる値１８および値３１、４１および２６のそれぞれは、サンプル形複素周波数発生器からの±Ｒおよび±Ｉサンプル済み出力ストリーム用の複素正弦波形を規定する最小エイリアス（ａｌｉａｓ）エネルギ４タップ補間値である。但し、この±Ｒおよび±Ｉサンプル済み出力ストリームのサンプリング周波数Ｆ_sでの発生された所望の周波数値Ｆ₀は、図１５に供給されるμおよび１８μ入力ストリームの連続するサンプルされた位相値によって決定される（その理由は、周波数は位相の変化の時間レート（割合）に等しいからである）。より具体的には、Ｆ₀／Ｆ_s≦１／４である限り、比率４Ｆ₀／Ｆ_sは図１３における整数比率Ｊ／Ｋに等しい。従って、チャンネル３に対してサンプリング周波数８６．０８ＭＨｚで−２３．０８ＭＨｚ擬似キャリアを取り出すための適当な所望の周波数−１．５６ＭＨｚおよび−２１．５２ＭＨｚは、Ｊの値３９およびＫの値５３８によって発生される。同様に、チャンネル４に対してサンプリング周波数８６．０８ＭＨｚで−１７．０８ＭＨｚ擬似キャリアを取り出すための適当な所望の周波数４．４４ＭＨｚおよび−２１．５２ＭＨｚは、Ｊの値１１１およびＫの値５３８によって発生される。さらに、所望の５．３８ＭＨｚベースバンド・キャリアＦ₀は、Ｆ_s＝８６．０８ＭＨｚに対して、Ｊとして整数値２６９およびＫとして整数値１０７６を用いて取り出され、それによってＪ／Ｋ＝１／４が得られる。
【００４８】
幾つかの場合において、第２の合計器９０６とｘ１８ブロック９０８の間に、図１４に示されるリスケーラ（ｒｅｓｃａｌｅｒ、再スケール器）９１６を挿入することによって、実装ハードウェアを最小化してもよい。例えば、５．３８ＭＨｚベースバンド・キャリア、チャンネル３用の適当なキャリアまたはチャンネル４用の適当なキャリアを選択的に取り出すことができる（Ｊに対して値３９、１１１または２６９が選択的に使用される）ハードウェアにおいて、チャンネル３またはチャンネル４の何れかのための適当なキャリアを取り出すのに使用される−２６９〜２６８の値の範囲を、５．３８ＭＨｚベースバンド・キャリアを取り出すのに使用される−５３８〜５３７の値の範囲に拡大するために、リスケーラ９１６を用いることが望ましいかもしれない。
【００４９】
図１３に示される位相制御回路の利点は、図１５と共に使用して正確な所望の周波数値を発生することができ、そのハードウェア実装において相対的に複雑でコストが高い除算器を必要としないことである。
【００５０】
代替構成の位相制御回路が図１６に示されている。図１６の代替構成の位相制御回路の利点は、発生された所望の周波数値が正確なことである。
【００５１】
次に、図１６を参照して説明すると、一定値Ｊが第１の合計器１１００ａに第１の加数として供給される。第１の合計器１１００ａからの合計出力ストリームの連続する各値は、ラッチ１１０２ａによってサンプル周波数Ｆ_sの１サンプル期間（周期）だけ遅延された後、モジュラス４Ｋ２進論理１１０４ａに入力として供給される。論理１１０４ａからの出力ストリームの各値は、第１の合計器１１００ａに第２の加数としておよびＫ除算器１１０５ａにその入力として供給される。Ｋ除算器１１０５ａからの第１の出力ストリームは、それによって計算された商の連続する剰余値を規定し、第２の合計器１１０６ａに第１の加数として供給される。第２の合計器１１０６ａは第２の加数として値−Ｋ／２が供給される。第２の合計器１１０６ａからの出力ストリームのぞれぞれの合計値は、−Ｋ／２〜Ｋ／２−１の範囲に収まり、図１５へのμ位相制御入力を構成し、０値を中心とする（全て正の値を有するのではない）。このμ位相制御入力のそれぞれの値は、ブロック１１０８ａによって１８を乗算された後、図１５への１８μ位相制御入力を構成する位相制御出力ストリームを形成する。
【００５２】
また、Ｋ除算器１１０５ａは、４Ｋ／Ｋ＝４であるから、この除算器によって計算された商の連続する２ビット整数部の値を規定する第２の出力ストリームを取り出す。従って、第２の出力ストリームは、各２ビット整数部値の最下位ビットの２進値状態を規定するＰ_LSBタイミング制御ストリームと、各２ビット整数部値の最上位ビットの２進値状態を規定するＰ_MSBタイミング制御ストリームとからなり、そのタイミング制御Ｐ_LSBおよびＰ_MSBストリームは、図１５に入力として、および排他的論理和ゲート１１１３ａに第１と第２の入力として供給される。排他的論理和ゲート１１１３ａからの出力ストリームは、排他的論理和ゲート１１１４ａにその第１の入力として供給される。排他的論理和ゲート１１１４ａに第２の入力として指数符号値が供給される。その指数符号値は、±Ｉ出力ストリームの位相符号に対する、図１５に示されるサンプル形複素周波数発生器からの±Ｒ出力ストリームの所望の位相符号に対応する。排他的論理和ゲート１１１４ａからの出力ストリームは図１５にＰ_MDSBタイミング制御入力ストリームとして供給される。
【００５３】
マルチスケール・ディジタル変換器２０４からのサンプル済み±Ｒ値出力ストリームは、無符号変換器２０６によって全て正（＋）のＲ値出力ストリームに変換された後、Ｄ／Ａ変換器１０４の入力にディジタル・サンプルのストリームとして供給される。Ｄ／Ａ変換器１０４からのアナログ出力は、擬似キャリア周波数（−１７．０８または−２３．０８ＭＨｚ）を中心とする６ＭＨｚシンボル帯域幅信号または５．３８ＭＨｚを中心とする６ＭＨｚシンボル帯域幅信号のサンプリング・レート周波数（８６．０８ＭＨｚ）に関して、影像周波数（チャンネル４用の６９ＭＨｚまたはチャンネル３用の６３ＭＨｚ）を中心とする６ＭＨｚシンボル帯域幅信号を含んでいる。アナログ・フィルタ１０６は、６９ＭＨｚを中心とするチャンネル４信号、６３ＭＨｚを中心とするチャンネル３信号、および５．３８ＭＨｚを中心とするベースバンド信号を通過させる周波数通過帯域を有するが、シンボル変調済みの−１７．０８および−２３．０８ＭＨｚ擬似キャリア信号の両方を除去（阻止）する。
【００５４】
次に、図１７を参照して説明すると、この図は、−８６．０８ＭＨｚ〜８６．０８ＭＨｚに広がる周波数範囲にわたるｓｉｎｘ／ｘ表現の正規化された大きさのグラフである。さらに、図１７には、注目のそれぞれの周波数−６９ＭＨｚ（チャンネル４）、−６３ＭＨｚ（チャンネル３）、−２３．０８ＭＨｚ擬似キャリア、−１７．０８ＭＨｚ擬似キャリア、−５．３８ＭＨｚベースバンド、５．３８ＭＨｚベースバンド、１７．０８ＭＨｚ擬似キャリア、２３．０８ＭＨｚ擬似キャリア、６３ＭＨｚ（チャンネル３）および６９ＭＨｚ（チャンネル４）を中心とする６ＭＨｚの帯域幅にわたる大きさに対するｓｉｎｘ／ｘ表現の可変効果が示されている。ベースバンドの各々の６ＭＨｚ帯域幅にわたるｓｉｎｘ／ｘ表現のスペクトル形状の“スロープ（ｓｌｏｐｅ：傾斜）”だけが、平坦にするために（これは、図１８において、ｘ／ｓｉｎｘ表現１３００と、チャンネル３、チャンネル４および５．３８ＭＨｚＩＦベースバンドの各々の６ＭＨｚ帯域幅との交差（交点）によって示されている）、その６ＭＨｚ帯域幅にわたるｘ／ｓｉｎｘ傾斜補正を必要とする。
【００５５】
５．３８ＭＨｚ、６３ＭＨｚおよび６９ＭＨｚ中心周波数の各々に対する適正なｘ／ｓｉｎｘゲイン（利得）値は、Ｄ／Ａ変換器１０４によって使用されるＤＣ基準大きさ（レベル）を変えることによって得られる。しかし、ディジタルｓｉｎｘ／ｘ補償器による動作は、キャリアを変調する±Ｒおよび±Ｉ複素サンプル済みデータストリームの前に生じ、それらのサンプル済みデータストリームのサンプリング周波数レートで６ＭＨｚ帯域幅にわたるスペクトル形状“スロープ”の適当なｘ／ｓｉｎｘ傾斜補正を行う。図２に示されているように、ｓｉｎｘ／ｘ補償器２０２は、マルチスケール変調器２０４の直前に位置し、１０．７６ＭＨｚのサンプリング周波数レートで動作する。
【００５６】
ｓｉｎｘ／ｘ補償器２０２は、サンプリング周波数レート１０．７６ＭＨｚで動作し、６ＭＨｚ帯域幅にわたる５．３８ＭＨｚ、６３ＭＨｚまたは６９ＭＨｚｓｉｎｘ／ｘスペクトル形状の簡単だが近似的な線形のスロープｘ／ｓｉｎｘ傾斜補正、またはこれらのスペクトル形状の中の任意のもののより正確な曲線に適合する“スロープ”ｘ／ｓｉｎｘ傾斜補正の何れかを実行することができる。
【００５７】
近似的アプローチは、ＶＳＢ変換器２００からｓｉｎｘ／ｘ補償器２０２への±Ｒおよび±Ｉ複素データ入力ストリームの各々を処理する次の３タップ・フィルタを用いて実装構成される。
【数４】

【００５８】
このフィルタは、Ｄ／Ａ変換器１０４によって後で行われる“ｓｉｎｘ／ｘ”による“傾斜（チルト：ｔｉｌｔ）”の反対方向に、その±Ｒおよび±Ｉ複素データ入力ストリームを予め傾斜（予備傾斜）させる。しかし、この近似的アプローチは、真のインバース（逆処理）ではなく、その結果として“補正された”帯域のパラボラ（放物線）歪みが生じる。
【００５９】
ｓｉｎｘ／ｘスペクトル形状の実際のスロープ形状が非線形なので、近似的予備傾斜技術は、次善のもの（ｓｕｂ−ｏｐｔｉｍａｌ）であるが、依然として有効である。具体的には、近似的予備傾斜技術を用いた結果、得られるアナログ信号のルート（平方根、ｒｏｏｔ ｒａｉｓｅｄ）コサイン形状に歪みが生じるが、テレビジョン受信機の等化器はその残りの損傷（歪み）を補償することができる。
【００６０】
非線形ｘ／ｓｉｎｘ予備傾斜技術において、補償しようとするチャンネルにおけるＤ／Ａ変換器１０４のｘ／ｓｉｎｘ特性は、そのチャンネル中心について偶数または奇数対称部分に分解（ｄｅｃｏｍｐｏｓｅ）される。偶数対称部分は、リボン（ｂｏｗ）形状であり、実部係数偶数対称フィルタ（チャンネル中心ではなくてＤＣについて）とマッチ（整合）する。奇数対称部分は｛ｘ／ｓｉｎｘ／（（１−２＊β）＋２＊β＊ｃｏｓ（２＊π＊ｆ／ｆ_s））｝に等しく、４またはそれより多いサンプル／１シンボル（これは、Ｄ／Ａ変換器１０４の供給される変調済みキャリア・データストリームの８サンプル／１シンボルによって満たされるより多い）の所望の６ＭＨｚ補正帯域幅を横切る残留線形形状を実効的に有する。この残留線形形状の奇数対称部分は複素係数奇数非対称フィルタとマッチ（整合）する。
【００６１】
カスケード接続された偶数スペクトル対称フィルタと奇数スペクトル非対称フィルタによるディジタルｓｉｎｘ／ｘ補償器２０２における濾波は、１サンプル／１シンボル±Ｒおよび±Ｉ複素ＤＣ中心データストリームのサンプル上でサンプリング周波数レート１０．７６ＭＨｚで発生することが好ましい。６ＭＨｚのチャンネル帯域幅におけるシンボル・レート１０．７６Ｍｓｙｍ／ｓｅｃにおいて、補償は、ｚ領域（ｚ^-1＝ｅ^{-j ω Ts}、Ｔｓ＝時間的シンボル間隔）における単位円の５５％の上で生じる。ディジタルｓｉｎｘ／ｘ補償器２０２における補正された信号は、特定のアナログ・チャンネル（例えばＴＶチャンネル３または４）に属し、サンプリング周波数１０．７６ＭＨｚで１サンプル／１シンボル処理によって先に予備補正されるが、それによって消去（減殺）される効果は、８倍高いサンプリング周波数レート８６．０８ＭＨｚでクロック制御されるＤ／Ａ変換器１０４によって後で生じる。
【００６２】
図１９には、カスケード接続されたｓｉｎｘ／ｘ補償フィルタの典型的な回路が例示されており、その図は２つの３タップ・トランスバーサル・フィルタのカスケード接続であることが分かるであろう。ｓｉｎｘ／ｘ補償のより高い精度を実現するには、多数のタップを有するフィルタを用いればよい。
【００６３】
さらに、ディジタルｓｉｎｘ／ｘ補償器２０２は、ＶＳＢ変換器２００の上述のマルチプレクサ３１１に動作が類似しているマルチプレクサ（図示せず）を組み込んで、実数である全ての計算済みｘ／ｓｉｎｘ値をそこから±Ｒデータ出力ストリームとして転送させ、虚数である全ての計算済みｘ／ｓｉｎｘ値をそこから±Ｉデータ出力ストリームとして転送させる。
【００６４】
ディジタルＶＳＢ変調器１０２の実際のハードウェア実装においては、２の補数の２進コードを用いて全ての計算を行った。さらに、本発明の上述の多数の特徴の全てはディジタルＶＳＢ変調器１０２の環境について説明したが、これらの発明の特徴の１つまたはそれより多くのサブセット（ｓｕｂ−ｓｅｔ：部分）は、例えばＱＡＭまたはＯＦＤＭ変調器のようなディジタルＶＳＢ変調器１０２とは異なる種々のタイプの装置において一般的な利用性が見つかることを理解すべきである。従って、本発明は特許請求の範囲によってのみ限定されるよう意図されている。
【図面の簡単な説明】
【図１】図１は、ストリーム・ソースから変調器に入力として転送されたディジタルＰＣＭサンプル・ストリームから、ＨＤＴＶへの入力信号を取り出すためのＶＳＢディジタル変調器を含んでいる装置の機能ブロック図である。
【図２】図２は、図１に示されるＶＳＢディジタル変調器の諸構成要素の機能ブロック図である。
【図３】図３は、図２に示される１サンプル／１ＰＣＭシンボル−ＤＣ中心ＶＳＢ変換器の好ましい実施形態を図的に示している。
【図４】図４は、図３に示される２分岐多重Ｎタップ・ルート・ナイキストＦＩＲフィルタの詳細を概略的に示している。
【図５】図５は、図６および図７と共に、図４に示される２分岐多重Ｎタップ・ルート・ナイキストＦＩＲフィルタの動作によってＶＳＢ変換器出力を発生する方法をグラフ的に示している。
【図６】図６は、図５および図７と共に、図４に示される２分岐多重Ｎタップ・ルート・ナイキストＦＩＲフィルタの動作によってＶＳＢ変換器出力を発生する方法をグラフ的に示している。
【図７】図７は、図５および図６と共に、図４に示される２分岐多重Ｎタップ・ルート・ナイキストＦＩＲフィルタの動作によってＶＳＢ変換器出力を発生する方法をグラフ的に示している。
【図８】図８は、チャンネル３、チャンネル４およびベースバンドに対するそれぞれのデータ変調されたキャリア周波数を決定するサンプル値のストリームを所定のサンプリング周波数レートで取り出すための第１の設計アプローチを用いた、図２のマルチスケールのディジタル変調器の実施形態を示している。
【図９】図９は、チャンネル３、チャンネル４およびベースバンドに対するそれぞれのデータ変調されたキャリア周波数を決定するサンプル値のストリームを所定のサンプリング周波数レートで取り出すための第１の設計アプローチを用いた、図２のマルチスケールのディジタル変調器の実施形態を示している。
【図１０】図１０は、チャンネル３、チャンネル４およびベースバンドに対するそれぞれのデータ変調されたキャリア周波数を決定するサンプル値のストリームを所定のサンプリング周波数レートで取り出すための第１の設計アプローチを用いた、図２のマルチスケールのディジタル変調器の実施形態を示している。
【図１１】図１１は、チャンネル３、チャンネル４およびベースバンドに対するそれぞれのデータ変調されたキャリア周波数を決定するサンプル値のストリームを所定のサンプリング周波数レートで取り出すための第１の設計アプローチを用いた、図２のマルチスケールのディジタル変調器の実施形態を示している。
【図１２】図１２は、チャンネル３、チャンネル４およびベースバンドに対するそれぞれのデータ変調されたキャリア周波数を決定するサンプル値のストリームを所定のサンプリング周波数レートで取り出すための第２の設計アプローチを用いた、図２のマルチスケールのディジタル変調器の実施形態を示している。
【図１３】図１３は、図１２の複素キャリア発生器の代替実施形態を示している。
【図１４】図１４は、図１３において使用されるリスケーラ手段を示している。
【図１５】図１５は、図１２の複素キャリア発生器の代替実施形態を示している。
【図１６】図１６は、図１２の複素キャリア発生器の代替実施形態を示している。
【図１７】図１７は、ディジタル−アナログ変換器によって出力される変調済みの擬似キャリアおよび所望のキャリアを示すグラフである。
【図１８】図１８は、図２および図１９に示されるディジタルｓｉｎｘ／ｘ補償器によって行われる所望のキャリアの改善の図的表現を示すグラフである。
【図１９】図１９は、カスケード接続されたｓｉｎｘ／ｘ補償フィルタの典型例の回路を示している。
【符号の説明】
２０２ ディジタル化サンプルのストリーム
８００ １サンプル／１シンボル−８サンプル／１シンボル変換器
８０２ 複素変調器
８０４ 複素キャリア発生器

Claims (11)

1. １サンプル／１シンボル・パルス符号変調ＤＣ中心残留側波帯変換器を含む装置であって、
   所定のサンプリング周波数のレートで第１の手段に入力として供給される１サンプル／１シンボルの連続するＰＣＭシンボルのサンプルからなる継続するサンプルされたデータ・ストリームに応答して、１サンプル／１シンボルのサンプル値をもった継続するＤＣ中心の実数部（±Ｒ）のサンプルされた出力ストリームを、上記所定のサンプリング周波数の上記レートで取り出す、上記第１の手段であって、上記サンプルされたデータ出力ストリームの４個の連続する１サンプル／１シンボルのサンプル値の任意のシーケンスの各サンプル値は、継続するデータ変調された余弦波のサイクルの４つの象限の個々の象限に対応する、上記第１の手段と、
   上記第１の手段からの上記±Ｒのサンプルされたデータ出力ストリームに応答して、１サンプル／１シンボルのサンプル値をもった各ＤＣ中心の実数部（±Ｒ）および虚数部（±Ｉ）のサンプルされたデータ出力ストリームを複素出力として取り出す、２分岐形多重化Ｎタップ・ルート・ナイキストＦＩＲフィルタと、
   前記所定のサンプリング周波数の前記レートより高い周波数帯域の外側に位置する、結果として生じた不要な周波数成分を除去するフィルタ手段と、
   を含む、上記装置。
2. 上記第１の手段は、
   変調器と、
   上記変調器の変調入力に結合された１サンプル／１シンボルの連続するＰＣＭシンボルのサンプルの上記継続するサンプルされたデータ・ストリームのソースと、
   上記変調器のキャリア入力に結合された、上記所定のサンプリング周波数のレートで生じる上記継続するサンプルされたキャリア・ストリームのソースと、
   を含み、上記サンプルされたキャリア・ストリームは１、−１、−１、１のサンプル値の反復する４サンプル・シーケンスと、を含み、
   これによって上記変調器は、上記フィルタに入力として供給される１サンプル／１シンボルのサンプル値からなる上記±Ｒのサンプルされたデータ変調された出力ストリームを取り出す、請求項１に記載の装置。
3. 上記第１の手段はさらに、
   上記継続するサンプルされたキャリア・ストリームの上記ソースに結合されたキャリア入力を有する第２の変調器と、
   上記第２の変調器の変調入力に供給されるＰＣＭパイロットＤＣオフセット値のソースと、を含み、
   これによって上記第２の変調器からのサンプル値のサンプルされた±Ｒ変調された出力ストリームが上記Ｎタップ・フィルタに対する第２の入力に結合される、請求項２に記載の装置。
4. 上記Ｎタップ・フィルタの数値Ｎは、所定の奇数値であり、
   上記Ｎタップ・フィルタは、
   上記Ｎタップ・フィルタの偶数タップ０から偶数タップＮ−１まで延びる、すべてが偶数値のタップからなる第１の（Ｎ＋１）／２タップのサブフィルタと、
   上記Ｎタップ・フィルタの奇数タップ１から奇数タップＮ−２まで延びる、すべてが奇数値のタップからなる第２の（Ｎ＋１）／２タップのサブフィルタと、
   を含み、
   上記第１の手段からの１サンプル／１シンボルのサンプル値の上記±Ｒのサンプルされたデータ出力ストリームは、上記第１のサブフィルタの上記（Ｎ＋１）／２個のタップのすべてに、および上記第２のサブフィルタの上記（Ｎ−１）／２個のタップのすべてに入力として供給され、
   上記第１および第２のサブフィルタに含まれる遅延回路、および第１のマルチプレクス位置と第２のマルチプレクス位置との間でトグルされるマルチプレクサは、（１）上記マルチプレクサが第１のマルチプレクス位置を占めるときは、上記第１のサブフィルタからの±Ｒのサンプルされたデータ出力ストリームを上記フィルタからの±Ｒのサンプルされたデータ出力ストリームに導き、（２）上記マルチプレクサが上記第１のマルチプレクス位置を占めるときは、上記第２のサブフィルタからの±Ｉのサンプルされたデータ出力ストリームを上記フィルタからの±Ｉのサンプルされたデータ出力ストリームに導き、（３）上記マルチプレクサが第２のマルチプレクス位置を占めるときは、上記第２のサブフィルタからの±Ｒのサンプルされたデータ出力ストリームを上記フィルタからの上記±Ｒのサンプルされたデータ出力ストリームに導き、（４）上記マルチプレクサが上記第２のマルチプレクス位置を占めるときは、上記第１のサブフィルタからの±Ｉのサンプルされたデータ出力ストリームを上記フィルタからの上記±Ｉのサンプルされたデータ出力ストリームに導き、
   上記遅延手段は、上記第１および第２のサブフィルタからの上記サンプルされたデータ出力ストリームの等時性的に生じるサンプル値間の１クロック周期の相対遅延を導入し、
   上記フィルタからの上記±Ｒおよび±Ｉのサンプルされたデータ出力ストリームの等時性的に生ずるサンプル値は同じシンボルを指定する、請求項２に記載の装置。
5. 上記Ｎタップ・フィルタは、入力重付けされたＮタップ・フィルタである請求項４に記載の装置。
6. 上記入力重付けされたＮタップ・フィルタは、
   第１の組の２クロック周期遅延ラッチであって、その各々が上記第１のサブフィルタの偶数タップ２乃至偶数タップＮ−１の各別のものに関連している上記第１の組の２クロック周期遅延ラッチと、
   第１の組の合計器であって、その各々が上記第１の組の２クロック周期遅延ラッチの各々の間に結合されており、またその各々が上記第１のサブフィルタの偶数タップの各別のものに関連している上記第１の組の合計器と、
   第１の組の乗算器であって、その各々が上記第１のサブフィルタの上記第１の組の合計器の各別のものに結合された出力を有し、また乗算された入力として供給される上記第１の手段からの上記±Ｒのサンプルされたデータ出力ストリームと乗算器の入力としてこれに供給される係数値とを有する上記第１の組の乗算器と、
   第２の組の２クロック周期遅延ラッチであって、その各々が上記第２のサブフィルタの奇数タップ３乃至奇数タップＮ−２の各別のものに関連している上記第２の組の２クロック周期遅延ラッチと、
   第２の組の合計器であって、その各々が上記第２の組の２クロック周期遅延ラッチの各々の間に結合されており、またその各々が上記第２のサブフィルタの奇数タップの各別のものに関連している上記第２の組の合計器と、
   第２の組の乗算器であって、その各々が上記第２のサブフィルタの上記第２の組の合計器の各別のものに結合された出力を有し、また乗算された入力として供給される上記第１の手段からの上記±Ｒのサンプルされたデータ出力ストリームと乗算器の入力としてこれに供給される係数値とを有する上記第２の組の乗算器と、
   を含む、請求項５に記載の装置。
7. 上記第１のサブフィルタおよび第２のサブフィルタに含まれる上記遅延手段は、
   上記偶数タップ０の合計器からの加算サンプル値のサンプルされたデータ出力ストリームを上記乗算器の第１の入力に転送する、上記第１のサブフィルタ中の１クロック周期遅延ラッチと、
   上記奇数タップ１の合計器からの加算サンプル値のサンプルされたデータ出力ストリームを上記乗算器の第２の入力に転送する、上記第２のサブフィルタ中の２クロック周期遅延手段と、
   を含む、請求項６に記載の装置。
8. 上記第２のサブフィルタ中の上記転送用２クロック周期遅延手段は、第１および第２の縦続接続された１クロック周期遅延ラッチを含み、
   上記合計器は、上記第２のサブフィルタ中の上記縦続接続された１クロック周期遅延ラッチの第１のものの出力と上記縦続接続された１クロック周期遅延ラッチの第２のものへの入力との間に結合された入力および出力と、上記サンプル値の±Ｒのサンプルされたパイロット出力ストリームを受信する第２の入力とを有する、請求項７に記載の装置。
9. 上記第１の手段は、さらに、
   上記継続するサンプルされたキャリア・ストリームの上記ソースに結合されたキャリア入力を有する第２の変調器と、
   上記第２の変調器の変調入力に結合されたＰＣＭパイロットＤＣオフセット値のソースと、を含み、
   サンプル値の上記±Ｒのサンプルされたパイロット出力ストリームは、上記第２の変調器によって与えられる、請求項８に記載の装置。
10. １サンプル／１シンボルＰＣＭデータを１サンプル／１シンボルＤＣ中心信号に変換する方法であって、
    所定のサンプル・レートで１サンプル／１シンボルＰＣＭデータを供給するステップと、
    サンプル値の反復する４サンプル・シーケンスのキャリア・ストリームを供給するステップと、
    上記キャリア・ストリームを上記１サンプル／１シンボルＰＣＭデータで変調するステップと、
    変調された信号を２分岐形多重化Ｎタップ・ルート・ナイキスト・フィルタで濾波して、１サンプル／１シンボル・サンプルの各ＤＣ中心の実数部（±Ｒ）および虚数部（±Ｉ）のサンプルされたデータ出力ストリームを有する２分岐形複素出力信号を生成するステップと、
    前記サンプル・レートより高い周波数帯域の外側に位置する、結果として生じた不要な周波数成分を除去するステップと、
    を含む、上記方法。
11. ＰＣＭパイロットＤＣオフセット値を供給するステップと、
    上記キャリア・ストリームを上記ＰＣＭパイロットＤＣオフセット値で変調して第２の変調された信号を発生するステップと、
    上記第２の変調された信号からのサンプル値の継続するサンプルされた±Ｒの変調された出力ストリームを上記Ｎタップ・ルート・ナイキストＦＩＲフィルタへの第２の入力として組入れるステップと、
    を含む、請求項１０に記載の方法。

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