KR19990086162A - 업스트림을 위한 디지털 모듈레이터 - Google Patents
업스트림을 위한 디지털 모듈레이터 Download PDFInfo
- Publication number
- KR19990086162A KR19990086162A KR1019980019022A KR19980019022A KR19990086162A KR 19990086162 A KR19990086162 A KR 19990086162A KR 1019980019022 A KR1019980019022 A KR 1019980019022A KR 19980019022 A KR19980019022 A KR 19980019022A KR 19990086162 A KR19990086162 A KR 19990086162A
- Authority
- KR
- South Korea
- Prior art keywords
- output
- frequency
- input
- divider
- value
- Prior art date
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
본 발명은 업스트림을 위한 디지털 모듈레이터에 관한 것으로, 종래의 기술에 있어서는 신호 기호 비율에 대해서는 적용이 가능하지만 다중 기호 비율과 캐리어 주파수의 변화에 대한 각각의 수치제어발진기(NCO)의 분해능(Resolution)에 대해서 언급이 없는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 다중 기호 비율(Multiple Symbol Rate)과 캐리어 주파수(Carrier Frequency)의 변화에 대하여 높은 주파수로 동작이 가능하도록 발진기의 주파수를 기호(Symbol) 주파수의 2의 멱승으로 하거나, 정수배가 되도록 하는 장치를 제공함으로써, 다중 기호 비율 및 펄스 정형 필터(Pulse Shaping Filter)의 구현을 용이하게 하고, 보간(Interpolation)에 의한 오류의 발생을 줄이는 효과가 있다.
Description
본 발명은 업스트림을 위한 디지털 모듈레이터에 관한 것으로, 특히 다중 기호 비율(Multiple Symbol Rate)과 캐리어 주파수(Carrier Frequency)의 변화에 대하여 높은 주파수로 동작이 가능하도록 발진기의 주파수를 기호(Symbol) 주파수의 2의 멱승으로 하거나, 정수배가 되도록 하여 다중 기호 비율 및 펄스 정형 필터(Pulse Shaping Filter)의 구현을 용이하게 하고, 보간(Interpolation)에 의한 오류의 발생을 줄이기 위한 업스트림을 위한 디지털 모듈레이터에 관한 것이다.
최근 디지털 티브이의 기술 발전과 피씨(PC)의 광범위한 보급에 의해 쌍방간의 데이터 전송 및 브이오디(이하 "VOD"라 함)와 같은 사용자의 요구에 의한 영상 서비스와 같은 사업에 관심이 높아지고 있다. 이러한 쌍방향 데이터의 전송 및 VOD와 같은 서비스를 위해서는 양방향 통신이 가능한 모뎀(MODEM)이 필요하며, 이런 모뎀은 케이블을 이용하여 구현해야 한다.
따라서, 케이블 모뎀에 관하여 제안된 것으로서, 미합중국 특허번호 제 5,412,352호(특허등록일: 1995년 5월 2일)는 케이블 모뎀의 일부인 업스트림을 위한 디지털 모듈레이터에 관하여 기술하고 있다.
여기서는, 중간 주파수(Intermediate Frequency : IF)에 의한 변환을 제거하고, 신호 캐리어 주파수를 이용하여 베이스밴드 디지털 데이터를 직접 알에프(RF) 디지털 데이터로 변환한 후, 디지털/아날로그 변환기를 통과시킨다.
최근에 제시된 업스트림을 위한 디지털 모듈레이터는 도 1의 블록도에 도시된 바와 같다.
도 1의 직병렬변환부(80)는 2.304 mbps로 입력되는 직렬 데이터를 2.304 MHz의 클럭에 동기되어 병렬 데이터로 변환하여 출력하면, 이를 제1,2 유한 임펄스 응답필터(82)(84)에서 입력받아 4.608 MHz로 입력되는 샘플링 주파수에 의해 상기 직병렬변환부(80)로부터 입력되는 신호를 샘플링하여 출력하고, 이를 제1,2 보간 필터(86)(88)에서 입력받아 100 MHz로 입력되는 클럭에 의해 상기 제1,2 유한 임펄스 응답필터(82)(84)에서 출력한 샘플링 데이터를 보간하여 출력하며, 수치제어발진기(NOC)(94)는 상기 100 MHz의 주파수를 동작 주파수로 하여 마이크로프로세서로부터 입력되는 소정 비트의 제어 값을 입력받아 그에 따른 연산을 통하여 사인(sine) 및 코사인(cosine) 값을 출력한다. 제1,2 곱셈기(90)(92)는 상기 수치제어발진기(94)에서 출력한 사인 값과 코사인 값을 입력받아 상기 제1,2 보간 필터(86)(88)로부터 입력받은 보간 데이터와 각각 곱하여 출력하며, 이를 가산기(96)에서 입력받아 가산하여 출력하면 디지털/아날로그 변환기(98)는 상기 가산기(96)의 출력인 디지털 신호를 아날로그 신호로 변환하여 최종 출력한다.
상기에서와 같이 종래의 기술에 있어서는 신호 기호 비율에 대해서는 적용이 가능하지만 다중 기호 비율과 캐리어 주파수의 변화에 대한 각각의 수치제어발진기(NCO)의 분해능(Resolution)에 대해서 언급이 없는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 다중 기호 비율과 캐리어 주파수의 변화에 대하여 높은 주파수로 동작이 가능하도록 발진기의 주파수를 기호 주파수의 2의 멱승으로 하거나, 정수배가 되도록 하여 다중 기호 비율 및 펄스 정형 필터(Pulse Shaping Filter)의 구현을 용이하게 하고, 보간에 의한 오류의 발생을 줄이기 위한 장치를 제공함에 그 목적이 있다.
도 1은 종래 업스트림을 위한 디지털 모듈레이터의 구성을 보인 블록도.
도 2는 본 발명 업스트림을 위한 디지털 모듈레이터의 일실시예 구성을 보인 블록도.
도 3은 도 2에서 맵퍼의 구성을 보인 블록도.
도 4는 도 3에서 맵핑부의 맵핑에 의한 신호 성좌를 보인 좌표도.
도 5는 도 2에서 FIR 필터의 임펄스 응답을 보인 파형도.
도 6은 도 2에서 수치제어발진기의 일실시예 구성을 보인 블록도.
도 7은 도 6에서 출력결정부의 출력 파형도.
도 8은 기호 비율의 변화에 대한 K 값의 변화를 나타낸 표.
***도면의 주요 부분에 대한 부호의 설명***
100 : 직병렬변환부 110 : 차동 엔코더
120 : 발진기 130∼160 : 분주기
170 : 맵퍼 180, 190 : FIR 필터
200, 210 : I/P 필터 220, 230 : 곱셈기
240, 410∼413 : 가산기 250 : 수치제어발진기(NCO)
260 : 디지털/아날로그 변환기 310, 320 : 맵핑부
330 : 선택부 400∼402 : 레지스터
420∼422 : 지연부 430, 431 : 자리올림부(CARRY)
440 : 출력결정부(NCO ROM)
이와 같은 목적을 달성하기 위한 본 발명 업스트림을 위한 디지털 모듈레이터의 구성은 직렬 비트 스트림을 4비트 병렬 데이터로 변환하여 출력하는 직병렬변환부와; 마이크로프로세서(미도시)로부터 입력되는 제어신호에 의해 상기 직병렬변환부로부터 입력되는 2비트를 차동 엔코딩하거나 바이패스(By-pass)하는 차동 엔코더와; 설정된 주파수를 발생하는 발진기와; 상기 발진기에서 출력한 주파수를 로 분주하는 제1 분주기와; 상기 제1 분주기에서 출력한 주파수를 로 분주하는 제2 분주기와; 상기 제1 분주기에서 출력한 주파수를 소정의 값으로 분주하는 제3 분주기와; 상기 제3 분주기에서 출력한 주파수를 로 분주 하는 제4 분주기와; 상기 직병렬변환부로부터 입력되는 2비트와, 상기 차동 엔코더로부터 입력되는 2비트를 마이크로프로세서의 제어신호에 의해 결정된 복조형식으로 맵핑하여 출력하는 맵퍼(Mapper)와; 상기 제2 분주기로부터 입력되는 주파수에 의해 상기 맵퍼로부터 입력되는 신호를 샘플링하여 출력하는 제1,2 유한 임펄스 응답필터와; 상기 발진기로부터 입력되는 주파수에 의해 상기 제1,2 유한 임펄스 응답필터에서 출력한 샘플링 데이터를 보간하여 출력하는 제1,2 보간 필터와; 상기 발진기에서 출력한 주파수를 동작 주파수로 하여 마이크로프로세서로부터 입력되는 소정 비트의 제어 값을 입력받아 그에 따른 연산을 통하여 사인 및 코사인 값을 출력하는 수치제어발진기와; 상기 수치제어발진기에서 출력한 사인 값과 상기 제1 보간 필터의 출력을 입력받아 곱하여 출력하는 제1 곱셈기와; 상기 수치제어발진기에서 출력한 코사인 값과 상기 제2 보간 필터의 출력을 입력받아 곱하여 출력하는 제2 곱셈기와; 상기 제1,2 곱셈기의 출력을 입력받아 가산하여 출력하는 가산기와; 상기 가산기의 출력인 디지털 신호를 아날로그 신호로 변환하여 최종 출력하는 디지털/아날로그 변환기로 구성함을 특징으로 한다.
상기 맵퍼는 직병렬 변환부 및 차동 엔코더로부터 입력되는 데이터에 따른 매핑에 의한 직교위상 변조 값과 16치 직교진폭 변조 값을 출력하는 제1,2 맵핑부와; 상기 제1,2 맵핑부로부터 입력되는 변조 값 중 하나를 마이크로프로세서로부터 입력되는 제어신호에 의해 선택하여 출력하는 선택부로 구성함을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명 업스트림을 위한 디지털 모듈레이터의 일실시예 구성을 보인 블록도로서, 이에 도시한 바와 같이 직렬 비트 스트림을 4비트 병렬 데이터로 변환하여 출력하는 직병렬변환부(100)와; 마이크로프로세서(미도시)로부터 입력되는 제어신호에 의해 상기 직병렬변환부(100)로부터 입력되는 2비트를 차동 엔코딩하거나 바이패스(By-pass)하는 차동 엔코더(110)와; 설정된 주파수를 발생하는 발진기(120)와; 상기 발진기(120)에서 출력한 주파수를 로 분주하는 제1 분주기(130)와; 상기 제1 분주기(130)에서 출력한 주파수를 로 분주하는 제2 분주기(140)와; 상기 제1 분주기(130)에서 출력한 주파수를 소정의 값으로 분주하는 제3 분주기(150)와; 상기 제3 분주기(150)에서 출력한 주파수를 로 분주 하는 제4 분주기(160)와; 상기 직병렬변환부(100)로부터 입력되는 2비트와, 상기 차동 엔코더(110)로부터 입력되는 2비트를 마이크로프로세서의 제어신호에 의해 결정된 복조형식으로 맵핑하여 출력하는 맵퍼(Mapper)(170)와; 상기 제2 분주기(140)로부터 입력되는 주파수에 의해 상기 맵퍼(170)로부터 입력되는 신호를 샘플링하여 출력하는 제1,2 유한 임펄스 응답필터(180)(190)와; 상기 발진기(120)로부터 입력되는 주파수에 의해 상기 제1,2 유한 임펄스 응답필터(180)(190)에서 출력한 샘플링 데이터를 보간하여 출력하는 제1,2 보간 필터(200)(210)와; 상기 발진기(120)에서 출력한 주파수를 동작 주파수로 하여 마이크로프로세서로부터 입력되는 소정 비트의 제어 값을 입력받아 그에 따른 연산을 통하여 사인(sine) 및 코사인(cosine) 값을 출력하는 수치제어발진기(NOC)(250)와; 상기 수치제어발진기(250)에서 출력한 사인 값과 상기 제1 보간 필터(200)의 출력을 입력받아 곱하여 출력하는 제1 곱셈기(220)와; 상기 수치제어발진기(250)에서 출력한 코사인 값과 상기 제2 보간 필터(210)의 출력을 입력받아 곱하여 출력하는 제2 곱셈기(230)와; 상기 제1,2 곱셈기(220)(230)의 출력을 입력받아 가산하여 출력하는 가산기(240)와; 상기 가산기(240)의 출력인 디지털 신호를 아날로그 신호로 변환하여 최종 출력하는 디지털/아날로그 변환기(260)로 구성한다.
상기 맵퍼(170)는 도 3의 블록도에 도시한 바와 같이 직병렬변환부(100) 및 차동 엔코더(110)로부터 입력되는 데이터에 따른 맵핑(Mapping)에 의한 직교위상 변조 값과 16치 직교진폭 변조 값을 출력하는 제1,2 맵핑부(310)(320)와; 상기 제1,2 맵핑부(310)(320)로부터 입력되는 변조 값 중 하나를 마이크로프로세서로부터 입력되는 제어신호(QPSK/QAM)에 의해 선택하여 출력하는 선택부(330)로 구성한다.
또한, 도 6에 도시한 상기 수치제어발진기(250)는 마이크로프로세서로부터 입력되는 소정의 비트 제어 값과 발진기(120)로부터 입력되는 소정의 주파수()를 입력받아 정수제어 값을 출력하는 제1,2,3 레지스터(400)(401)(402)와; 입력되는 값을 소정시간(onetime) 지연하여 출력하는 제1,2,3 지연부(420)(421)(422)와; 상기 제1,3 레지스터(400)(402)에서 출력한 정수제어 값과 제1,2 지연부(420)(421)의 출력을 가산하여 상기 제1,2 지연부(420)(421)로 출력하는 제1,2 가산기(410)(411)와; 상기 제2 가산기(411)의 출력을 입력받아 소정의 크기(512 K) 이상이면 1을 더하여 출력하는 제1 자리올림부(430)와; 상기 제1 자리올림부(430)의 출력과 상기 제2 레지스터(401)에서 출력한 정수제어 값 및 제3 지연부(422)의 출력을 가산하여 출력하는 제3 가산기(412)와; 상기 제3 가산기(412)의 출력을 입력받아 소정의 크기(512 K) 이상이면 1을 더하여 출력하는 제2 자리올림부(431)와; 상기 제2 자리올림부(431)와 상기 제1 지연부(420)의 출력을 가산하여 출력하는 제4 가산기(413)와; 상기 제4 가산기(413)로부터 입력되는 어드레스에 의해 출력 값을 결정하여 출력하는 출력결정부(440)로 구성한다.
이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정 및 작용 효과를 설명하면 다음과 같다.
도 2에서 직병렬변환부(100)는 외부에서 입력되는 직렬 비트 스트림(stream)을 제3 분주기(150)로부터 입력되는 주파수(4fS)에 동기하여 4비트의 병렬 데이터로 변환하여 출력하는데, 상기 주파수(4fS)는 기호 비율의 변화에 대한 K 값의 변화를 나타낸
도 8에 도시한 바와 같이 발진기(120)에서 출력한 주파수(f0= 163.84 MHz)를 제1 분주기(130)에서 로 분주하여 출력한 것을 제3 분주기(150)에서 마이크로프로세서로부터 입력된 소정의 값(1/K)으로 분주한 것이다. 그러나 상기 주파수(f0)를 기호비율의 정수배로 설정하는 경우에 상기 제1 분주기(130)는 정수배로 분주할 수 있다. 예를 들어 f0가 102.4MHz인 경우에는 상기 제1 분주기(130)는 로 분주하게 된다.
상기 직병렬변환부(100)의 출력 중 2비트(I1, Q1)를 차동 엔코더(110)에서 입력받아 마이크로프로세서(미도시)로부터 입력되는 제어신호(DE ON/OFF)에 의해 차동 엔코딩(Differential Encoding)하거나, 바이패스(By-pass)하는데, 상기 제어신호가 '1'이면 입력(I1, Q1)에 대한 차동 엔코딩을 하여 출력( I1 ′ , Q1 ′ )하고, '0'이면 상기 입력을 바이패스 하여 출력(I1, Q1)하며, 이 차동 엔코더(110)는 다음 식에 의해 동작한다.
여기서, 첨자 k는 시간 상태를 나타내고, k-1은 이전(onetime)에 지연된 상태를 나타낸다. 즉, 현재의 차동 엔코더의 입력과 출력 값이 각각 (Ik, Qk), ( Ik ′, Qk ′ )이면 이전 출력 값은 ( Ik-1 ′, Qk-1 ′ )이다. 이를 표 1에 좀더 자세히 나타내면 다음과 같다.
| IkQk |
|
|
| 0 0 | 1 1 | 1 1 |
| 0 0 | 0 1 | 0 1 |
| 0 0 | 0 0 | 0 0 |
| 0 0 | 1 0 | 1 0 |
| 0 1 | 1 1 | 0 1 |
| 0 1 | 0 1 | 0 0 |
| 0 1 | 0 0 | 1 0 |
| 0 1 | 1 0 | 1 1 |
| 1 0 | 1 1 | 1 0 |
| 1 0 | 0 1 | 1 1 |
| 1 0 | 0 0 | 0 1 |
| 1 0 | 1 0 | 0 0 |
| 1 1 | 1 1 | 0 0 |
| 1 1 | 0 1 | 1 0 |
| 1 1 | 0 0 | 1 1 |
| 1 1 | 1 0 | 0 1 |
상기 직병렬변환부(100)로부터 입력되는 2비트와, 상기 차동 엔코더(110)로부터 입력되는 2비트를 매퍼(Mapper)(170)에서 입력받아 마이크로프로세서에서 입력되는 제어신호(QPSK/QAM) 및 상기 제3 분주기(150)에서 출력한 주파수(4fS)를 로 분주 하는 제4 분주기(160)에서 출력한 주파수(fS)에 의해 맵핑(Mapping)을 하여 출력하는데, 도 3 및 도 4에 도시한 바와 같이 제1 매핑부(310)는 입력 ( I1 ′ , I0)에 따라 직교위상 변조(QPSK)를 통해 (IA, QA)를 출력하며, 이는 도 4a에 도시한 바와 같이 입력( I1 ′ , I0)이 (1, 1)이면 (IA, QA)은 (x, y)이 되고, (0, 0)이면 (-x, -y)이 된다. 또한 제2 맵핑부(320)는 입력(I0, I1 ′ , Q0, Q1 ′ )에 따라 16치 직교진폭 변조(QAM)를 통해 (IB, QB)를 출력하며, 이는 도 4b, 4c에 도시한 바와 같이 입력(I0, I1 ′ , Q0, Q1 ′ )이 (1,1,0,1)이면 출력(IB, QB)은 (x0, y0)이고, (0,0,1,0)이면 (IB, QB)은 (-x0, -y0)가 되며, 상기 제1,2 맵핑부(310)(320)로부터 출력되는 변조 값을 선택부(330)에서 입력받아 이중 하나를 마이크로프로세서로부터 입력되는 제어신호(QPSK/QAM)에 의해 선택하여 출력한다.
상기 맵퍼(170)에서 출력한 신호(I, Q)를 제1,2 유한 임펄스 응답필터(이하 "FIR 필터"라 함)(180)(190)에서 입력받아 상기 제1 분주기(130)의 출력(10.24 MHz)을 로 분주하여 출력하는 제2 분주기(140)로부터 입력되는 주파수(5.12 MHz)에 의해 샘플링하여 출력하는데, 기호 비율(Symbol Rate)의 변화에 적응하도록 설계하며, 이때의 필터 톱(TOP) 계수는 가장 높은 기호 비율의 톱 계수를 선택한다. 이런 경우 필터의 임펄스 응답은 도 5에 도시한 바와 같이 기호 비율이 2560 Ksymbol/sec에 비해 1280 Ksymbol/sec와 640 Ksymbol/sec는 시간 상 2, 4배 더 길어진다.
상기 제1,2 FIR 필터(180)(190)에서 출력한 샘플링 데이터를 제1,2 보간 필터(이하 "I/P 필터"라 함)(200)(210)에서 입력받아 상기 발진기(120)로부터 입력되는 주파수(163.84 MHz)에 의해 보간하여 출력하면 이를 제1,2 곱셈기(220)(230)에서 입력받아 수치제어장치(250)에서 출력하는 사인 및 코사인 값과 곱셈하여 출력하는데, 상기 수치제어장치(250)는 도 6에 도시한 바와 같이 제1,2,3 레지스터(400)(401)(402)에서 마이크로프로세서로부터 입력되는 27비트의 제어 값과 상기 발진기(120)로부터 입력되는 주파수(163.84 MHz)를 입력받아 각각의 정수제어 값(9비트)을 출력하며, 이 정수제어 값은 다음과 같은 식에 의해 계산되어 진다.
여기서, x는 캐리어 주파수이고, y는 27비트 정수제어 값이며, 이때 상위 9비트의 정수제어 값은 상기 제1 레지스터(400)에서 출력되고, 중,하위 9비트의 정수제어 값은 각각 상기 제2,3 레지스터(401)(402)에서 출력된다. 예를 들어 1Hz의 주파수 변화가 필요한 경우 제3 레지스터(402)에서 출력하는 하위 정수제어 값에 '1'을 더하면 된다.
상기 제1,2,3 레지스터(400)(401)(402)의 출력인 각각의 정수제어 값은 제1,2,3 가산부(410)(411)(412)로 입력되어 제1,2,3 지연부(420)(421)(422)로부터 입력되는 값과 가산이 되어진다. 즉, 상기 제1,3 레지스터(400)(401)에서 출력한 정수제어 값(상,하위 9비트)과 상기 제1,2 지연부(420)(421)의 출력을 제1,2 가산기(410)(411)에서 가산하여 출력하고, 이중 상기 제2 가산기(411)의 출력을 제1 자리올림부(CARRY, 430)에서 입력받아 512 K 이상이면 '1'을 더하여 출력하며, 이를 제3 가산기(412)에서 입력받아 상기 제1 자리올림부(430)의 출력과 상기 제2 레지스터(401)에서 출력한 정수제어 값(중위 9비트) 및 제3 지연부(422)의 출력을 가산하여 출력하면 제2 자리올림부(431)는 512 K 이상이면 1을 더하여 출력한다. 상기 제2 자리올림부(431)의 출력은 제4 가산기(413)에서 상기 제1 지연부(420)의 출력과 가산되어 출력결정부(NCO ROM, 440)로 입력되며, 이 출력결정부(440)는 상기 제4 가산기(413)로부터 입력되는 어드레스에 의해 출력 값(사인 값과 코사인 값)을 결정하여 출력하는데, 도 7에 도시한 바와 같이 입력 어드레스가 '0'이면 코사인 값은 '255'이고, 사인 값은 '0'이 출력된다.
상기 제1,2 곱셈기(220)(230)의 출력을 가산기(240)에서 입력받아 가산하여 출력하면 이를 디지털/아날로그 변환기(260)에서 입력받아 아날로그 신호로 변환하여 최종 출력한다.
이상에서 설명한 바와 같이 본 발명 업스트림을 위한 디지털 모듈레이터는 다중 기호 비율(Multiple Symbol Rate)과 캐리어 주파수(Carrier Frequency)의 변화에 대하여 높은 주파수로 동작이 가능하도록 발진기의 주파수를 기호(Symbol) 주파수의 2의 멱승으로 하거나, 정수배가 되도록 하여 다중 기호 비율 및 펄스 정형 필터(Pulse Shaping Filter)의 구현을 용이하게 하고, 보간(Interpolation)에 의한 오류의 발생을 줄이는 효과가 있다.
Claims (2)
- 직렬 비트 스트림을 4비트 병렬 데이터로 변환하여 출력하는 비트변환부와; 마이크로프로세서(미도시)로부터 입력되는 제어신호에 의해 상기 비트변환부로부터 입력되는 2비트를 차동 엔코딩하거나 바이패스(By-pass)하는 차동 엔코더와; 설정된 주파수를 발생하는 발진기와; 상기 발진기에서 출력한 주파수를
- 제1항에 있어서, 상기 매퍼는 직병렬 변환부 및 차동 엔코더로부터 입력되는 데이터에 따른 매핑에 의한 직교위상 변조 값과 16치 직교진폭 변조 값을 출력하는 제1,2 매핑부와; 상기 제1,2 매핑부로부터 입력되는 변조 값 중 하나를 마이크로프로세서로부터 입력되는 제어신호에 의해 선택하여 출력하는 선택부로 구성함을 특징으로 하는 업스트림을 위한 디지털 모듈레이터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980019022A KR19990086162A (ko) | 1998-05-26 | 1998-05-26 | 업스트림을 위한 디지털 모듈레이터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980019022A KR19990086162A (ko) | 1998-05-26 | 1998-05-26 | 업스트림을 위한 디지털 모듈레이터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990086162A true KR19990086162A (ko) | 1999-12-15 |
Family
ID=65899661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980019022A KR19990086162A (ko) | 1998-05-26 | 1998-05-26 | 업스트림을 위한 디지털 모듈레이터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990086162A (ko) |
-
1998
- 1998-05-26 KR KR1019980019022A patent/KR19990086162A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6141387A (en) | Digital QAM modulator using post filtering carrier recombination | |
| KR100484710B1 (ko) | 리샘플링회로및그제어방법 | |
| US5933452A (en) | Timing interpolator in digital demodulator | |
| JPH1023096A (ja) | ディジタル変調器および復調器 | |
| US7702034B1 (en) | Parallel processing for programmable wideband digital modulation | |
| US6944250B2 (en) | Variable rate modulator | |
| JPH11261659A (ja) | ディジタル信号伝送装置 | |
| JPH05292135A (ja) | デジタル変調器 | |
| JPS63119348A (ja) | デジタル信号処理装置を備えたモデム | |
| US6621366B1 (en) | Parallel-process digital modulator structures and methods | |
| US6870429B2 (en) | Variable rate modulator | |
| JPH06133273A (ja) | Ｑａｍ信号処理装置 | |
| US4617537A (en) | Method for digital quadrature amplitude modulation | |
| US6668029B1 (en) | Methods and apparatus for implementing digital resampling circuits | |
| JP4562105B2 (ja) | 複素ディジタル変調器、変調された複素キャリアを発生する方法、およびアナログ信号を取り出す装置 | |
| JP4376222B2 (ja) | 波形整形デジタルフィルタ回路 | |
| JP3575992B2 (ja) | ディジタル変調装置 | |
| KR19990086162A (ko) | 업스트림을 위한 디지털 모듈레이터 | |
| US8489662B2 (en) | Systems and methods for sliding convolution interpolating filters | |
| JP4743943B2 (ja) | パルスコード変調−ｄｃ中心ｖｓｂ変換器 | |
| Cho et al. | A 8.75-MBaud single-chip digital QAM modulator with frequency-agility and beamforming diversity | |
| JPH06291790A (ja) | π／４シフトＱＰＳＫ変調器 | |
| JP3864034B2 (ja) | 波形整形デジタルフィルタ回路 | |
| KR100429898B1 (ko) | 특정 대역에서의 주파수 왜곡을 선택적으로 보상하는인버스 싱크 필터 및 그 방법 | |
| KR0156195B1 (ko) | 디지탈 데이터의 송신 및 수신장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |