KR0156195B1 - 디지탈 데이터의 송신 및 수신장치 - Google Patents

Abstract

본 발명은 디지탈 데이터의 송신 및 수신 시스템에 관한 것으로, 특히 QAM(Quadrature Amplitude Modulation) 변조 및 복조에서 파형의 정형을 위한 필터링 과정을 개선하여 하드웨어의 복잡도를 줄일 수 있는 디지탈 데이터의 송신 및 수신장치에 관한 것이다.

Description

디지탈 데이터의 송신 및 수신장치

제1도 (a)(b)는 종래의 디지탈 데이터의 송신 및 수신장치의 구성블럭도.

제2도는 파형정형 필터의 출력파형도.

제3도는 본 발명의 송신블럭의 필터처리부 구성도.

제4도는 본 발명의 수신블럭의 필터처리부 구성도.

제5도는 본 발명의 송신장치의 구성블럭도.

제6도는 본 발명의 수신장치의 구성블럭도.

제7도는 (a)(b) 및 제8도는 본 발명의 필터처리부의 상세구성도.

* 도면의 주요부분에 대한 부호의 설명

50 : 맵핑부 51 : 제1 필터링 처리부

52 : 제2 필터링 처리부 53 : MUX

54 : D/A 변환부 55 : LPF

56 : A/D 변환부 57 : 제3 필터링 처리부

58 : 제4필터링 처리부 59 : 등화부

본 발명은 디지탈 데이터의 송신 및 수신 시스템에 관한 것으로, 특히 QAM(Quadrature Amplitude Modulation) 변조 및 복조에서 파형의 정형을 위한 필터링 과정을 개선하여 하드웨어의 복잡도를 줄일 수 있는 디지탈 데이터의 송신 및 수신장치에 관한 것이다. QAM(Quadrature Amplitude Modulation)은 주파수가 같고 위상이 서로 90°차이나는 두 개의 반송파를 유한개의 값을 가질 수 있는 두 개의 이산신호로 각각 진폭 변조한 하 더하는 디지탈 변조방식이다.

이하, 첨부된 도면을 참고하여 종래의 디지탈 데이터의 송신 및 수신장치에 대하여 설명하면 다음과 같다.

제1도 (a)(b)는 종래의 디지탈 데이터의 소신 및 수신장치의 구성블럭도이다.

먼저, 디지탈 데이터의 송신장치의 구성은 제1도 (a)에서와 같이, 순방향 오류정정 코드가 부가된 데이터를 맵핑 처리하여 출력하는 맵핑부(1)와, 상기 맵핑부(1)에서 출력되는 I채널의 데이터를 파형정형을 위하여 심볼신호 사이에 3개의 데이터를 삽입하여 보간 출력하는 I채널 데이터 보간부(2a)와, Q채널의 데이터를 파형정형을 위하여 심볼신호 사이에 3개의 데이터를 삽입하여 보간 출력하는 Q채널 데이터 보간부(2b)와, 상기 I채널 데이터 보간부(2a), Q채널 데이터 보간부(2b)의 출력 데이터를 각각 파형정형 필터링 출력하는 파형정형 필터(3a)(3b)와, 상기 파형정형 필터(3a)(3b)의 출력 신호를 아나로그 변환하는 D/A 컨버터(4)와, 상기 발진 주파수와 믹싱되어진 D/A 컨버터(4)의 출력신호를 대역 필터링 하여 IF 신호를 출력하는 BPF(5)를 포함하여 구성된다.

그리고, 디지탈 데이터의 수신장치의 구성은 제1도 (b)에서와 같이, 먼저, 발진 주파수와 믹싱되어 클럭복원 되어진 IF 신호를 저역통과 필터링(Low Pass Filtering)하는 LPF(6)와, 상기 LPF(6)에서 출력되는 기저대역 신호를 디지탈 변환하는 A/D 컨버터(7)와, 상기 A/D 컨버터(7)의 출력신호를 파형정형 필터링 하는 파형정형 필터(8a)(8b)와, 상기 파형정형 필터(8a)(8b)의 필터링 되어진 신호를 감축(Decimation)하는 I채널 데이터 감축부(9a), Q 채널 데이터 감축부(9a)와, 상기 I채널 데이터 감축부(9a), Q채널 데이터 감축부(9b)의 감축 데이터를 등화(Equalizing)하는 등화부(10)를 포함하여 구성된다.

상기와 같은 종래의 디지탈 데이터의 송신 및 수신장치는 디지탈 변조과정과 파형정형을 위한 필터링 과정이 독립적으로 수행되어 회로의 구성이 복잡해지는 문제점이 있었다.

본 발명은 상기와 같은 종래의 디지탈 데이터의 송수신 장치의 하드웨어 중복성을 제거하여 하드웨어의 복잡도를 줄일 수 있는 디지탈 데이터의 송신 및 수신장치를 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 디지탈 데이터의 송신장치는 순방향 오류정정 코드가 부가된 데이터를 맵핑 처리하여 출력하는 맵핑부와, 상기 맵핑부에서 출력되는 I채널의 출력 데이터를 선형 위상값이 중심축을 기준으로 좌우 대칭으로 나타나는 두 필터의 계수가 순차적으로 입력되어 필터링 및 디지탈 변조 출력하는 제1 필터링 수단부와, 상기 맵핑부에서 출력되는 Q채널의 출력 데이터를 선형 위상값이 중심축을 기준으로 좌우 비대칭으로 나타나는 두 필터의 계수가 순차적으로 입력되어 필터링 및 디지탈 변조 출력하는 제2 필터링 수단부와, 상기 제1,2 필터링 수단부의 출력신호를 선택적으로 출력하는 MUX와, 상기 MUX의 출력신호를 아나로그 변환하는 D/A 변환부로 이루어짐을 특징으로 하고, 본 발명의 디지탈 데이터의 수신장치는 수신되는 IF 신호를 디지탈 변환 출력하는 A/D 변환부와, 상기 디지탈 변환 되어진 I채널의 데이터를 다운 샘플링하여 필터링 및 디지탈 복조 출력하는 제1 필터링 수단부와, 상기 디지탈 변환되어진 Q채널의 데이터를 다운 샘플링하여 필터링 및 디지탈 복조 출력하는 제2 필터링 수단부와, 상기 제1,2 필터링 수단부의 출력 데이터를 등화하여 변화된 주파수 특성을 보상 출력하는 등화부로 이루어짐을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명의 디지탈 데이터의 송신 및 수신장치에 대하여 상세히 설명하면 다음과 같다.

제2도는 파형정형 필터의 출력파형도이고, 제3도는 본 발명의 송신블럭의 필터 처리부 구성도이고, 제4도는 본 발명의 수신블럭의 필터처리부 구성도이다.

디지탈 데이터의 전송에 있어서 부호화된 데이터는 맵핑부를 통과하여 일정 레벨의 값만을 갖는 신호로 변환한다.

이 값을 그대로 전송하면 제한된 대역폭으로 인해서 인접 심볼간의 심한 간섭이 발생하여 복원이 어렵게 된다.

따라서 제한된 대역폭에 맞게 필터처리를 하게 된다.

이때 이론적으로는 보간(Interpolation)이 없이도 처리가 가능하지만 보다 정확한 파형정형을 위하여 4배의 보간을 한후 필터링 하는 다중위상 필터처리를 하게 된다. 즉, 신호 사상부를 통과한 신호를 3개의 0을 삽입한 다음 RC 필터링을 하여 이 3개의 값을 보간하여 원하는 대역내로 제한하는 대역제한 필터처리를 한다.

3개의 0이 삽입되어 있으므로 다중위상 필터로 처리할 경우 동작 주파수를 낮출 수 있다.

다음 과정의 처리는 디지탈 영역에서 일단 중간 주파수로 올리는 과정인데 이렇게 하면 다음의 아나로그 처리과정이 상당히 간단해진다.

디지탈 영역에서 중간 주파수로 변환하는 고정은 곱셈이 필요없이 멀티플렉서만으로 간단히 구현될 수 있다.

즉, 제3도 (a)(b)에서와 같이, I채널의 경우에는 필터1(20a)와 필터3(22a)가 남게 되고 Q채널의 경우에는 필터2(21b)와 필터4(23b)가 남게 된다.

이때 I채널의 필터1(20a)과 필터3(22a)는 필터의 계수가 제2도에서와 같이, 좌우 대칭으로 나타나고, Q채널의 필터2(21b)와 필터4(23b)는 시간영역에서 반대칭인 구조로 되어 있다.

그리고 수신장치에서는 2개의 심볼마다 0이 삽입되어 있는 구조이므로 그 위상분리 필터로 처리가 가능하다.

그러므로 2배의 감축과정을 복조과정과 결합할 경우 제4도 (a)(b)에서와 같이, I채널에서 필터 1 (24a),Q채널에서 필터2(25a)가 남게 되어 구조가 간단해진다.

본 발명의 디지탈 데이터의 송신장치는 제5도에서와 같이, 순방향 오류정정 코드가 부가된 데이터를 맵핑 처리하여 출력하는 맵핑부(50)와, 상기 맵핑부(50)에서 출력되는 I채널의 출력 데이터를 선형 위상값이 중심축을 기준으로 좌우 대칭으로 나타나는 필터 1,3(20a)(22a)(제2도에 나타난)의 계수가 교번적으로 입력되어 필터링 및 디지탈 변조 출력하는 제1필터링 수단부(51)와, 상기 맵핑부(50)에서 출력되는 Q채널의 출력 데이터를 선형 위상값이 중심축을 기준으로 좌우 비대칭인 성질을 이용하여 입력 Q심볼을 정방향과 역방향으로 지연소자를 통과시켜서 이 각방향의 심볼값들을 교번적으로 각 계수에 곱하여 전체합을 구하는 필터링 및 디지탈 변조 출력하는 제2 필터링 수단부(52)와, 상기 제1,2 필터링 수단부(51)(52)의 출력신호를 선택적으로 출력하는 MUX(53)와, 상기 MUX(53)의 출력신호를 아나로그 변환하는 D/A 변환부(54)를 포함하여 구성된다.

상기와 같은 본 발명의 디지탈 데이터 송신장치에서 제1 필터링 수단부(51)의 상세구성은 제7도(a)에서와 같이, 맵핑부(50)에서 출력되는 I채널의 출력 데이터를 순차적으로 각각 n차수(0,1,2,…, n) 만큼 지연 출력하는 n개의 지연 수단부와, 더해진 지연차수가 n의 값을 갖는 두 개의 지연수단부(입력단 부터 최종단으로 접속되는)의 지연출력값을 각각 합산하여 출력하는개의 덧셈기와, 상기 덧셈기의 출력신호와 선형 위상값이 중심축을 기준으로 좌우 대칭으로 나타나는 두 필터(필터 1, 필터 3)의 계수를 차례대로 대응하여 곱하고,차수의 지연수단부의 출력값과번째의 필터계수를 곱하는개의 곱셈기와, 상기 곱셈기의 모든 출력값을 가산하여 출력하는 덧셈기를 포함하여 구성된다.

그리고 본 발명의 디지탈 데이터 송신장치에서 제2필터링 수단부(51)의 상세구성은 제7도 (b)에서와 같이, 맵핑부(50)에서 출력된 Q채널의 출력 데이터를 순차적으로 각각 n차수(0, 1, 2, …, n)만큼 지연 출력하는 n개의 지연 수단부와, 반대방향으로 순차적으로 지연하는 n개의 지연수단부와, 각 방향의 데이터를 교번적으로 선택하는 멀티플렉스(MUX)와, 그 출력과 필터계수를 곱하는 n개의 곱셈부와, 상기 곱셈기의 모든 출력값을 가산하여 출력하는 덧셈기를 포함하여 구성된다.

즉, 필터 1,3가 좌우대칭 필터이고, 필터 2,4가 비대칭인 것을 이용하여 필터의 구성요소 중 하드웨어적으로 복잡한 곱셈기를 필터 1,3의 경우 1/4로 필터 2,4 경우 반으로 줄였다.

예를 들어 128탭의 필터를 이렇게 구성할 경우 심볼 주파수의 2배의 주파수로 동작하는 필터 32탭만이 있으면 구성이 가능해진다(종래의 구조와 필터의 탭수가 1/4로 줄고 주파수도 반으로 줄인 구조이다).

그리고 본 발명의 디지탈 데이터의 수신장치의 구조는 제6도에서와 같이, 2개의 심볼마다 0이 삽입되어 있는 구조이므로 그 위상 분리필터로 처리가 가능해진다.

즉, 수신되는 IF 신호를 일정 레벨로 대역통과 필터링하는 LPF(55)와, 상기 LPF(55)의 대역통과 필터링 되어진 신호를 디지탈 변환 출력하는 A/D 변환부(56)와, 상기 디지탈 변환되어진 I채널의 데이터를 다운 샘플링하여 필터링 및 디지탈 복조 출력하는 제3 필터링 수단부(57)와, 상기 디지탈 변환되어진 Q채널의 데이터를 다운 샘플링하여 필터링 및 디지탈 복조 출력하는 제2필터링 수단부(58)와, 상기 1,2 필터링 수단부(57)(58)의 출력 데이터를 등화하여 변화된 주파수 특성을 보상 출력하는 등화부(59)를 포함하여 구성된다.

본 발명의 수신장치의 필터링 처리부의 상세구성은 제8도에서와 같이, 송신장치와 마찬가지로 RC 필터의 선형위상 필터의 성질을 이용할 경우 곱셈기와 덧셈기를 공유하여 필터를 구성하게 된다.

그러므로 감축, 필터링 복조가 한 블록에서 이루어지게 된다.

상기와 같은 본 발명의 디지탈 데이터 송,수신장치는 RC 필터의 구조를 개선하여 송신장치에서 보간, 필터링, 변조가 한 블록에서 이루어지고, 수신장치에서 감축, 필터링, 복조가 한블럭에서 이루어지므로 ASIC 등으로 구현할시에 하드웨어를 단순화하는 효과가 있다.

Claims (4)

1. 디지탈 데이터의 송신장치에 있어서, 순방향 오류정정 코드가 부가된 데이터를 맵핑처리하여 출력하는 맵핑부와, 상기 맵핑부에서 출력되는 I채널의 출력 데이터를 선형 위상값이 중심축을 기준으로 좌우 대칭으로 나타나는 두 필터의 계수가 순차적으로 입력되어 필터링 및 디지탈 변조 출력하는 제1 필터링 수단부와, 상기 맵핑부에서 출력되는 Q채널의 출력 데이터를 선형 위상값이 중심축을 기준으로 좌우 비대칭으로 나타나는 두 필터의 계수가 순차적으로 입력되어 필터링 및 디지탈 변조 출력하는 제2필터링 수단부와, 상기 제1,2 필터링 수단부의 출력신호를 선택적으로 출력하는 MUX와, 상기 MUX의 출력신호를 아나로그 변환하는 D/A 변환부를 포함하여 구성됨을 특징으로 하는 디지탈 데이터의 송신장치.
2. 제1항에 있어서, 제1 필터링 수단부는 맵핑부에서 출력되는 I채널의 출력 데이터를 순차적으로 각각 n차수(0,1,2…, n)만큼 지연 출력하는 n개의 지연 수단부와, 더해진 지연차수가 n의 값을 갖는 두 개의 지연수단부

   의 지연출력값을 각각 합산하여 출력하는개의 덧셈기와, 상기 덧셈기의 출력신호와 선형 위상값이 중심축을 기준으로 좌우 대칭으로 나타나는 두 필터의 계수를 차례대로 대응하여 믹싱하고,차수의 지연수단부의 출력값과번째의 필터계수를 믹싱하는개의 곱셈기와, 상기 곱셈기의 모든 출력값을 가산하여 출력하는 덧셈기를 포함하여 구성됨을 특징으로 하는 디지탈 데이터의 송신장치.
3. 제1항에 있어서, 제2 필터링 수단부는 맵핑부에서 출력되는 Q채널의 출력데이터를 순차적으로 각각 n차수(0,1,2,…,n) 만큼 지연출력하는 n개의 지연 수단부와, 더해진 지연차수가 n의 값을 갖는 두 개의 지연수단부,

   의 지연출력값을 각각 합산하여 출력하는개의 덧셈기와, 선형 위상값이 중심축을 기준으로 좌우 비대칭으로 나타나는 두 필터의 계수를 선택적으로 출력하는개의 멀티플렉서와, 상기 덧셈기의 출력신호와 멀티플렉서의 출력신호를 믹싱하고,차수의 지연 수단부의 출력값과번째의 멀티플렉서의 출력값을 믹싱하는 각각의개의 곱셈기와, 상기 곱셈기의 모든 출력값을 가산하여 출력하는 덧셈기를 포함하여 구성됨을 특징으로 하는 디지탈 데이터의 송신장치.
4. 디지탈 데이터의 수신장치에 있어서, 수신되는 IF 신호를 디지탈 변환 출력하는 A/D 변환부와, 상기 디지탈 변환되어진 I채널의 데이터를 다운 샘플링하여 필터링 및 디지탈 복조 출력하는 제1 필터링 수단부와, 상기 디지탈 변환되어진 Q채널의 데이터를 다운 샘플링하여 필터링 및 디지탈 복조 출력하는 제2 필터링 수단부와, 상기 제1,2 필터링 수단부의 출력 데이터를 등화하여 변화된 주파수 특성을 보상 출력하는 등화부를 포함하여 구성됨을 특징으로 하는 디지탈 데이터의 수신장치.