JP4738510B2 - デジタル−アナログ変換器、及びこれを含む逐次比較型アナログ−デジタル変換器 - Google Patents

デジタル−アナログ変換器、及びこれを含む逐次比較型アナログ−デジタル変換器 Download PDF

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Description

本発明は、デジタル−アナログ変換器、及びこれを含む逐次比較型アナログ−デジタル変換器に関する。
一般的なアナログ−デジタル変換器（ＡＤＣ）は、電源及び接地とは別個に供給されるリファレンス用電圧に対するアナログ入力の変化をデジタルコードに変換する。
例えば、図１は、ＡＤＣのための電源構成の一例を示す。まず、ＡＤＣ１００を動作させるための電源電圧を生成する第１の電源生成装置１１０が必要とされる。ＡＤＣ１００は、この第１の電源生成装置１１０から供給される電源電圧に加えて、リファレンス用電圧ＶＲＨ及びＶＲＬを必要とする。ＡＤＣ１００は、アナログ出力装置１５０から供給されるアナログ入力信号ＶＩＰ／ＶＩＭをデジタルコードに変換するためにリファレンス用電圧ＶＲＨ及びＶＲＬを用いる。従って、上限リファレンス用電圧ＶＲＨ及び下限リファレンス用電圧ＶＲＬの夫々を生成する第２及び第３の電源生成装置１２０、１３０が更に設けられる。第２及び第３の電源生成装置１２０、１３０は、リファレンス幅ＶＲＨ−ＶＲＬがアナログ入力信号の振幅と同じになるように各リファレンス用電圧ＶＲＨ、ＶＲＬを生成する。
図２は、ＡＤＣのための電源構成の他の例を示す。図２の電源構成では、リファレンス幅ＶＲＨ−ＶＲＬが予め設定されており、第２及び第３の電源生成装置１２０、１３０は、夫々、アナログ入力信号の振幅とは無関係に一定のリファレンス用電圧ＶＲＨ、ＶＲＬを生成する。このため、アナログ出力装置１５０の出力、すなわち、ＡＣＤ１００の入力に利得制御器１６０が設けられる。この利得制御器１６０は、アナログ出力装置１５０から出力されるアナログ入力信号ＶＩＰ／ＶＩＭの振幅を所定のリファレンス幅ＶＲＨ−ＶＲＬと同じになるよう制御することができる。
図１及び図２に示されるように、ＡＤＣのための電源構成は少なくとも３つの電源生成装置を必要とする。
一方、近年、テクノロジーが進歩するごとに電源電圧が下がっており、その度に電源電圧が設定され、更に、今日では多電源化も進み、ＡＤＣに割り当てられる電源の削減が求められている。そのため、ＡＤＣのために電源電圧を生成するための電源生成装置とは別にリファレンス用電圧を生成するための電源生成装置を設けることは困難となりつつある。そこで、リファレンス用電圧に代えて電源電圧及びグランドを用いることが考えられている。
特開昭５５−１６５０２５号公報
しかし、電源電圧及びグランドをリファレンス用電圧とする方法は、アナログ入力信号の振幅を電源電圧からグランドの間の電位差と同じになるようにしなければならないために利得制御器にかかる負荷が大きい。
本発明は、リファレンス用電源入力を必要としないデジタル−アナログ変換器、及びこれを含む逐次比較型アナログ−デジタル変換器を提供することを目的とする。
一実施形態によれば、電源電圧及び基準電圧から中間電位電圧を生成する中間電位生成部と、前記中間電位電圧を中間電位とする所定のリファレンス幅の上限リファレンス用電圧及び下限リファレンス用電圧を生成するリファレンス用電圧生成部と、デジタルコードの各ビットに対応するバイナリ重み付け値を有するデジタルコード用キャパシタの並列回路の電荷再配分を利用して、前記上限リファレンス用電圧及び前記下限リファレンス用電圧に基づきアナログ入力信号を前記デジタルコードに変換して出力するデジタルコード生成部とを有するアナログ−デジタル変換器が提供される。前記リファレンス用電圧生成部は、１以上のリファレンス用キャパシタを有し、前記アナログ入力信号をサンプリングするサンプリング期間に、前記リファレンス用キャパシタを、前記中間電位電圧を中心電圧として前記アナログ入力信号を電荷として蓄えるよう該アナログ入力信号に接続し、前記デジタルコードを出力するホールド期間に、前記サンプル期間に前記アナログ入力信号を電荷として蓄えた前記リファレンス用キャパシタを所定の一定電位に接続し、前記リファレンス用キャパシタのうち一部のキャパシタは、前記サンプル期間に高インピーダンスへ接続され、当該キャパシタは、前記サンプル期間に続く前記ホールド期間に引き続き前記高インピーダンスへ接続される。
本開示の回路によれば、リファレンス用電源入力を別途設ける必要性がない。
ＡＤＣのための電源構成の第１の例である。 ＡＤＣのための電源構成の第２の例である。 図１及び図２に示されるＡＤＣの内部構成を示す。 図３に示されるＣＤＡＣの回路を示す。 一実施形態に従うＡＤＣのための電源構成を示す。 一実施形態に従うＡＤＣに含まれるＣＤＡＣのブロック図である。 実施例１に従うＡＤＣに含まれるＣＤＡＣのサンプル状態の回路を示す。 実施例１に従うＡＤＣに含まれるＣＤＡＣのホールド状態の回路を示す。 図８に示されるホールド状態の回路の等価回路を示す。 実施例１に従うＡＤＣの内部で生成されるリファレンス用電圧とアナログ入力信号との関係を示す。 実施例２に従うＡＤＣに含まれるＣＤＡＣのサンプル状態の回路を示す。 実施例２に従うＡＤＣに含まれるＣＤＡＣのホールド状態の回路を示す。 実施例２に従うＡＤＣにおいて、段階的に調整されるリファレンス幅に対応したＣＤＡＣの接続を示す表である。 リファレンス幅の段階的な調整を行うためのリファレンス幅調整部を有する実施例２に従うＡＤＣの構成を示す。 図１４に示されるリファレンス幅調整部の一部分の回路である。 実施例２に従うＡＤＣに含まれるＣＤＡＣのより詳細な回路を示す。 図１６に示されるリファレンス用電圧生成スイッチ回路の一例を示す。 図１７に示されるリファレンス用電圧生成スイッチ回路の動作を説明する表である。 図１６に示されるデジタルコード生成スイッチ回路の一例を示す。 図１６に示されるデジタルコード生成スイッチ回路の動作を説明する表である。
図３は、図１及び図２に示されるＡＤＣ１００の内部構成を示す。
ＡＤＣ１００は、例えば、容量型デジタル−アナログ変換器（ＣＤＡＣ）を内蔵する逐次比較型ＡＤＣであってよい。ＡＤＣ１００は、差動回路である２つのＣＤＡＣ１０１及び１０２と、比較器１０３と、逐次比較レジスタ（ＳＡＲ）論理回路１０４とを含む。
ＣＤＡＣ１０１は、リファレンス用電圧ＶＲＨ及びＶＲＬに基づいて、アナログ出力装置１５０から入力されるアナログ入力信号ＶＩＰをサンプリングし、デジタルコードＶｏとして出力する。同様に、ＣＤＡＣ１０２は、リファレンス用電圧ＶＲＨ及びＶＲＬに基づいて、アナログ出力装置１５０から入力されるアナログ入力信号ＶＩＭをサンプリングし、デジタルコードＶｏとして出力する。
比較器１０３は、ＣＤＡＣ１０１及び１０２から出力されるデジタルデータ信号Ｖｏを比較して、“１”又は“０”のバイナリコードを出力する。
ＳＡＲ論理回路１０４は、比較器１０３の出力信号を、例えば４ビットレジスタに格納する。ＳＡＲ論理回路１０４は、サンプル状態及びホールド状態を切り換えるサンプル／ホールド切替信号Ｓ／ＨをＣＤＡＣ１０１及びＣＤＡＣ１０２に与える。ＳＡＲ論理回路１０４は、更に、ビット出力制御信号ｂｉｔをＣＤＡＣ１０１及び１０２に与える。ビット出力制御信号ｂｉｔに応答して、ＣＤＡＣ１０１及び１０２は、サンプリングしたアナログ入力信号に対応するデジタルデータ信号Ｖｏを所定のホールド期間に逐次出力する。ホールド期間の終了時に、ＳＡＲ論理回路５４０は、レジスタに格納されている４ビットデジタルデータを出力する。
図４は、図３に示されるＣＤＡＣ１０１及び１０２の回路を示す。
ＣＤＡＣ１０１／１０２は、電荷再配分型ＤＡＣであり、リファレンス用電圧ＶＲＨ及びＶＲＬに対するアナログ入力信号ＶＩＰ又はＶＩＭの変化をデジタルコードＶｏに変換して出力する。ＣＤＡＣ１０１／１０２は、容量比が１：１：２：４：８である５つのキャパシタＣ３１、Ｃ３２、Ｃ３３、Ｃ３４及びＣ３５を有する。これらのキャパシタの容量比は、４ビットのデジタルコードを表すためのバイナリ重み付け値に対応する。各キャパシタＣ３１〜３５は、互いに並列に接続されている。
ＣＤＡＣ１０１／１０２は、更に、抵抗Ｒ０１及びＲ０２の直列配置を有する。直列配置の一方の端子は、スイッチング素子ＳＷ０１を介してリファレンス用電圧ＶＲＨに、他方の端子は、スイッチング素子ＳＷ０２を介してリファレンス用電圧ＶＲＬに接続されている。スイッチング素子ＳＷ０１及びＳＷ０２は、図３に示すＳＡＲ論理回路１０４からのサンプル／ホールド切替信号Ｓ／Ｈに応答して、サンプル期間は閉じられ、ホールド期間は開かれる。抵抗Ｒ０１及びＲ０２の間の接続点は、キャパシタＣ３１〜３５の夫々の一方の端子に接続されている。
ＣＤＡＣ１０１／１０２は、更に、各キャパシタＣ３１〜３５に夫々直列に接続されるスイッチング素子ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４及びＳＷ３５を有する。スイッチング素子ＳＷ３１〜３５は、例えば、図３に示すＳＡＲ論理回路１０４からのビット出力制御信号ｂｉｔに応答して、キャパシタＣ３１〜３５をリファレンス用電圧ＶＲＨ若しくはＶＲＬ又はアナログ入力信号ＶＩＰ／ＶＩＭのいずれかに接続する。サンプル期間に、キャパシタＣ３１〜３５はいずれも、夫々のスイッチング素子ＳＷ３１〜３５を介してアナログ入力信号ＶＩＰ／ＶＩＭに接続される。このように、サンプル状態で、アナログ入力信号ＶＩＰ／ＶＩＭは、アナログ入力信号ＶＩＰ／ＶＩＭに対応する電荷がキャパシタＣ３１〜３５の夫々に蓄えられることによってサンプリングされる。ホールド期間に、スイッチング素子ＳＷ３１〜３５は、キャパシタＣ３１〜３５をリファレンス用電圧ＶＲＨ又はＶＲＨのいずれかに接続するよう切り替わる。これより、ＣＤＡＣ１０１／１０２は、サンプル状態でキャパシタＣ３１〜３５に電荷として蓄えられたアナログ入力信号に対応するデジタルデータ信号Ｖｏを出力する。
このように、図１及び図２に示されるＡＤＣ１００は、外部電源からリファレンス用電圧ＶＲＨ及びＶＲＬの供給を受ける必要がある。
図５は、一実施形態に従うＡＤＣのための電源構成を示す。図５の構成は、リファレンス用電圧ＶＲＨ及びＶＲＬを生成するための電源生成装置１２０及び１３０が設けられていない点で、図１及び図２に示される構成と相違する。
図６は、図５に示すＡＤＣ５００に含まれるＣＤＡＣのブロック図を示す。図３のＣＤＡＣ２００は、電荷再配分型ＤＡＣであって、例えば図４に示されたＣＤＡＣ１０１／１０２と実質的に同じように構成されるデジタルコード生成部２３０を有する。ＣＤＡＣ２００は、更に、中間電位生成部２１０と、リファレンス用電圧生成部２２０と、制御部２４０とを有する。中間電位生成部２１０は、例えば図５の電源生成装置１１０から供給される電源電圧Ｖｃｃ及びグランドＧＮＤに基づいて所定の電圧を生成する。リファレンス用電圧生成部２２０は、中間電位生成部２１０で生成された電圧を中間電位とする所定のリファレンス幅の上限リファレンス用電圧及び下限リファレンス用電圧を生成する。デジタルコード生成部２３０は、リファレンス用電圧生成部２２０で生成される上限リファレンス用電圧及び下限リファレンス用電圧に対するアナログ入力信号ＶＩＰ／ＶＩＭの変化をデジタルコードＶｏに変換して出力する。制御部２４０は、アナログ入力信号ＶＩＰ／ＶＩＭのサンプリング及びホールドを実現するよう中間電位生成部２１０、リファレンス用電圧生成部２２０及びデジタルコード生成部２３０を含むＣＤＡＣ２００の各部を制御する。制御部２４０は、ＡＤＣの全体の動作を制御するコントローラの一部であってよい。
例えば、ＡＤＣは、４ビットのデジタルデータを出力する４ビットＡＤＣであってよい。
図７及び図８は、実施例１に従うＡＤＣに含まれるＣＤＡＣの回路構成を示す。具体的に、図７及び図８には、例えば図６で示されたＣＤＡＣ２００の中間電位生成部２１０、リファレンス用電圧生成部２２０及びデジタルコード生成部２３０に相当する回路が示されている。
図７は、アナログ入力信号をサンプリングするサンプル状態にあるＣＤＡＣを示す。
中間電位生成回路３１０は、外部の電源生成装置から供給される電源電圧Ｖｃｃ及びグランドＧＮＤに基づいて所定の電圧を生成する回路であって、抵抗Ｒ１及びＲ２と、スイッチング素子ＳＷ１及びＳＷ２とを有する。スイッチング素子ＳＷ１及びＳＷ２の開閉は、例えば、図６に示す制御部２４０によって制御され、サンプル状態では抵抗Ｒ１及びＲ２によって分圧器が形成されるよう閉じられている。
リファレンス用電圧生成回路３２０は、容量比が１：２：４である３つのキャパシタＣ１１、Ｃ１２、Ｃ１３及び容量比が１：２：４である３つのキャパシタＣ２１、Ｃ２２、Ｃ２３を有する。各キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２及びＣ２３は、互いに並列に接続されている。また、キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２及びＣ２３の夫々の一方の端子は、中間電位生成回路３１０の出力部、すなわち、抵抗Ｒ１及びＲ２の接続点に接続されている。リファレンス用電圧生成回路３２０は、各キャパシタＣ１１〜１３及びＣ２１〜２３に夫々直列に接続されるスイッチング素子ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ２１、ＳＷ２２及びＳＷ２３を更に有する。第１の組のキャパシタＣ１１〜Ｃ１３の夫々に接続されているスイッチング素子ＳＷ１１〜１３は、制御部２４０からの制御信号に応答して、キャパシタＣ１１〜１３の夫々を電源電圧Ｖｃｃ又はアナログ入力信号ＶＩＰ／ＶＩＭのいずれかに接続する。第２の組のキャパシタＣ２１〜２３の夫々に接続されているスイッチング素子ＳＷ２１〜２３は、制御部２４０からの制御信号に応答して、キャパシタＣ２１〜２３の夫々をグランドＧＮＤ又はアナログ入力信号ＶＩＰ／ＶＩＭのいずれかに接続する。サンプル状態では、図７に示されるように、キャパシタＣ１１〜１３及びＣ２１〜２３はいずれも、夫々のスイッチング素子ＳＷ１１〜１３及びＳＷ２１〜２３を介してアナログ入力信号ＶＩＰ／ＶＩＭに接続される。このように、サンプル状態で、キャパシタＣ１１〜１３及びＣ２１〜２３には、アナログ入力信号ＶＩＰ／ＶＩＭが電荷として蓄えられる。
デジタルコード生成回路３３０は、容量比が１：１：２：４：８である５つのキャパシタＣ３１、Ｃ３２、Ｃ３３、Ｃ３４及びＣ３５を有する。これらのキャパシタの容量比は、４ビットのデジタルコードを表すためのバイナリ重み付け値に対応する。各キャパシタＣ３１〜３５は、互いに並列に接続されている。また、キャパシタＣ３１〜３５の夫々の一方の端子は、中間電位生成回路３１０の出力部、すなわち、抵抗Ｒ１及びＲ２の接続点に接続されている。デジタルコード生成回路３３０は、各キャパシタＣ３１〜３５に夫々直列に接続されるスイッチング素子ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４及びＳＷ３５を更に有する。これらのスイッチング素子ＳＷ３１〜３５は、例えば、図６に示す制御部２４０からの制御信号に応答して、キャパシタＣ３１〜３５の夫々を電源電圧Ｖｃｃ若しくはグランドＧＮＤ又はアナログ入力信号ＶＩＰ／ＶＩＭのいずれかに接続する。サンプル状態では、図７に示されるように、キャパシタＣ３１〜３５はいずれも、夫々のスイッチング素子ＳＷ３１〜３５を介してアナログ入力信号ＶＩＰ／ＶＩＭに接続される。このように、サンプル状態で、アナログ入力信号ＶＩＰ／ＶＩＭは、アナログ入力信号ＶＩＰ／ＶＩＭに対応する電荷がキャパシタＣ３１〜３５の夫々に蓄えられることによってサンプリングされる。
図８は、サンプリングしたアナログ入力信号をデジタルコードによって出力するホールド状態にあるＣＤＡＣを示す。
中間電位生成回路３１０のスイッチング素子ＳＷ１及びＳＷ２は、ホールド状態では、例えば、図６に示す制御部２４０からの制御信号に応答して、開かれている。従って、中間電位生成回路３１０は電圧を生成しない。
リファレンス用電圧生成回路３２０のスイッチング素子ＳＷ１１〜１３及びＳＷ２１〜２３は、制御部２４０からの制御信号に応答して、キャパシタＣ１１〜１３及びＣ２１〜２３を電源電圧Ｖｃｃ又はグランドＧＮＤに接続するよう切り替わる。ホールド状態で、第１の組のキャパシタＣ１１〜１３は、スイッチング素子ＳＷ１１〜１３を介して電源電圧Ｖｃｃに接続され、第２の組のキャパシタＣ２１〜２３は、スイッチング素子ＳＷ２１〜２３を介してグランドＧＮＤに接続されている。
デジタルコード生成回路３３０のスイッチング素子ＳＷ３１〜３５は、制御部２４０からの制御信号に応答して、キャパシタＣ３１〜３５を電源電圧Ｖｃｃ又はグランドＧＮＤのいずれかに接続するよう切り替わる。所定のホールド期間に、サンプル状態でキャパシタＣ３１〜３５に電荷として蓄えられたアナログ入力信号に対応するデジタルデータ信号Ｖｏが出力される。
図９は、図８に示されるホールド状態の回路の等価回路を示す。電源電圧Ｖｃｃに接続されている上限リファレンス用キャパシタＣＲ１と、グランドＧＮＤに接続されている下限リファレンス用キャパシタＣＲ２とが直列に接続されている。上限リファレンス用キャパシタＣＲ１の容量は、リファレンス用電圧生成回路３２０の第１の組のキャパシタＣ１１〜１３の容量の和、すなわち、１Ｃ０＋２Ｃ０＋４Ｃ０＝７Ｃ０に相当する。下限リファレンス用キャパシタＣＲ２の容量は、リファレンス用電圧生成回路３２０の第２の組のキャパシタＣ２１〜２３の容量の和、すなわち、１Ｃ０＋２Ｃ０＋４Ｃ０＝７Ｃ０に相当する。キャパシタＣＲ１及びＣＲ２の接続点にはデジタルコード生成回路３３０のキャパシタＣ３１〜３５の並列回路が接続されている。これらのキャパシタＣ３１〜３５の容量の和は、１Ｃ０＋１Ｃ０＋２Ｃ０＋４Ｃ０＋８Ｃ０＝１６Ｃ０である。ここで、サンプル状態でキャパシタＣＲ１、ＣＲ２及びＣ３１〜３５の夫々には、図７に示されるように、中間電位生成回路３１０で生成される電圧を中心電圧としてアナログ入力信号が電荷として蓄えられる。そのため、ホールド状態において、リファレンス用電圧生成回路３２０は、中間電位生成回路３１０で生成された電圧を中間電位とするリファレンス幅（１６・（Ｖｃｃ−０）／（７＋７＋１６））を得るようリファレンス用電圧ＶＲＨ及びＶＲＬを生成する。リファレンス用電圧生成回路３２０は、所望のリファレンス幅を得るために、本来リファレンス用電圧である電源電圧及びグランドを減衰させる。このようにして本実施例に従うＡＤＣは、その内部において電源電圧及びグランドからリファレンス用電圧を生成する。
図１０は、本実施例に従うＡＤＣの内部で生成されるリファレンス用電圧とアナログ入力信号との関係を示す。例えば、中間電位生成回路３１０の抵抗Ｒ１及びＲ２の抵抗値が等しいならば、中間電位生成回路３１０は（１／２）Ｖｃｃの電圧を生成する。ＡＤＣは、電圧＝Ｖｃｃ／２を中間電位とするリファレンス幅（１６／３０）Ｖｃｃのリファレンス用電圧ＶＲＨ及びＶＲＬを生成する。リファレンス用電圧ＶＲＨ及びＶＲＬは、リファレンス用電圧生成回路３２０で用いられるキャパシタＣ１１〜１３及びＣ２１〜２３の個数及び容量によって決定される。従って、リファレンス用電圧ＶＲＨ及びＶＲＬは、例えば、キャパシタＣ１１〜１３及びＣ２１〜２３として可変容量キャパシタが用いられる場合には変化する。可変容量キャパシタが用いられない場合には、例えば図２に示すように、アナログ入力信号ＶＩＰ／ＶＩＭの振幅を所定のリファレンス幅ＶＲＨ−ＶＲＬと同じになるよう制御するための利得制御器がＡＤＣの入力部に配置される。
図１１及び図１２は、実施例２に従うＡＤＣに含まれるＣＤＡＣを示す。図１１及び図１２には、例えば図６で示されるＣＤＡＣ２００の中間電位生成部２１０、リファレンス用電圧生成部２２０及びデジタルコード生成部２３０に相当する回路が示されている。図１１及び図１２に示される中間電位生成回路４１０及びデジタルコード生成回路４３０の構成は、図７及び図８で示す回路３１０及び３３０と実質的に同じである。そのため、これらの回路については本実施例では詳述しない。
図１１は、アナログ入力信号をサンプリングするサンプル状態にあるＣＤＡＣを示す。
リファレンス用電圧生成回路４２０は、容量比が１：２：４である３つのキャパシタＣ１１、Ｃ１２、Ｃ１３及び容量比が１：２：４である３つのキャパシタＣ２１、Ｃ２２、Ｃ２３を有する。各キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２及びＣ２３は、互いに並列に接続されている。また、キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２及びＣ２３の夫々の一方の端子は、中間電位生成回路４１０の出力部、すなわち、抵抗Ｒ１及びＲ２の接続点に接続されている。リファレンス用電圧生成回路４２０は、第１の組のキャパシタＣ１１〜Ｃ１３の夫々に直列に接続されているスイッチング素子ＳＷ４１〜４３と、第２の組のキャパシタＣ２１〜２３の夫々に直列に接続されているスイッチング素子５１〜５３とを有する。スイッチング素子４１〜４３は、夫々、例えば図６に示す制御部２４０からの制御信号に応答して、キャパシタＣ１１〜１３の夫々を電源電圧Ｖｃｃ又はアナログ入力信号ＶＩＰ／ＶＩＭ若しくは高インピーダンスＺＨのいずれかに接続する。スイッチング素子ＳＷ５１〜５３は、制御部２４０からの制御信号に応答して、キャパシタＣ２１〜２３の夫々をグランドＧＮＤ又はアナログ入力信号ＶＩＰ／ＶＩＭ若しくは高インピーダンスＺＨのいずれかに接続する。サンプル状態では、図１１に示されるように、キャパシタＣ１１〜１３及びＣ２１〜２３は、夫々のスイッチング素子ＳＷ４１〜４３及びＳＷ５１〜５３を介してアナログ入力信号ＶＩＰ／ＶＩＭ又は高インピーダンスＺＨに接続される。このように、サンプル状態で、キャパシタＣ１１〜１３及びＣ２１〜２３のうち高インピーダンスＺＨに接続されていないキャパシタには、アナログ入力信号ＶＩＰ／ＶＩＭが電荷として蓄えられる。
図１２は、サンプリングしたアナログ入力信号をデジタルコードによって出力するホールド状態にあるＣＤＡＣを示す。
リファレンス用電圧生成回路４２０で、スイッチング素子ＳＷ４１〜４３は、制御部２４０からの制御信号に応答して、キャパシタＣ１１〜１３の夫々を電源電圧Ｖｃｃ又は高インピーダンスＺＨに接続するよう切り替わる。また、スイッチング素子ＳＷ５１〜５３は、制御部２４０からの制御信号に応答して、キャパシタＣ２１〜２３の夫々をグランドＧＮＤ又は高インピーダンスＺＨに接続するよう切り替わる。スイッチング素子ＳＷ４１〜４３のうち、自身に接続されているキャパシタをサンプル状態でアナログ入力信号ＶＩＰ／ＶＩＭに接続したものは、ホールド状態ではこのキャパシタを電源電圧Ｖｃｃに接続するよう切り替わる。同様に、スイッチング素子ＳＷ５１〜５３のうち、自身に接続されているキャパシタをサンプル状態でアナログ入力信号ＶＩＰ／ＶＩＭに接続したものは、ホールド状態ではこのキャパシタをグランドＧＮＤに接続するよう切り替わる。スイッチング素子ＳＷ４１〜４３及びＳＷ５１〜５３のうち、自身に接続されているキャパシタをサンプル状態で高インピーダンスＺＨに接続したスイッチング素子は切り替わらない。このように、サンプル状態で高インピーダンスＺＨに接続されたキャパシタは、ホールド状態でも引き続き高インピーダンスＺＨに接続される。
例えば、サンプル状態でリファレンス用電圧生成回路４２０の全てのキャパシタＣ１１〜１３及びＣ２１〜２３がアナログ入力信号ＶＩＰ／ＶＩＭに接続される。ホールド状態で、第１の組のキャパシタＣ１１〜１３は、制御部２４０からの制御信号に応答してスイッチング素子ＳＷ４１〜４３が切り替わることにより、電源電圧Ｖｃｃに接続される。また、第２の組のキャパシタＣ２１〜２３は、制御部２４０からの制御信号に応答してスイッチング素子ＳＷ５１〜５３が切り替わることにより、グランドＧＮＤに接続される。このようなＣＤＡＣの接続は、図７及び８に示す実施例１のＣＤＡＣの接続と実質的に同じである。そのため、中間電位生成回路４１０で生成される電圧を中間電位とするリファレンス幅（１６／３０）Ｖｃｃのリファレンス用電圧ＶＲＨ及びＶＲＬが得られる。
例えば、サンプル状態でリファレンス用電圧生成回路４２０のキャパシタＣ１１〜１３及びＣ２１〜２３のうちＣ１１及びＣ２１のみがアナログ入力信号ＶＩＰ／ＶＩＭではなく高インピーダンスＺＨに接続される。この場合に、サンプル状態で高インピーダンスＺＨに接続されていたキャパシタＣ１１及びＣ２１は、ホールド状態でも引き続き高インピーダンスＺＨに接続される。しかし、キャパシタＣ１２及びＣ１３は、制御部２４０からの制御信号に応答して対応するスイッチング素子ＳＷ４２及びＳＷ４３が切り替わることにより、電源電圧Ｖｃｃに接続される。また、キャパシタＣ２２及びＣ２３は、制御部２４０からの制御信号に応答して対応するスイッチング素子ＳＷ５２及びＳＷ５３が切り替わることにより、グランドＧＮＤに接続される。この場合に、図９の等価回路において、上限リファレンス用キャパシタＣＲ１の容量は、キャパシタＣ１２及びＣ１３の容量の和、すなわち、２Ｃ０＋４Ｃ０＝６Ｃ０に相当する。同様に、下限リファレンス用キャパシタＣＲ２の容量は、キャパシタＣ２２及びＣ２３の容量の和、すなわち、２Ｃ０＋４Ｃ０＝６Ｃ０に相当する。従って、リファレンス用電圧生成回路４２０で生成されるリファレンス用電圧のリファレンス幅ＶＲＨ−ＶＲＬは、中間電位生成回路４１０で生成された電圧を中間電位として、（１６・（Ｖｃｃ−０）／（６＋６＋１６））となる。リファレンス幅（１６／２８）Ｖｃｃは、サンプル状態及びホールド状態でリファレンス用電圧生成回路４２０のいずれのキャパシタも高インピーダンスＺＨに接続されない場合に得られるリファレンス幅（１６／３０）Ｖｃｃより広い。
例えば、サンプル状態でリファレンス用電圧生成回路４２０の全てのキャパシタＣ１１〜１３及びＣ２１〜２３が高インピーダンスＺＨに接続される。この場合に、キャパシタＣ１１〜１３及びＣ２１〜２３はいずれも、ホールド状態でも引き続き高インピーダンスＺＨに接続される。従って、リファレンス用電圧生成回路４２０で生成されるリファレンス用電圧のリファレンス幅ＶＲＨ−ＶＲＬは、中間電位生成回路４１０で生成された電圧を中間電位として、（１６・（Ｖｃｃ−０）／１６）となり、リファレンス幅は電源電圧Ｖｃｃに等しい。
このようにリファレンス用電圧生成回路４２０においてキャパシタＣ１１〜１３及びＣ２１〜２３の接続を変えることで、リファレンス幅が（１６／３０）ＶｃｃからＶｃｃの間で段階的に調整される。
図１３は、段階的に調整されるリファレンス幅に対応したリファレンス用電圧生成回路４２０におけるキャパシタＣ１１〜１３及びＣ２１〜２３の接続を表形式で示す。図１３の表は、サンプル状態及びホールド状態の夫々についてリファレンス用電圧生成回路４２０におけるキャパシタＣ１１〜１３及びＣ２１〜２３の接続を示す。表の左端に位置する列には、０から７までの８段階のリファレンス幅のレベルが記されている。レベルの値が大きいほど、リファレンス幅が広い。例えば、レベル０は最小のリファレンス幅（＝（１６／３０）Ｖｃｃ）を示し、レベル７は最大のリファレンス幅（＝Ｖｃｃ）を示す。
レベル０においては、サンプル状態でリファレンス用電圧生成回路４２０の全てのキャパシタＣ１１〜１３及びＣ２１〜２３がアナログ入力信号ＶＩＰ／ＶＩＭに接続されている。ホールド状態に移ると、スイッチング素子ＳＷ４１〜４３及びＳＷ５１〜５３が切り替わることにより、第１の組のキャパシタＣ１１〜１３は電源電圧Ｖｃｃに、第２の組のキャパシタＣ２１〜２３はグランドＧＮＤに夫々接続される。リファレンス幅はＶＲＨ−ＶＲＬ＝（１６／３０）Ｖｃｃとなる。
レベル１においては、サンプル状態でリファレンス用電圧生成回路４２０のキャパシタＣ１１〜１３及びＣ２１〜２３のうちＣ１１及びＣ２１のみがアナログ入力信号ＶＩＰ／ＶＩＭではなく高インピーダンスＺＨに接続される。ホールド状態に移ると、サンプル状態で高インピーダンスＺＨに接続されたキャパシタＣ１１を除く第１の組のキャパシタＣ１２及びＣ１３は、対応するスイッチング素子ＳＷ４２及びＳＷ４３が切り替わることにより、電源電圧Ｖｃｃに接続される。サンプル状態で高インピーダンスＺＨに接続されたキャパシタＣ２１を除く第１の組のキャパシタＣ２２及びＣ２３は、対応するスイッチング素子ＳＷ５２及びＳＷ５３が切り替わることにより、グランドＧＮＤに接続される。キャパシタＣ１１及びＣ２１は、ホールド状態でも引き続き高インピーダンスＺＨに接続される。リファレンス幅はＶＲＨ−ＶＲＬ＝（１６／２８）Ｖｃｃとなる。
レベル２においては、サンプル状態でリファレンス用電圧生成回路４２０のキャパシタＣ１１〜１３及びＣ２１〜２３のうちＣ１２及びＣ２２のみがアナログ入力信号ＶＩＰ／ＶＩＭではなく高インピーダンスＺＨに接続される。ホールド状態に移ると、サンプル状態で高インピーダンスＺＨに接続されたキャパシタＣ１２を除く第１の組のキャパシタＣ１１及びＣ１３は、対応するスイッチング素子ＳＷ４１及びＳＷ４３が切り替わることにより、電源電圧Ｖｃｃに接続される。サンプル状態で高インピーダンスＺＨに接続されたキャパシタＣ２２を除く第１の組のキャパシタＣ２１及びＣ２３は、対応するスイッチング素子ＳＷ５１及びＳＷ５３が切り替わることにより、グランドＧＮＤに接続される。キャパシタＣ１２及びＣ２２は、ホールド状態でも引き続き高インピーダンスＺＨに接続される。リファレンス幅はＶＲＨ−ＶＲＬ＝（１６／２６）Ｖｃｃとなる。
レベル３においては、サンプル状態でリファレンス用電圧生成回路４２０のキャパシタＣ１１〜１３及びＣ２１〜２３のうちＣ１１、Ｃ１２、Ｃ２１及びＣ２２がアナログ入力信号ＶＩＰ／ＶＩＭではなく高インピーダンスＺＨに接続される。ホールド状態に移ると、サンプル状態で高インピーダンスＺＨに接続されていなかったＣ１３及びＣ２３は、夫々、対応するスイッチング素子ＳＷ４３及びＳＷ５３が切り替わることにより、電源電圧Ｖｃｃ及びグランドＧＮＤの夫々に接続される。サンプル状態で高インピーダンスＺＨに接続されたキャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２は、ホールド状態でも引き続き高インピーダンスＺＨに接続される。リファレンス幅はＶＲＨ−ＶＲＬ＝（１６／２４）Ｖｃｃとなる。
レベル４においては、サンプル状態でリファレンス用電圧生成回路４２０のキャパシタＣ１１〜１３及びＣ２１〜２３のうちＣ１３及びＣ２３のみがアナログ入力信号ＶＩＰ／ＶＩＭではなく高インピーダンスＺＨに接続される。ホールド状態に移ると、サンプル状態で高インピーダンスＺＨに接続されたキャパシタＣ１３を除く第１の組のキャパシタＣ１１及びＣ１２は、対応するスイッチング素子ＳＷ４１及びＳＷ４２が切り替わることにより、電源電圧Ｖｃｃに接続される。サンプル状態で高インピーダンスＺＨに接続されたキャパシタＣ２３を除く第１の組のキャパシタＣ２１及びＣ２２は、対応するスイッチング素子ＳＷ５１及びＳＷ５２が切り替わることにより、グランドＧＮＤに接続される。キャパシタＣ１３及びＣ２３は、ホールド状態でも引き続き高インピーダンスＺＨに接続される。リファレンス幅はＶＲＨ−ＶＲＬ＝（１６／２２）Ｖｃｃとなる。
レベル５においては、サンプル状態でリファレンス用電圧生成回路４２０のキャパシタＣ１１〜１３及びＣ２１〜２３のうちＣ１１、Ｃ１３、Ｃ２１及びＣ２３がアナログ入力信号ＶＩＰ／ＶＩＭではなく高インピーダンスＺＨに接続される。ホールド状態に移ると、サンプル状態で高インピーダンスＺＨに接続されていなかったＣ１２及びＣ２２は、夫々、対応するスイッチング素子ＳＷ４２及びＳＷ５２が切り替わることにより、電源電圧Ｖｃｃ及びグランドＧＮＤの夫々に接続される。サンプル状態で高インピーダンスＺＨに接続されたキャパシタＣ１１、Ｃ１３、Ｃ２１及びＣ２３は、ホールド状態でも引き続き高インピーダンスＺＨに接続される。リファレンス幅はＶＲＨ−ＶＲＬ＝（１６／２０）Ｖｃｃとなる。
レベル６においては、サンプル状態でリファレンス用電圧生成回路４２０のキャパシタＣ１１〜１３及びＣ２１〜２３のうちＣ１２、Ｃ１３、Ｃ２２及びＣ２３がアナログ入力信号ＶＩＰ／ＶＩＭではなく高インピーダンスＺＨに接続される。ホールド状態に移ると、サンプル状態で高インピーダンスＺＨに接続されていなかったＣ１１及びＣ２１は、夫々、対応するスイッチング素子ＳＷ４１及びＳＷ５１が切り替わることにより、電源電圧Ｖｃｃ及びグランドＧＮＤの夫々に接続される。サンプル状態で高インピーダンスＺＨに接続されたキャパシタＣ１２、Ｃ１３、Ｃ２２及びＣ２３は、ホールド状態でも引き続き高インピーダンスＺＨに接続される。リファレンス幅はＶＲＨ−ＶＲＬ＝（１６／１８）Ｖｃｃとなる。
レベル７においては、サンプル状態でリファレンス用電圧生成回路４２０の全てのキャパシタＣ１１〜１３及びＣ２１〜２３が高インピーダンスＺＨに接続される。この場合には、たとえホールド状態に移ったとしても、キャパシタＣ１１〜１３及びＣ２１〜２３はいずれも、引き続き高インピーダンスＺＨに接続される。リファレンス幅はＶＲＨ−ＶＲＬ＝（１６／１６）Ｖｃｃ＝Ｖｃｃとなる。
このようなリファレンス幅の段階的な調整は、デジタルコード生成回路４３０から出力されるデジタルデータ信号Ｖｏに基づいて行われる。図１４は、リファレンス幅の段階的な調整を行うためのリファレンス幅調整部を有する本実施例に従うＡＤＣの構成を示す。
図１４のＡＤＣ５００は、２つのＣＤＡＣ５１０及び５２０と、比較器５３０と、逐次比較レジスタ（ＳＡＲ）論理回路５４０と、リファレンス幅調整部５５０とを含む。
ＣＤＡＣ５１０及び５２０は、例えば図１１及び図１２に示す回路を有してよい。ＣＤＡＣ５１０及び５２０は、差動回路である。
比較器５３０は、ＣＤＡＣ５１０及び５２０から出力されるデジタルデータ信号Ｖｏを比較して、“１”又は“０”のバイナリコードを出力する。
ＳＡＲ論理回路５４０は、比較器５３０の出力信号を、例えば４ビットレジスタに格納する。ＳＡＲ論理回路５４０は、サンプル状態及びホールド状態を切り換えるサンプル／ホールド切替信号Ｓ／ＨをＣＤＡＣ５１０及び５２０に与える。ＳＡＲ論理回路５４０は、更に、例えば図９に示すＣＤＡＣのデジタルコード生成回路４３０のスイッチング素子Ｓ３１〜３５を切り替えるビット出力制御信号ｂｉｔをＣＤＡＣ５１０及び５２０に与える。ビット出力制御信号ｂｉｔに応答して、ＣＤＡＣ５１０及び５２０は、電荷として蓄えることによってサンプリングしたアナログ入力信号に対応するデジタルデータ信号Ｖｏを所定のホールド期間に逐次出力する。ホールド期間の終了時に、ＳＡＲ論理回路５４０は、レジスタに格納されている４ビットデジタルデータを出力する。４ビットデジタルデータは、例えば、ＣＤＡＣ５１０及び５２０の夫々に入力されるアナログ入力信号ＶＩＰ／ＶＩＭの振幅がリファレンス幅ＶＲＨ−ＶＲＬを上回る場合には全て“１”（ＡＬＬ１）又は全て“０”（ＡＬＬ０）となる。このようにアナログ入力信号ＶＩＰ／ＶＩＭはＡＤＣ５００によって適切にデジタルコードに変換されない場合がある。従って、このような場合には、リファレンス幅ＶＲＨ−ＶＲＬはアナログ入力信号ＶＩＰ／ＶＩＭの振幅と同じになるよう調整される。
リファレンス幅調整部５５０は、ＳＡＲ論理回路５４０から出力される４ビットデジタルデータをモニタし、モニタ結果に応じてリファレンス幅を広げるよう調整する。例えば、リファレンス幅調整部５５０は、初期状態においてリファレンス幅がレベル０となるように、ＣＤＡＣ５１０及び５２０の夫々のリファレンス用電圧生成回路４２０のスイッチング素子ＳＷ４１〜４３及びＳＷ５１〜５３を制御する。その後、リファレンス幅調整部５５０は、ＡＬＬ１又はＡＬＬ０である４ビットデジタルデータがモニタされるたびに１ずつリファレンス幅のレベルを上げるよう、ＣＤＡＣ５１０及び５２０の夫々のリファレンス用電圧生成回路４２０のスイッチングを制御する。リファレンス幅調整部５５０は、図１３に示したような表を記憶する。
ＳＡＲ論理回路５４０及び／又はリファレンス幅調整部５５０は、例えば、図６に示された制御部２４０に含まれてもよい。ＳＡＲ論理回路５４０及び／又はリファレンス幅調整部５５０は、制御部２４０とは別個に設けられてもよい。
図１５は、リファレンス幅調整部５５０の一部分の回路を示す。図１５に示す回路は、４入力１出力のＡＮＤ回路５６０と、４入力１出力のＮＯＲ回路５７０と、２入力１出力のＯＲ回路５８０と、カウンタ５９０とを含む。
ＡＮＤ回路５６０は、ＳＡＲ論理回路５４０から出力されるＡＬＬ１である４ビットデジタルデータが入力される場合に“１”を出力し、その他の場合には“０”を出力する。ＮＯＲ回路５７０は、ＳＡＲ論理回路５４０から出力されるＡＬＬ０である４ビットデジタルデータが入力される場合に“１”を出力し、その他の場合には“０”を出力する。ＡＮＤ回路５６０及びＮＯＲ回路５７０の夫々の出力は、ＯＲ回路５８０の入力に接続されている。ＯＲ回路５８０は、ＡＮＤ回路５６０又はＮＯＲ回路５７０のうち少なくとも一方の出力が“１”である場合には“１”を出力する。ＯＲ回路５８０は、ＳＡＲ論理回路５４０から出力される４ビットデジタルデータがＡＬＬ１又はＡＬＬ０である場合に“１”を出力する。ＯＲ回路５８０の出力はカウンタ５９０に入力される。カウンタ５９０は、３ビットカウンタであり、０から７までの８段階のリファレンス幅のレベルをカウントすることができる。カウンタ５９０は、初期状態ではＡＬＬ０に設定されており、その後、ＳＡＲ論理回路５４０からＡＬＬ１又はＡＬＬ０である４ビットデジタルデータが出力されるたびに１ずつカウントアップする。このような回路により、リファレンス幅調整部５５０は、図１３に示したような表から、カウンタ５９０のカウント数に対応するレベルのリファレンス幅を実現するための接続を決定する。カウンタ５９０は、リセット端子ＲＳＴを備え、例えば、リファレンス幅の最大レベルまでカウントした場合には、このリセット端子ＲＳＴにリセット信号が入力されることでカウント数をＡＬＬ０にリセットされる。
図１６は、図１１及び図１２で示したＣＤＡＣの詳細な回路を示す。
中間電位生成部４１０は、スイッチング素子ＳＷ１及びＳＷ２としてＮ型ＦＥＴ及びＰ型ＦＥＴを含む。Ｎ型ＦＥＴであるスイッチング素子ＳＷ１のゲートには、例えば図６に示す制御部２４０から供給されるサンプル／ホールド切替信号Ｓ／Ｈが入力される。Ｐ型ＦＥＴであるスイッチング素子ＳＷ２のゲートには、このサンプル／ホールド切替信号Ｓ／Ｈの反転信号が入力される。例えば、サンプル状態の間はサンプル／ホールド切替信号Ｓ／Ｈは高レベル（“Ｈ”）であり、スイッチング素子ＳＷ１及びＳＷ２はいずれも導通状態となる。従って、抵抗Ｒ１及びＲ２の間には所定の電圧、例えばＲ１＝Ｒ２である場合は、電圧Ｖｃｃ／２が発生する。
リファレンス用電圧生成回路４２０は、スイッチング素子ＳＷ４１〜４３及びＳＷ５１〜５３としてリファレンス用電圧生成スイッチ回路を含む。リファレンス用電圧生成スイッチ回路ＳＷ４１〜４３及びＳＷ５１〜５３は、サンプル／ホールド切替信号Ｓ／Ｈによりサンプル状態とホールド状態との間で切り替えられる。リファレンス用電圧生成スイッチ回路ＳＷ４１〜４３及びＳＷ５１〜５３は、リファレンス幅を段階的に変更するよう、例えば図１４に示すリファレンス幅調整部５５０から供給されるリファレンス幅変更信号Ｒｅｆによっても切り替えられる。スイッチ回路ＳＷ４１及びＳＷ５１は、第１のリファレンス幅変更信号Ｒｅｆ０により同時に切り替えられる。スイッチ回路ＳＷ４２及びＳＷ５２は、第２のリファレンス幅変更信号Ｒｅｆ１により同時に切り替えられる。同様に、スイッチ回路ＳＷ４３及びＳＷ５３は、同じ第３のリファレンス変更信号Ｒｅｆ３により同時に切り替えられる。
図１７に、リファレンス用電圧生成スイッチ回路ＳＷ４１〜４３及びＳＷ５１〜５３の回路を示す。リファレンス用電圧生成スイッチ回路は、第１乃至第３のＮＯＴ回路６１０、６１２及び６１４と、第１及び第２のＡＮＤ回路６２０及び６２６と、第１及び第２のＯＲ回路６２２及び６２４と、第１乃至第４のＦＥＴ６３０、６３２、６３４及び６３６とを有する。
第１のＡＮＤ回路６２０は、例えば２入力１出力のＡＮＤ回路である。第１のＡＮＤ回路６２０は、リファレンス幅変更信号Ｒｅｆ及びサンプル／ホールド切替信号Ｓ／Ｈを受け取る。第１のＡＮＤ回路６２０は、リファレンス幅変更信号Ｒｅｆ及びサンプル／ホールド切替信号Ｓ／Ｈがいずれも高レベルである場合に高レベルを出力し、その他の場合には低レベル（“Ｌ”）を出力する。
第１のＯＲ回路６２２は、例えば２入力１出力のＯＲ回路である。第１のＯＲ回路６２２は、第１のＮＯＴ回路６１０を介して反転されたリファレンス幅変更信号Ｒｅｆ及び第２のＮＯＴ回路６１２を介して反転されたサンプル／ホールド切替信号Ｓ／Ｈを受け取る。第１のＯＲ回路６２２は、リファレンス幅変更信号Ｒｅｆ及びサンプル／ホールド切替信号Ｓ／Ｈがいずれも高レベルである場合に低レベルを出力し、その他の場合は高レベルを出力する。
第２のＯＲ回路６２４は、例えば３入力１出力のＯＲ回路である。第２のＯＲ回路６２４は、サンプル／ホールド切替信号Ｓ／Ｈ、第１のＮＯＴ回路６１０を介して反転されたリファレンス幅変更信号Ｒｅｆ及び第３のＮＯＴ回路６１４を介して反転された電源電圧Ｖｃｃ又はグランドＧＮＤを受け取る。スイッチ回路は、例えば図１１及び図１２に示されるスイッチング素子ＳＷ４１〜４３のいずれかである場合には、電源電圧Ｖｃｃに接続される。スイッチ回路は、例えば図１１及び図１２に示されるスイッチング素子ＳＷ５１〜５３のいずれかである場合には、グランドＧＮＤに接続される。スイッチ回路がグランドＧＮＤに接続される場合に、第２のＯＲ回路６２４は高レベルを出力する。スイッチ回路が電源電圧Ｖｃｃに接続される場合は、第２のＯＲ回路６２４は、リファレンス幅変更信号Ｒｅｆが高レベルであって且つサンプル／ホールド切替信号Ｓ／Ｈが低レベルである場合を除いて高レベルを出力する。
第２のＡＮＤ回路６２６は、例えば３入力１出力のＡＮＤ回路である。第２のＡＮＤ回路６２６は、リファレンス幅変更信号Ｒｅｆ、第２のＮＯＴ回路６１２を介して反転されたサンプル／ホールド切替信号Ｓ／Ｈ及び第３のＮＯＴ回路６１４を介して反転された電源電圧Ｖｃｃ又はグランドＧＮＤを受け取る。スイッチ回路が電源電圧Ｖｃｃに接続される場合に、第２のＡＮＤ回路６２６は、電源電圧Ｖｃｃがオンしている限り低レベルを出力する。スイッチ回路がグランドＧＮＤに接続される場合は、第２のＡＮＤ回路６２６は、リファレンス幅変更信号Ｒｅｆが高レベルであって且つサンプル／ホールド切替信号Ｓ／Ｈが低レベルである場合に高レベルを出力し、その他の場合には低レベルを出力する。
第１のＦＥＴ６３０及び第２のＦＥＴ６３２は、例えばＮ型ＦＥＴ又はＰ型ＦＥＴである。第１のＦＥＴ６３０のドレインは、アナログ入力信号ＶＩＰ／ＶＩＭ及び第２のＦＥＴ６３２のドレインへ接続されている。第１のＦＥＴ６３０のエミッタは、対応するキャパシタ及び第２のＦＥＴ６３２のエミッタに接続されている。第１のＦＥＴ６３０のゲートは、第１のＡＮＤ回路６２０の出力に接続されており、第１のＡＮＤ回路６２０の出力が高レベルである場合に導通状態となり、アナログ入力信号ＶＩＰ／ＶＩＭをキャパシタに接続する。第２のＦＥＴ６３２のゲートは、第１のＯＲ回路６２２の出力に接続されており、第１のＯＲ回路６２２の出力が低レベルである場合に導通状態となり、アナログ入力信号ＶＩＰ／ＶＩＭをキャパシタに接続する。リファレンス幅変更信号Ｒｅｆ及びサンプル／ホールド切替信号Ｓ／Ｈのいずれも高レベルである場合に、アナログ入力信号ＶＩＰ／ＶＩＭはキャパシタに接続される。
第３のＦＥＴ６３４及び第４のＦＥＴ６３６は、例えばＰ型ＦＥＴ又はＮ型ＦＥＴである。第３のＦＥＴ６３４のドレインは、電源電圧Ｖｃｃ又はグランドＧＮＤ及び第４のＦＥＴ６３６のドレインへ接続されている。第３のＦＥＴ６３４のエミッタは、対応するキャパシタ及び第４のＦＥＴ６３６のエミッタに接続されている。第３のＦＥＴ６３４のゲートは、第２のＯＲ回路６２４の出力に接続されており、第２のＯＲ回路６２４の出力が低レベルである場合に導通状態となり、電源電圧Ｖｃｃ又はグランドＧＮＤをキャパシタに接続する。第２のＯＲ回路６２４の出力が低レベルである場合とは、スイッチ回路に電源電圧Ｖｃｃが接続される場合である。従って、第３のＦＥＴ６３４は、導通状態になる場合にグランドＧＮＤをキャパシタに接続することはない。第４のＦＥＴ６３６のゲートは、第２のＡＮＤ回路６２６の出力に接続されており、第２のＡＮＤ回路６２６の出力が高レベルである場合に導通状態となり、電源電圧Ｖｃｃ又はグランドＧＮＤをキャパシタに接続する。第２のＡＮＤ回路６２６の出力が高レベルである場合とは、スイッチ回路にグランドＧＮＤが接続される場合である。従って、第４のＦＥＴ６３６は、導通状態になる場合に電源電圧Ｖｃｃをキャパシタに接続することはない。
以上記載したリファレンス用電圧生成スイッチ回路の動作は、図１８の表にまとめられる。スイッチ回路は、リファレンス幅変更信号Ｒｅｆが低レベルである場合には、キャパシタを高インピーダンスＺＨに接続する。リファレンス幅変更信号Ｒｅｆが低レベルである場合には、スイッチ回路に含まれるＦＥＴ６３０、６３２、６３４及び６３６が非導通状態となり、スイッチ回路はオープンして高インピーダンスＺＨ状態となる。スイッチ回路は、リファレンス幅変更信号Ｒｅｆ及びサンプル／ホールド切替信号Ｓ／Ｈがいずれも高レベルである場合には、アナログ入力信号ＶＩＰ／ＶＩＭをキャパシタに接続する。スイッチ回路は、自身が電源電圧Ｖｃｃに接続されている場合に、リファレンス幅変更信号Ｒｅｆが高レベルであって且つサンプル／ホールド切替信号Ｓ／Ｈが低レベルであるならば、電源電圧Ｖｃｃをキャパシタに接続する。スイッチ回路は、自身がグランドＧＮＤに接続されている場合に、リファレンス幅変更信号Ｒｅｆが高レベルであって且つサンプル／ホールド切替信号Ｓ／Ｈが低レベルであるならば、グランドＧＮＤをキャパシタに接続する。
図１６を参照すると、デジタルコード生成回路４３０は、スイッチング素子ＳＷ３１〜３５としてデジタルコード生成スイッチ回路を含む。デジタルコード生成スイッチ回路ＳＷ３１〜３５は、サンプル／ホールド切替信号Ｓ／Ｈによりサンプル状態とホールド状態との間で切り替えられる。デジタルコード生成スイッチ回路ＳＷ３１〜３５は、所定のホールド期間に逐次デジタルコード信号Ｖｏを出力するよう、例えば図１４に示すＳＡＲ論理回路５４０によって供給されるビット出力制御信号ｂｉｔによって切り替えられてもよい。スイッチ回路ＳＷ３１〜３５のスイッチングは、夫々別個のビット出力制御信号ｂｉｔＤ及びｂｉｔ０〜３によって制御される。
図１９は、デジタルコード生成スイッチ回路ＳＷ３１〜３５の回路を示す。デジタルコード生成スイッチ回路は、ＮＯＴ回路７１０と、ＯＲ回路７２０と、ＡＮＤ回路７２２と、第１乃至第４のＦＥＴ７３０、７３２、７３４、７３６とを含む。
ＯＲ回路７２０は、例えば２入力１出力のＯＲ回路である。ＯＲ回路７２０は、サンプル／ホールド切替信号Ｓ／Ｈ及び対応するビット出力制御信号ｂｉｔＸを受け取る。ＯＲ回路７２０は、サンプル／ホールド切替信号Ｓ／Ｈ及びビット出力制御信号ｂｉｔＸがいずれも低レベルである場合に低レベルを出力し、その他の場合には高レベルを出力する。
ＡＮＤ回路７２２は、例えば２入力１出力のＡＮＤ回路である。ＡＮＤ回路７２２は、ＮＯＴ回路７１０を介して反転されたサンプル／ホールド切替信号Ｓ／Ｈ及び対応するビット出力制御信号ｂｉｔＸを受け取る。ＡＮＤ回路７２２は、サンプル／ホールド切替信号Ｓ／Ｈが低レベルであって且つビット出力制御信号ｂｉｔＸが高レベルである場合に高レベルを出力し、その他の場合は低レベルを出力する。
第１のＦＥＴ７３０及び第２のＦＥＴ７３２は、例えばＮ型ＦＥＴ又はＰ型ＦＥＴである。第１のＦＥＴ７３０のドレインは、アナログ入力信号ＶＩＰ／ＶＩＭ及び第２のＦＥＴ７３２のドレインへ接続されている。第１のＦＥＴ７３０のエミッタは、対応するキャパシタ及び第２のＦＥＴ７３２のエミッタに接続されている。第１のＦＥＴ７３０のゲートは、サンプル／ホールド切替信号Ｓ／Ｈに接続されており、この信号Ｓ／Ｈが高レベルである導通状態となり、アナログ入力信号ＶＩＰ／ＶＩＭをキャパシタに接続する。第２のＦＥＴ７３２のゲートは、ＮＯＴ回路７１０を介して反転されたサンプル／ホールド切替信号Ｓ／Ｈに接続されており、サンプル／ホールド切替信号Ｓ／Ｈが低レベルである場合に導通状態となり、アナログ入力信号ＶＩＰ／ＶＩＭをキャパシタに接続する。サンプル／ホールド切替信号Ｓ／Ｈが高レベルである場合に、アナログ入力信号ＶＩＰ／ＶＩＭはキャパシタに接続される。
第３のＦＥＴ７３４及び第４のＦＥＴ７３６は、例えばＰ型ＦＥＴ又はＮ型ＦＥＴである。第３のＦＥＴ７３４のドレインは、電源電圧Ｖｃｃに接続されており、第３のＦＥＴ７３４のエミッタは、対応するキャパシタ及び第４のＦＥＴ７３６のエミッタに接続されている。第４のＦＥＴ７３６のドレインは、グランドＧＮＤに接続されている。第３のＦＥＴ７３４のゲートは、ＯＲ回路７２０の出力に接続されており、ＯＲ回路７２０の出力が低レベルである場合に導通状態となり、電源電圧Ｖｃｃをキャパシタに接続する。第４のＦＥＴ７３６のゲートは、ＡＮＤ回路７２２の出力に接続されており、ＡＮＤ回路７２２の出力が高レベルである場合に導通状態となり、グランドＧＮＤをキャパシタに接続する。
以上記載したデジタルコード生成スイッチ回路の動作は、図２０の表にまとめられる。スイッチ回路は、サンプル／ホールド切替信号Ｓ／Ｈが高レベルである場合には、キャパシタをアナログ入力信号ＶＩＰ／ＶＩＭに接続する。スイッチ回路は、サンプル／ホールド切替信号Ｓ／Ｈが低レベルであって且つビット出力制御信号ｂｉｔＸが高レベルである場合には、グランドＧＮＤをキャパシタに接続する。スイッチ回路は、サンプル／ホールド切替信号Ｓ／Ｈ及びビット出力制御信号ｂｉｔＸのいずれも低レベルである場合に電源源電圧Ｖｃｃをキャパシタに接続する。
実施例に係るＡＤＣは、内部で電源電圧及びグランドからリファレンス用電圧を生成するとともに、リファレンス用電圧のリファレンス幅を調整する。
実施例１及び実施例２に従うＡＤＣは、例えばデジタル通信及び医療測定等の様々な用途で用いられる。ＡＤＣは、単一チップとして実現されても、あるいは、多数の機能を備える集積回路チップに組み込まれても良い。
以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。
［変形例］
上記実施例１に従うＣＤＡＣのリファレンス用電圧生成回路３２０は、容量比が１：２：４である３つのキャパシタを２組有していた。そして、ホールド状態で、第１の組のキャパシタＣ１１〜Ｃ１３はスイッチング素子を介して電源電圧Ｖｃｃに、第２の組のキャパシタＣ２１〜Ｃ２３はスイッチング素子を介して接地ＧＮＤに接続された。しかし、ホールド状態で全てのキャパシタが共通して電源電圧Ｖｃｃ又はグランドＧＮＤに接続されてもよい。また、ホールド期間におけるこれらのキャパシタの接続先は、電源電圧Ｖｃｃ又は接地ＧＮＤに限られず、例えば中間電位生成回路３１０で生成される電位等、所定の一定電位であってもよい。この場合に、中間電位生成回路３１０に含まれるスイッチング素子ＳＷ１及びＳＷ２に代えて、中間電位生成回路３１０とデジタルコード生成回路３３０との間に別のスイッチング素子が設けられる。
また、上記実施例２で図１３を参照して記載したように、リファレンス用電圧生成回路４２０の各キャパシタは、リファレンス幅ＶＲＨ−ＶＲＬを調整するためにサンプル状態のときから高インピーダンスＺＨに接続された。しかし、サンプル状態でリファレンス用電圧生成回路４２０の全てのキャパシタがアナログ入力信号ＶＩＰ／ＶＩＭに接続されていても、同じようにリファレンス幅ＶＲＨ−ＶＲＬを調整することが可能である。
また、リファレンス用電圧生成回路３２０又は４２０は、１又はそれ以上のキャパシタを有してよい。リファレンス用電圧生成回路３２０又は４２０が複数のキャパシタを有する場合に、各キャパシタの容量比は任意であって、本開示の容量比に限られない。
実施例１及び実施例２を含む上記実施形態に関し、更に以下の付記を開示する。
（付記１）
電源電圧及び基準電圧から中間電位電圧を生成する中間電位生成部と、
前記中間電位生成部で生成される前記中間電位電圧を中間電位とする所定のリファレンス幅の上限リファレンス用電圧及び下限リファレンス用電圧を生成するリファレンス用電圧生成部と、
デジタルコードの各ビットに対応するバイナリ重み付け値を有するデジタルコード用キャパシタの並列回路の電荷再配分を利用して、前記上限リファレンス用電圧及び前記下限リファレンス用電圧に基づきアナログ入力信号を前記デジタルコードに変換して出力するデジタルコード生成部と
を有し、
前記リファレンス用電圧生成部は、１以上のリファレンス用キャパシタを有し、前記アナログ入力信号をサンプリングするサンプリング期間に、前記リファレンス用キャパシタを、前記中間電位電圧を中心電圧として前記アナログ入力信号を電荷として蓄えるよう該アナログ入力信号に接続し、前記デジタルコードを出力するホールド期間に、前記サンプル期間に前記アナログ入力信号を電荷として蓄えた前記リファレンス用キャパシタを所定の一定電位に接続する、デジタルーアナログ変換器。
（付記２）
前記リファレンス用電圧生成部は、前記リファレンス用キャパシタが同数個の２組に分けられるように該リファレンス用キャパシタを２以上の偶数個有し、
前記ホールド期間に、前記サンプル期間に前記アナログ入力信号を電荷として蓄えたリファレンス用キャパシタの半数は前記電源電圧に接続され、残り半数は前記基準電圧に接続される、請求項１記載のデジタルーアナログ変換器。
（付記３）
前記デジタルコード生成部は、前記サンプル期間に、前記デジタルコード用キャパシタの全てを、前記中間電位電圧をオフセットとして前記アナログ入力信号を電荷として蓄えるよう該アナログ入力信号に接続し、前記ホールド期間に、前記デジタルコード用キャパシタの夫々を逐次的に前記電源電圧又は前記基準電圧へ接続することによって、前記アナログ入力信号に対応する前記デジタルコードを出力する、付記１又は２記載のデジタルーアナログ変換器。
（付記４）
全ての前記リファレンス用キャパシタは、前記サンプル期間に前記アナログ入力信号に接続される、付記１乃至３のうちいずれか１つに記載のデジタルーアナログ変換器。
（付記５）
当該アナログデジタル変換器は、前記アナログ入力信号が入力される入力部に、該アナログ入力信号の振幅を前記所定のリファレンス幅と同じになるよう制御する利得制御器を接続される、付記４記載のデジタルーアナログ変換器。
（付記６）
前記リファレンス用キャパシタのうち一部のキャパシタは、前記サンプル期間に高インピーダンスへ接続され、当該キャパシタは、前記サンプル期間に続く前記ホールド期間に引き続き前記高インピーダンスへ接続される、付記１乃至３のうちいずれか１つに記載のデジタルーアナログ変換器。
（付記７）
前記デジタルコードのビットが全て１又は０であるかどうかを判断し、ビットが全て１又は０であるデジタルコードを観測するたびに前記高インピーダンスへ接続される前記リファレンス用キャパシタの容量を段階的に増大させることによって、前記リファレンス幅を段階的に変更するリファレンス幅調整部を更に有する、付記６記載のデジタルーアナログ変換器。
（付記８）
前記リファレンス幅調整部は、段階的に変更される前記リファレンス幅を前記リファレンス用電圧生成部における前記リファレンス用キャパシタの接続形態と対応付ける表と、ビットが全て１又は０であるデジタルコードを観測した回数をカウントするカウンタとを有し、該カウンタのカウント数に対応する前記リファレンス幅のレベルを実現する前記リファレンス用キャパシタの接続形態を前記表から読み出す、付記７記載のデジタルーアナログ変換器。
（付記９）
前記リファレンス用電圧生成部は、前記リファレンス用キャパシタの夫々を前記アナログ入力信号あるいは前記所定の一定電位又は前記高インピーダンスへ接続するリファレンス用電圧生成スイッチ回路を有し、
前記リファレンス幅調整部は、前記リファレンス用キャパシタの接続形態を実現するよう前記リファレンス用電圧生成スイッチ回路の夫々のスイッチングを制御することによって、前記高インピーダンスへ接続される前記リファレンス用キャパシタの容量を増大させる、付記８記載のデジタルーアナログ変換器。
（付記１０）
前記リファレンス用電圧生成スイッチは、目下前記サンプル期間又は前記ホールド期間のどちらの期間であるのかと、当該リファレンス用電圧生成スイッチ接続される前記所定の一定電位が前記電源電圧又は前記基準電圧のどちらであるのかと、前記リファレンス幅調整部によって供給されるリファレンス幅変更信号の状態とに基づいて切り替えられる、付記９記載のデジタルーアナログ変換器。
（付記１１）
前記デジタルコード生成部は、前記デジタルコード用キャパシタの夫々を前記アナログ入力信号又は前記電源電圧若しくは前記基準電圧へ接続するデジタルコード生成スイッチ回路を有する、付記１乃至１０のうちいずれか１つに記載のデジタルーアナログ変換器。
（付記１２）
前記デジタルコード生成スイッチ回路は、目下前記サンプル期間又は前記ホールド期間のどちらの期間であるのかと、出力される前記デジタルコードのビット順位とに基づいて切り替えられる、付記１１記載のデジタルーアナログ変換器。
（付記１３）
前記電源電圧と前記基準電圧との間の差に対する前記所定のリファレンス幅の比は、全ての前記デジタルコード用キャパシタの容量の和を、該全ての前記デジタルコード用キャパシタの容量の和と前記サンプル期間に前記アナログ入力信号に接続される全ての前記リファレンス用キャパシタの容量の和との和によって割ったものに等しい、付記１乃至１２のうちいずれか１つに記載のデジタルーアナログ変換器。
（付記１４）
全ての前記リファレンス用キャパシタは、前記サンプル期間に前記アナログ入力信号に接続され、該全てのリファレンス用キャパシタのうち一部のキャパシタは、前記サンプル期間に続く前記ホールド期間に前記所定の一定電位へ接続されず高インピーダンスへ接続される、付記１乃至３のうちいずれか１つに記載のデジタルーアナログ変換器。
（付記１５）
前記中間電位生成部は、抵抗による分圧器として構成される、付記１乃至３のうちいずれか１つに記載のデジタルーアナログ変換器。
（付記１６）
前記所定の一定電位は、前記電源電圧、前記基準電圧、又は前記中間電位電圧のうちの少なくとも１つである、付記１記載のデジタルーアナログ変換器。
（付記１７）
付記１乃至１６のうちいずれか１つに記載のデジタルーアナログ変換器を有する逐次比較型アナログ−デジタル変換器。
２００，５１０，５２０ 容量型デジタル−アナログ変換器（ＣＤＡＣ）
２１０ 中間電位生成部
２２０ リファレンス用電圧生成部
２３０ デジタルコード生成部
２４０ 制御部
３１０，４１０ 中間電位生成回路
３２０，４２０ リファレンス用電圧生成回路
３３０，４３０ デジタルコード生成回路
５００ アナログ−デジタル変換器（ＡＤＣ）
５３０ 比較器
５４０ ＳＡＲ論理回路
５５０ リファレンス幅調整部
５９０ カウンタ
Ｃ１１〜１３，Ｃ２１〜２３，Ｃ３１〜３５ キャパシタ
ｂｉｔＸ ビット出力制御信号
ＧＮＤ グランド（基準電位）
Ｒ１，Ｒ２ 抵抗
Ｒｅｆ リファレンス幅変更信号
Ｓ／Ｈ サンプル／ホールド切替信号
ＳＷ１，ＳＷ２ スイッチング素子
ＳＷ１１〜１３，ＳＷ２１〜２３，ＳＷ４１〜４３，ＳＷ５１〜５３ スイッチング素子（リファレンス用電圧生成スイッチ回路）
ＳＷ３１〜３５ スイッチング素子（デジタルコード生成スイッチ回路）
Ｖｃｃ 電源電圧
ＶＩＰ／ＶＩＭ アナログ入力信号
Ｖｏ デジタルコード
ＺＨ 高インピーダンス

Claims (9)

  1. 電源電圧及び基準電圧から中間電位電圧を生成する中間電位生成部と、
    前記中間電位生成部で生成される前記中間電位電圧を中間電位とする所定のリファレンス幅の上限リファレンス用電圧及び下限リファレンス用電圧を生成するリファレンス用電圧生成部と、
    デジタルコードの各ビットに対応するバイナリ重み付け値を有するデジタルコード用キャパシタの並列回路の電荷再配分を利用して、前記上限リファレンス用電圧及び前記下限リファレンス用電圧に基づきアナログ入力信号を前記デジタルコードに変換して出力するデジタルコード生成部と
    を有し、
    前記リファレンス用電圧生成部は、１以上のリファレンス用キャパシタを有し、前記アナログ入力信号をサンプリングするサンプリング期間に、前記リファレンス用キャパシタを、前記中間電位電圧を中心電圧として前記アナログ入力信号を電荷として蓄えるよう該アナログ入力信号に接続し、前記デジタルコードを出力するホールド期間に、前記サンプル期間に前記アナログ入力信号を電荷として蓄えた前記リファレンス用キャパシタを所定の一定電位に接続し、
    前記リファレンス用キャパシタのうち一部のキャパシタは、前記サンプル期間に高インピーダンスへ接続され、当該キャパシタは、前記サンプル期間に続く前記ホールド期間に引き続き前記高インピーダンスへ接続される、デジタルーアナログ変換器。
  2. 前記リファレンス用電圧生成部は、前記リファレンス用キャパシタが同数個の２組に分けられるように該リファレンス用キャパシタを２以上の偶数個有し、
    前記ホールド期間に、前記サンプル期間に前記アナログ入力信号を電荷として蓄えたリファレンス用キャパシタの半数は前記電源電圧に接続され、残り半数は前記基準電圧に接続される、請求項１記載のデジタルーアナログ変換器。
  3. 前記デジタルコード生成部は、前記サンプル期間に、前記デジタルコード用キャパシタの全てを、前記中間電位電圧をオフセットとして前記アナログ入力信号を電荷として蓄えるよう該アナログ入力信号に接続し、前記ホールド期間に、前記デジタルコード用キャパシタの夫々を逐次的に前記電源電圧又は前記基準電圧へ接続することによって、前記アナログ入力信号に対応する前記デジタルコードを出力する、請求項１又は２記載のデジタルーアナログ変換器。
  4. 前記リファレンス用キャパシタのうち一部のキャパシタ以外のリファレンス用キャパシタは、前記サンプル期間に前記アナログ入力信号に接続される、請求項１乃至３のうちいずれか一項記載のアナログ−デジタル変換器。
  5. 前記デジタルコードのビットが全て１又は０であるかどうかを判断し、ビットが全て１又は０であるデジタルコードを観測するたびに前記高インピーダンスへ接続される前記リファレンス用キャパシタの容量を段階的に増大させることによって、前記リファレンス幅を段階的に変更するリファレンス幅調整部を更に有する、請求項１記載のデジタルーアナログ変換器。
  6. 前記リファレンス幅調整部は、段階的に変更される前記リファレンス幅を前記リファレンス用電圧生成部における前記リファレンス用キャパシタの接続形態と対応付ける表と、ビットが全て１又は０であるデジタルコードを観測した回数をカウントするカウンタとを有し、該カウンタのカウント数に対応する前記リファレンス幅のレベルを実現する前記リファレンス用キャパシタの接続形態を前記表から読み出す、請求項５記載のデジタルーアナログ変換器。
  7. 前記リファレンス用電圧生成部は、前記リファレンス用キャパシタの夫々を前記アナログ入力信号あるいは前記所定の一定電位又は前記高インピーダンスへ接続するリファレンス用電圧生成スイッチ回路を有し、
    前記リファレンス幅調整部は、前記リファレンス用キャパシタの接続形態を実現するよう前記リファレンス用電圧生成スイッチ回路の夫々のスイッチングを制御することによって、前記高インピーダンスへ接続される前記リファレンス用キャパシタの容量を増大させる、請求項６記載のデジタルーアナログ変換器。
  8. 前記デジタルコード生成部は、前記デジタルコード用キャパシタの夫々を前記アナログ入力信号又は前記電源電圧若しくは前記基準電圧へ接続するデジタルコード生成スイッチ回路を有する、請求項１乃至７のうちいずれか一項記載のデジタルーアナログ変換器。
  9. 請求項１乃至７のうちいずれか一項記載のデジタルーアナログ変換器を有する逐次比較型アナログ−デジタル変換器。
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