JP4728352B2 - インターフェイス回路 - Google Patents

インターフェイス回路 Download PDF

Info

Publication number
JP4728352B2
JP4728352B2 JP2007551033A JP2007551033A JP4728352B2 JP 4728352 B2 JP4728352 B2 JP 4728352B2 JP 2007551033 A JP2007551033 A JP 2007551033A JP 2007551033 A JP2007551033 A JP 2007551033A JP 4728352 B2 JP4728352 B2 JP 4728352B2
Authority
JP
Japan
Prior art keywords
circuit
transmission
signal
transmission line
received
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007551033A
Other languages
English (en)
Other versions
JPWO2007072684A1 (ja
Inventor
武志 嘉戸
秀夫 今井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2007551033A priority Critical patent/JP4728352B2/ja
Publication of JPWO2007072684A1 publication Critical patent/JPWO2007072684A1/ja
Application granted granted Critical
Publication of JP4728352B2 publication Critical patent/JP4728352B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4063Device-to-bus coupling
    • G06F13/4068Electrical coupling
    • G06F13/4072Drivers or receivers
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00Arrangements affording multiple use of the transmission path
    • H04L5/14Two-way operation using the same type of signal, i.e. duplex
    • H04L5/1423Two-way operation using the same type of signal, i.e. duplex for simultaneous baseband signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Small-Scale Networks (AREA)

Description

本発明は、高速通信を行うインターフェイス回路に関し、特に反射波の対策を行ったインターフェイス回路に関するものである。
従来の技術では、例えば出力インピーダンスを調整することで送信側回路で起こるインピーダンス不整合をなくし、反射波を軽減していた。具体的には、制御信号により出力インピーダンスを可変にする出力回路と、この出力回路と接続される実負荷伝送線路と等価なダミー伝送線路と、このダミー伝送線路の他端に接続され、前記出力回路からの初期電圧振幅を検出する電圧検出回路と、その検出した電圧値によって出力インピーダンスを制御するための制御信号を生成するインピーダンス制御信号生成回路とを備える(特許文献1参照)。
特開平11−17518号公報
しかしながら、上記従来の技術では、実際の伝送線路のインピーダンスがダミー伝送線路と一致していることを前提にしているために、実際の伝送線路とダミー伝送線路とのインピーダンスがずれている場合においては、インピーダンスの整合をとることができないので、反射波が依然発生してしまうという課題があった。
特にUSB(Universal Serial Bus)等のインターフェイスでは、ケーブルや接続相手をユーザーが自由に変更できるために、市場に出回っているさまざまな機器と接続する可能性がある。市場に出回っている機器の中には、規格からインピーダンスの大きくずれたものも多く、反射波の対策を出力インピーダンスの調整で行うことには限界があり、別の手法を用いた対策が必要となっている。
上記課題を解決するために、本発明では反射波をマスクすることにより反射波に対応する手法を提供する。
具体的に説明すると、本発明に係るインターフェイス回路は、伝送線路に接続された送信回路と、通信相手から前記伝送線路を介して信号を受信するための受信回路と、前記送信回路からの送信タイミング通知信号をもとに、前記送信回路が前記伝送線路へ送信した信号の反射波をマスクして、前記通信相手から前記伝送線路を介して受信した信号のみを前記受信回路へ供給するためのマスク手段とを備えたものである。
本発明のインターフェイス回路は、上記従来の技術では対応できない反射波の対策を実現できる。
以下、本発明の実施の形態を、図面を参照しながら説明する。
《第1の実施形態》
図1は、本発明の第1の実施形態を示す図である。図1において、101はUSBバスにパケットを送信する送信回路、103はUSBバスからパケットを受信する受信回路、102は送信回路101より送信タイミング通知信号104を受け取ってUSBバスの信号をマスクするタイミングを決定するマスク回路、302はマスク信号105の有効期間だけUSBバスからの受信信号106をマスクしてマスク済み受信信号107を受信回路103へ供給する論理回路である。マスク回路102は、送信タイミング通知信号104を受け取ってから予め定められた一定時間だけマスク信号105をHIGHレベルにするタイマ回路301を備えている。
図2は、反射波と送信、受信の関係を示したものである。図2において、201は送信波であり、202は送信波201が反射したことによりUSBバスに現れる反射波、203は受信するべきパケットの受信波である。Tは、マスク信号105が有効(HIGH)になる期間、すなわちマスク時間である。
図1において、マスク信号105は送信後にマスク時間Tの間、有効になる。反射波202をマスクし、かつ受信波203をマスクしないようにマスク時間Tを設定すると、受信回路103に伝わるマスク済み受信信号107は反射波202のみをマスクした信号になり、正規の受信信号のみが受信回路103に入力される。
本実施形態によれば、受信回路103に簡単な回路を追加するだけで、反射波による誤動作を防ぐことができる。
《第2の実施形態》
図3は、本発明の第2の実施形態を示す図である。図3において、時間測定回路401は送信直後の受信信号の持続時間を測定する回路であり、時間測定回路401で測定した時間をタイマ回路301に設定する。送信直後から持続している受信信号は反射波と想定されるために、測定している受信信号は反射波と想定できる。タイマ回路301からはマスク信号105が出力されて、受信回路103には反射波がマスクされたマスク済み受信信号107が入力される。マスク時間Tの更新は、通信開始時の1回目の通信の測定で更新することが考えられる。あるいは、送信後毎回、又は特定信号の送信後に測定結果をマスク時間Tとして更新することでもよい。1回目の通信時のマスク時間Tは0にしておいても、予め初期値として固定値を設定しておいてもよい。
第1の実施形態では予め決められた時間の反射波しかマスクすることができず、反射波の持続時間が予想を超えた場合に対応できない。しかし、本実施形態によれば、実際の反射波をもとにマスク時間を延長することができるために、第1の実施形態に比べると反射波の対応範囲を広くすることができる。
《第3の実施形態》
図4は、本発明の第3の実施形態を示す図である。図4において、強度測定回路501はUSBバス上の信号波形の振幅強度を測定する回路であり、閾値設定回路502は送信タイミング通知信号104と強度測定回路501の結果とをもとにマスク閾値を制御する回路である。図2の反射波202の強度測定を送信終了直後に行い、その結果を閾値設定回路502に取り込んでマスク信号105を生成する。マスク信号105は、強度測定回路501で測定された強度が予め測定した反射波強度以下であれば有効になる。
本実施形態によれば、第2の実施形態と同様に第1の実施形態よりも反射波に対する対応範囲が広がるが、本実施形態では反射波の強度をもとにマスクタイミングを決定しているために、反射波の強度と実際の受信信号との差が測定可能な差である場合には反射波を一律に排除できるため、第2の実施形態よりも単純な回路で構成することができる。
《第4の実施形態》
図5は、本発明の第4の実施形態を示す図である。図5において、時間設定回路601は受信回路103より出力される受信タイミング通知信号602により制御される回路である。受信回路103において正常に受信できた受信波形について受信タイミングを、受信タイミング通知信号602を用いて時間設定回路601に通知する。通知された受信タイミングは、図2において受信波203が到達する時刻を示すものになる。時間設定回路601で受信波203が到達するまでの時間をマスク時間Tとしてタイマ回路301に設定することで、マスク信号105は反射波202をマスクすることができる時間の間有効な信号となる。
本実施形態によれば、マスク範囲を受信波形から決定しているために反射波の測定回路が必要ではなくなる。反射波の強度が変動して、反射波の測定が難しい条件のときに本実施形態を採用すると、反射波の測定を行わずにマスク範囲を決定することができて有用である。
《第5の実施形態》
図6は、本発明の第5の実施形態を示す図である。図6において、閾値設定回路502は受信回路103より出力される受信タイミング通知信号701により制御される回路である。受信回路103において正常に受信している受信波形について受信タイミングを、受信タイミング通知信号701を用いて閾値設定回路502に通知する。通知された受信タイミングは、図2において受信波203が到達する時刻に有効になる。閾値設定回路502は受信タイミング通知信号701が有効になったタイミングで受信波203の強度を取り込み、マスクする閾値を決定する。
本実施形態によれば、マスクする強度を受信波をもとに動的に変化させることができ、受信波の強度が強ければ、マスクする閾値をより高く設定することができ、反射波による誤動作を効果的に防ぐことができる。
《第6の実施形態》
図7は、本発明の第6の実施形態を示す図である。図7において、強度測定回路501からは、予め設定された強度以上の受信波を受け取ったときにマスクを中断させるマスク中断信号801が出力される。タイマ回路301は、送信回路101から送信タイミング通知信号104を受け取り、送信終了後に予め設定されたマスク時間Tだけマスク信号105を有効にする。第1及び第2の論理回路802,803は、マスク信号105がHIGHレベルであり、かつマスク中断信号801がLOWレベルであるときに受信信号106にマスクをかけるが、マスク中断信号801がHIGHレベルになるとマスクを中断する。したがって、マスク中断信号801はマスク信号105が有効であっても強制的にマスクを中断させることができ、マスク時間Tの設定時間以内に受信波203が来た場合でも対応することができる。
本実施形態によれば、反射波による誤動作を防ぐとともに、マスク時間内に本来の信号を受信する可能性がある環境にも対応することができる回路を提供することができる。
《第7の実施形態》
図8は、本発明の第7の実施形態を示す図である。図8において、強度測定回路501からは、予め設定された強度以上の受信波を受け取ったときに有効になるマスク時間更新信号901が出力されており、タイマ回路301に接続される。タイマ回路301は送信回路101から送信タイミング通知信号104を受け取り、送信終了後に予め設定された時間Tだけマスク信号105を有効にする。ただし、タイマ回路301はマスク時間T以内にマスク時間更新信号901が有効になった場合には予め設定されているマスク時間Tを減少させる。つまり、マスク回路102は、マスク時間Tの設定時間以内に受信波203が来た場合には受信信号106をマスクしないように動作する。
本実施形態によれば、反射波による誤動作を防ぐとともに、マスク時間内に来た受信波にもマスク時間を調整して対応することができる回路を構成することができる。
本発明のインターフェイス回路は、反射波の影響を防ぎ、安定して動作する装置を実現する手段として有用である。
本発明の第1実施形態に係るインターフェイス回路のブロック図である。 図1のインターフェイス回路の動作を示すタイミング図である。 本発明の第2実施形態に係るインターフェイス回路のブロック図である。 本発明の第3実施形態に係るインターフェイス回路のブロック図である。 本発明の第4実施形態に係るインターフェイス回路のブロック図である。 本発明の第5実施形態に係るインターフェイス回路のブロック図である。 本発明の第6実施形態に係るインターフェイス回路のブロック図である。 本発明の第7実施形態に係るインターフェイス回路のブロック図である。
符号の説明
101 送信回路
102 マスク回路
103 受信回路
104 送信タイミング通知信号
105 マスク信号
106 受信信号
107 マスク済み受信信号
201 送信波
202 反射波
203 受信波
301 タイマ回路
302 論理回路
401 時間測定回路
501 強度測定回路
502 閾値設定回路
601 時間設定回路
602 受信タイミング通知信号
701 受信タイミング通知信号
801 マスク中断信号
802,803 論理回路
901 マスク時間更新信号
T マスク時間

Claims (8)

  1. 伝送線路に接続された送信回路と、
    通信相手から前記伝送線路を介して信号を受信するための受信回路と、
    前記送信回路からの送信タイミング通知信号をもとに、前記送信回路が前記伝送線路へ送信した信号の反射波をマスクして、前記通信相手から前記伝送線路を介して受信した信号のみを前記受信回路へ供給するためのマスク手段とを備え、
    前記マスク手段のマスク時間は、送信直後の受信信号の持続時間を計測した結果により制御されることを特徴とするインターフェイス回路。
  2. 請求項記載のインターフェイス回路において、
    前記マスク手段のマスク時間として、初回の受信時には予め設定した初期値を使用することを特徴とするインターフェイス回路。
  3. 伝送線路に接続された送信回路と、
    通信相手から前記伝送線路を介して信号を受信するための受信回路と、
    前記送信回路からの送信タイミング通知信号をもとに、前記送信回路が前記伝送線路へ送信した信号の反射波をマスクして、前記通信相手から前記伝送線路を介して受信した信号のみを前記受信回路へ供給するためのマスク手段とを備え、
    前記マスク手段は、マスクする信号強度が反射波の強度測定の結果によって制御されることを特徴とするインターフェイス回路。
  4. 請求項記載のインターフェイス回路において、
    前記マスク手段は、前記反射波の強度測定を送信直後の受信信号の強度を測定することで行い、閾値を決定することを特徴とするインターフェイス回路。
  5. 伝送線路に接続された送信回路と、
    通信相手から前記伝送線路を介して信号を受信するための受信回路と、
    前記送信回路からの送信タイミング通知信号をもとに、前記送信回路が前記伝送線路へ送信した信号の反射波をマスクして、前記通信相手から前記伝送線路を介して受信した信号のみを前記受信回路へ供給するためのマスク手段とを備え、
    前記マスク手段のマスク時間は、送信直後の反射波でない正規の受信信号の到達時間の測定結果によって制御されることを特徴とするインターフェイス回路。
  6. 伝送線路に接続された送信回路と、
    通信相手から前記伝送線路を介して信号を受信するための受信回路と、
    前記送信回路からの送信タイミング通知信号をもとに、前記送信回路が前記伝送線路へ送信した信号の反射波をマスクして、前記通信相手から前記伝送線路を介して受信した信号のみを前記受信回路へ供給するためのマスク手段とを備え、
    前記マスク手段は、正規の受信信号の強度を測定した結果から、マスクする信号強度の閾値を制御することを特徴とするインターフェイス回路。
  7. 伝送線路に接続された送信回路と、
    通信相手から前記伝送線路を介して信号を受信するための受信回路と、
    前記送信回路からの送信タイミング通知信号をもとに、前記送信回路が前記伝送線路へ送信した信号の反射波をマスクして、前記通信相手から前記伝送線路を介して受信した信号のみを前記受信回路へ供給するためのマスク手段とを備え、
    前記マスク手段は、送信直後の一定時間受信波形をマスクし、受信信号の強度が一定強度を超えると前記受信信号のマスクを停止する回路を備えたことを特徴とするインターフェイス回路。
  8. 伝送線路に接続された送信回路と、
    通信相手から前記伝送線路を介して信号を受信するための受信回路と、
    前記送信回路からの送信タイミング通知信号をもとに、前記送信回路が前記伝送線路へ送信した信号の反射波をマスクして、前記通信相手から前記伝送線路を介して受信した信号のみを前記受信回路へ供給するためのマスク手段とを備え、
    前記マスク手段は、送信直後の一定時間受信波形をマスクし、マスク中に受信信号の強度が一定強度を超えるとマスク時間を少なくする制御を行う回路を備えたことを特徴とするインターフェイス回路。
JP2007551033A 2005-12-22 2006-12-06 インターフェイス回路 Active JP4728352B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007551033A JP4728352B2 (ja) 2005-12-22 2006-12-06 インターフェイス回路

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2005369967 2005-12-22
JP2005369967 2005-12-22
JP2007551033A JP4728352B2 (ja) 2005-12-22 2006-12-06 インターフェイス回路
PCT/JP2006/324360 WO2007072684A1 (ja) 2005-12-22 2006-12-06 インターフェイス回路

Publications (2)

Publication Number Publication Date
JPWO2007072684A1 JPWO2007072684A1 (ja) 2009-05-28
JP4728352B2 true JP4728352B2 (ja) 2011-07-20

Family

ID=38188465

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007551033A Active JP4728352B2 (ja) 2005-12-22 2006-12-06 インターフェイス回路

Country Status (3)

Country Link
US (1) US8027389B2 (ja)
JP (1) JP4728352B2 (ja)
WO (1) WO2007072684A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7554341B2 (ja) 2021-03-16 2024-09-19 Tmtマシナリー株式会社 仮撚加工機

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6654449B2 (ja) * 2016-01-29 2020-02-26 株式会社Lixil 便器装置
JP2017156281A (ja) * 2016-03-03 2017-09-07 キヤノン株式会社 装置および方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62179043A (ja) * 1986-02-03 1987-08-06 Canon Inc 伝送制御装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60153236A (ja) * 1984-01-20 1985-08-12 Sharp Corp 光伝送回路
US4839908A (en) 1986-02-03 1989-06-13 Canon Kabushiki Kaisha Transmission control apparatus
JP3156638B2 (ja) 1997-06-24 2001-04-16 日本電気株式会社 出力インピーダンス調整回路内蔵半導体集積回路
US7113491B2 (en) * 2001-07-31 2006-09-26 Conexant, Inc. Method and system for varying an echo canceller filter length based on data rate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62179043A (ja) * 1986-02-03 1987-08-06 Canon Inc 伝送制御装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7554341B2 (ja) 2021-03-16 2024-09-19 Tmtマシナリー株式会社 仮撚加工機

Also Published As

Publication number Publication date
JPWO2007072684A1 (ja) 2009-05-28
US20090046785A1 (en) 2009-02-19
WO2007072684A1 (ja) 2007-06-28
US8027389B2 (en) 2011-09-27

Similar Documents

Publication Publication Date Title
JP6117747B2 (ja) 信号伝送回路
US8804792B1 (en) Intermediary signal conditioning device with interruptible detection mode
JP5394318B2 (ja) 差動通信装置
US20180083631A1 (en) Receiver Circuitry and Method for Converting an Input Signal From a Source Voltage Domain Into an Output Signal for a Destination Voltage Domain
JP4728352B2 (ja) インターフェイス回路
US10432188B2 (en) Ringing suppression circuit and ringing suppression method
US7800406B2 (en) Apparatus, circuit and method of transmitting signal
WO2022058286A1 (en) A bidirectional communication circuit and a method for operating a bidirectional communication circuit
KR100309233B1 (ko) 싱글-엔드-제로 수신기 회로
JP2001068989A (ja) ケーブル検出機能付き入力バッファ回路
US8289049B2 (en) Signal level adjustment method, signal level adjustment system and signal level adjustment circuit
JP2018182431A (ja) 通信装置
US20220255294A1 (en) Communication device, terminal device and active optical cable
TWI746083B (zh) 訊號中繼系統
WO2013172119A1 (ja) 携帯端末および通信制御方法
JP6859945B2 (ja) リンギング抑制回路
JP2006271137A (ja) 電源システム
US8212589B2 (en) Circuit, apparatus, and method for signal transfer
WO2015111124A1 (ja) 絶縁通信装置
JP4867676B2 (ja) イコライザ調整回路、イコライザ調整方法、及び電子機器
JP5304210B2 (ja) 制御システム
ITMI20071104A1 (it) "dispositivo di controllo di un'interfaccia usb e relativo metodo di controllo"
JP6296487B2 (ja) 断線の検知及び通知機能を有する通信装置
JP6525309B2 (ja) 無線送受信装置
US8618871B2 (en) Noise reduction device and semiconductor device having the same

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100727

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100910

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110329

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110414

R150 Certificate of patent or registration of utility model

Ref document number: 4728352

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140422

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250