ITMI20071104A1

ITMI20071104A1 - "dispositivo di controllo di un'interfaccia usb e relativo metodo di controllo"

Info

Publication number: ITMI20071104A1
Application number: IT001104A
Authority: IT
Inventors: Marco Martini; Federico Musarra
Original assignee: St Microelectronics Srl
Priority date: 2007-05-31
Filing date: 2007-05-31
Publication date: 2008-12-01
Also published as: US20080301339A1; US7984213B2

Description

DESCRIZIONE

dell’invenzione industriale avente per titolo:

“Dispositivo di controllo di un’interfaccia USB e relativo metodo di controllo.”

La presente invenzione concerne un dispositivo di controllo di un’interfaccia USB ed un relativo metodo di controllo.

Sono noti nello stato della tecnica interfaccie USB che consentono la trasmissione ed il ricevimento di dati digitali; una tipica interfaccia USB è mostrata in figura 1. L’interfaccia comprende due terminali VM e VP per l’ingresso dei dati da inviare, i terminali D+ e D- per la trasmissione dei dati ed un terminale per l’ingresso del segnale OE per l’abilitazione alla trasmissione dei dati; l’interfaccia USB comprende una circuiteria 10 per la traslazione di livello del segnale OE e dei dati ricevuti sui terminali VM e VP ed una circuiteria 1 con driver per la trasmissione dei dati e driver per la ricezione dei dati. Il driver tipicamente utilizzato per la trasmissione dei dati è il driver differenziale Dr controllato dal segnale di ingresso OE.

Il driver differenziale Dr è normalmente spento durante la ricezione dei dati per ridurre il consumo di energia dell’ interfaccia USB. Quando il dispositivo deve lavorare in modo trasmissione, il segnale OE viene impostato ad un livello logico basso ed il circuito di polarizzazione del driver Dr viene attivato. Tuttavia l’attivazione di detto circuito di polarizzazione richiede un certo periodo di tempo e la trasmissione di dati non può iniziare fino a quando il driver differenziale Dr non è polarizzato, pertanto la trasmissione inizia con un certo ritardo.

In alcune applicazione è possibile che il ritardo fra l’abilitazione del driver e l’inizio della trasmissione di dati non consente un’adeguata polarizzazione del drive differenziale Dr. In tal caso il transistori di polarizzazione del driver Dr comporta un’anomalia nella trasmissione del primo bit del pacchetto di dati digitali da trasmettere, riducendo la qualità del segnale trasmesso.

La figura 2 mostra un pacchetto di dati PD trasmesso attraverso un’interfaccia USB sui terminali D+ e D- con l’anomalia sopra discussa; il segnale 11 indica il segnale di tensione sulla linea D+ mentre il segnale 12 indica il segnale di tensione sulla linea D-. I segnali 11 e 12 sono ad un livello logico alto (tensione di 3 Volt) ed un livello logico basso (tensione di 0 volt) in modo alternato; le transizioni tra lo stato alto e basso dei segnali 11 e 12 vengono indicate dalle rispettive lettere K e J ed il pacchetto di dati PD termina con un segnale di fine pacchetto EOP. Nella figura 2 il primo bit del pacchetto di dati, che corrisponde ad una transizione C, viene trasmesso in un periodo di tempo DI maggiore di quello aspettato Dm (cioè il periodo di tempo di trasmissione di ogni altro bit del pacchetto) a causa del transitori di polarizzazione del driver Dr. Il periodo di tempo di trasmissione DI del primo bit del pacchetto PD ha una grande influenza sulla valutazione del rapporto medio di dati che è la base per la costruzione del diagramma a occhio; infatti il diagramma ad occhio viene utilizzato per verificare se la trasmissione del pacchetto rientra in desiderate specifiche. Il pacchetto PD viene segmentato usando il tempo medio di bit (inverso del rapporto medio di dati), cioè il tempo medio per la trasmissione dei bit nel pacchetto, come riferimento e dopo ogni segmento è sovrapposto per creare l’occhio. Per il pacchetto PD il diagramma a occhio è quello di figura 3; un errore nella valutazione del tempo di bit, dovuto al tempo DI del primo bit, conduce ad un disallineamento dei bit dell’occhio ed ad una valutazione errata dei disturbi.

Scopo della presente invenzione è quello di fornire un dispositivo di controllo per un interfaccia USB che migliori la qualità della trasmissione dei dati.

In accordo alla presente invenzione detto scopo viene raggiunto mediante un dispositivo di controllo di un’interfaccia USB comprendente almeno un primo terminale per l’ingresso dei dati da trasmettere ed almeno un secondo terminale per la trasmissione dei dati a pacchetto su un bus, detti dati a pacchetto comprendendo un dato di fine pacchetto, detta interfaccia USB comprendendo un circuito per la trasmissione di dati su detto almeno un secondo terminale, detta interfaccia USB essendo atta a ricevere in ingresso un segnale per l’attivazione di detto circuito di trasmissione quando vengono ricevuti dati da detto almeno un primo terminale, detto circuito di trasmissione comprendendo un circuito di polarizzazione, caratterizzato dal fatto di comprendere un circuito per la rilevazione di un dato di fine pacchetto su detto bus e mezzi circuitali atti ad attivare il circuito di polarizzazione del circuito di trasmissione se detto dato di fine pacchetto viene rilevato da detto circuito di rilevazione.

Sempre in accordo all’invenzione è possibile realizzare un metodo di controllo di un interfaccia USB come definito nella rivendicazione 8.

Le caratteristiche della presente invenzione risulteranno evidenti dalla seguente descrizione dettagliata di una sua forma di realizzazione pratica, illustrata a titolo di esempio non limitativo negli uniti disegni, nei quali: la figura 1 mostra imo schema circuitale di un’interfaccia USB in accordo all’ arte nota;

la figura 2 è un diagramma della trasmissione di un pacchetto di dati mediante l’interfaccia di figura 1;

la figura 3 è un diagramma ad occhio del pacchetto di dati di figura 2; la figura 4 mostra la trasmissione di pacchetti di dati in accordo all’ invenzione;

la figura 5 è un diagramma di flusso del metodo di controllo per un interfaccia USB in accordo all’invenzione;

la figura 6 è uno schema circuitale di un dispositivo di controllo per un interfaccia USB che opera come il metodo di figura 5;

la figura 7 mostra un diagramma temporale di segnali dell’ interfaccia USB di figura 1 con il dispositivo di controllo di figura 6 in caso di non trasmissione di un successivo pacchetto di dati;

la figura 8 mostra un diagramma temporale di segnali dell’interfaccia USB di figura 1 con il dispositivo di controllo di figura 6 in caso di trasmissione di un successivo pacchetto di dati;

la figura 9 è uno schema circuitale di un’interfaccia USB comprendente il dispositivo di controllo di figura 6.

Nella figura 4 è mostrato una trasmissione di pacchetti di dati in accordo all’invenzione. Normalmente un bus di tipo USB è basato su una topologia di funzionamento dove un singolo dispositivo agisce come master e gli altri dispositivi ad esso collegati agiscono come slave. In tal modo ad un dispositivo slave non è concesso di iniziare ima comunicazione a meno che il dispositivo master non l’abbia richiesta; la commutazione nel modo di trasmissione di un dispositivo sarà seguita immediatamente dall’invio di un pacchetto di dati nel bus USB. Il metodo in accordo all 'invenzione comprende una predizione dell’abilitazione dei driver differenziali dell’ interfaccia USB preposti alla trasmissione dei dati. Detto metodo comprende una fase (figura 5) per l’individuazione sul bus USB del segnale di fine pacchetto EOP di un pacchetto di dati che viene trasmesso lungo il bus USB. Ciò può essere rilevato da circuiti di ricezione di segnali di tipo “single ended” dell’ interfaccia USB 100. Un segnale di tipo “single ended” è costituito da un stato SEO (Single Ended Zero) lungo un periodo di tempo di due bit seguito da uno stato di transizione J; uno stato SEO è presente sul bus USB quando i segnali 11 e 12 sui terminali D+ e D- sono ad un livello logico basso (ad esempio ad un valore di 0 volt).

Tuttavia non ogni pacchetto di dati viene inviato al dispositivo che possiede l’interfaccia USB 100 dato che più dispositivi con rispettive interfacce USB possono essere collegate allo stesso bus USB; pertanto è preferibile una fase per verificare se il singolo dispositivo avente l’interfaccia USB 100 deve trasmettere o no. Il protocollo USB stabilisce che se un dispositivo slave deve replicare ad una richiesta del dispositivo master entro un periodo di tempo Ipd compreso fra 2 e 7,5 il periodo di tempo di un bit Dm; il periodo di tempo Ipd, chiamato anche “inter-paket delay” è definito come il periodo di tempo fra la transizione dallo stato SEO allo stato J usata per il segnale EOP e la transizione J-K che inizia il nuovo pacchetto di dati SOP.

Il metodo di controllo in accordo con la presente invenzione, partendo da una fase S di disabilitazione dei driver differenziali preposti alla trasmissione dei dati (il driver Dr dell’ interfaccia USB 100), comprende una fase A per la rivelazione di un segnale di fine pacchetto di dati, cioè un segnale allo stato SEO, sul bus USB, e per la contemporanea abilitazione di detti driver differenziali (driver Dr). Il metodo preferibilmente comprende una fase B per il conteggio del periodo Ipd; se durante o alla fine del conteggio del periodo di tempo Ipd il segnale OE viene impostato ad un livello logico basso, cioè il driver differenziale Dr viene attivato, il controllo termina con la fase C altrimenti il driver differenziale Dr viene disabilitato e si ritorna alla fase S.

Nella figura 6 è mostrato uno schema circuitale di un dispositivo di controllo 50 per un interfaccia USB che opera come il metodo di figura 5 e nella figura 9 viene mostrata un’interfaccia USB provvista del dispositivo di controllo 50. Il dispositivo 50 comprende un flip-flop FF che ha in ingresso il segnale FP indicativo dello stato SEO e genera in uscita il segnale FFout che è in ingresso al contatore 20. Il segnale FP deriva da un circuito di rilevazione dello stato SEO 52 che è collegato ai terminali D+ e D- connessi al bus USB 51. Il circuito 52 effettua attraverso i terminali D+ e D- una lettura sul bus USB 51; il circuito 52 (come meglio visibile in figura 9) comprende due trigger di Schmith 61 e 62 aventi rispettivamente in ingresso i segnali provenienti dai terminali D+ e D- e le cui uscite sono in ingresso ad un circuito logico 65 atto a rilevare lo stato SEO sui terminali D+ e D- ed a generare il segnale FP. Una porta NAND 30 ha in ingresso il segnale di uscita Adly del contatore 20, il segnale in uscita al flip-flop FF ed il segnale OE. L’uscita Nout della porta NAND 30 è in ingresso al flip-flop FF. Il segnale FF negato costituisce il segnale Driver-off per il controllo del circuito 40 di polarizzazione del driver differenziale Dr.

Normalmente i segnali FP, FFout e Adly sono ad un livello logico basso quando nessuno stato di fine pacchetto viene individuato mentre i segnali Driver-off e Nout sono al livello logico alto.

Quando un stato di fine pacchetto SEO è rilevato mediante il rispettivo segnale FP, lo stesso segnale commuta dal livello logico basso al livello logico alto; cosi anche il segnale FFout commuta dal livello logico basso al livello logico alto ed il segnale Driver-off commuta dal livello logico alto al livello logico basso comandando l’accensione del circuito di polarizzazione 40.

Preferibilmente il segnale Adly rimarrà al livello logico basso per il periodo di tempo Ipd che viene contato dal contatore 20 mantenendo il segnale di uscita Nout al livello logico alto. Alla fine del conteggio del tempo Ipd di sette volte il tempo di un bit Dm, se il segnale OE è ancora al livello logico alto, cioè nessuna trasmissione è stata richiesta dal dispositivo master, il segnale di uscita Nout commuterà al livello logico basso; ciò consentirà di resettare il flip-flop FF ed a forzare il segnale Driver-off al livello logico alto spegnendo il circuito di polarizzazione 40.

Al contrario, se il segnale OE commuta al livello logico basso, cioè una trasmissione è stata richiesta dal dispositivo master, il segnale di uscita Nout resterà al livello logico alto; ciò consentirà di mantenere il segnale Driver-off al livello logico basso ed il circuito di polarizzazione 40 acceso.

Dato che il circuito 40 necessita di un periodo di tempo di circa due volte il tempo di un bit per polarizzare il driver differenziale Dr e la trasmissione dei dati inizierà dopo almeno quattro volte il tempo di un bit (cioè il tempo di due volte il tempo di un bit per i due stati SEO ed il minimo periodo di tempo Ipd), il dispositivo di controllo di figura 6 garantirà un’appropriata polarizzazione del driver differenziale Dr evitando il comportamento transitorio che causa Γ allungamento del periodo di tempo del primo bit trasmesso.

Nelle figure 7 e 8 vengono mostrati i diagrammi temporali dei segnali D+, OE e Driver-off derivanti da simulazioni sull’interfaccia di figura 1 con il dispositivo di controllo di figura 6; in tal caso dato che il segnale D- è sempre nullo ed il segnale FP è derivato da una logica combinatoria di tipo NOR sui segnali D+ e D-, il segnale FP negato coincide con il segnale D+. Si vede che quando si è in presenza di uno stato SEO sul bus USB, il segnale FP negato commuta al livello logico alto ed il segnale Driver-off commuta al livello logico basso; una volta trascorso il periodo di tempo Ipd di sette volte il tempo di un bit il segnale Driver-off toma alto perché il segnale OE rimane alto. Successivamente sempre il segnale FP negato commuta al livello logico basso. Ancora dopo, quando si è in presenza di un altro stato SEO sul bus USB 51, il segnale FP negato commuta al livello logico alto ed il segnale Driver-off commuta al livello logico basso; iniziato il conteggio del periodo di tempo Ipd di sette volte il tempo di un bit il segnale Driver-off rimane basso perché il segnale OE è commutato al livello logico basso; è stata richiesta una trasmissione di dati dal dispositivo master.

Claims

RIVENDICAZIONI 1. Dispositivo di controllo di un’interfaccia USB (100) comprendente almeno un primo terminale (VM, VP) per l’ingresso dei dati da trasmettere ed almeno un secondo terminale (D+, D-) per la trasmissione dei dati a pacchetto su un bus (51), detti dati a pacchetto (PD) comprendendo un dato di fine pacchetto (EOP), detta interfaccia USB (100) comprendendo un circuito (Dr) per la trasmissione di dati su detto almeno un secondo terminale (D+, D-), detta interfaccia USB essendo atta a ricevere in ingresso un segnale (OE) per l’attivazione di detto circuito di trasmissione quando vengono ricevuti dati da detto almeno un primo terminale (VM, VP), detto circuito di trasmissione comprendendo un circuito di polarizzazione (40), caratterizzato dal fatto di comprendere un circuito (52) per la rilevazione di un dato di fine pacchetto (EOP) su detto bus (51) e mezzi circuitali (50) atti ad attivare il circuito di polarizzazione (40) del circuito di trasmissione (Dr) se detto dato di fine pacchetto viene rilevato da detto circuito di rilevazione (52).
2. Dispositivo secondo la rivendicazione 1, caratterizzato dal fatto che detto mezzi circuitali (50) comprendono ulteriori mezzi (20, FF) atti a disattivare detto circuito di polarizzazione (40) se entro un predeterminato periodo di tempo (Ipd) detto segnale di attivazione (OE) non viene ricevuto dall’interfaccia USB.
3. Dispositivo secondo la rivendicazione 2, caratterizzato dal fatto che detto periodo di tempo (Ipd) è variabile da due o sette volte il tempo di trasmissione di un bit.
4. Dispositivo secondo la rivendicazione 1, caratterizzato dal fatto di comprendere due terminali (D+, D-) per la trasmissione dei dati e dal fatto che detto circuito di trasmissione (Dr) comprende un driver differenziale.
5. Dispositivo secondo la rivendicazione 4, caratterizzato dal fatto che detto dato di fine pacchetto (EOP) comprende uno stato (SEO) ad un livello logico basso su entrambi i due terminali (D+, D-) di trasmissione dei dati, detto stato ad un livello logico basso (SEO) avendo una durata di due volte il tempo di un bit, detto circuito di rilevazione (52) essendo atto a rilevare detto stato ad un livello logico basso (SEO).
6. Dispositivo secondo la rivendicazione 5, caratterizzato dal fatto che detto circuito di rilevazione (52) comprende due trigger di Schmith (61, 62) aventi in ingresso il segnali presenti sui due terminali di trasmissione dei dati (D+, D-) ed un circuito logico (65) avente in ingresso le uscite dei due trigger di Schmith (61, 62) ed atto a generare un segnale (FP) indicativo della presenza di detto stato a livello logico basso (SEO).
7. Interfaccia USB comprendente un circuito di controllo come definito in una qualsiasi delle rivendicazioni precedenti.
8. Metodo di controllo di un’interfaccia USB (100) comprendente almeno un primo terminale (VM, VP) per l’ingresso dei dati da trasmettere ed almeno un secondo terminale (D+, D-) per la trasmissione dei dati a pacchetto su un bus (52), detti dati a pacchetto comprendendo un dato di fine pacchetto (EOP), detta interfaccia USB comprendendo un circuito (DR) per la trasmissione di dati su detto almeno un secondo terminale, detto circuito essendo provvisto di un circuito di polarizzazione (40), detta interfaccia USB essendo atta a ricevere un segnale (OE) per l’attivazione di detto circuito di trasmissione quando vengono ricevuti dati da detto almeno un primo terminale (VM, VP), detto metodo comprendendo la rilevazione di un dato di fine pacchetto su detto bus e l’attivazione del circuito di polarizzazione del circuito di trasmissione se viene rilevato un dato di fine pacchetto.
9. Metodo secondo la rivendicazione 8, caratterizzato dal fatto di comprendere la disattivazione di detto circuito di polarizzazione (40) se entro un predeterminato periodo di tempo (Ipd) detto segnale di attivazione non viene ricevuto dall’ interfaccia USB.
10. Metodo secondo la rivendicazione 9, caratterizzato dal fatto che detto periodo di tempo (Ipd) è variabile da due o sette volte il tempo di trasmissione di un bit.
11. Metodo secondo la rivendicazione 8, caratterizzato dal fatto che detta interfaccia USB comprende due terminali (D+, D-) di trasmissione dei dati e che detto segnale di fine pacchetto (EOP) comprende uno stato (SEO) ad un livello logico basso su entrambi i due terminali (D+, D-) di trasmissione dei dati, detto stato ad un livello logico basso (SEO) avendo una durata di due volte il tempo di un bit.