JP4708528B2 - Video signal converter - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、映像信号を表示装置に適合する映像信号に変換する映像信号変換装置に関し、特に、映像信号をマトリックス表示を行う表示装置に適合する映像信号に変換する映像信号変換装置に関するものである。
【０００２】
【従来の技術】
ドットマトリックス表示ディスプレイパネルとしては、ＰＤＰ（プラズマディスプレイパネル）および液晶パネル等があり、これらのディスプレイパネルに必要不可欠な信号処理技術としては、ＩＰ（インターレース／プログレッシブ）変換、走査線変換、水平画素変換および垂直周波数変換が挙げられる。
【０００３】
ＩＰ変換は、インターレース信号をプログレッシブ信号に変換する処理である。走査線変換は、表示画像の垂直方向の拡大および縮小を行う処理である。水平画素変換は、表示画像の水平方向の拡大および縮小を行う処理である。これらの各変換は、水平および垂直方向の画素数が決まっているドットマトリックス型表示装置に必要不可欠な技術である。
【０００４】
また、垂直周波数変換は、映像信号の垂直周波数を表示装置に適する垂直周波数に変換する処理であり、ＰＤＰでは階調表現手法の制限から、一方、液晶パネルでは階調表現手法およびその動作速度の制限から、垂直周波数は６０Ｈｚとするのが最も望ましい。したがって、映像信号の垂直周波数が６０Ｈｚよりも大きい場合、この垂直周波数を６０Ｈｚに変換する垂直周波数変換回路が非常に有用となる。
【０００５】
図１８は、垂直周波数変換を行わずに走査線変換を行う従来の映像信号変換装置の構成を示すブロック図である。
【０００６】
図１８に示す映像信号変換装置は、フィールドメモリ２０１、メモリ制御処理部２０２、走査線変換処理部２０３、ＰＬＬ（Phase Locked Loop ）回路２１１，２１２、分周比カウンタ２１３，２１４、水晶発振子２１５、Ｈカウンタ２１６およびＶカウンタ２１７を備える。
【０００７】
ＰＬＬ回路２１１は、外部からデジタル映像信号ＤＶの水平同期信号ＨＳを入力され、メモリ制御処理部２０２の前段に設けられるＡＤ（アナログ・デジタル）変換回路（図示省略）のサンプリングクロックと同じクロックＣＫ１を発生させる。分周比カウンタ２１３は、ＰＬＬ回路２１１の分周比を決定しすなわち第１のクロックＣＫ１を分周し、ＰＬＬ回路２１１へのフィードバックパルスを発生させるとともに、当該パルスをメモリ制御処理部２０２の入力側の基準パルスとなる水平同期信号Ｈ１としてメモリ制御処理部２０２へ出力する。
【０００８】
水平同期信号Ｈ１は、走査線変換前すなわちメモリ制御処理部２０２の出力側の基準パルスおよび走査線変換処理部２０３の入力側の基準パルスとなる水平同期信号Ｈ２として用いられるとともに、第３のクロックＣＫ３を発生させるＰＬＬ回路２１２の基準パルスとしても用いられる。
【０００９】
ＰＬＬ回路２１２は、水平同期信号Ｈ１を基準パルスとして入力され、走査線変換処理部２０３の出力側の基準パルスの作成に用いられる第３のクロックＣＫ３を発生させる。分周比カウンタ２１４は、ＰＬＬ回路２１２の分周比を決定しすなわち第３のクロックＣＫ３を分周し、ＰＬＬ回路２１２へのフィードバックパルスを発生させるとともに、当該パルスを走査線変換後すなわち走査線変換処理部２０３の出力側の基準パルスとなる水平同期信号Ｈ３として走査線変換処理部２０３へ出力する。
【００１０】
垂直同期信号Ｖ１〜Ｖ３としては、外部から映像信号変換装置へ入力されるデジタル映像信号ＤＶの垂直同期信号ＶＳが用いられる。なお、図１８に示す映像信号変換装置では垂直周波数変換を行わないため、図１８の破線で示す経路は使用されておらず、内部の水晶発振子２１５、Ｈカウンタ２１６およびＶカウンタ２１７は使用されていない。
【００１１】
メモリ制御処理部２０２は、外部から入力されるデジタル映像信号ＤＶを水平同期信号Ｈ１および垂直同期信号Ｖ１に応じてフィールドメモリ２０１へ書き込み、書き込んだデジタル映像信号を水平同期信号Ｈ２および垂直同期信号Ｖ２に応じてフィールドメモリ２０１から読み出し、走査線変換処理部２０３へ出力する。走査線変換処理部２０３は、水平同期信号Ｈ２および垂直同期信号Ｖ２に応じてフィールドメモリ２０１から読み出された映像信号を入力され、入力された映像信号の走査線数を変換し、水平同期信号Ｈ３および垂直同期信号Ｖ３に応じて出力する。
【００１２】
上記の構成により、図１８に示す映像信号変換装置では、垂直周波数変換を行わずに走査線変換のみが行われる。なお、このような回路構成をとることが要求されるのは、映像信号が動画像の場合であり、フィールドの抜けや２度書き等により動画像の動きが歪になることが許されないときである。
【００１３】
図１９は、垂直周波数変換を行うとともに走査線変換を行う従来の映像信号変換装置の構成を示すブロック図である。
【００１４】
図１９に示す映像信号変換装置と図１８に示す映像信号変換装置とで基本的構成は同様であるが、図１９に示す映像信号変換装置では、図１９の破線で示す経路は使用されておらず、水晶発振子２１５、Ｈカウンタ２１６およびＶカウンタ２１７が使用される。
【００１５】
ＰＬＬ回路２１１および分周比カウンタ２１３は、図１８に示すＰＬＬ回路２１１および分周比カウンタ２１３と同様である。
【００１６】
水晶発振子２１５は、装置内部の処理を行うための第２のクロックＣＫ２を出力し、Ｈカウンタ２１６は第２のクロックＣＫ２を分周し、走査線変換前すなわちメモリ制御処理部２０２の出力側の基準パルスおよび走査線変換処理部２０３の入力側の基準パルスとなる水平同期信号Ｈ２を出力する。Ｖカウンタ２１７は、Ｈカウンタ２１６から出力される水平同期信号Ｈ２を分周し、走査線変換前すなわちメモリ制御処理部２０２の出力側の基準パルスおよび走査線変換処理部２０３の入力側の基準パルスとなる垂直同期信号Ｖ２を出力する。垂直同期信号Ｖ２は、走査線変換後すなわち走査線変換処理部２０３の出力側の基準パルスとなる垂直同期信号Ｖ３としても使用される。
【００１７】
ＰＬＬ回路２１２は、水平同期信号Ｈ２を基準パルスとして入力され、走査線変換処理部２０３の出力側の基準パルスの作成に用いられる第３のクロックＣＫ３を発生させる。分周比カウンタ２１４は、ＰＬＬ回路２１２の分周比を決定しすなわち第３のクロックＣＫ３を分周し、ＰＬＬ回路２１２へのフィードバックパルスを発生させるとともに、当該パルスを走査線変換後すなわち走査線変換処理部２０３の出力側の基準パルスとなる水平同期信号Ｈ３として走査線変換処理部２０３へ出力する。
【００１８】
メモリ制御処理部２０２は、外部から入力されるデジタル映像信号ＤＶを水平同期信号Ｈ１および垂直同期信号Ｖ１に応じてフィールドメモリ２０１へ書き込み、書き込んだデジタル映像信号を水平同期信号Ｈ２および垂直同期信号Ｖ２に応じてフィールドメモリ２０１から読み出すことにより垂直周波数変換を行い、変換された映像信号を走査線変換処理部２０３へ出力する。走査線変換処理部２０３は、水平同期信号Ｈ２および垂直同期信号Ｖ２に応じて垂直周波数変換された映像信号を入力され、入力された映像信号の走査線数を変換し、水平同期信号Ｈ３および垂直同期信号Ｖ３に応じて出力する。
【００１９】
上記の構成により、図１９に示す映像信号変換装置では、垂直周波数変換が行われるとともに走査線変換が行われる。このような走査線変換を行う場合、走査線変換の前後の水平同期信号Ｈ２，Ｈ３は、走査線変換に用いられるラインメモリ等の記憶容量をできるだけ小さくするため、走査線の変換率と同じ周波数比に設定される。例えば、２：３の走査線変換、つまり２ラインの入力から３ラインの出力を合成する場合、入力側の水平同期信号Ｈ２と出力側の水平同期信号Ｈ３との周波数比も２：３にし、出力側の水平同期信号Ｈ３の周波数が速くなる。
【００２０】
図２０は、図１９に示すような映像信号変換装置をＬＳＩ（大規模集積回路）により作成し、作成した２個のＬＳＩを同期して動作させて垂直周波数変換および走査線変換を行う従来の映像信号変換装置の構成を示すブロック図である。
【００２１】
図２０に示す映像信号変換装置は、２個のＬＳＩ３０１，３０２および水晶発振子３０３を備える。なお、ＬＳＩ３０１，３０２は、Ｈカウンタ２１６およびＶカウンタ２１７のみを図示し、他のブロックの図示を省略している。
【００２２】
２個のＬＳＩ３０１，３０２は、図１９に示すような映像信号変換装置から水晶発振子２１５を省略して作成したＬＳＩである。水晶発振子３０３は、ＬＳＩ３０１のＨカウンタ２１６に接続され、ＬＳＩ３０２のＨカウンタ２１６およびＶカウンタ２１７は使用せず、ＬＳＩ３０１のＨカウンタ２１６およびＶカウンタ２１７からそれぞれ出力される水平同期信号Ｈ２および垂直同期信号Ｖ２がＬＳＩ３０２へ供給される。
【００２３】
したがって、水平同期信号および垂直同期信号が同期した状態で２個のＬＳＩ３０１，３０２に供給され、２個のＬＳＩ３０１，３０２を同期させて並列に動作させることができる。
【００２４】
上記の構成により、ディスプレイパネルの画素数が大きくなるなどして、フィールドメモリに書き込まれるデータ量が増加して１個のＬＳＩでは足りなくなったり、変換速度が１個のＬＳＩでは遅い場合に、２個のＬＳＩ３０１，３０２によりデータを分割して垂直周波数変換および走査線変換を同期させて行うことができ、ディスプレイパネルに表示される映像信号を同期させて出力することができる。
【００２５】
【発明が解決しようとする課題】
図１８および図１９に示す従来の映像信号変換装置では、フィールドメモリ２０１に接続されるメモリ制御処理部２０２が装置の前段に配置されているため、予め少ない水平画素数で映像信号を取り込み、メモリ制御処理部２０２の前段のＡＤ（アナログ／デジタル）変換時に情報量を低く抑え、走査線変換処理部２０３の後段で水平画素変換として拡大処理を行うことにより、フィールドメモリ２０１に記憶されるデータ量を低減することができる。しかしながら、この場合、変換前の情報量が少なくなり、最終的に変換された映像信号の画質が劣化してしまう。
【００２６】
また、走査線変換として拡大処理を行う場合、情報量を増やす方向になるので、フィールドメモリ２０１に記憶されるデータ量を低減することができるが、縮小処理の場合、最終的には情報量が少なくなるのに、変換前の情報量の大きなデータをフィールドメモリ２０１に記憶させることになり、フィールドメモリ２０１の記憶容量を有効に活用することができない。
【００２７】
また、メモリ制御処理部２０２の後段に走査線変換処理部２０３が設けられているため、垂直周波数変換の有無に関わらず、走査線変換処理として拡大処理を行う場合、走査線変換後の水平同期信号の周波数が高くなる。例えば、１：２の拡大処理を行う場合、走査線変換後の水平同期信号の周波数が２倍になるため、装置の出力側の水平同期信号およびクロックの周波数が高くなる。このため、ディスプレイパネルを含んだシステム全体として良好に動作させるために、走査線変換処理部２０３の後段の信号処理回路や駆動回路等の動作周波数範囲を広げなければならず、システムの複雑化および高コスト化を招いてしまい、一方、対応する映像信号の範囲や走査線変換の拡大および縮小範囲を狭くした場合、装置の性能が低下する。
【００２８】
また、垂直期間の最後の水平期間が短くなり、異常な垂直同期信号が各ブロックに供給されると、各ブロックにおける処理ができなくなったり、誤動作する場合があり得る。また、垂直期間の最後の水平期間が極端に短くなり、垂直同期信号が１水平期間ずれて発生されると、各ブロックにおける処理ができなくなったり、誤動作する。
【００２９】
また、図２０に示す従来の映像信号変換装置では、垂直周波数変換後の水平同期信号Ｈ２および垂直同期信号Ｖ２をＬＳＩ３０１からＬＳＩ３０２へ供給しなければならないため、ＬＳＩ３０１およびＬＳＩ３０２を取り付けるプリント基板上の配線が増加する。また、水平同期信号Ｈ２および垂直同期信号Ｖ２を供給されるＬＳＩの個数が増加すると、各ＬＳＩの配線容量やピン容量により水平同期信号Ｈ２および垂直同期信号Ｖ２が遅延し、複数のＬＳＩを正確に同期させて動作させることができなくなり、ディスプレイ上に出画される映像を完全に同期させて出力することができない。
【００３０】
本発明の目的は、画質を劣化させることなく、記憶手段の記憶容量を必要最小限に抑えることができる映像信号変換装置を提供することである。
【００３４】
【課題を解決するための手段】
（１）第１の発明
第１の発明に係る映像信号変換装置は、入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、映像信号を記憶する記憶手段と、記憶手段に接続され、記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換手段と、映像信号をインターレース信号からプログレッシブ信号へ変換するインターレース／プログレッシブ変換手段と、映像信号の走査線数を変換する走査線変換手段と、映像信号の水平画素数を変換する水平画素変換手段と、垂直周波数変換手段、インターレース／プログレッシブ変換手段、水平画素変換手段および垂直画素数変換手段の接続順序を適応的に切り替える接続切り替え手段とを備えるものである。
【００３５】
第１の発明に係る映像信号変換装置においては、接続切り替え手段により、垂直周波数変換手段、インターレース／プログレッシブ変換手段、水平画素変換手段および垂直画素数変換手段の接続順序が適応的に切り替えられる。したがって、映像信号の変換内容に応じて記憶手段の記憶容量を最も有効に活用できるように各手段を配置することができるので、画質を劣化させることなく、記憶手段の記憶容量を必要最小限に抑えることができる。
【００３６】
（２）第２の発明
第２の発明に係る映像信号変換装置は、第１の発明に係る映像信号変換装置の構成において、接続切り替え手段は、入力される映像信号が時間軸方向の処理を含んだインターレース／プログレッシブ変換を必要としない場合において、水平画素変換手段が拡大処理を行う場合に水平画素変換手段が垂直周波数変換手段よりも後に配置され、水平画素変換手段が縮小処理を行う場合に水平画素変換手段が垂直周波数変換手段よりも前に配置され、走査線変換手段が拡大処理を行う場合に走査線変換手段が垂直周波数変換手段よりも後に配置され、走査線変換手段が縮小処理を行う場合に走査線変換手段が垂直周波数変換手段よりも前に配置されるように、垂直周波数変換手段、インターレース／プログレッシブ変換手段、水平画素変換手段および垂直画素数変換手段の接続順序を適応的に切り替えるものである。
【００３７】
この場合、動き検出等の時間軸方向の処理を必要とするインターレース／プログレッシブ変換を行わない場合に、記憶手段の記憶容量を必要最小限に抑えることができる。
【００３８】
（３）第３の発明
第３の発明に係る映像信号変換装置は、第１または第２の発明に係る映像信号変換装置の構成において、接続切り替え手段は、入力される映像信号が時間軸方向の処理を含んだインターレース／プログレッシブ変換を必要とする場合において、インターレース／プログレッシブ変換手段が垂直周波数変換手段の後に配置されるとともに、走査線変換手段がインターレース／プログレッシブ変換手段の後に配置され、水平画素変換手段が拡大処理を行う場合に水平画素変換手段が垂直周波数変換手段よりも後に配置され、水平画素変換手段が縮小処理を行う場合に水平画素変換手段が垂直周波数変換手段よりも前に配置されるように、垂直周波数変換手段、インターレース／プログレッシブ変換手段、水平画素変換手段および垂直画素数変換手段の接続順序を適応的に切り替えるものである。
【００３９】
この場合、動き検出等の時間軸方向の処理を必要とするインターレース／プログレッシブ変換を行う場合に、記憶手段の記憶容量を必要最小限に抑えることができる。
【００５８】
【発明の実施の形態】
以下、本発明の映像信号変換装置の各実施の形態について説明する。本発明による映像信号変換装置は、ＰＤＰ（プラズマディスプレイパネル）、液晶パネル等のドットマトリックス表示を行う表示装置に好適に用いられる映像信号を出力するものであり、マトリックス表示を行う表示装置であれば、ＣＲＴ（陰極線管）等にも用いることができる。
【００５９】
（第１の実施の形態）
まず、本発明の第１の実施の形態による映像信号変換装置について説明する。図１は、本発明の第１の実施の形態による映像信号変換装置の構成を示すブロック図である。
【００６０】
図１に示す映像信号変換装置は、フィールドメモリ１、メモリ制御処理部２、ＩＰ（インターレース／プログレッシブ）変換処理部３、走査線変換処理部４、水平画素変換処理部５、セレクタ制御部６およびセレクタＳ１〜Ｓ４を備える。
【００６１】
セレクタＳ１は、セレクタ制御部６によりその選択動作が制御され、装置外部のＡＤ（アナログ／デジタル）変換器（図示省略）によりデジタル化された映像信号ＤＶ、走査線変換処理部４の出力および水平画素変換処理部５の出力を受け、これらの３つの入力のうちの一つをメモリ制御処理部２へ出力する。
【００６２】
メモリ制御処理部２は、セレクタＳ１の出力を受け、書き込みおよび読み出しアドレス等の制御信号を発生させてフィールドメモリ１へ出力し、セレクタＳ１の出力をフィールドメモリ１に書き込んだり、フィールドメモリ１に書き込まれたデータを読み出し、フィールドメモリ１との間で映像信号の受け渡しを行い、必要に応じて垂直周波数変換を行う。
【００６３】
セレクタＳ２は、セレクタ制御部６によりその選択動作が制御され、映像信号ＤＶ、メモリ制御処理部２の出力および水平画素変換処理部５の出力を受け、これらの３つの入力のうちの一つをＩＰ変換処理部３へ出力する。
【００６４】
ＩＰ変換処理部３は、セレクタＳ２の出力を受け、入力される映像信号がインターレース信号であった場合にプログレッシブ信号に変換し、逆にプログレッシブ信号の場合にそのままスルーして走査線変換処理部４へ出力する。
【００６５】
走査線変換処理部４は、ＩＰ変換処理部３から出力される映像信号の走査線数を増減させて垂直方向の拡大処理および縮小処理を行う。
【００６６】
セレクタＳ３は、セレクタ制御部６によりその選択動作が制御され、映像信号ＤＶ、走査線変換処理部４の出力および水平画素変換処理部５の出力を受け、これらの３つの入力のうちの一つを水平画素変換処理部５へ出力する。
【００６７】
水平画素変換処理部５は、セレクタＳ３の出力を受け、入力される映像信号の水平画素数を増減して水平方向の拡大処理および縮小処理を行う。
【００６８】
セレクタＳ４は、セレクタ制御部６によりその選択動作が制御され、走査線変換処理部４の出力、水平画素変換処理部５の出力およびメモリ制御処理部２の出力を受け、これらの３つの入力のうちの一つを変換後の映像信号ＴＶとして表示装置（図示省略）へ出力する。
【００６９】
セレクタ制御部６は、走査線変換係数信号Ｋ１、水平画素変換係数信号Ｋ２およびＩＰ変換モード信号Ｋ３を入力され、走査線の変換率、水平画素数の変換率およびＩＰ変換のモードに応じて各ブロックが後述する順序で接続されるようにセレクタＳ１〜Ｓ４の選択動作を制御する。
【００７０】
なお、図示を省略しているが、図１に示す映像信号変換装置は、同期処理部をさらに備え、同期処理部は、外部から入力される同期信号を受け、この同期信号を基に、メモリ制御処理部２、ＩＰ変換処理部３、走査線変換処理部４および水平画素変換処理部５の動作を適正に制御するため、所定のクロック、水平同期信号および垂直同期信号を各ブロックに与えている。
【００７１】
本実施の形態では、フィールドメモリ１が記憶手段に相当し、メモリ制御処理部２が垂直周波数変換手段に相当し、ＩＰ変換処理部３がインターレース／プログレッシブ変換手段に相当し、走査線変換処理部４が走査線変換手段に相当し、水平画素変換処理部５が水平画素変換手段に相当し、セレクタ制御部６およびセレクタＳ１〜Ｓ４が接続切り替え手段に相当する。
【００７２】
次に、走査線変換係数信号Ｋ１、水平画素変換係数信号Ｋ２およびＩＰ変換モード信号Ｋ３について説明する。
【００７３】
走査線変換および水平画素変換は、変換前の垂直方向または水平方向の画素数をｋとし、変換後の垂直方向または水平方向の画素数を１とした場合、ｋが１よりも大きいときには縮小処理、ｋが１よりも小さいときには拡大処理となる。例えば、走査線変換係数信号Ｋ１が１より大きい場合、走査線変換として縮小処理が行われることがセレクタ制御部６に通知され、走査線変換係数信号Ｋ１が１より小さい場合、走査線変換として拡大処理が行われることがセレクタ制御部６に通知される。
【００７４】
同様に、水平画素変換係数信号Ｋ２が１より大きい場合、水平画素変換として縮小処理が行われることがセレクタ制御部６に通知され、水平画素変換係数信号Ｋ２が１より小さい場合、水平画素変換として拡大処理が行われることがセレクタ制御部６に通知される。
【００７５】
また、ＩＰ変換の方式には、例えば、フレーム間の動き検出を行って、その動きの程度に応じて自フィールドの情報と前フィールドの情報との合成比率を替えてライン補間を行う動き適応型ＩＰ変換と、自フィールドの情報のみで補間を行うフィールド内補間とがある。前者は前フィールドや前フレームの情報が必要になるため、ＩＰ変換をする前にフィールドメモリが必要になり、垂直周波数変換とは両立することはできない。一方、後者はフィールドメモリを必要としないため、垂直周波数変換と両立することも可能である。なお、ＩＰ変換を行う場合、走査線変換はＩＰ変換の後で行わなければならない。
【００７６】
このように、ＩＰ変換のモードとして、ＩＰ変換を行わないモード、フィールドメモリを必要としないＩＰ変換のモードおよびフィールドメモリを必要とするＩＰ変換のモードがある。したがって、ＩＰ変換モード信号Ｋ３は、セレクタ制御部６に上記の３つのモードの一つを通知する。
【００７７】
次に、上記３つの判断基準に従って各ブロックがどのような順序で接続されるかについて説明する。
【００７８】
図２〜図５は、入力される映像信号が時間軸方向の処理を含んだＩＰ変換を必要としない場合すなわちフィールドメモリを必要としないＩＰ変換を行う場合またはＩＰ変換を行わない場合の各ブロックの接続順序の第１ないし第４の例を示すブロック図である。
【００７９】
まず、映像信号の水平画素数がディスプレイパネルの水平画素数よりも多くかつ映像信号の垂直画素数がディスプレイパネルの垂直画素数よりも多い場合、水平画素変換および走査線変換がともに縮小処理となる。この場合、フィールドメモリ１の記憶容量を必要最低限にするため、水平画素変換処理部５および走査線変換処理部４をメモリ制御処理部２の前段に配置する必要がある。
【００８０】
したがって、走査線変換係数信号Ｋ１により走査線変換として縮小処理が行われることが通知され、水平画素変換係数信号Ｋ２により水平画素変換として縮小処理が行われることが通知され、ＩＰ変換モード信号Ｋ３によりＩＰ変換を行わないモードまたはフィールドメモリを必要としないＩＰ変換のモードが通知されると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４）＝（１，２，０，２）となる信号を出力する。この結果、図２に示すように、水平画素変換処理部５、ＩＰ変換処理部３、走査線変換処理部４、メモリ制御処理部２の順に各ブロックが接続される。
【００８１】
なお、例えば、水平画素変換として１：３の縮小処理および走査線変換として１：２の縮小処理を行うとき、水平画素変換を走査線変換より先に行った方が全体の情報量が少なくなり、動作速度を向上することができる。このように、両者とも縮小処理である場合には、縮小比率が大きい変換を先に行うことが好ましく、水平画素変換処理部５および走査線変換処理部４のうち縮小比率が大きい処理を行う処理部が先に配置されるように接続されることが好ましい。
【００８２】
次に、映像信号の水平画素数がディスプレイパネルの水平画素数よりも少なくかつ映像信号の垂直画素数がディスプレイパネルの垂直画素数よりも多い場合、水平画素変換が拡大処理となり、走査線変換が縮小処理となる。この場合、フィールドメモリ１の記憶容量を必要最低限にするため、走査線変換処理部４をメモリ制御処理部２の前段に配置し、水平画素変換処理部５をメモリ制御処理部２の後段に配置する必要がある。
【００８３】
したがって、走査線変換係数信号Ｋ１により走査線変換として縮小処理が行われることが通知され、水平画素変換係数信号Ｋ２により水平画素変換として拡大処理が行われることが通知され、ＩＰ変換モード信号Ｋ３によりＩＰ変換を行わないモードまたはフィールドメモリを必要としないＩＰ変換のモードが通知されると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４）＝（１，０，２，１）となる信号を出力する。この結果、図３に示すように、ＩＰ変換処理部３、走査線変換処理部４、メモリ制御処理部２、水平画素変換処理部５の順に各ブロックが接続される。
【００８４】
次に、映像信号の水平画素数がディスプレイパネルの水平画素数よりも多くかつ映像信号の垂直画素数がディスプレイパネルの垂直画素数よりも少ない場合、水平画素変換が縮小処理となり、走査線変換が拡大処理となる。この場合、フィールドメモリ１の記憶容量を必要最低限にするため、水平画素変換処理部５をメモリ制御処理部２の前段に配置し、走査線変換処理部４をメモリ制御処理部２の後段に配置する必要がある。
【００８５】
したがって、走査線変換係数信号Ｋ１により走査線変換として拡大処理が行われることが通知され、水平画素変換係数信号Ｋ２により水平画素変換として縮小処理が行われることが通知され、ＩＰ変換モード信号Ｋ３によりＩＰ変換を行わないモードまたはフィールドメモリを必要としないＩＰ変換のモードが通知されると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４）＝（２，１，０，０）となる信号を出力する。この結果、図４に示すように、水平画素変換処理部５、ＩＰ変換処理部３、走査線変換処理部４、メモリ制御処理部２の順に各ブロックが接続される。
【００８６】
次に、映像信号の水平画素数がディスプレイパネルの水平画素数よりも少なくかつ映像信号の垂直画素数がディスプレイパネルの垂直画素数よりも少ない場合、水平画素変換および走査線変換がともに拡大処理となる。この場合、フィールドメモリ１の記憶容量を必要最低限にするため、走査線変換処理部４および水平画素変換処理部５をメモリ制御処理部２の後段に配置する必要がある。
【００８７】
また、メモリ制御処理部２の後段に走査線変換処理部４を配置する場合、走査線変換処理部４の出力側の水平同期信号の周波数が常に一定に保たれ、走査線変換処理部４の前段に配置された水平画素変換処理部５により拡大処理が行われたとすると、拡大処理により処理後の映像信号の情報量が多くなり、走査線変換処理部４のラインメモリの記憶容量を増加させたり、ラインメモリの動作周波数を高くしなければならない。このため、水平画素変換処理部５を走査線変換処理部４の後段に配置する必要がある。
【００８８】
したがって、走査線変換係数信号Ｋ１により走査線変換として拡大処理が行われることが通知され、水平画素変換係数信号Ｋ２により水平画素変換として拡大処理が行われることが通知され、ＩＰ変換モード信号Ｋ３によりＩＰ変換を行わないモードまたはフィールドメモリを必要としないＩＰ変換のモードが通知されると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４）＝（０，１，１，１）となる信号を出力する。この結果、図５に示すように、メモリ制御処理部２、ＩＰ変換処理部３、走査線変換処理部４、水平画素変換処理部５の順に各ブロックが接続される。
【００８９】
図６および図７は、入力される映像信号が時間軸方向の処理を含んだインターレース／プログレッシブ変換を必要とする場合すなわちフィールドメモリを必要とするＩＰ変換を行う場合の各ブロックの接続順序の第１および第２の例を示すブロック図である。この場合、ＩＰ変換処理部３がメモリ制御処理部２の後段に配置され、走査線変換処理部４がＩＰ変換処理部３の後段に配置されなければならないので、水平画素変換処理部５をメモリ制御処理部２のどちら側に配置するかを選択する。
【００９０】
まず、映像信号の水平画素数がディスプレイパネルの水平画素数よりも多い場合、水平画素変換は縮小処理となる。この場合、フィールドメモリ１の記憶容量を必要最低限にするため、水平画素変換処理部５をメモリ制御処理部２の前段に配置する必要がある。
【００９１】
したがって、水平画素変換係数信号Ｋ２により水平画素変換として縮小処理が行われることが通知され、ＩＰ変換モード信号Ｋ３によりフィールドメモリを必要とするＩＰ変換のモードが通知されると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４）＝（２，１，０，０）となる信号を出力する。この結果、図６に示すように、水平画素変換処理部５、メモリ制御処理部２、ＩＰ変換処理部３、走査線変換処理部４の順に各ブロックが接続される。
【００９２】
次に、映像信号の水平画素数がディスプレイパネルの水平画素数よりも少ない場合、水平画素変換は拡大処理となる。この場合、フィールドメモリ１の記憶容量を必要最低限にするため、水平画素変換処理部５をメモリ制御処理部２の後段に配置する必要がある。
【００９３】
したがって、水平画素変換係数信号Ｋ２により水平画素変換として拡大処理が行われることが通知され、ＩＰ変換モード信号Ｋ３によりフィールドメモリを必要とするＩＰ変換のモードが通知されると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４）＝（０，１，１，１）となる信号を出力する。この結果、図７に示すように、メモリ制御処理部２、ＩＰ変換処理部３、走査線変換処理部４、水平画素変換処理部５の順に各ブロックが接続される。
【００９４】
上記のように、本実施の形態では、メモリ制御処理部２、ＩＰ変換処理部３、走査線変換処理部４、水平画素変換処理部５の接続順序を適応的に切り替えることができるので、映像信号の変換内容に応じてフィールドメモリ１の記憶容量を最も有効に活用できるように各ブロックを配置することができる。したがって、画質を劣化させることなく、フィールドメモリ１の記憶容量を必要最小限に抑えることができるとともに、装置の動作速度を向上させることが可能となり、対応可能な映像信号の範囲および拡大縮小の範囲を大きくすることができる。また、従来と同じ処理をする場合には動作クロックを低く設定することが可能となるため、消費電力も低減することができる。
【００９５】
なお、拡大処理および縮小処理を行わないときは、各ブロックをどのような順序で接続してもよく、映像信号変換装置を含むディスプレイシステム全体の仕様等に応じて各ブロックを接続すればよい。
【００９６】
（第２の実施の形態）
次に、本発明の第２の実施の形態による映像信号変換装置について説明する。図８は、本発明の第２の実施の形態による映像信号変換装置の構成を示すブロック図である。
【００９７】
図８に示す映像信号変換装置は、フィールドメモリ１、メモリ制御処理部２、走査線変換処理部４および同期処理部７を備える。同期処理部７は、ＰＬＬ回路７１，７２、分周比カウンタ７３，７４、水晶発振子７５、Ｈカウンタ７６，７７、Ｖカウンタ７８およびセレクタ７９を含む。
【００９８】
メモリ制御処理部２は、装置外部のＡＤ変換器（図示省略）によりデジタル化された映像信号ＤＶを受け、書き込みおよび読み出しアドレス等の制御信号を発生させてフィールドメモリ１へ出力し、入力される映像信号をフィールドメモリ１に書き込んだり、フィールドメモリ１に書き込まれたデータを読み出したりして、フィールドメモリ１との間で映像信号の受け渡しを行うとともに、必要に応じて垂直周波数変換を行う。また、メモリ制御処理部２は、メモリ制御処理部２の入力側の基準パルス（装置全体の入力側の基準パルス）となる垂直同期信号Ｖ１として外部からデジタル映像信号ＤＶの垂直同期信号ＶＳを入力される。
【００９９】
走査線変換処理部４は、メモリ制御処理部２の出力を受け、入力される映像信号の走査線数を増減させて垂直方向の拡大処理および縮小処理を行い、変換後の映像信号ＬＶを出力する。
【０１００】
ＰＬＬ回路７１は、外部からデジタル映像信号ＤＶの水平同期信号ＨＳを入力され、第１のクロックＣＫ１を発生させる。分周比カウンタ７３は、ＰＬＬ回路７１の分周比を決定しすなわち第１のクロックＣＫ１を分周し、ＰＬＬ回路７１へのフィードバックパルスを発生させるとともに、当該パルスをメモリ制御処理部２の入力側の基準パルス（装置全体の入力側の基準パルス）となる水平同期信号Ｈ１としてメモリ制御処理部２へ出力する。
【０１０１】
水晶発振子７５は、第２のクロックＣＫ２を発生させる。Ｈカウンタ７６は、第２のクロックＣＫ２を分周し、走査線変換前すなわちメモリ制御処理部２の出力側の基準パルスおよび走査線変換処理部４の入力側の基準パルスとなる水平同期信号Ｈ２をメモリ制御処理部２および走査線変換処理部４へ出力する。Ｖカウンタ７８は、Ｈカウンタ７６から出力される水平同期信号Ｈ２を分周し、垂直同期信号Ｖ２’をセレクタ７９へ出力する。
【０１０２】
セレクタ７９は、メモリ制御処理部２の入力側の基準パルス（装置全体の入力側の基準パルス）となる垂直同期信号Ｖ１として外部から入力されるデジタル映像信号ＤＶの垂直同期信号ＶＳおよびＶカウンタ７８から出力される垂直同期信号Ｖ２’を受け、メモリ制御処理部２により垂直周波数変換を行う場合は垂直同期信号Ｖ２’を選択し、垂直周波数変換を行わない場合は垂直同期信号Ｖ１を選択し、走査線変換前すなわちメモリ制御処理部２の出力側の基準パルスおよび走査線変換処理部４の入力側の基準パルスとなる垂直同期信号Ｖ２および走査線変換後すなわち走査線変換処理部４の出力側の基準パルスとなる垂直同期信号Ｖ３としてメモリ制御処理部２および走査線変換処理部４へ出力する。
【０１０３】
Ｈカウンタ７７は、第２のクロックＣＫ２を分周し、基準パルスを出力する。ＰＬＬ回路７２は、Ｈカウンタ７７から出力される基準パルスを入力され、第３のクロックＣＫ３を発生させる。分周比カウンタ７４は、ＰＬＬ回路７２の分周比を決定しすなわち第３のクロックＣＫ３を分周し、ＰＬＬ回路７２へのフィードバックパルスを発生させるとともに、当該パルスを走査線変換処理部４の出力側の基準パルス（装置全体の出力側の基準パルス）となる水平同期信号Ｈ３として走査線変換処理部４へ出力する。
【０１０４】
また、Ｈカウンタ７６，７７および分周比カウンタ７４はいずれもセレクタ７９により選択された垂直同期信号Ｖ２（リセットパルスＲＳＴ）によってリセットされる。ここで、垂直周波数変換時にセレクタ７９がＶカウンタ７８の出力Ｖ２’を選択するため、Ｈカウンタ７６は、自分自身で作った水平同期信号Ｈ２を基準に作成された垂直同期信号Ｖ２によりリセットされ、一見意味がないように思われる。
【０１０５】
しかしながら、例えば、図８に示す映像信号変換装置をＬＳＩにより作成し、複数のＬＳＩを同期運転するときに、他のＬＳＩから垂直周波数変換後の垂直同期信号が入力される場合を考えると、Ｈカウンタ７６のリセット機能が重要となる。この場合、Ｖカウンタ７８にもリセット機能が必要であることは言うまでもない。なお、図８に示す映像信号変換装置をＬＳＩにより作成する場合、製造プロセスによる制約によりＰＬＬ回路７１，７２および水晶発振子７５は集積化されず、別部品から作成され、ＬＳＩに外付けされる。この点に関して他の実施の形態も同様である。
【０１０６】
本実施の形態では、フィールドメモリ１が記憶手段に相当し、メモリ制御処理部２が垂直周波数変換手段に相当し、走査線変換処理部４が走査線変換手段に相当し、同期処理部７が同期制御手段に相当し、Ｈカウンタ７６が第１の水平同期信号発生手段に相当し、Ｖカウンタ７８が垂直同期信号発生手段に相当し、Ｈカウンタ７７および分周比カウンタ７４が第２の水平同期信号発生手段に相当し、セレクタ７９が選択手段に相当する。また、Ｈカウンタ７６が第１のカウンタに相当し、Ｖカウンタ７８が第２のカウンタに相当し、Ｈカウンタ７７が第３のカウンタに相当し、分周比カウンタ７４が第４のカウンタに相当する。
【０１０７】
次に、上記のように構成された映像信号変換装置の動作について説明する。図９は、図８に示す走査線変換処理部４による拡大処理時の各水平同期信号のタイミング図であり、図１０は、図８に示す走査線変換処理部４による拡大処理を説明するための表示画像を示す模式図である。
【０１０８】
図９に示す２→３変換（１．５倍）による拡大処理の場合、図１０に示すように、メモリ制御処理部２の出力時点では、拡大処理によって不必要となる上下部分をカットした中央部のみを切り取り、走査線変換処理部４により中央部のみを拡大処理し、ディスプレイパネルが必要とするライン数に変換する。このとき、図９に示すように、走査線変換前の水平同期信号Ｈ２の周波数を下げ、走査線変換後の水平同期信号Ｈ３の周波数が入力時の水平同期信号Ｈ１の周波数と同等になるように操作する。
【０１０９】
上記の変換処理を行うためには、入力の水平同期信号Ｈ１と独立した周期を有する他の水平同期信号が必要となり、Ｈカウンタ７６により水平同期信号Ｈ１と独立して水平同期信号Ｈ２を発生させている。
【０１１０】
また、走査線変換後のＨカウンタ７７の設定値は、Ｈカウンタ７６の設定値と密接に関係している。例えば、図９に示すように１．５倍の拡大処理を行う場合、走査線変換前の水平同期信号Ｈ２の２周期が走査線変換後の水平同期信号Ｈ３の３周期にならなければならない。つまり、Ｈカウンタ７６，７７の設定値は、一定期間内に含まれるライン数の逆数比である３：２に設定しなければならない。したがって、走査線変換処理部４がｍ：ｎの拡大処理を行う場合、Ｈカウンタ７６の設定値とＨカウンタ７７の設定値との比は、ｎ：ｍの比にする必要がある。
【０１１１】
このようにして、フィールドメモリ１からの映像データの読み出し速度を遅くすることができるとともに、映像データの不要部分を記憶しないため、フィールドメモリ１の記憶容量を削減することができる。
【０１１２】
図１１は、図８に示す走査線変換処理部４による縮小処理時の各水平同期信号のタイミング図であり、図１２は、図８に示す走査線変換処理部４による縮小処理を説明するための表示画像を示す模式図である。
【０１１３】
図１１に示す４→３変換（０．７５倍）による縮小処理の場合、図１２に示すように、メモリ制御処理部２の出力時点で上下にダミーの黒データを挿入し、ライン数をあらかじめ多めにしておいてから走査線変換処理部４により縮小処理を行う。このとき、図１２に示すように、走査線変換前の水平同期信号Ｈ２の周期を予め０．７５倍しておき、走査線変換後の水平同期信号Ｈ３の周波数が入力時の水平同期信号Ｈ１の周波数と同等になるように操作する。
【０１１４】
また、ＰＬＬ回路７１から出力される第１のクロックＣＫ１がＡＤ変換回路でのサンプリングクロックとして用いられるのが一般的であり、分周比カウンタ７３は、基本的には入力される映像信号のドットクロックと第１のクロックＣＫ１が同一の発振周波数となるように設定される。分周比カウンタ７４は、出力される映像信号のすべての水平画素が１水平期間内に十分に入るように、また後段の回路が要求する１水平期間内のクロック数になるように設定される。Ｖカウンタ７８は、垂直同期信号Ｖ２’の周波数が後段の回路等の要求する垂直周波数となるように設定される。
【０１１５】
上記のように、後段の回路等が要求するライン数、クロック数および走査線変換の変換比から逆算してメモリ制御処理部２の出力側以降の各同期信号の周波数を定めることにより、装置の出力側の水平同期信号やクロックの周波数を一定に保つことが可能となり、これは入力される映像信号の周波数や画素数に関わらず、常に走査線変換での変換比のみで決定され、各カウンタの設定も容易となる。
【０１１６】
上記のように、本実施の形態では、メモリ制御処理部２の後に走査線変換処理部４を配置する場合において、垂直周波数変換の有無に関わらず、メモリ制御処理部２の出力側の基準パルスとなる水平同期信号Ｈ２をＨカウンタ７６により作り直し、Ｈカウンタ７６とは別のＨカウンタ７７により第３のクロックＣＫ３を発生させるＰＬＬ回路７２の基準パルスを作成し、Ｈカウンタ７６，７７とＰＬＬ回路７２の分周比を決定する分周比カウンタ７４とを、メモリ制御処理部２の出力側以降の基準パルスとなる垂直同期信号Ｖ２によりリセットしている。したがって、走査線変換処理部４による拡大および縮小処理によらず、装置の出力側の水平同期信号およびクロックを一定に保つことが可能となる。
【０１１７】
また、分周比カウンタ７４にリセット機能がなくても、ＰＬＬ回路７２の追従範囲であれば、クロックは発生する。しかし、ＰＬＬ回路７２の基準パルスとフィードバックパルスの位相関係が大きくずれると、ＰＬＬ回路７２がロックするまでの間、映像が乱れたり、トップカールが発生する。このため、リセット機能を分周比カウンタ７４にも設け、基準パルスとフィードバックパルスを同時にリセットすることによって、ＰＬＬ回路７２の発振動作を安定にしている。
【０１１８】
なお、図８に示す例では、第２のクロックＣＫ２を発生させるために水晶発振子７５を用いたが、これは装置の内部の動作として、例えば、フィールドメモリ１のインターフェースやＩＰ変換等で速いクロックが要求される場合に、装置の入力側の第１のクロックＣＫ１および装置の出力側の第３のクロックＣＫ３よりも速い装置の内部の第２のクロックＣＫ２を用いるときのものである。したがって、装置の動作速度の面で問題がなければ、水晶発振子を用いずに入力側の第１のクロックＣＫ１を第２のクロックＣＫ２の代わりとして用いてもよい。
【０１１９】
逆に、水晶発振子７５を用いる利点としては、前述したように速い動作が要求されるときに有利であるだけでなく、非同期クロックであるので、ディスプレイパネル上に出画されるクロック妨害が発生しにくく目立たないこと、また仮に入力側の同期やクロックが乱れても、出力側は安定した同期およびクロックが保証できること等があげられる。
【０１２０】
（第３の実施の形態）
次に、本発明の第３の実施の形態による映像信号変換装置について説明する。図１３は、本発明の第３の実施の形態による映像信号変換装置の構成を示すブロック図である。
【０１２１】
図１３に示す映像信号変換装置は、フィールドメモリ１、メモリ制御処理部２、走査線変換処理部４および同期処理部７ａを備える。同期処理部７ａは、ＰＬＬ回路７１，７２、分周比カウンタ７３，７４、水晶発振子７５、Ｈカウンタ７６，８０、Ｖカウンタ７８およびセレクタ７９を含む。
【０１２２】
走査線変換処理部４は、装置外部のＡＤ変換器（図示省略）によりデジタル化された映像信号ＤＶを受け、入力される映像信号の走査線数を増減させて垂直方向の拡大処理および縮小処理を行う。また、走査線変換処理部４は、走査線変換処理部４の入力側の基準パルス（装置全体の入力側の基準パルス）となる垂直同期信号Ｖ１および走査線変換後すなわち走査線変換処理部４の出力側の基準パルスとなる垂直同期信号Ｖ２として外部からデジタル映像信号ＤＶの垂直同期信号ＶＳを入力される。
【０１２３】
メモリ制御処理部２は、走査線変換処理部４の出力を受け、書き込みおよび読み出しアドレス等の制御信号を発生させてフィールドメモリ１へ出力し、走査線変換処理部４の出力をフィールドメモリ１に書き込んだり、フィールドメモリ１に書き込まれたデータを読み出したりして、フィールドメモリ１との間で映像信号の受け渡しを行うとともに、必要に応じて垂直周波数変換を行い、変換後の映像信号ＬＶを出力する。また、メモリ制御処理部２は、走査線変換後すなわちメモリ制御処理部２の入力側の基準パルスとなる垂直同期信号Ｖ２として外部からデジタル映像信号ＤＶの垂直同期信号ＶＳを入力される。
【０１２４】
ＰＬＬ回路７１は、外部からデジタル映像信号ＤＶの水平同期信号ＨＳを入力され、第１のクロックＣＫ１を発生させる。分周比カウンタ７３は、ＰＬＬ回路７１の分周比を決定しすなわち第１のクロックＣＫ１を分周し、ＰＬＬ回路７１へのフィードバックパルスを発生させるとともに、当該パルスを走査線変換処理部４の入力側の基準パルス（装置全体の入力側の基準パルス）となる水平同期信号Ｈ１として走査線変換処理部４へ出力する。
【０１２５】
Ｈカウンタ８０は、第１のクロックＣＫ１を分周し、走査線変換後すなわち走査線変換処理部４の出力側の基準パルスおよびメモリ制御処理部２の入力側の基準パルスとなる水平同期信号Ｈ２を出力する。水晶発振子７５は、第２のクロックＣＫ２を発生させる。Ｈカウンタ７６は、第２のクロックＣＫ２を分周し、水平同期信号Ｈ２と同じ周波数を有するＰＬＬ回路７２の基準パルスを発生させるとともに、当該パルスをＶカウンタ７８へ出力する。Ｖカウンタ７８は、Ｈカウンタ７６から出力される基準パルスを分周し、垂直同期信号Ｖ３’を出力する。
【０１２６】
セレクタ７９は、走査線変換処理部４の入力側の基準パルス（装置全体の入力側の基準パルス）となる垂直同期信号Ｖ１として外部から入力されるデジタル映像信号ＤＶの垂直同期信号ＶＳおよびＶカウンタ７８から出力される垂直同期信号Ｖ３’を受け、メモリ制御処理部２により垂直周波数変換を行う場合は垂直同期信号Ｖ３’を選択し、垂直周波数変換を行わない場合は垂直同期信号Ｖ１を選択し、メモリ制御処理部２の出力側の基準パルス（装置全体の出力側の基準パルス）となる垂直同期信号Ｖとしてメモリ制御処理部２へ出力する。
【０１２７】
ＰＬＬ回路７２は、Ｈカウンタ７６から出力される基準パルスを入力され、第３のクロックＣＫ３を発生させる。分周比カウンタ７４は、ＰＬＬ回路７２の分周比を決定しすなわち第３のクロックＣＫ３を分周し、ＰＬＬ回路７２へのフィードバックパルスを発生させるとともに、当該パルスをメモリ制御処理部２の出力側の基準パルス（装置全体の出力側の基準パルス）となる水平同期信号Ｈ３としてメモリ制御処理部２へ出力する。
【０１２８】
また、Ｈカウンタ８０は外部から入力される垂直同期信号ＶＳ（リセットパルスＲＳＴ）によってリセットされ、Ｈカウンタ７６および分周比カウンタ７４はセレクタ７９により選択された垂直同期信号Ｖ３（リセットパルスＲＳＴ）によってリセットされる。ここで、垂直周波数変換時にセレクタ７９がＶカウンタ７８の出力Ｖ３’を選択するため、Ｈカウンタ７６は、垂直周波数変換時に自分自身で作った水平同期信号を基準に作成された垂直同期信号Ｖ３’によりリセットされ、一見意味がないように思われる。
【０１２９】
しかしながら、例えば、図１３に示す映像信号変換装置をＬＳＩにより作成し、複数のＬＳＩを同期運転するときに、他のＬＳＩから垂直周波数変換後の垂直同期信号が入力される場合を考えると、Ｈカウンタ７６のリセット機能が重要となる。この場合、Ｖカウンタ７８にもリセット機能が必要であることは言うまでもない。
【０１３０】
本実施の形態では、フィールドメモリ１が記憶手段に相当し、メモリ制御処理部２が垂直周波数変換手段に相当し、走査線変換処理部４が走査線変換手段に相当し、同期処理部７ａが同期制御手段に相当し、Ｈカウンタ８０が第１の水平同期信号発生手段に相当し、Ｈカウンタ７６がパルス発生手段に相当し、Ｖカウンタ７８が垂直同期信号発生手段に相当し、分周比カウンタ７４が第２の水平同期信号発生手段に相当し、セレクタ７９が選択手段に相当する。また、Ｈカウンタ８０が第１のカウンタに相当し、Ｈカウンタ７６が第２のカウンタに相当し、Ｖカウンタ７８が第３のカウンタに相当し、分周比カウンタ７４が第４のカウンタに相当する。
【０１３１】
次に、上記のように構成された映像信号変換装置の動作について説明する。走査線変換前の水平同期信号Ｈ１を発生させる分周比カウンタ７３と走査線変換後の水平同期信号Ｈ２を発生させるＨカウンタ８０の間には、第２の実施の形態のＨカウンタ７６，７７の関係と同じ関係がある。つまり、走査線変換において、ｍ：ｎの変換を行うとき、分周比カウンタ７３とＨカウンタ８０の設定値はｎ：ｍにしなければならない。このとき、走査線変換前の水平同期信号Ｈ１の周波数が入力される映像信号によって決まっているため、走査線変換後の水平同期信号Ｈ２の周波数やライン数は走査線変換の変換率に従って大きく異なる。そこで、メモリ制御処理部２により水平同期信号およびクロックの乗せ替えを行うことにより、装置の出力側の水平同期信号やクロックの周波数を一定に保つことが可能となる。
【０１３２】
また、ＰＬＬ回路７１から出力される第１のクロックＣＫ１がＡＤ変換回路でのサンプリングクロックとして用いられるのが一般的であり、分周比カウンタ７３は、基本的には入力される映像信号のドットクロックと第１のクロックＣＫ１が同一の発振周波数となるように設定される。分周比カウンタ７４は、出力される映像信号のすべての水平画素が１水平期間内に十分に入るように、また後段の回路が要求する１水平期間内のクロック数になるように設定される。Ｖカウンタ７８は、垂直同期信号Ｖ３’の周波数が後段の回路等の要求する垂直周波数となるように設定される。
【０１３３】
上記のように、本実施の形態では、走査線変換処理部４の後にメモリ制御処理部２を配置する場合において、垂直周波数変換の有無に関わらず、走査線変換の変換率に応じた周波数で水平同期信号Ｈ２を発生するＨカウンタ８０と、メモリ制御処理部２の出力側の基準となる基準パルスを発生するＨカウンタ７６とを設け、Ｈカウンタ７６の出力を第３のクロックＣＫ３を発生させるＰＬＬ回路７２の基準パルスとし、さらに、Ｈカウンタ８０を入力される映像信号ＤＶの垂直同期信号ＶＳによりリセットするとともに、Ｈカウンタ７６とＰＬＬ回路７２の分周比を決定する分周比カウンタ７４とをメモリ制御処理部２の出力以降の垂直同期信号Ｖ３によりリセットしている。したがって、走査線変換後に垂直周波数変換を行うことができるとともに、走査線変換処理部４による拡大および縮小処理によらず、装置の出力側の水平同期信号およびクロックを一定に保つことが可能となる。
【０１３４】
また、分周比カウンタ７４にリセット機能がなくても、ＰＬＬ回路７２の追従範囲であれば、クロックは発生する。しかし、ＰＬＬ回路７２の基準パルスとフィードバックパルスの位相関係が大きくずれると、ＰＬＬ回路７２がロックするまでの間、映像が乱れたり、トップカールが発生する。このため、リセット機能を分周比カウンタ７４にも設け、基準パルスとフィードバックパルスを同時にリセットすることによって、ＰＬＬ回路７２の発振動作を安定にしている。
【０１３５】
なお、図１３に示す例では、第２のクロックＣＫ２を発生させるために水晶発振子７５を用いたが、これは装置の内部の動作として、例えば、フィールドメモリ１のインターフェースやＩＰ変換等で速いクロックが要求される場合に、装置の入力側の第１のクロックＣＫ１および装置の出力側の第３のクロックＣＫ３よりも速い装置の内部の第２のクロックＣＫ２を用いるときのものである。例えば、走査線変換処理部４により拡大処理を行う場合は、走査線変換処理部４の出力側には入力より速い同期信号が必要となるために、入力側の第１のクロックＣＫでは変換処理を行うことができなくなる。このため、同期信号をより速い第２のクロックＣＫ２で一度叩き直し、走査線変換処理部４およびメモリ制御処理部２へ供給して変換処理を行っている。なお、装置の動作速度の面で問題がなければ、水晶発振子を用いずに入力側の第１のクロックＣＫ１を第２のクロックＣＫ２の代わりとして用いてもよい。
【０１３６】
逆に、水晶発振子７５を用いる利点としては、前述したように速い動作が要求されるときに有利であるだけでなく、非同期クロックであるので、ディスプレイパネル上に出画されるクロック妨害が発生しにくく目立たないこと、また仮に入力側の同期やクロックが乱れても、出力側は安定した同期およびクロックが保証できること等があげられる。
【０１３７】
（第４の実施の形態）
次に、本発明の第４の実施の形態による映像信号変換装置について説明する。
【０１３８】
上記の第２および第３の実施の形態に用いたＨカウンタ７６等のリセット機能付きのカウンタでは、リセットがかかる直前の水平期間は通常の水平期間よりも短いものとなる。したがって、同期信号が供給される各ブロックにおいて、十分なクロック数が確保されないと完結しない処理、例えばラインメモリへの書き込みや読み出し等を行うときは、そのままの同期信号では動作が安定せず、最悪の場合には通常の映像領域まで影響が出る。また、さらに極端に最後の水平期間が短くなった場合には、最後の水平同期信号と最初の水平同期信号がつながってしまったり、水平同期信号から垂直同期信号を作り直している場合には、最後の水平同期信号を基準にして垂直同期信号が発生してしまう等、動作が保証できなくなる。
【０１３９】
第４の実施の形態による映像信号変換装置は、上記のような課題を解決して回路動作の安定性を向上するものである。図１４は、本発明の第４の実施の形態による映像信号変換装置の構成を示すブロック図である。
【０１４０】
図１４に示す映像信号変換装置と図８に示す映像信号変換装置とで異なる点は、同期処理部７ａが同期処理部７ｂに変更され、Ｈカウンタ７６，７７、分周比カウンタ７４が抜き取り機能付きＨカウンタ８１，８２、抜き取り機能付き分周比カウンタ８３にそれぞれ変更された点であり、その他の点は図８に示す映像信号変換装置と同様であるので、同一部分には同一符号を付し、以下詳細な説明を省略する。
【０１４１】
図１４に示す抜き取り機能付きＨカウンタ８１，８２および抜き取り機能付き分周比カウンタ８３は、リセットされるだけでなく、垂直期間の最後の水平パルスを抜き取る機能を持つカウンタである。
【０１４２】
図１５は、図１４に示す抜き取り機能付きＨカウンタ８１，８２および抜き取り機能付き分周比カウンタ８３として用いられる抜き取り機能付きカウンタの一例の構成を示すブロック図である。
【０１４３】
図１５に示す抜き取り機能付きカウンタは、パルス発生回路９１、遅延回路９２、抜き取り回路９３および最大値検出回路９４を含む。
【０１４４】
パルス発生回路９１は、クロックＣＬＫを入力され、パルスＰＧを発生するとともに、リセット信号ＲＳＴによりリセットされ、図８に示すＨカウンタ７６等に相当する回路である。遅延回路９２は、パルス発生回路９１から出力されるパルスＰＧを最大値検出回路９４の最大値パルスＭＳの遅延に合わせて遅延して遅延パルスＤＳを出力する。
【０１４５】
最大値検出回路９４は、パルス発生回路９１から出力されるパルスＰＧをカウントし、カウント値が最大となる最後の水平パルスからリセットされるまでの期間、実際には遅延パルスＤＳの最後の水平パルスの立ち上がりから最初の水平パルスの立ち上がりまでの期間すなわち最後の水平期間のみハイレベル（オン状態）になる最大値パルスＭＳを出力する。
【０１４６】
抜き取り回路９３は、最大値検出回路９４がオンしている期間すなわち最大値パルスＭＳがハイレベルの期間の間、遅延回路９３から出力される遅延パルスＤＳを抜き取り、出力パルスＯＳとして出力する。なお、遅延パルスＤＳが抜き取られる期間は、垂直期間の最初の水平同期信号が出力される直前までであり、そのタイミングになるように遅延回路９２は調整される。
【０１４７】
本実施の形態では、フィールドメモリ１が記憶手段に相当し、メモリ制御処理部２が垂直周波数変換手段に相当し、走査線変換処理部４が走査線変換手段に相当し、同期処理部７ｂが同期制御手段に相当し、抜き取り機能付きＨカウンタ８１，８２および抜き取り機能付き分周比カウンタ８３が水平同期信号発生手段に相当し、パルス発生回路９１がパルス発生手段に相当し、遅延回路９２が遅延手段に相当し、抜き取り回路９３が抜き取り手段に相当し、最大値検出回路９４が最大値検出手段に相当する。
【０１４８】
図１６は、図１５に示す抜き取り機能付きカウンタの動作を説明するためのタイミング図である。
【０１４９】
図１６に示すように、パルス発生回路９１から発生されたパルスＰＧは、遅延回路９２により遅延され、遅延回路９２から遅延パルスＤＳが出力される。このとき、最大値検出回路９４からハイレベルの最大値パルスＭＳが出力されると、最大値パルスＭＳがハイレベルの期間中の遅延パルスＤＳが抜き取り回路９３により抜き取られ、抜き取り回路９３から最後のパルスが抜き取られた出力パルスＯＳが出力される。
【０１５０】
上記の構成により、本実施の形態では、リセットされる直前の最後の水平同期信号のパルスを抜き取っているので、リセットがかかる直前の水平期間を通常の水平期間よりも長くすることができる。したがって、同期信号が供給される各ブロックにおいて、十分なクロック数が確保されないと完結しない処理、例えばラインメモリへの書き込みや読み出し等を行うときでも、安定した動作を行うことができ、常に良好な映像をディスプレイパネル等に表示することができる。
【０１５１】
なお、上記の説明では、図８に示す映像信号変換装置に対して本発明の抜き取り機能付きカウンタを適用した場合について説明したが、この例に特に限定されず、図１３に示す映像信号変換装置のＨカウンタ７６，８０および分周比カウンタ７４に対しても本発明の抜き取り機能付きカウンタを同様に適用することができ、同様の効果を得ることができる。
【０１５２】
（第５の実施の形態）
次に、本発明の第５の実施の形態による映像信号変換装置について説明する。図１７は、本発明の第５の実施の形態による映像信号変換装置に用いられる同期信号発生回路の構成を示すブロック図である。
【０１５３】
図１７に示す同期信号発生回路は、シリアルバスデコード回路１０１、エッジ検出回路１０２、Ｈカウンタ１０３およびＶカウンタ１０４を含む。
【０１５４】
シリアルバスデコード回路１０１は、例えばＩＩＣバス等のシリアルバス制御信号ＳＣをデコードする。ＩＩＣバス等のバス端子は、一般的にはマイクロコンピュータによって制御され、どのようなＬＳＩにも標準的に備えられているものである。エッジ検出回路１０２は、シリアルバスデコード回路１０１の出力の一つである垂直周波数変換のオン／オフの切り替わりを検出し、オフ状態からオン状態になったときにリセットパルスＲＳＴを発生させる。
【０１５５】
Ｈカウンタ１０３は、所定のクロックＣＬＫを受け、垂直周波数変換後の水平同期信号ＶＨを発生する。Ｖカウンタ１０４は、Ｈカウンタ１０３から出力される水平同期信号ＶＨをさらに分周し、垂直周波数変換後の垂直同期信号ＶＨを発生させる。なお、Ｈカウンタ１０３、Ｖカウンタ１０４は、図８および図１３に示すＨカウンタ７６、Ｖカウンタ７８にそれぞれ相当し、図示していないその他の各ブロックは、図８および図１３に示す各ブロックを用いることができる。
【０１５６】
本実施の形態では、シリアルバスデコード回路１０１がデコード手段に相当し、エッジ検出回路１０２がリセット手段に相当し、Ｈカウンタ１０３が第１のカウンタに相当し、Ｖカウンタ１０４が第２のカウンタに相当する。
【０１５７】
次に、図１７に示す同期信号発生回路を有する映像信号変換装置が一つのＬＳＩにより作成され、同一のＬＳＩが複数個同期運転される場合の動作について説明する。
【０１５８】
各ＬＳＩのシリアルバスデコード回路１０１は、装置に入力される映像信号の垂直同期信号ＶＳをデータのロードパルスとして用いる。したがって、垂直周波数変換をオンするという制御信号ＳＣを同一垂直期間内に同時に複数のＬＳＩのシリアルバスデコード回路１０１へ送信することにより、同一タイミングで各ＬＳＩのエッジ検出回路１０２が動作し、リセットパルスＲＳＴによりＨカウンタ１０３およびＶカウンタ１０４が同時にリセットされる。この結果、何も対策しなければ本来フリーで動く垂直周波数変換後の水平同期信号および垂直同期信号を複数のＬＳＩ間で同一位相で動かすことができる。
【０１５９】
上記のように、本実施の形態では、垂直周波数変換を行う際に、ＬＳＩを設定する上で必要不可欠なシリアルバスの制御信号の変化点によってタイミングを取ることにより、複数個のＬＳＩ間で同期信号の受け渡しを行うことなく、複数のＬＳＩを同期運転することができるとともに、プリント基板やピン容量等に起因する遅延や、プリント基板の配線そのものの複雑化を避けることができる。
【０１６０】
【発明の効果】
本発明によれば、垂直周波数変換手段、インターレース／プログレッシブ変換手段、水平画素変換手段、および垂直画素数変換手段の接続順序を適応的に切り替え、映像信号の変換内容に応じて記憶手段の記憶容量を最も有効に活用できるように各手段を配置することができるので、画質を劣化させることなく、記憶手段の記憶容量を必要最小限に抑えることができる。
【０１６１】
また、本発明によれば、垂直周波数変換手段の後に走査線変換手段を配置する場合において、垂直周波数変換の有無に関わらず、第１の水平同期信号発生手段により垂直周波数変換手段の出力側および走査線変換手段の入力側の基準となる水平同期信号を発生させ、第１の水平同期信号発生手段とは別の第２の水平同期信号発生手段により走査線変換手段の出力側の基準となる水平同期信号を発生させ、垂直周波数変換手段の出力側以降の垂直同期信号により第１および第２の水平同期信号発生手段をリセットしているので、走査線変換による拡大縮小に関わらず、装置の出力側の同期信号をほぼ一定に保つことができる。
【０１６２】
また、本発明によれば、走査線変換手段の後に垂直周波数変換手段を配置する場合において、垂直周波数変換の有無に関わらず、第１の水平同期信号発生手段により走査線変換の変換率に応じた周波数で走査線変換手段の出力側および垂直周波数変換手段の入力側の基準となる水平同期信号を発生させ、第２の水平同期信号発生手段によりパルス発生手段から発生される基準パルスを用いて垂直周波数変換手段の出力側の基準となる水平同期信号を発生させ、走査線変換手段に入力される映像信号の垂直同期信号により第１の水平同期信号発生手段をリセットし、選択手段から出力される垂直同期信号によりパルス発生手段をリセットしているので、走査線変換後に垂直周波数変換を行うことができるとともに、走査線変換による拡大縮小に関わらず、装置の出力側の同期信号をほぼ一定に保つことができる。
【０１６３】
また、本発明によれば、垂直同期信号によってリセットされる水平同期信号を発生するとともに、水平同期信号から垂直同期信号によって水平同期信号がリセットされる直前の最後のパルスが抜き取られているので、最後の水平期間の幅を十分に広げることができ、垂直同期信号を正確なタイミングで発生させて常に安定に動作することができる。
【０１６４】
また、本発明によれば、映像信号変換装置の動作を設定するための制御信号がデコードされ、デコードされた制御信号により垂直周波数変換がオフ状態からオン状態になるタイミングでリセットパルスが出力され、リセットパルスにより垂直周波数変換後の水平同期信号および垂直同期信号がリセットされるので、映像信号変換装置を集積回路により作成し、複数の集積回路を用いて垂直周波数変換を行う場合に、複数の集積回路間で同期信号の受け渡しを行うことなく、複数の集積回路を正確に同期させて動作することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による映像信号変換装置の構成を示すブロック図
【図２】フィールドメモリを必要としないＩＰ変換を行う場合またはＩＰ変換を行わない場合の各ブロックの接続順序の第１の例を示すブロック図
【図３】フィールドメモリを必要としないＩＰ変換を行う場合またはＩＰ変換を行わない場合の各ブロックの接続順序の第２の例を示すブロック図
【図４】フィールドメモリを必要としないＩＰ変換を行う場合またはＩＰ変換を行わない場合の各ブロックの接続順序の第３の例を示すブロック図
【図５】フィールドメモリを必要としないＩＰ変換を行う場合またはＩＰ変換を行わない場合の各ブロックの接続順序の第４の例を示すブロック図
【図６】フィールドメモリを必要とするＩＰ変換を行う場合の各ブロックの接続順序の第１の例を示すブロック図
【図７】フィールドメモリを必要とするＩＰ変換を行う場合の各ブロックの接続順序の第２の例を示すブロック図
【図８】本発明の第２の実施の形態による映像信号変換装置の構成を示すブロック図
【図９】図８に示す走査線変換処理部による拡大処理時の各水平同期信号のタイミング図
【図１０】図８に示す走査線変換処理部による拡大処理を説明するための表示画像を示す模式図
【図１１】図８に示す走査線変換処理部による縮小処理時の各水平同期信号のタイミング図
【図１２】図８に示す走査線変換処理部による縮小処理を説明するための表示画像を示す模式図
【図１３】本発明の第３の実施の形態による映像信号変換装置の構成を示すブロック図
【図１４】本発明の第４の実施の形態による映像信号変換装置の構成を示すブロック図
【図１５】図１４に示す抜き取り機能付きＨカウンタおよび抜き取り機能付き分周比カウンタとして用いられる抜き取り機能付きカウンタの一例の構成を示すブロック図
【図１６】図１５に示す抜き取り機能付きカウンタの動作を説明するためのタイミング図
【図１７】本発明の第５の実施の形態による映像信号変換装置に用いられる同期信号発生回路の構成を示すブロック図
【図１８】垂直周波数変換を行わずに走査線変換を行う従来の映像信号変換装置の構成を示すブロック図
【図１９】垂直周波数変換を行うとともに走査線変換を行う従来の映像信号変換装置の構成を示すブロック図
【図２０】図１９に示すような映像信号変換装置をＬＳＩにより作成し、作成した２個のＬＳＩを同期して動作させて垂直周波数変換および走査線変換を行う従来の映像信号変換装置の構成を示すブロック図
【符号の説明】
１ フィールドメモリ
２ メモリ制御処理部
３ ＩＰ変換処理部
４ 走査線変換処理部
５ 水平画素変換処理部
６ セレクタ制御部
７，７ａ，７ｂ 同期処理部
Ｓ１〜Ｓ４ セレクタ
７１，７２ ＰＬＬ回路
７３，７４ 分周比カウンタ
７５ 水晶発振子
７６，７７，８０ Ｈカウンタ
７８ Ｖカウンタ
７９ セレクタ
８１，８２ 抜き取り機能付きＨカウンタ
８３ 抜き取り機能付き分周比カウンタ
９１ パルス発生回路
９２ 遅延回路
９３ 抜き取り回路
９４ 最大値検出回路
１０１ シリアルバスデコード回路
１０２ エッジ検出回路
１０３ Ｈカウンタ
１０４ Ｖカウンタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a video signal conversion device that converts a video signal into a video signal suitable for a display device, and more particularly to a video signal conversion device that converts a video signal into a video signal suitable for a display device that performs matrix display. .
[0002]
[Prior art]
Dot matrix display display panels include PDP (plasma display panel) and liquid crystal panel. IP (interlace / progressive) conversion, scanning line conversion, horizontal pixel conversion are essential signal processing technologies for these display panels. And vertical frequency conversion.
[0003]
IP conversion is a process of converting an interlace signal into a progressive signal. Scan line conversion is a process of performing enlargement and reduction in the vertical direction of a display image. Horizontal pixel conversion is a process of performing enlargement and reduction in the horizontal direction of a display image. Each of these conversions is an indispensable technique for a dot matrix display device in which the number of pixels in the horizontal and vertical directions is determined.
[0004]
The vertical frequency conversion is a process for converting the vertical frequency of the video signal to a vertical frequency suitable for the display device. In the PDP, the gradation expression method and its operation speed are limited in the liquid crystal panel. Due to limitations, the vertical frequency is most preferably 60 Hz. Therefore, when the vertical frequency of the video signal is higher than 60 Hz, a vertical frequency conversion circuit that converts this vertical frequency to 60 Hz is very useful.
[0005]
FIG. 18 is a block diagram showing a configuration of a conventional video signal conversion apparatus that performs scanning line conversion without performing vertical frequency conversion.
[0006]
18 includes a field memory 201, a memory control processing unit 202, a scanning line conversion processing unit 203, PLL (Phase Locked Loop) circuits 211 and 212, frequency division ratio counters 213 and 214, and a crystal oscillator 215. H counter 216 and V counter 217.
[0007]
The PLL circuit 211 receives a horizontal synchronization signal HS of the digital video signal DV from the outside, and receives the same clock CK1 as a sampling clock of an AD (analog / digital) conversion circuit (not shown) provided in the preceding stage of the memory control processing unit 202. generate. The frequency division ratio counter 213 determines the frequency division ratio of the PLL circuit 211, that is, divides the first clock CK1, generates a feedback pulse to the PLL circuit 211, and inputs the pulse to the memory control processing unit 202. Is output to the memory control processing unit 202 as a horizontal synchronization signal H1 serving as a reference pulse on the side.
[0008]
The horizontal synchronizing signal H1 is used as a horizontal synchronizing signal H2 that becomes a reference pulse before scanning line conversion, that is, an output side reference pulse of the memory control processing unit 202 and an input side reference pulse of the scanning line conversion processing unit 203, and a third clock. It is also used as a reference pulse for the PLL circuit 212 that generates CK3.
[0009]
The PLL circuit 212 receives the horizontal synchronization signal H1 as a reference pulse, and generates a third clock CK3 that is used to create a reference pulse on the output side of the scanning line conversion processing unit 203. The division ratio counter 214 determines the division ratio of the PLL circuit 212, that is, divides the third clock CK3, generates a feedback pulse to the PLL circuit 212, and converts the pulse into a scan line, that is, a scan line. The signal is output to the scanning line conversion processing unit 203 as a horizontal synchronization signal H3 that serves as a reference pulse on the output side of the conversion processing unit 203.
[0010]
As the vertical synchronization signals V1 to V3, the vertical synchronization signal VS of the digital video signal DV input from the outside to the video signal converter is used. Since the video signal converter shown in FIG. 18 does not perform vertical frequency conversion, the path indicated by the broken line in FIG. 18 is not used, and the internal crystal oscillator 215, H counter 216, and V counter 217 are used. Not.
[0011]
The memory control processing unit 202 writes the externally input digital video signal DV to the field memory 201 in accordance with the horizontal synchronization signal H1 and the vertical synchronization signal V1, and writes the written digital video signal to the horizontal synchronization signal H2 and the vertical synchronization signal V2. In response to the data, the data is read from the field memory 201 and output to the scanning line conversion processing unit 203. The scanning line conversion processing unit 203 receives the video signal read from the field memory 201 in accordance with the horizontal synchronizing signal H2 and the vertical synchronizing signal V2, converts the number of scanning lines of the input video signal, and generates a horizontal synchronizing signal. Output according to H3 and vertical synchronizing signal V3.
[0012]
With the above configuration, the video signal conversion apparatus shown in FIG. 18 performs only scanning line conversion without performing vertical frequency conversion. It should be noted that such a circuit configuration is required when the video signal is a moving image, and when the motion of the moving image is not allowed to be distorted due to omission of a field or writing twice. is there.
[0013]
FIG. 19 is a block diagram showing a configuration of a conventional video signal conversion apparatus that performs vertical frequency conversion and scanning line conversion.
[0014]
The basic configuration of the video signal converter shown in FIG. 19 is the same as that of the video signal converter shown in FIG. 18, but the video signal converter shown in FIG. 19 does not use the path indicated by the broken line in FIG. First, a crystal oscillator 215, an H counter 216, and a V counter 217 are used.
[0015]
The PLL circuit 211 and the frequency division ratio counter 213 are the same as the PLL circuit 211 and the frequency division ratio counter 213 shown in FIG.
[0016]
The crystal oscillator 215 outputs a second clock CK2 for performing processing inside the apparatus, and the H counter 216 divides the second clock CK2, and before scanning line conversion, that is, on the output side of the memory control processing unit 202 And a horizontal synchronization signal H2 which is a reference pulse on the input side of the scanning line conversion processing unit 203 is output. The V counter 217 divides the horizontal synchronizing signal H2 output from the H counter 216, and before scanning line conversion, that is, the reference pulse on the output side of the memory control processing unit 202 and the reference pulse on the input side of the scanning line conversion processing unit 203. The vertical synchronizing signal V2 is output. The vertical synchronizing signal V2 is also used as a vertical synchronizing signal V3 that becomes a reference pulse on the output side of the scanning line conversion processing unit 203 after the scanning line conversion.
[0017]
The PLL circuit 212 receives the horizontal synchronization signal H2 as a reference pulse, and generates a third clock CK3 that is used to create a reference pulse on the output side of the scanning line conversion processing unit 203. The division ratio counter 214 determines the division ratio of the PLL circuit 212, that is, divides the third clock CK3, generates a feedback pulse to the PLL circuit 212, and converts the pulse into a scan line, that is, a scan line. The signal is output to the scanning line conversion processing unit 203 as a horizontal synchronization signal H3 that serves as a reference pulse on the output side of the conversion processing unit 203.
[0018]
The memory control processing unit 202 writes the externally input digital video signal DV to the field memory 201 in accordance with the horizontal synchronization signal H1 and the vertical synchronization signal V1, and writes the written digital video signal to the horizontal synchronization signal H2 and the vertical synchronization signal V2. Accordingly, the vertical frequency conversion is performed by reading from the field memory 201 and the converted video signal is output to the scanning line conversion processing unit 203. The scanning line conversion processing unit 203 receives a video signal that has been subjected to vertical frequency conversion in accordance with the horizontal synchronizing signal H2 and the vertical synchronizing signal V2, converts the number of scanning lines of the input video signal, and converts the horizontal synchronizing signal H3 and the vertical synchronizing signal H3 to vertical. Output in response to the synchronization signal V3.
[0019]
With the above configuration, the video signal conversion apparatus shown in FIG. 19 performs vertical frequency conversion and scanning line conversion. When performing such scanning line conversion, the horizontal synchronization signals H2 and H3 before and after the scanning line conversion have the same frequency as the scanning line conversion rate in order to minimize the storage capacity of the line memory used for the scanning line conversion. Set to a ratio. For example, in the case of 2: 3 scanning line conversion, that is, when the output of 3 lines is synthesized from the input of 2 lines, the frequency ratio between the horizontal synchronization signal H2 on the input side and the horizontal synchronization signal H3 on the output side is also 2: 3, The frequency of the horizontal synchronization signal H3 on the output side becomes faster.
[0020]
FIG. 20 shows a conventional video signal conversion apparatus as shown in FIG. 19 which is created by LSI (Large Scale Integrated Circuit), and the two created LSIs are operated in synchronization to perform vertical frequency conversion and scanning line conversion. It is a block diagram which shows the structure of a video signal converter.
[0021]
The video signal conversion device shown in FIG. 20 includes two LSIs 301 and 302 and a crystal oscillator 303. In the LSIs 301 and 302, only the H counter 216 and the V counter 217 are illustrated, and other blocks are not illustrated.
[0022]
The two LSIs 301 and 302 are LSIs created by omitting the crystal oscillator 215 from the video signal converter as shown in FIG. The crystal oscillator 303 is connected to the H counter 216 of the LSI 301. The H counter 216 and V counter 217 of the LSI 302 are not used, and the horizontal synchronization signal H2 and vertical synchronization output from the H counter 216 and V counter 217 of the LSI 301, respectively. The signal V2 is supplied to the LSI 302.
[0023]
Accordingly, the horizontal synchronization signal and the vertical synchronization signal are supplied to the two LSIs 301 and 302 in a synchronized state, and the two LSIs 301 and 302 can be operated in parallel in synchronization.
[0024]
With the above configuration, when the number of pixels of the display panel increases, the amount of data written to the field memory increases, and one LSI is insufficient, or the conversion speed is slow for one LSI, 2 The data can be divided by the LSIs 301 and 302 and the vertical frequency conversion and the scanning line conversion can be performed in synchronization, and the video signal displayed on the display panel can be output in synchronization.
[0025]
[Problems to be solved by the invention]
In the conventional video signal conversion apparatus shown in FIGS. 18 and 19, since the memory control processing unit 202 connected to the field memory 201 is arranged in the front stage of the apparatus, the video signal is captured in advance with a small number of horizontal pixels, and the memory The amount of data stored in the field memory 201 by suppressing the amount of information at the time of AD (analog / digital) conversion before the control processing unit 202 and performing enlargement processing as horizontal pixel conversion after the scanning line conversion processing unit 203 Can be reduced. However, in this case, the amount of information before conversion decreases, and the image quality of the finally converted video signal deteriorates.
[0026]
Also, when performing enlargement processing as scanning line conversion, the amount of information tends to increase, so the amount of data stored in the field memory 201 can be reduced. However, in the case of reduction processing, the amount of information is ultimately reduced. However, the data having a large amount of information before conversion is stored in the field memory 201, and the storage capacity of the field memory 201 cannot be used effectively.
[0027]
In addition, since the scanning line conversion processing unit 203 is provided at the subsequent stage of the memory control processing unit 202, when the enlargement processing is performed as the scanning line conversion processing regardless of the presence or absence of the vertical frequency conversion, the horizontal synchronization after the scanning line conversion is performed. The frequency of the signal increases. For example, when the 1: 2 enlargement process is performed, the frequency of the horizontal synchronization signal after the scanning line conversion is doubled, so that the frequency of the horizontal synchronization signal and the clock on the output side of the apparatus is increased. For this reason, in order to operate the entire system including the display panel satisfactorily, the operating frequency range of the signal processing circuit and the driving circuit in the subsequent stage of the scanning line conversion processing unit 203 must be widened. On the other hand, if the range of the corresponding video signal and the expansion and reduction range of the scanning line conversion are narrowed, the performance of the apparatus is lowered.
[0028]
Also, if the last horizontal period of the vertical period is shortened and an abnormal vertical synchronization signal is supplied to each block, processing in each block may not be possible or malfunction may occur. Further, when the last horizontal period of the vertical period becomes extremely short and the vertical synchronization signals are generated with a shift of one horizontal period, processing in each block becomes impossible or malfunctions.
[0029]
In the conventional video signal conversion apparatus shown in FIG. 20, since the horizontal synchronization signal H2 and the vertical synchronization signal V2 after the vertical frequency conversion must be supplied from the LSI 301 to the LSI 302, the wiring on the printed circuit board to which the LSI 301 and the LSI 302 are attached. Will increase. Further, when the number of LSIs to which the horizontal synchronization signal H2 and the vertical synchronization signal V2 are supplied increases, the horizontal synchronization signal H2 and the vertical synchronization signal V2 are delayed due to the wiring capacity and pin capacity of each LSI, and a plurality of LSIs can be accurately set. It becomes impossible to operate in synchronism, and the video output on the display cannot be output completely in synchronism.
[0030]
An object of the present invention is to provide a video signal conversion apparatus capable of minimizing the storage capacity of the storage means without degrading the image quality.
[0034]
[Means for Solving the Problems]
(1) First invention
A video signal converter according to a first invention is a video signal converter for converting an input video signal into a video signal suitable for a display device, and is connected to a storage means for storing the video signal and a storage means. Vertical frequency conversion means for converting the vertical frequency of the video signal stored in the storage means, interlace / progressive conversion means for converting the video signal from an interlace signal to a progressive signal, and scanning for converting the number of scanning lines of the video signal. A line conversion unit, a horizontal pixel conversion unit that converts the number of horizontal pixels of a video signal, a vertical frequency conversion unit, an interlace / progressive conversion unit, a horizontal pixel conversion unit, and a connection sequence that adaptively switches the connection order of the vertical pixel number conversion unit Switching means.
[0035]
In the video signal conversion apparatus according to the first invention, the connection switching means adaptively switches the connection order of the vertical frequency conversion means, the interlace / progressive conversion means, the horizontal pixel conversion means, and the vertical pixel number conversion means. Therefore, since each means can be arranged so that the storage capacity of the storage means can be most effectively used according to the conversion contents of the video signal, the storage capacity of the storage means can be minimized without degrading the image quality. Can be suppressed.
[0036]
(2) Second invention
According to a second aspect of the present invention, there is provided the video signal conversion device according to the first aspect, wherein the connection switching means performs interlace / progressive conversion in which the input video signal includes processing in the time axis direction. When not necessary, when the horizontal pixel conversion means performs the enlargement process, the horizontal pixel conversion means is disposed after the vertical frequency conversion means, and when the horizontal pixel conversion means performs the reduction process, the horizontal pixel conversion means performs the vertical frequency. The scanning line conversion unit is arranged before the conversion unit, the scanning line conversion unit is arranged after the vertical frequency conversion unit when the scanning line conversion unit performs the enlargement process, and the scanning line conversion unit when the scanning line conversion unit performs the reduction process. Are arranged before the vertical frequency converting means, so that the vertical frequency converting means, the interlace / progressive converting means, the horizontal pixel converting means, Is intended to switch the connection order of the vertical pixel number conversion means adaptively.
[0037]
In this case, when interlace / progressive conversion that requires time-axis processing such as motion detection is not performed, the storage capacity of the storage unit can be minimized.
[0038]
(3) Third invention
According to a third aspect of the present invention, there is provided the video signal converter according to the first or second aspect of the invention, wherein the connection switching means is configured to interlace / interlace the input video signal including processing in the time axis direction. When progressive conversion is required, the interlace / progressive conversion unit is disposed after the vertical frequency conversion unit, the scanning line conversion unit is disposed after the interlace / progressive conversion unit, and the horizontal pixel conversion unit performs enlargement processing. The vertical frequency conversion so that the horizontal pixel conversion means is arranged after the vertical frequency conversion means and the horizontal pixel conversion means is arranged before the vertical frequency conversion means when the horizontal pixel conversion means performs the reduction process. Means, interlace / progressive conversion means, horizontal pixel conversion means, and vertical pixel number conversion means It is intended to switch the connection order adaptively.
[0039]
In this case, when performing interlace / progressive conversion that requires processing in the time axis direction such as motion detection, the storage capacity of the storage means can be minimized.
[0058]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the video signal conversion apparatus according to the present invention will be described below. The video signal converter according to the present invention outputs a video signal that is preferably used for a display device that performs dot matrix display such as a plasma display panel (PDP), a liquid crystal panel, and the like. , CRT (cathode ray tube) and the like.
[0059]
(First embodiment)
First, the video signal converter according to the first embodiment of the present invention will be described. FIG. 1 is a block diagram showing a configuration of a video signal conversion apparatus according to the first embodiment of the present invention.
[0060]
1 includes a field memory 1, a memory control processing unit 2, an IP (interlace / progressive) conversion processing unit 3, a scanning line conversion processing unit 4, a horizontal pixel conversion processing unit 5, a selector control unit 6, and Selectors S1 to S4 are provided.
[0061]
The selection operation of the selector S1 is controlled by the selector control unit 6, and the video signal DV digitized by an AD (analog / digital) converter (not shown) outside the apparatus, the output of the scanning line conversion processing unit 4, and the horizontal The output of the pixel conversion processing unit 5 is received, and one of these three inputs is output to the memory control processing unit 2.
[0062]
The memory control processing unit 2 receives the output of the selector S1, generates control signals such as write and read addresses, and outputs them to the field memory 1, and writes the output of the selector S1 into the field memory 1 or writes into the field memory 1. The read data is read out, a video signal is transferred to and from the field memory 1, and vertical frequency conversion is performed as necessary.
[0063]
The selector S2 is controlled in its selection operation by the selector control unit 6, receives the video signal DV, the output of the memory control processing unit 2 and the output of the horizontal pixel conversion processing unit 5, and receives one of these three inputs. The data is output to the IP conversion processing unit 3.
[0064]
The IP conversion processing unit 3 receives the output of the selector S2, converts it to a progressive signal when the input video signal is an interlaced signal, and conversely passes it through in the case of the progressive signal, and scan line conversion processing unit 4 Output to.
[0065]
The scanning line conversion processing unit 4 performs vertical enlargement processing and reduction processing by increasing or decreasing the number of scanning lines of the video signal output from the IP conversion processing unit 3.
[0066]
The selector S3 is controlled in its selection operation by the selector control unit 6, receives the video signal DV, the output of the scanning line conversion processing unit 4, and the output of the horizontal pixel conversion processing unit 5, and receives one of these three inputs. Is output to the horizontal pixel conversion processing unit 5.
[0067]
The horizontal pixel conversion processing unit 5 receives the output of the selector S3, and performs horizontal enlargement processing and reduction processing by increasing or decreasing the number of horizontal pixels of the input video signal.
[0068]
The selector S4 has its selection operation controlled by the selector control unit 6, receives the output of the scanning line conversion processing unit 4, the output of the horizontal pixel conversion processing unit 5, and the output of the memory control processing unit 2, and receives these three inputs. One of them is output as a converted video signal TV to a display device (not shown).
[0069]
The selector control unit 6 receives the scanning line conversion coefficient signal K1, the horizontal pixel conversion coefficient signal K2, and the IP conversion mode signal K3, and changes each according to the scanning line conversion ratio, the horizontal pixel number conversion ratio, and the IP conversion mode. The selection operation of the selectors S1 to S4 is controlled so that the blocks are connected in the order described later.
[0070]
Although not shown, the video signal conversion apparatus shown in FIG. 1 further includes a synchronization processing unit, which receives a synchronization signal input from the outside, and based on this synchronization signal, a memory In order to properly control the operations of the control processing unit 2, the IP conversion processing unit 3, the scanning line conversion processing unit 4 and the horizontal pixel conversion processing unit 5, a predetermined clock, horizontal synchronizing signal and vertical synchronizing signal are given to each block. Yes.
[0071]
In the present embodiment, the field memory 1 corresponds to a storage unit, the memory control processing unit 2 corresponds to a vertical frequency conversion unit, the IP conversion processing unit 3 corresponds to an interlace / progressive conversion unit, and a scanning line conversion processing unit 4 corresponds to the scanning line conversion means, the horizontal pixel conversion processing section 5 corresponds to the horizontal pixel conversion means, and the selector control section 6 and the selectors S1 to S4 correspond to the connection switching means.
[0072]
Next, the scanning line conversion coefficient signal K1, the horizontal pixel conversion coefficient signal K2, and the IP conversion mode signal K3 will be described.
[0073]
In the scanning line conversion and horizontal pixel conversion, if the number of pixels in the vertical direction or the horizontal direction before conversion is k and the number of pixels in the vertical direction or the horizontal direction after conversion is 1, and k is larger than 1, the reduction process is performed. , K is smaller than 1, enlargement processing is performed. For example, when the scanning line conversion coefficient signal K1 is larger than 1, the selector control unit 6 is notified that the reduction processing is performed as scanning line conversion. When the scanning line conversion coefficient signal K1 is smaller than 1, the scanning line conversion coefficient signal K1 is expanded as scanning line conversion. The selector control unit 6 is notified that the process is to be performed.
[0074]
Similarly, when the horizontal pixel conversion coefficient signal K2 is larger than 1, the selector control unit 6 is notified that the reduction process is performed as horizontal pixel conversion. When the horizontal pixel conversion coefficient signal K2 is smaller than 1, horizontal pixel conversion is performed. The selector control unit 6 is notified that the enlargement process is performed.
[0075]
The IP conversion method includes, for example, a motion adaptive type in which motion is detected between frames, and line interpolation is performed by changing the synthesis ratio of the information of the own field and the information of the previous field according to the degree of the motion. There are IP conversion and intra-field interpolation in which interpolation is performed using only the information of the own field. Since the former requires information on the previous field and previous frame, a field memory is required before IP conversion, and cannot be compatible with vertical frequency conversion. On the other hand, since the latter does not require a field memory, it can be compatible with vertical frequency conversion. When performing IP conversion, scanning line conversion must be performed after IP conversion.
[0076]
As described above, the IP conversion mode includes a mode that does not perform IP conversion, an IP conversion mode that does not require a field memory, and an IP conversion mode that requires a field memory. Therefore, the IP conversion mode signal K3 notifies the selector control unit 6 of one of the above three modes.
[0077]
Next, the order in which the blocks are connected according to the above three criteria will be described.
[0078]
2 to 5 show respective blocks when an input video signal does not require IP conversion including processing in the time axis direction, that is, when IP conversion that does not require a field memory is performed or when IP conversion is not performed. It is a block diagram which shows the 1st thru | or 4th example of a connection order.
[0079]
First, when the number of horizontal pixels of the video signal is larger than the number of horizontal pixels of the display panel and the number of vertical pixels of the video signal is larger than the number of vertical pixels of the display panel, both horizontal pixel conversion and scanning line conversion are reduced processing. . In this case, in order to minimize the storage capacity of the field memory 1, the horizontal pixel conversion processing unit 5 and the scanning line conversion processing unit 4 need to be arranged before the memory control processing unit 2.
[0080]
Therefore, the scanning line conversion coefficient signal K1 notifies that the reduction process is performed as the scanning line conversion, the horizontal pixel conversion coefficient signal K2 notifies that the reduction process is performed as the horizontal pixel conversion, and the IP conversion mode signal K3 When notified of a mode in which IP conversion is not performed or an IP conversion mode that does not require a field memory, the selector control unit 6 selects (SEL1, SEL2, SEL3, SEL4) as selection signals SEL1-SEL4 of the selectors S1-S4. ) = (1, 2, 0, 2) is output. As a result, as shown in FIG. 2, the blocks are connected in the order of the horizontal pixel conversion processing unit 5, the IP conversion processing unit 3, the scanning line conversion processing unit 4, and the memory control processing unit 2.
[0081]
For example, when 1: 3 reduction processing is performed as horizontal pixel conversion and 1: 2 reduction processing is performed as scanning line conversion, the total amount of information is reduced by performing horizontal pixel conversion before scanning line conversion. , Can improve the operation speed. As described above, when both are reduction processing, it is preferable to perform conversion with a large reduction ratio first, and processing for performing processing with a large reduction ratio among the horizontal pixel conversion processing unit 5 and the scanning line conversion processing unit 4. It is preferable that the parts are connected so as to be arranged first.
[0082]
Next, when the number of horizontal pixels of the video signal is smaller than the number of horizontal pixels of the display panel and the number of vertical pixels of the video signal is larger than the number of vertical pixels of the display panel, the horizontal pixel conversion is an enlargement process, and the scanning line conversion is performed. Reduction processing is performed. In this case, in order to minimize the storage capacity of the field memory 1, the scanning line conversion processing unit 4 is arranged before the memory control processing unit 2, and the horizontal pixel conversion processing unit 5 is arranged after the memory control processing unit 2. Need to be placed.
[0083]
Therefore, the scanning line conversion coefficient signal K1 notifies that the reduction process is performed as the scanning line conversion, the horizontal pixel conversion coefficient signal K2 notifies that the expansion process is performed as the horizontal pixel conversion, and the IP conversion mode signal K3 When notified of a mode in which IP conversion is not performed or an IP conversion mode that does not require a field memory, the selector control unit 6 selects (SEL1, SEL2, SEL3, SEL4) as selection signals SEL1-SEL4 of the selectors S1-S4. ) = (1, 0, 2, 1) is output. As a result, as shown in FIG. 3, the blocks are connected in the order of the IP conversion processing unit 3, the scanning line conversion processing unit 4, the memory control processing unit 2, and the horizontal pixel conversion processing unit 5.
[0084]
Next, when the number of horizontal pixels of the video signal is larger than the number of horizontal pixels of the display panel and the number of vertical pixels of the video signal is smaller than the number of vertical pixels of the display panel, the horizontal pixel conversion is a reduction process, and the scanning line conversion is performed. Enlargement processing. In this case, in order to minimize the storage capacity of the field memory 1, the horizontal pixel conversion processing unit 5 is arranged before the memory control processing unit 2 and the scanning line conversion processing unit 4 is arranged after the memory control processing unit 2. Need to be placed.
[0085]
Therefore, the scanning line conversion coefficient signal K1 notifies that the enlargement process is performed as the scanning line conversion, the horizontal pixel conversion coefficient signal K2 notifies that the reduction process is performed as the horizontal pixel conversion, and the IP conversion mode signal K3 When notified of a mode in which IP conversion is not performed or an IP conversion mode that does not require a field memory, the selector control unit 6 selects (SEL1, SEL2, SEL3, SEL4) as selection signals SEL1-SEL4 of the selectors S1-S4. ) = (2, 1, 0, 0) is output. As a result, as shown in FIG. 4, the blocks are connected in the order of the horizontal pixel conversion processing unit 5, the IP conversion processing unit 3, the scanning line conversion processing unit 4, and the memory control processing unit 2.
[0086]
Next, when the number of horizontal pixels of the video signal is smaller than the number of horizontal pixels of the display panel and the number of vertical pixels of the video signal is smaller than the number of vertical pixels of the display panel, both horizontal pixel conversion and scanning line conversion are Become. In this case, it is necessary to arrange the scanning line conversion processing unit 4 and the horizontal pixel conversion processing unit 5 in the subsequent stage of the memory control processing unit 2 in order to minimize the storage capacity of the field memory 1.
[0087]
Further, when the scanning line conversion processing unit 4 is arranged at the subsequent stage of the memory control processing unit 2, the frequency of the horizontal synchronization signal on the output side of the scanning line conversion processing unit 4 is always kept constant, and the scanning line conversion processing unit 4 If the enlargement processing is performed by the horizontal pixel conversion processing unit 5 arranged in the preceding stage, the information amount of the processed video signal is increased by the enlargement processing, and the storage capacity of the line memory of the scanning line conversion processing unit 4 is increased. Or the operating frequency of the line memory must be increased. For this reason, it is necessary to arrange the horizontal pixel conversion processing unit 5 in the subsequent stage of the scanning line conversion processing unit 4.
[0088]
Therefore, the scanning line conversion coefficient signal K1 notifies that the enlargement process is performed as the scanning line conversion, the horizontal pixel conversion coefficient signal K2 notifies that the enlargement process is performed as the horizontal pixel conversion, and the IP conversion mode signal K3 When notified of a mode in which IP conversion is not performed or an IP conversion mode that does not require a field memory, the selector control unit 6 selects (SEL1, SEL2, SEL3, SEL4) as selection signals SEL1-SEL4 of the selectors S1-S4. ) = (0, 1, 1, 1) is output. As a result, as shown in FIG. 5, the blocks are connected in the order of the memory control processing unit 2, the IP conversion processing unit 3, the scanning line conversion processing unit 4, and the horizontal pixel conversion processing unit 5.
[0089]
6 and 7 show the connection order of each block when the input video signal requires interlace / progressive conversion including processing in the time axis direction, that is, when IP conversion that requires field memory is performed. It is a block diagram which shows the 1st and 2nd example. In this case, since the IP conversion processing unit 3 must be disposed at the subsequent stage of the memory control processing unit 2 and the scanning line conversion processing unit 4 must be disposed at the subsequent stage of the IP conversion processing unit 3, the horizontal pixel conversion processing unit 5 is stored in the memory. Which side of the control processing unit 2 is to be arranged is selected.
[0090]
First, when the number of horizontal pixels of the video signal is larger than the number of horizontal pixels of the display panel, the horizontal pixel conversion is a reduction process. In this case, in order to minimize the storage capacity of the field memory 1, it is necessary to arrange the horizontal pixel conversion processing unit 5 before the memory control processing unit 2.
[0091]
Therefore, when the horizontal pixel conversion coefficient signal K2 notifies that the reduction process is performed as the horizontal pixel conversion, and the IP conversion mode signal K3 notifies the IP conversion mode that requires the field memory, the selector control unit 6 As the selection signals SEL1 to SEL4 of the selectors S1 to S4, signals that are (SEL1, SEL2, SEL3, SEL4) = (2, 1, 0, 0) are output. As a result, as shown in FIG. 6, the blocks are connected in the order of the horizontal pixel conversion processing unit 5, the memory control processing unit 2, the IP conversion processing unit 3, and the scanning line conversion processing unit 4.
[0092]
Next, when the number of horizontal pixels of the video signal is smaller than the number of horizontal pixels of the display panel, the horizontal pixel conversion is an enlargement process. In this case, in order to minimize the storage capacity of the field memory 1, it is necessary to arrange the horizontal pixel conversion processing unit 5 after the memory control processing unit 2.
[0093]
Accordingly, when the horizontal pixel conversion coefficient signal K2 notifies that the enlargement process is performed as the horizontal pixel conversion, and the IP conversion mode signal K3 notifies the IP conversion mode that requires the field memory, the selector control unit 6 As the selection signals SEL1 to SEL4 of the selectors S1 to S4, signals that are (SEL1, SEL2, SEL3, SEL4) = (0, 1, 1, 1) are output. As a result, as shown in FIG. 7, the blocks are connected in the order of the memory control processing unit 2, the IP conversion processing unit 3, the scanning line conversion processing unit 4, and the horizontal pixel conversion processing unit 5.
[0094]
As described above, in this embodiment, the connection order of the memory control processing unit 2, the IP conversion processing unit 3, the scanning line conversion processing unit 4, and the horizontal pixel conversion processing unit 5 can be switched adaptively, so that the video Each block can be arranged so as to make the most effective use of the storage capacity of the field memory 1 in accordance with the signal conversion contents. Accordingly, the storage capacity of the field memory 1 can be suppressed to the necessary minimum without degrading the image quality, and the operation speed of the apparatus can be improved. Can be increased. Further, when performing the same processing as in the prior art, the operation clock can be set low, so that power consumption can also be reduced.
[0095]
When the enlargement process and the reduction process are not performed, the blocks may be connected in any order, and the blocks may be connected according to the specifications of the entire display system including the video signal converter.
[0096]
(Second Embodiment)
Next, a video signal conversion apparatus according to the second embodiment of the present invention will be described. FIG. 8 is a block diagram showing a configuration of a video signal conversion apparatus according to the second embodiment of the present invention.
[0097]
The video signal conversion apparatus shown in FIG. 8 includes a field memory 1, a memory control processing unit 2, a scanning line conversion processing unit 4, and a synchronization processing unit 7. The synchronization processing unit 7 includes PLL circuits 71 and 72, frequency division ratio counters 73 and 74, a crystal oscillator 75, H counters 76 and 77, a V counter 78, and a selector 79.
[0098]
The memory control processing unit 2 receives a video signal DV digitized by an AD converter (not shown) outside the apparatus, generates control signals such as write and read addresses, and outputs the control signals to the field memory 1 for input. The video signal is written to the field memory 1 and the data written to the field memory 1 is read to exchange the video signal with the field memory 1 and perform vertical frequency conversion as necessary. In addition, the memory control processing unit 2 inputs a vertical synchronization signal VS of the digital video signal DV from the outside as a vertical synchronization signal V1 that becomes a reference pulse on the input side of the memory control processing unit 2 (reference pulse on the input side of the entire apparatus). Is done.
[0099]
The scanning line conversion processing unit 4 receives the output of the memory control processing unit 2, performs an enlargement process and a reduction process in the vertical direction by increasing or decreasing the number of scanning lines of the input video signal, and outputs the converted video signal LV To do.
[0100]
The PLL circuit 71 receives a horizontal synchronization signal HS of the digital video signal DV from the outside and generates a first clock CK1. The frequency division ratio counter 73 determines the frequency division ratio of the PLL circuit 71, that is, divides the first clock CK1, generates a feedback pulse to the PLL circuit 71, and inputs the pulse to the memory control processing unit 2 Is output to the memory control processing unit 2 as a horizontal synchronization signal H1 serving as a reference pulse on the side (a reference pulse on the input side of the entire apparatus).
[0101]
The crystal oscillator 75 generates the second clock CK2. The H counter 76 divides the second clock CK2, and the horizontal synchronization signal H2 that becomes the reference pulse before the scanning line conversion, that is, the output side reference pulse of the memory control processing unit 2 and the input side reference pulse of the scanning line conversion processing unit 4 is used. Is output to the memory control processing unit 2 and the scanning line conversion processing unit 4. The V counter 78 divides the horizontal synchronizing signal H2 output from the H counter 76 and outputs a vertical synchronizing signal V2 ′ to the selector 79.
[0102]
The selector 79 is a vertical synchronization signal VS and a V counter 78 of the digital video signal DV inputted from the outside as a vertical synchronization signal V1 which becomes a reference pulse on the input side of the memory control processing unit 2 (reference pulse on the input side of the entire apparatus). When the vertical frequency conversion is performed by the memory control processing unit 2, the vertical synchronization signal V2 ′ is selected. When the vertical frequency conversion is not performed, the vertical synchronization signal V1 is selected. Before the scanning line conversion, that is, the reference pulse on the output side of the memory control processing unit 2 and the vertical synchronization signal V2 that becomes the reference pulse on the input side of the scanning line conversion processing unit 4 and after the scanning line conversion, that is, on the output side of the scanning line conversion processing unit 4 Is output to the memory control processing unit 2 and the scanning line conversion processing unit 4 as a vertical synchronization signal V3 serving as a reference pulse.
[0103]
The H counter 77 divides the second clock CK2 and outputs a reference pulse. The PLL circuit 72 receives the reference pulse output from the H counter 77 and generates a third clock CK3. The division ratio counter 74 determines the division ratio of the PLL circuit 72, that is, divides the third clock CK3, generates a feedback pulse to the PLL circuit 72, and outputs the pulse to the scanning line conversion processing unit 4 The signal is output to the scanning line conversion processing unit 4 as a horizontal synchronizing signal H3 that becomes an output side reference pulse (an output side reference pulse of the entire apparatus).
[0104]
Further, both the H counters 76 and 77 and the frequency division ratio counter 74 are reset by the vertical synchronization signal V2 (reset pulse RST) selected by the selector 79. Here, since the selector 79 selects the output V2 ′ of the V counter 78 during the vertical frequency conversion, the H counter 76 is reset by the vertical synchronization signal V2 created based on the horizontal synchronization signal H2 created by itself, At first glance it seems meaningless.
[0105]
However, for example, when the video signal conversion apparatus shown in FIG. 8 is created by LSI and a plurality of LSIs are operated synchronously, a case where a vertical synchronization signal after vertical frequency conversion is input from another LSI is considered as H. The reset function of the counter 76 is important. In this case, it goes without saying that the V counter 78 also needs a reset function. When the video signal conversion device shown in FIG. 8 is produced by LSI, the PLL circuits 71 and 72 and the crystal oscillator 75 are not integrated due to restrictions due to the manufacturing process, and are produced from separate parts and externally attached to the LSI. . This is the same for the other embodiments.
[0106]
In the present embodiment, the field memory 1 corresponds to a storage unit, the memory control processing unit 2 corresponds to a vertical frequency conversion unit, the scanning line conversion processing unit 4 corresponds to a scanning line conversion unit, and the synchronization processing unit 7 The H counter 76 corresponds to the first horizontal synchronizing signal generating means, the V counter 78 corresponds to the vertical synchronizing signal generating means, and the H counter 77 and the frequency division ratio counter 74 correspond to the second horizontal synchronizing signal generating means. The selector 79 corresponds to the synchronizing signal generating means, and the selector 79 corresponds to the selecting means. The H counter 76 corresponds to the first counter, the V counter 78 corresponds to the second counter, the H counter 77 corresponds to the third counter, and the frequency division ratio counter 74 corresponds to the fourth counter. To do.
[0107]
Next, the operation of the video signal converter configured as described above will be described. FIG. 9 is a timing chart of each horizontal synchronization signal at the time of enlargement processing by the scanning line conversion processing unit 4 shown in FIG. 8, and FIG. 10 is for explaining the enlargement processing by the scanning line conversion processing unit 4 shown in FIG. It is a schematic diagram which shows a display image.
[0108]
In the case of enlargement processing by 2 → 3 conversion (1.5 times) shown in FIG. 9, as shown in FIG. 10, at the output time of the memory control processing unit 2, the center in which the upper and lower portions that are unnecessary by the enlargement processing are cut off Only the portion is cut out, and only the central portion is enlarged by the scanning line conversion processing unit 4 and converted into the number of lines required by the display panel. At this time, as shown in FIG. 9, the frequency of the horizontal synchronizing signal H2 before the scanning line conversion is lowered so that the frequency of the horizontal synchronizing signal H3 after the scanning line conversion becomes equal to the frequency of the horizontal synchronizing signal H1 at the time of input. To operate.
[0109]
In order to perform the above conversion processing, another horizontal synchronization signal having a cycle independent of the input horizontal synchronization signal H1 is required, and the horizontal synchronization signal H2 is generated by the H counter 76 independently of the horizontal synchronization signal H1. ing.
[0110]
Further, the set value of the H counter 77 after the scanning line conversion is closely related to the set value of the H counter 76. For example, as shown in FIG. 9, when 1.5 times enlargement processing is performed, two cycles of the horizontal synchronizing signal H2 before the scanning line conversion must be three cycles of the horizontal synchronizing signal H3 after the scanning line conversion. That is, the set value of the H counters 76 and 77 must be set to 3: 2, which is the reciprocal ratio of the number of lines included within a certain period. Therefore, when the scanning line conversion processing unit 4 performs m: n enlargement processing, the ratio between the setting value of the H counter 76 and the setting value of the H counter 77 needs to be the ratio of n: m.
[0111]
In this way, the reading speed of the video data from the field memory 1 can be slowed and unnecessary portions of the video data are not stored, so that the storage capacity of the field memory 1 can be reduced.
[0112]
FIG. 11 is a timing chart of each horizontal synchronizing signal at the time of reduction processing by the scanning line conversion processing unit 4 shown in FIG. 8, and FIG. 12 is for explaining the reduction processing by the scanning line conversion processing unit 4 shown in FIG. It is a schematic diagram which shows a display image.
[0113]
In the case of reduction processing by 4 → 3 conversion (0.75 times) shown in FIG. 11, dummy black data is inserted vertically at the output time of the memory control processing unit 2 as shown in FIG. After increasing the number, the scanning line conversion processing unit 4 performs a reduction process. At this time, as shown in FIG. 12, the period of the horizontal synchronizing signal H2 before the scanning line conversion is multiplied by 0.75 in advance, and the frequency of the horizontal synchronizing signal H3 after the scanning line conversion is the horizontal synchronizing signal H1 at the time of input. Operate so that it is equal to the frequency of.
[0114]
In general, the first clock CK1 output from the PLL circuit 71 is used as a sampling clock in the AD converter circuit, and the frequency division ratio counter 73 is basically a dot of the input video signal. The clock and the first clock CK1 are set to have the same oscillation frequency. The frequency division ratio counter 74 is set so that all the horizontal pixels of the output video signal sufficiently enter within one horizontal period and the number of clocks within one horizontal period required by the subsequent circuit. . The V counter 78 is set so that the frequency of the vertical synchronizing signal V2 ′ becomes the vertical frequency required by the subsequent circuit or the like.
[0115]
As described above, the frequency of each synchronization signal after the output side of the memory control processing unit 2 is determined by calculating backward from the number of lines, the number of clocks, and the conversion ratio of the scanning line conversion required by the circuit in the subsequent stage. It is possible to keep the frequency of the horizontal sync signal and clock on the output side constant. This is always determined only by the conversion ratio in scanning line conversion, regardless of the frequency of the input video signal and the number of pixels. It becomes easy to set.
[0116]
As described above, in the present embodiment, when the scanning line conversion processing unit 4 is arranged after the memory control processing unit 2, the reference pulse on the output side of the memory control processing unit 2 regardless of the presence or absence of vertical frequency conversion. The horizontal synchronizing signal H2 is regenerated by the H counter 76, and a reference pulse of the PLL circuit 72 for generating the third clock CK3 is generated by the H counter 77 different from the H counter 76, and the H counters 76 and 77 and the PLL circuit are generated. The frequency division ratio counter 74 that determines the frequency division ratio of 72 is reset by a vertical synchronization signal V2 serving as a reference pulse after the output side of the memory control processing unit 2. Therefore, the horizontal synchronizing signal and the clock on the output side of the apparatus can be kept constant regardless of the enlargement and reduction processing by the scanning line conversion processing unit 4.
[0117]
Even if the frequency division ratio counter 74 does not have a reset function, a clock is generated within the tracking range of the PLL circuit 72. However, if the phase relationship between the reference pulse and the feedback pulse of the PLL circuit 72 is greatly deviated, the video is disturbed or top curl occurs until the PLL circuit 72 is locked. Therefore, a reset function is also provided in the frequency division ratio counter 74, and the oscillation operation of the PLL circuit 72 is stabilized by simultaneously resetting the reference pulse and the feedback pulse.
[0118]
In the example shown in FIG. 8, the crystal oscillator 75 is used to generate the second clock CK2, but this is fast as the internal operation of the apparatus, for example, by the interface of the field memory 1 or IP conversion. When a clock is required, the second clock CK2 inside the device is used which is faster than the first clock CK1 on the input side of the device and the third clock CK3 on the output side of the device. Therefore, if there is no problem in terms of the operation speed of the device, the first clock CK1 on the input side may be used instead of the second clock CK2 without using a crystal oscillator.
[0119]
On the other hand, the advantage of using the crystal oscillator 75 is not only advantageous when a fast operation is required as described above, but also an asynchronous clock, which causes a clock disturbance output on the display panel. For example, the output side can guarantee stable synchronization and clock even if the input side synchronization and clock are disturbed.
[0120]
(Third embodiment)
Next, a video signal conversion apparatus according to a third embodiment of the present invention will be described. FIG. 13 is a block diagram showing a configuration of a video signal conversion apparatus according to the third embodiment of the present invention.
[0121]
The video signal conversion apparatus shown in FIG. 13 includes a field memory 1, a memory control processing unit 2, a scanning line conversion processing unit 4, and a synchronization processing unit 7a. The synchronization processing unit 7 a includes PLL circuits 71 and 72, frequency division ratio counters 73 and 74, a crystal oscillator 75, H counters 76 and 80, a V counter 78, and a selector 79.
[0122]
The scanning line conversion processing unit 4 receives the video signal DV digitized by an AD converter (not shown) outside the apparatus, and increases or decreases the number of scanning lines of the input video signal to increase or decrease the vertical direction. I do. The scanning line conversion processing unit 4 also includes a vertical synchronization signal V1 that serves as a reference pulse on the input side of the scanning line conversion processing unit 4 (a reference pulse on the input side of the entire apparatus) and after scanning line conversion, that is, the scanning line conversion processing unit 4. The vertical synchronizing signal VS of the digital video signal DV is input from the outside as the vertical synchronizing signal V2 serving as a reference pulse on the output side.
[0123]
The memory control processing unit 2 receives the output of the scanning line conversion processing unit 4, generates control signals such as writing and reading addresses, and outputs them to the field memory 1, and outputs the scanning line conversion processing unit 4 to the field memory 1. Write or read data written to the field memory 1 to transfer video signals to and from the field memory 1 and perform vertical frequency conversion as necessary to output the converted video signal LV To do. The memory control processing unit 2 receives the vertical synchronization signal VS of the digital video signal DV from the outside as the vertical synchronization signal V2 that becomes the reference pulse on the input side of the memory control processing unit 2 after scanning line conversion.
[0124]
The PLL circuit 71 receives a horizontal synchronization signal HS of the digital video signal DV from the outside and generates a first clock CK1. The frequency division ratio counter 73 determines the frequency division ratio of the PLL circuit 71, that is, divides the first clock CK 1, generates a feedback pulse to the PLL circuit 71, and outputs the pulse to the scanning line conversion processing unit 4. The signal is output to the scanning line conversion processing unit 4 as a horizontal synchronization signal H1 that becomes a reference pulse on the input side (reference pulse on the input side of the entire apparatus).
[0125]
The H counter 80 divides the first clock CK1, and after the scanning line conversion, that is, the horizontal synchronization signal H2 that becomes the reference pulse on the output side of the scanning line conversion processing unit 4 and the reference pulse on the input side of the memory control processing unit 2 Is output. The crystal oscillator 75 generates the second clock CK2. The H counter 76 divides the second clock CK2, generates a reference pulse of the PLL circuit 72 having the same frequency as the horizontal synchronization signal H2, and outputs the pulse to the V counter 78. The V counter 78 divides the reference pulse output from the H counter 76 and outputs a vertical synchronization signal V3 ′.
[0126]
The selector 79 is a vertical synchronizing signal VS and a V counter of the digital video signal DV inputted from the outside as a vertical synchronizing signal V1 which becomes a reference pulse on the input side of the scanning line conversion processing unit 4 (reference pulse on the input side of the entire apparatus). In response to the vertical synchronization signal V3 ′ output from 78, the vertical synchronization signal V3 ′ is selected when vertical frequency conversion is performed by the memory control processing unit 2, and the vertical synchronization signal V1 is selected when vertical frequency conversion is not performed. Then, it outputs to the memory control processing unit 2 as a vertical synchronization signal V that becomes a reference pulse on the output side of the memory control processing unit 2 (reference pulse on the output side of the entire apparatus).
[0127]
The PLL circuit 72 receives the reference pulse output from the H counter 76 and generates a third clock CK3. The division ratio counter 74 determines the division ratio of the PLL circuit 72, that is, divides the third clock CK3, generates a feedback pulse to the PLL circuit 72, and outputs the pulse to the output of the memory control processing unit 2. Is output to the memory control processing unit 2 as a horizontal synchronization signal H3 that becomes a reference pulse on the side (a reference pulse on the output side of the entire apparatus).
[0128]
The H counter 80 is reset by a vertical synchronization signal VS (reset pulse RST) input from the outside, and the H counter 76 and the division ratio counter 74 are reset by a vertical synchronization signal V3 (reset pulse RST) selected by the selector 79. Reset. Here, since the selector 79 selects the output V3 ′ of the V counter 78 during the vertical frequency conversion, the H counter 76 generates the vertical synchronization signal V3 ′ created based on the horizontal synchronization signal generated by itself during the vertical frequency conversion. Seems to be meaningless at first glance.
[0129]
However, for example, when the video signal conversion apparatus shown in FIG. 13 is created by LSI and a plurality of LSIs are operated synchronously, a case where a vertical synchronization signal after vertical frequency conversion is input from another LSI is considered as H. The reset function of the counter 76 is important. In this case, it goes without saying that the V counter 78 also needs a reset function.
[0130]
In the present embodiment, the field memory 1 corresponds to storage means, the memory control processing section 2 corresponds to vertical frequency conversion means, the scanning line conversion processing section 4 corresponds to scanning line conversion means, and the synchronization processing section 7a The H counter 80 corresponds to the first horizontal synchronization signal generation means, the H counter 76 corresponds to the pulse generation means, the V counter 78 corresponds to the vertical synchronization signal generation means, and the frequency dividing ratio corresponds to the synchronization control means. The counter 74 corresponds to second horizontal synchronization signal generation means, and the selector 79 corresponds to selection means. The H counter 80 corresponds to the first counter, the H counter 76 corresponds to the second counter, the V counter 78 corresponds to the third counter, and the frequency division ratio counter 74 corresponds to the fourth counter. To do.
[0131]
Next, the operation of the video signal converter configured as described above will be described. Between the frequency division ratio counter 73 that generates the horizontal synchronizing signal H1 before the scanning line conversion and the H counter 80 that generates the horizontal synchronizing signal H2 after the scanning line conversion, the H counters 76 and 77 of the second embodiment. The same relationship as That is, in the scan line conversion, when m: n conversion is performed, the set values of the frequency division ratio counter 73 and the H counter 80 must be n: m. At this time, since the frequency of the horizontal synchronizing signal H1 before the scanning line conversion is determined by the input video signal, the frequency and the number of lines of the horizontal synchronizing signal H2 after the scanning line conversion vary greatly according to the conversion rate of the scanning line conversion. . Therefore, by changing the horizontal synchronization signal and the clock by the memory control processing unit 2, it is possible to keep the frequency of the horizontal synchronization signal and the clock on the output side of the apparatus constant.
[0132]
In general, the first clock CK1 output from the PLL circuit 71 is used as a sampling clock in the AD converter circuit, and the frequency division ratio counter 73 is basically a dot of the input video signal. The clock and the first clock CK1 are set to have the same oscillation frequency. The frequency division ratio counter 74 is set so that all the horizontal pixels of the output video signal sufficiently enter within one horizontal period and the number of clocks within one horizontal period required by the subsequent circuit. . The V counter 78 is set so that the frequency of the vertical synchronization signal V3 ′ becomes the vertical frequency required by the subsequent circuit or the like.
[0133]
As described above, in the present embodiment, when the memory control processing unit 2 is disposed after the scanning line conversion processing unit 4, the frequency according to the conversion rate of the scanning line conversion is used regardless of the presence or absence of vertical frequency conversion. An H counter 80 for generating a horizontal synchronization signal H2 and an H counter 76 for generating a reference pulse serving as a reference on the output side of the memory control processing unit 2 are provided, and an output of the H counter 76 is generated by a third clock CK3. As a reference pulse for the PLL circuit 72, the H counter 80 is reset by the vertical synchronizing signal VS of the input video signal DV, and a frequency dividing ratio counter 74 for determining a frequency dividing ratio between the H counter 76 and the PLL circuit 72 Is reset by the vertical synchronization signal V3 after the output of the memory control processing unit 2. Therefore, the vertical frequency conversion can be performed after the scanning line conversion, and the horizontal synchronization signal and the clock on the output side of the apparatus can be kept constant regardless of the enlargement and reduction processing by the scanning line conversion processing unit 4. .
[0134]
Even if the frequency division ratio counter 74 does not have a reset function, a clock is generated within the tracking range of the PLL circuit 72. However, if the phase relationship between the reference pulse and the feedback pulse of the PLL circuit 72 is greatly deviated, the video is disturbed or top curl occurs until the PLL circuit 72 is locked. Therefore, a reset function is also provided in the frequency division ratio counter 74, and the oscillation operation of the PLL circuit 72 is stabilized by simultaneously resetting the reference pulse and the feedback pulse.
[0135]
In the example shown in FIG. 13, the crystal oscillator 75 is used to generate the second clock CK2, but this is fast as the internal operation of the apparatus, for example, by the interface of the field memory 1 or IP conversion. When a clock is required, the second clock CK2 inside the device is used which is faster than the first clock CK1 on the input side of the device and the third clock CK3 on the output side of the device. For example, when the enlargement process is performed by the scanning line conversion processing unit 4, a synchronization signal faster than the input is required on the output side of the scanning line conversion processing unit 4. Therefore, the conversion process is performed on the first clock CK on the input side. Can no longer do. For this reason, the synchronization signal is once again beaten with the faster second clock CK2 and supplied to the scanning line conversion processing unit 4 and the memory control processing unit 2 to perform conversion processing. If there is no problem in the operation speed of the apparatus, the first clock CK1 on the input side may be used in place of the second clock CK2 without using a crystal oscillator.
[0136]
On the other hand, the advantage of using the crystal oscillator 75 is not only advantageous when a fast operation is required as described above, but also an asynchronous clock, which causes a clock disturbance output on the display panel. For example, the output side can guarantee stable synchronization and clock even if the input side synchronization and clock are disturbed.
[0137]
(Fourth embodiment)
Next explained is a video signal converter according to the fourth embodiment of the invention.
[0138]
In the counter having a reset function such as the H counter 76 used in the second and third embodiments, the horizontal period immediately before the reset is performed is shorter than the normal horizontal period. Therefore, in each block to which a synchronization signal is supplied, when processing that cannot be completed unless a sufficient number of clocks are secured, for example, when writing to or reading from a line memory, the operation is not stable with the same synchronization signal, and the worst In this case, the normal video area is affected. In addition, when the last horizontal period becomes extremely short, the last horizontal sync signal and the first horizontal sync signal are connected, or the vertical sync signal is recreated from the horizontal sync signal. The operation cannot be guaranteed, for example, the vertical synchronization signal is generated with reference to the horizontal synchronization signal.
[0139]
The video signal conversion apparatus according to the fourth embodiment solves the above problems and improves the stability of circuit operation. FIG. 14 is a block diagram showing a configuration of a video signal conversion apparatus according to the fourth embodiment of the present invention.
[0140]
The difference between the video signal converter shown in FIG. 14 and the video signal converter shown in FIG. 8 is that the synchronization processing unit 7a is changed to the synchronization processing unit 7b, and the H counters 76 and 77 and the division ratio counter 74 are sampling functions. The H counters 81 and 82 and the division ratio counter 83 with a sampling function are respectively changed, and the other points are the same as those of the video signal converter shown in FIG. Detailed description will be omitted below.
[0141]
The H counters 81 and 82 with the extraction function and the frequency division ratio counter 83 with the extraction function shown in FIG. 14 are counters that have the function of extracting the last horizontal pulse in the vertical period as well as being reset.
[0142]
FIG. 15 is a block diagram showing a configuration of an example of a counter with an extraction function used as the H counters 81 and 82 with an extraction function and the frequency division ratio counter 83 with an extraction function shown in FIG.
[0143]
15 includes a pulse generation circuit 91, a delay circuit 92, an extraction circuit 93, and a maximum value detection circuit 94.
[0144]
The pulse generation circuit 91 receives the clock CLK, generates a pulse PG, and is reset by a reset signal RST, and corresponds to the H counter 76 shown in FIG. The delay circuit 92 delays the pulse PG output from the pulse generation circuit 91 in accordance with the delay of the maximum value pulse MS of the maximum value detection circuit 94 and outputs a delay pulse DS.
[0145]
The maximum value detection circuit 94 counts the pulse PG output from the pulse generation circuit 91, and is actually the last horizontal pulse of the delay pulse DS during the period from the last horizontal pulse where the count value is maximized to the reset. The maximum value pulse MS that is at a high level (ON state) is output only during the period from the rising edge to the rising edge of the first horizontal pulse, that is, the last horizontal period.
[0146]
The extraction circuit 93 extracts the delay pulse DS output from the delay circuit 93 during the period when the maximum value detection circuit 94 is on, that is, the period when the maximum value pulse MS is high level, and outputs it as the output pulse OS. The period in which the delay pulse DS is extracted is until immediately before the first horizontal synchronization signal in the vertical period is output, and the delay circuit 92 is adjusted so as to be at that timing.
[0147]
In the present embodiment, the field memory 1 corresponds to a storage unit, the memory control processing unit 2 corresponds to a vertical frequency conversion unit, the scanning line conversion processing unit 4 corresponds to a scanning line conversion unit, and the synchronization processing unit 7b The H counters 81 and 82 with extraction function and the frequency division ratio counter 83 with extraction function correspond to horizontal synchronization signal generation means, the pulse generation circuit 91 corresponds to pulse generation means, and the delay circuit 92 corresponds to synchronization control means. The extraction circuit 93 corresponds to the delay means, the extraction circuit 93 corresponds to the extraction means, and the maximum value detection circuit 94 corresponds to the maximum value detection means.
[0148]
FIG. 16 is a timing chart for explaining the operation of the counter with an extraction function shown in FIG.
[0149]
As shown in FIG. 16, the pulse PG generated from the pulse generation circuit 91 is delayed by the delay circuit 92, and the delay pulse DS is output from the delay circuit 92. At this time, if the maximum value pulse MS is output from the maximum value detection circuit 94, the delay pulse DS during the period when the maximum value pulse MS is at the high level is extracted by the extraction circuit 93. An output pulse OS from which the pulse has been extracted is output.
[0150]
With the above configuration, in the present embodiment, the pulse of the last horizontal synchronization signal immediately before resetting is extracted, so that the horizontal period immediately before resetting can be made longer than the normal horizontal period. Therefore, in each block to which a synchronization signal is supplied, stable operation can be performed even when processing that cannot be completed unless a sufficient number of clocks are secured, for example, writing to or reading from a line memory, is always good. An image can be displayed on a display panel or the like.
[0151]
In the above description, the case where the counter with an extraction function of the present invention is applied to the video signal conversion apparatus shown in FIG. 8 has been described. However, the present invention is not particularly limited to this example, and the video signal conversion apparatus shown in FIG. The counter with the sampling function of the present invention can be similarly applied to the H counters 76 and 80 and the frequency division ratio counter 74, and the same effect can be obtained.
[0152]
(Fifth embodiment)
Next explained is a video signal converter according to the fifth embodiment of the invention. FIG. 17 is a block diagram showing a configuration of a synchronization signal generating circuit used in the video signal conversion apparatus according to the fifth embodiment of the present invention.
[0153]
The synchronization signal generating circuit shown in FIG. 17 includes a serial bus decoding circuit 101, an edge detection circuit 102, an H counter 103, and a V counter 104.
[0154]
The serial bus decoding circuit 101 decodes a serial bus control signal SC such as an IIC bus. A bus terminal such as an IIC bus is generally controlled by a microcomputer and is normally provided in any LSI. The edge detection circuit 102 detects ON / OFF switching of vertical frequency conversion, which is one of the outputs of the serial bus decoding circuit 101, and generates a reset pulse RST when the ON state is changed from the OFF state.
[0155]
The H counter 103 receives a predetermined clock CLK and generates a horizontal synchronizing signal VH after vertical frequency conversion. The V counter 104 further divides the horizontal synchronizing signal VH output from the H counter 103 to generate a vertical synchronizing signal VH after vertical frequency conversion. The H counter 103 and the V counter 104 correspond to the H counter 76 and the V counter 78 shown in FIGS. 8 and 13, respectively. The other blocks not shown are the blocks shown in FIGS. Can be used.
[0156]
In the present embodiment, the serial bus decoding circuit 101 corresponds to the decoding means, the edge detection circuit 102 corresponds to the resetting means, the H counter 103 corresponds to the first counter, and the V counter 104 corresponds to the second counter. Equivalent to.
[0157]
Next, an operation when the video signal conversion apparatus having the synchronization signal generation circuit shown in FIG. 17 is created by one LSI and a plurality of the same LSIs are operated synchronously will be described.
[0158]
The serial bus decoding circuit 101 of each LSI uses a vertical synchronizing signal VS of a video signal input to the device as a data load pulse. Therefore, by transmitting the control signal SC for turning on the vertical frequency conversion simultaneously to the serial bus decode circuits 101 of a plurality of LSIs within the same vertical period, the edge detection circuit 102 of each LSI operates at the same timing, and the reset pulse H counter 103 and V counter 104 are simultaneously reset by RST. As a result, if no countermeasures are taken, the horizontal synchronization signal and the vertical synchronization signal after the vertical frequency conversion that is essentially free can be moved in the same phase between a plurality of LSIs.
[0159]
As described above, in this embodiment, when performing vertical frequency conversion, synchronization is performed between a plurality of LSIs by taking timing according to the change point of the control signal of the serial bus that is indispensable for setting the LSIs. A plurality of LSIs can be operated synchronously without passing signals, and delays due to the printed circuit board, pin capacitance, etc., and complexity of the printed circuit board wiring itself can be avoided.
[0160]
【The invention's effect】
According to the present invention, the connection order of the vertical frequency conversion means, interlace / progressive conversion means, horizontal pixel conversion means, and vertical pixel number conversion means is adaptively switched, and the storage capacity of the storage means according to the conversion content of the video signal Since each means can be arranged so that the most effective use can be made, the storage capacity of the storage means can be minimized without degrading the image quality.
[0161]
According to the present invention, in the case where the scanning line conversion means is arranged after the vertical frequency conversion means, the first horizontal synchronizing signal generation means and the output side of the vertical frequency conversion means A horizontal synchronizing signal serving as a reference on the input side of the scanning line converting means is generated, and a second horizontal synchronizing signal generating means different from the first horizontal synchronizing signal generating means serves as a reference on the output side of the scanning line converting means. Since the horizontal synchronizing signal is generated and the first and second horizontal synchronizing signal generating means are reset by the vertical synchronizing signal after the output side of the vertical frequency converting means, regardless of the enlargement / reduction by the scanning line conversion, The synchronization signal on the output side can be kept almost constant.
[0162]
Further, according to the present invention, when the vertical frequency conversion means is arranged after the scanning line conversion means, the first horizontal synchronizing signal generating means responds to the conversion rate of the scanning line conversion regardless of the presence or absence of the vertical frequency conversion. A horizontal synchronizing signal serving as a reference on the output side of the scanning line converting means and the input side of the vertical frequency converting means is generated at the selected frequency, and the second horizontal synchronizing signal generating means uses the reference pulse generated from the pulse generating means. A horizontal synchronizing signal serving as a reference on the output side of the vertical frequency converting means is generated, the first horizontal synchronizing signal generating means is reset by the vertical synchronizing signal of the video signal input to the scanning line converting means, and is output from the selecting means. Since the pulse generation means is reset by the vertical synchronization signal, vertical frequency conversion can be performed after scanning line conversion, and enlargement / reduction by scanning line conversion can be performed. Warazu, it is possible to keep the output side of the synchronizing signal of the device substantially constant.
[0163]
Further, according to the present invention, the horizontal synchronization signal reset by the vertical synchronization signal is generated, and the last pulse immediately before the horizontal synchronization signal is reset by the vertical synchronization signal is extracted from the horizontal synchronization signal. The width of the last horizontal period can be sufficiently widened, and the vertical synchronization signal can be generated at an accurate timing to always operate stably.
[0164]
Further, according to the present invention, the control signal for setting the operation of the video signal converter is decoded, and the reset pulse is output at the timing when the vertical frequency conversion is turned on from the off state by the decoded control signal, Since the horizontal sync signal and the vertical sync signal after vertical frequency conversion are reset by the reset pulse, a video signal converter is created by an integrated circuit, and when performing vertical frequency conversion using multiple integrated circuits, multiple integrated A plurality of integrated circuits can be operated in synchronization with each other without passing a synchronization signal between the circuits.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a video signal conversion apparatus according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a first example of the connection order of each block when IP conversion that does not require a field memory is performed or when IP conversion is not performed
FIG. 3 is a block diagram showing a second example of the connection order of each block when IP conversion that does not require a field memory is performed or when IP conversion is not performed
FIG. 4 is a block diagram showing a third example of the connection order of each block when IP conversion that does not require a field memory is performed or when IP conversion is not performed;
FIG. 5 is a block diagram showing a fourth example of the connection order of blocks when IP conversion that does not require a field memory is performed or when IP conversion is not performed;
FIG. 6 is a block diagram showing a first example of the connection order of each block when performing IP conversion that requires a field memory;
FIG. 7 is a block diagram showing a second example of the connection order of each block when performing IP conversion that requires a field memory;
FIG. 8 is a block diagram showing a configuration of a video signal conversion apparatus according to a second embodiment of the present invention.
9 is a timing chart of each horizontal synchronizing signal during enlargement processing by the scanning line conversion processing unit shown in FIG.
10 is a schematic diagram showing a display image for explaining enlargement processing by the scanning line conversion processing unit shown in FIG. 8;
11 is a timing chart of horizontal synchronizing signals at the time of reduction processing by the scanning line conversion processing unit shown in FIG.
12 is a schematic diagram showing a display image for explaining reduction processing by the scanning line conversion processing unit shown in FIG. 8;
FIG. 13 is a block diagram showing a configuration of a video signal conversion apparatus according to a third embodiment of the present invention.
FIG. 14 is a block diagram showing a configuration of a video signal conversion apparatus according to a fourth embodiment of the present invention.
15 is a block diagram showing a configuration of an example of the counter with an extraction function used as the H counter with an extraction function and the division ratio counter with an extraction function shown in FIG. 14;
16 is a timing chart for explaining the operation of the counter with an extraction function shown in FIG.
FIG. 17 is a block diagram showing a configuration of a synchronization signal generating circuit used in a video signal conversion apparatus according to a fifth embodiment of the present invention.
FIG. 18 is a block diagram showing a configuration of a conventional video signal conversion apparatus that performs scanning line conversion without performing vertical frequency conversion.
FIG. 19 is a block diagram showing a configuration of a conventional video signal conversion apparatus that performs vertical frequency conversion and scanning line conversion.
FIG. 20 shows a configuration of a conventional video signal conversion apparatus in which a video signal conversion apparatus as shown in FIG. 19 is created by LSI, and the two created LSIs are operated in synchronization to perform vertical frequency conversion and scanning line conversion. Block diagram showing
[Explanation of symbols]
1 Field memory
2 Memory control processor
3 IP conversion processor
4 Scanning line conversion processor
5 Horizontal pixel conversion processor
6 Selector control unit
7, 7a, 7b Synchronization processing unit
S1-S4 selector
71, 72 PLL circuit
73,74 Dividing ratio counter
75 Crystal oscillator
76, 77, 80 H counter
78 V counter
79 Selector
81,82 H counter with sampling function
83 Dividing ratio counter with sampling function
91 Pulse generator
92 Delay circuit
93 Extraction circuit
94 Maximum value detection circuit
101 Serial bus decoding circuit
102 Edge detection circuit
103 H counter
104 V counter

Claims (3)

入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、
映像信号を記憶する記憶手段と、
前記記憶手段に接続され、前記記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換手段と、
映像信号をインターレース信号からプログレッシブ信号へ変換するインターレース／プログレッシブ変換手段と、
映像信号の走査線数を変換する走査線変換手段と、
映像信号の水平画素数を変換する水平画素変換手段と、
前記垂直周波数変換手段、前記インターレース／プログレッシブ変換手段、前記走査線変換手段および前記水平画素変換手段の接続順序を適応的に切り替える接続切り替え手段とを備えることを特徴とする映像信号変換装置。A video signal converter for converting an input video signal into a video signal suitable for a display device,
Storage means for storing video signals;
A vertical frequency conversion means connected to the storage means for converting the vertical frequency of the video signal stored in the storage means;
Interlace / progressive conversion means for converting a video signal from an interlaced signal to a progressive signal;
Scanning line conversion means for converting the number of scanning lines of the video signal;
Horizontal pixel conversion means for converting the number of horizontal pixels of the video signal;
A video signal conversion apparatus comprising: a connection switching unit that adaptively switches a connection order of the vertical frequency conversion unit, the interlace / progressive conversion unit, the scanning line conversion unit, and the horizontal pixel conversion unit. 前記接続切り替え手段は、入力される映像信号が時間軸方向の処理を含んだインターレース／プログレッシブ変換を必要としない場合において、前記水平画素変換手段が拡大処理を行う場合に前記水平画素変換手段が前記垂直周波数変換手段よりも後に配置され、前記水平画素変換手段が縮小処理を行う場合に前記水平画素変換手段が前記垂直周波数変換手段よりも前に配置され、前記走査線変換手段が拡大処理を行う場合に前記走査線変換手段が前記垂直周波数変換手段よりも後に配置され、前記走査線変換手段が縮小処理を行う場合に前記走査線変換手段が前記垂直周波数変換手段よりも前に配置されるように、前記垂直周波数変換手段、前記インターレース／プログレッシブ変換手段、前記走査線変換手段および前記水平画素変換手段の接続順序を適応的に切り替えることを特徴とする請求項１記載の映像信号変換装置。  In the case where the input video signal does not require interlace / progressive conversion including processing in the time axis direction, the horizontal pixel converting means performs the enlargement process when the horizontal pixel converting means performs the enlargement process. When the horizontal pixel conversion unit performs the reduction process, the horizontal pixel conversion unit is disposed before the vertical frequency conversion unit, and the scanning line conversion unit performs the enlargement process. In this case, the scanning line conversion unit is arranged after the vertical frequency conversion unit, and when the scanning line conversion unit performs the reduction process, the scanning line conversion unit is arranged before the vertical frequency conversion unit. In addition, the vertical frequency conversion means, the interlace / progressive conversion means, the scanning line conversion means, and the horizontal pixel conversion means Video signal converting apparatus according to claim 1, wherein the switching the connection order adaptively. 前記接続切り替え手段は、入力される映像信号が時間軸方向の処理を含んだインターレース／プログレッシブ変換を必要とする場合において、前記インターレース／プログレッシブ変換手段が前記垂直周波数変換手段の後に配置されるとともに、前記走査線変換手段が前記インターレース／プログレッシブ変換手段の後に配置され、前記水平画素変換手段が拡大処理を行う場合に前記水平画素変換手段が前記垂直周波数変換手段よりも後に配置され、前記水平画素変換手段が縮小処理を行う場合に前記水平画素変換手段が前記垂直周波数変換手段よりも前に配置されるように、前記垂直周波数変換手段、前記インターレース／プログレッシブ変換手段、前記走査線変換手段および前記水平画素変換手段の接続順序を適応的に切り替えることを特徴とする請求項１または２記載の映像信号変換装置。  The connection switching means, when the input video signal requires interlace / progressive conversion including processing in the time axis direction, the interlace / progressive conversion means is arranged after the vertical frequency conversion means, The scanning line conversion unit is disposed after the interlace / progressive conversion unit, and when the horizontal pixel conversion unit performs enlargement processing, the horizontal pixel conversion unit is disposed after the vertical frequency conversion unit, and the horizontal pixel conversion unit The vertical frequency conversion unit, the interlace / progressive conversion unit, the scanning line conversion unit, and the horizontal line conversion unit are arranged so that the horizontal pixel conversion unit is disposed before the vertical frequency conversion unit when the unit performs reduction processing. To switch the connection order of the pixel conversion means adaptively Video signal converting apparatus according to claim 1 or 2, wherein the symptom.
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