JP4704514B2 - 試験装置 - Google Patents

Description

本発明は、試験装置に関する。本出願は、下記の国際出願に関連し、下記の国際出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号 ＰＣＴ／ＪＰ２００８／０６８６０３ 出願日 ２００８年１０月１４日

半導体チップ等の被試験回路を試験する装置として、パターン発生器（ＰＧ）、波形整形器（ＦＣ）、論理比較器（ＤＣ）等のテストリソース、および、ドライバ（ＤＲ）、コンパレータ（ＣＰ）等のＩ／Ｏリソースを備える試験装置が知られている（例えば、特許文献１参照）。当該試験装置において、テストリソースおよびＩ／Ｏリソースのそれぞれのリソース間の接続は固定され、所定の機能を実現する。

実用新案登録第３０６７６８７号公報

上述した試験装置では、各リソース間の接続が固定であるので、試験装置を柔軟に運用することが困難であった。例えば、同一のリソースを用いて試験できるデバイスであっても、Ｉ／Ｏピンの配置のみが異なるデバイスに対しては、当該ピン配置に対応する試験用基板（負荷ボード、パフォーマンスボード等と称される）を準備しなければならない。

また、試験装置は、Ｉ／Ｏの規格が異なるデバイスを柔軟に試験するべく、Ｉ／Ｏリソースとして広範な特性を有する回路を準備しなければならない。例えば、高速のＩ／Ｏピンを有するデバイスと、高電圧のＩ／Ｏピンを有するデバイスとを、共通のＩ／Ｏリソースで試験するには、高速且つ高電圧の特性を有するＩ／Ｏリソースを準備しなければならない。このため、Ｉ／Ｏリソース部の回路設計が困難であった。

そこで本発明の１つの側面においては、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の態様によると、被試験デバイスを試験する試験装置であって、それぞれ所定の試験機能を実行する複数の試験回路と、複数の試験回路および被試験デバイスの間に設けられ、少なくとも１つの回路における電気的特性が、他の回路における電気的特性と異なる複数の入出力回路と、複数の試験回路のうちの少なくとも１つの試験回路について、当該試験回路を、複数の入出力回路のうちのいずれの入出力回路を介して被試験デバイスに電気的に接続するかを切り替える入出力切替部とを備える試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

１つの実施形態に係る試験装置１００の構成例を示す。 入出力切替部２０における接続例を示す。 入出力切替部２０における他の接続例を示す。 入出力切替部２０における他の接続例を示す。 入出力切替部２０における他の接続例を示す。 試験装置１００の他の構成例を示す。 試験装置１００の他の構成例を示す。 試験装置１００の他の構成例を示す。 試験装置１００の他の構成例を示す。 試験システム３００の構成例を示す。 試験システム３００の他の構成例を示す。

以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、１つの実施形態に係る試験装置１００の構成例を示す。試験装置１００は、半導体チップ等の被試験デバイス２００を試験する。試験装置１００は、複数の被試験デバイス２００を並行して試験してよい。試験装置１００は、テストリソース部１０、第１入出力切替部２０−１、第２入出力切替部２０−２、および、入出力部３０を備える。なお、第１入出力切替部２０−１および第２入出力切替部２０−２をあわせて、入出力切替部２０と称する。

テストリソース部１０は、被試験デバイス２００との間で信号を受け渡し、被試験デバイス２００を試験する。例えばテストリソース部１０は、被試験デバイス２００に所定の試験信号を入力して、被試験デバイス２００の動作結果に基づいて、被試験デバイス２００の良否を判定する。

入出力部３０は、複数の試験回路１２および被試験デバイス２００の間に設けられる。入出力部３０は、テストリソース部１０から受け取る信号に応じた信号を被試験デバイス２００に供給する。また、入出力部３０は、被試験デバイス２００から受け取る信号に応じた信号をテストリソース部１０に供給する。

テストリソース部１０は、複数の試験回路１２を有する。また、入出力部３０は、複数の入出力回路３２を有する。複数の試験回路１２は、少なくとも１つの試験回路１２が、他の試験回路１２とは異なる試験機能を実行する。例えば複数の試験回路１２は、論理パターンを発生する回路、タイミング信号を発生する回路、論理値を比較する回路等を含んでよい。

また、複数の入出力回路３２は、少なくとも１つの入出力回路３２における電気的特性が、他の入出力回路３２における電気的特性と異なる。例えば、少なくとも１つの入出力回路３２は、他の入出力回路３２よりも、高周波数の信号を処理できてよい。

入出力切替部２０は、複数の試験回路１２のうちの少なくとも１つの試験回路１２について、当該試験回路１２を、複数の入出力回路３２のうちのいずれの入出力回路３２を介して被試験デバイス２００に電気的に接続するかを切り替える。第１入出力切替部２０−１は、複数の試験回路１２のうちの少なくとも１つの試験回路１２について、当該試験回路１２を、複数の入出力回路３２のうちのいずれの入出力回路３２に接続するかを切り替える。これにより、試験回路１２および入出力回路３２の組み合わせを再構成することができる。このため、多様な試験機能を実現することができる。

第２入出力切替部２０−２は、被試験デバイス２００の少なくとも１つのピンについて、複数の入出力回路３２のいずれを電気的に接続するかを切り替える。これにより、被試験デバイス２００のピンの仕様、および、ピンの配置に応じて、被試験デバイス２００に接続する入出力回路３２を切り替えることができる。従って、共通のテストリソース部１０および共通の入出力部３０を用いて、多様な被試験デバイス２００を試験することができる。

なお、テストリソース部１０が１つの試験回路１２を有する場合、入出力切替部２０は、当該試験回路１２が生成した信号を、複数の入出力回路３２のうちのいずれの入出力回路３２を介して被試験デバイス２００に伝送するかを切り替えてよい。また、入出力部３０が１つの入出力回路３２を有する場合、入出力切替部２０は、複数の試験回路１２のうちのいずれの試験回路１２が生成する信号を、当該入出力回路３２を介して被試験デバイス２００に伝送するかを切り替える。

本例のテストリソース部１０は、試験回路１２として、パターン発生回路ＰＧ、アルゴリズミックパターン発生回路ＡＬＰＧ、タイミング発生回路ＴＧ、論理比較回路ＤＣ、フェイルメモリＦＭ等を有する。

パターン発生回路ＰＧおよびアルゴリズミックパターン発生回路ＡＬＰＧは、被試験デバイス２００に入力する試験信号が有するべき論理パターンを規定するデジタル信号を生成する。パターン発生回路ＰＧは、予めメモリに格納した論理パターンを、所定の順番で出力してよい。アルゴリズミックパターン発生回路ＡＬＰＧは、予め定められたアルゴリズムにより定まる論理パターンを出力する。

タイミング発生回路ＴＧは、試験装置１００の各回路の動作タイミングを規定するタイミング信号を生成する。例えばタイミング発生回路ＴＧは、所定の周期のクロックを生成してよく、また、当該クロックの各パルスを、それぞれ所定の遅延量で遅延させてもよい。また、当該クロックの各パルスを遅延させるべき遅延量を示すデータを、当該パルスとあわせて出力してもよい。

論理比較回路ＤＣは、入力される２つのデジタル信号の論理値を比較する。例えば論理比較回路ＤＣは、被試験デバイス２００が出力する応答信号をサンプリングしたデジタル信号と、所定の期待値パターンを有するデジタル信号とを比較することで、被試験デバイス２００の良否を判定してよい。

フェイルメモリＦＭは、入力される論理値を、所定のアドレスに順次格納する。例えばフェイルメモリＦＭは、論理比較回路ＤＣにおける比較結果を順次格納する。これらの試験回路１２は、デジタル信号に応じて動作する論理回路を有する。当該論理回路は、所定の論理演算を行う回路を含んでよい。

本例の入出力部３０は、複数の入出力回路３２として、高速回路ＨＳ、高電圧回路ＨＶ、ＡＤコンバータ回路ＡＤＣ、ＤＡコンバータ回路ＤＡＣ、メモリ用回路ＭＥＭ等を有する。高速回路ＨＳおよび高電圧回路ＨＶは、入力されるデジタル信号に応じたアナログ信号を出力するドライバと、入力されるアナログ信号に応じたデジタル信号を出力するコンパレータとを有する。

ドライバは、入力されるデジタル信号の論理値に応じた電圧を、所定のタイミング信号に応じて出力する。コンパレータは、入力されるアナログ信号の論理値を、所定のタイミング信号に応じてサンプリングしたサンプリング信号を出力する。

また、高速回路ＨＳは、高電圧回路ＨＶより高周波数の信号を処理できる特性を有する。つまり、高速回路ＨＳのドライバおよびコンパレータは、高電圧回路ＨＶのドライバおよびコンパレータよりもカットオフ周波数の高い周波数特性を有する。

また、高電圧回路ＨＶは、高速回路ＨＳより高電圧の信号を処理できる特性を有する。つまり、高電圧回路ＨＶのドライバおよびコンパレータは、高速回路ＨＳのドライバおよびコンパレータよりも高耐圧のトランジスタ素子等で構成される。

ＡＤコンバータ回路ＡＤＣは、入力されるアナログ信号を所定のタイミングでサンプリングしたサンプリング信号を出力する。例えばＡＤコンバータ回路ＡＤＣは、被試験デバイス２００から受け取った応答信号の論理値を、タイミング発生回路ＴＧから受け取ったタイミング信号に応じてサンプリングする。

ＤＡコンバータ回路ＤＡＣは、入力されるデジタル信号に応じたアナログ信号を、被試験デバイス２００に入力する。例えばＤＡコンバータ回路ＤＡＣは、パターン発生回路ＰＧから受け取ったデジタル信号の論理値に応じた電圧を、タイミング発生回路ＴＧから受け取ったタイミング信号に応じて出力する。

メモリ用回路ＭＥＭは、入力されるデジタル信号に応じて、被試験デバイス２００が有するメモリを制御する制御信号を出力する。例えばメモリ用回路ＭＥＭは、当該メモリの仕様に応じたデータ信号およびアドレス信号を出力する。これらの入出力回路３２は、アナログ信号に応じて動作するアナログ回路を有する。また、入出力回路３２は、論理演算を行う論理回路を有さなくてよい。

なお、試験回路１２および入出力回路３２は、上述した例に限定されない。テストリソース部１０は、より多様な試験回路１２を有してよい。また、複数の試験回路１２には、同一の機能を実行する試験回路１２が複数個含まれてもよい。同様に、入出力部３０は、より多様な入出力回路３２を有してよい。また、複数の入出力回路３２には、同一の特性を有する入出力回路３２が複数個含まれてもよい。これにより、より多様な試験を実現し、また、多様な被試験デバイス２００を試験することができる。

また、第１入出力切替部２０−１は、複数の試験回路１２および複数の入出力回路３２の、それぞれの回路間の接続を切り替えてよい。例えば第１入出力切替部２０−１は、それぞれの試験回路１２について、他の試験回路１２および複数の入出力回路３２のいずれに接続するかを選択する選択回路を有してよい。つまり、第１入出力切替部２０−１は、複数の試験回路１２のうちの少なくとも１つの試験回路１２について、当該試験回路１２が生成した信号を、他の試験回路１２のいずれかに入力してよい。

同様に、第２入出力切替部２０−２は、複数の入出力回路３２および被試験デバイス２００の複数のピンの、それぞれの間の接続を切り替えてよい。例えば第２入出力切替部２０−２は、それぞれの入出力回路３２について、被試験デバイス２００の複数のピン、および、他の入出力回路３２のいずれに接続するかを選択する選択回路を有してよい。このような構成により、より多様な試験を実現することができる。

図２は、入出力切替部２０における接続例を示す。本例の試験装置１００は、被試験デバイス２００に所定の試験信号を入力する。第１入出力切替部２０−１は、パターン発生回路ＰＧおよびタイミング発生回路ＴＧを、ＤＡコンバータ回路ＤＡＣに接続する。また、第２入出力切替部２０−２は、ＤＡコンバータ回路ＤＡＣを被試験デバイス２００の所定のピンに接続する。

パターン発生回路ＰＧは、被試験デバイス２００に入力する試験信号が有するべき論理パターンを示すデジタル信号を、ＤＡコンバータ回路ＤＡＣに入力する。また、タイミング発生回路ＴＧは、所定のタイミングでパルスを有するタイミング信号を、ＤＡコンバータ回路ＤＡＣに入力する。

ＤＡコンバータ回路ＤＡＣは、パターン発生回路ＰＧから受け取ったデジタル信号の各論理値に応じた電圧を、タイミング信号の各パルスタイミングに応じて出力する。これにより、所定の試験信号を、被試験デバイス２００に入力する。

図３は、入出力切替部２０における他の接続例を示す。本例の試験装置１００は、被試験デバイス２００から受け取った信号に基づいて、被試験デバイス２００の良否を判定する。第１入出力切替部２０−１は、パターン発生回路ＰＧが生成したデジタル信号を、論理比較回路ＤＣに入力する。

また、第１入出力切替部２０−１は、タイミング発生回路ＴＧが生成したタイミング信号を、ＡＤコンバータ回路ＡＤＣおよび論理比較回路ＤＣに入力する。また、第１入出力切替部２０−１は、ＡＤコンバータ回路ＡＤＣが出力するデジタル信号を、論理比較回路ＤＣに入力する。また、第１入出力切替部２０−１は、論理比較回路ＤＣが出力する信号を、フェイルメモリＦＭに入力する。

ＡＤコンバータ回路ＡＤＣは、被試験デバイス２００から受け取るアナログの応答信号のレベルを、タイミング発生回路ＴＧから受け取るタイミング信号に応じたタイミングでサンプリングしたサンプリング信号を出力する。パターン発生回路ＰＧは、サンプリング信号が有するべき論理値パターンを示すデジタル信号を生成する。

論理比較回路ＤＣは、パターン発生回路ＰＧから受け取るデジタル信号の論理値と、ＡＤコンバータ回路ＡＤＣから受け取るサンプリング信号の論理値とを、タイミング発生回路ＴＧから受け取るタイミング信号に応じたタイミングで比較する。論理比較回路ＤＣは、当該論理値が一致した場合にパス（論理値０）を示し、当該論理値が一致しない場合にフェイル（論理値１）を示すフェイルデータを、フェイルメモリＦＭに出力する。

フェイルメモリＦＭは、論理比較回路ＤＣから受け取るフェイルデータを、所定のアドレスに格納する。これにより、被試験デバイス２００の良否判定結果を、フェイルメモリＦＭに格納できる。

図４は、入出力切替部２０における他の接続例を示す。本例の試験装置１００は、被試験デバイス２００が出力する高電圧の応答信号に基づいて、被試験デバイス２００の良否を判定する。この場合、入出力切替部２０は、図３に示した接続例に対し、ＡＤコンバータ回路ＡＤＣに代えて高電圧回路ＨＶを選択する。つまり、高電圧回路ＨＶには、タイミング発生回路ＴＧからタイミング信号が入力され、被試験デバイス２００から応答信号が入力される。

高電圧回路ＨＶのコンパレータは、被試験デバイス２００から受け取るアナログの応答信号のレベルを、タイミング発生回路ＴＧから受け取るタイミング信号に応じたタイミングでサンプリングしたサンプリング信号を出力する。論理比較回路ＤＣは、パターン発生回路ＰＧから受け取るデジタル信号の論理値と、高電圧回路ＨＶから受け取るサンプリング信号の論理値とを、タイミング発生回路ＴＧから受け取るタイミング信号に応じたタイミングで比較する。

他の回路の接続および動作は、図３に示した例と同一であってよい。これにより、高電圧の信号を出力する被試験デバイス２００の良否判定結果を、フェイルメモリＦＭに格納できる。

図５は、入出力切替部２０における他の接続例を示す。本例の試験装置１００は、被試験デバイス２００が出力する応答信号のレベルを格納する。第１入出力切替部２０−１は、タイミング発生回路ＴＧが出力するタイミング信号を、ＡＤコンバータ回路ＡＤＣに入力する。また、第１入出力切替部２０−１は、ＡＤコンバータ回路ＡＤＣが出力するサンプリング信号を、フェイルメモリＦＭに入力する。また、第２入出力切替部２０−２は、被試験デバイス２００の応答信号を、ＡＤコンバータ回路ＡＤＣに入力する。

ＡＤコンバータ回路ＡＤＣは、被試験デバイス２００の応答信号のレベルを、タイミング発生回路ＴＧから受け取るタイミング信号に応じたタイミングでサンプリングしたサンプリング信号を出力する。フェイルメモリＦＭは、ＡＤコンバータ回路ＡＤＣが出力するサンプリング信号の論理値を、所定のアドレスに格納する。これにより、被試験デバイス２００が出力する応答信号のレベルを格納できる。このとき、フェイルメモリＦＭは、図３で説明したフェイルデータを格納する場合とは異なるフォーマットで、サンプリング信号の論理値を格納してよい。フォーマットとは、フェイルメモリＦＭが格納するデータのビットの配列等を指してよい。

図２から図５に示すように、第１入出力切替部２０−１は、複数の試験回路１２および複数の入出力回路３２の、それぞれの回路間の接続を切り替えることで、多様な試験機能を実現する。例えば、図２および図３に示すように、第１入出力切替部２０−１は、パターン発生回路ＰＧが出力するデジタル信号を、ＤＡコンバータ回路ＤＡＣおよび論理比較回路ＤＣのいずれに入力するかを切り替えることで、被試験デバイス２００に信号を入力するか、または、被試験デバイス２００からの信号を測定するかを切り替える。

また、図３および図４に示すように、入出力切替部２０は、試験に用いる入出力回路３２として、高電圧回路ＨＶおよびＡＤコンバータ回路ＡＤＣのいずれを選択するかを切り替えることで、高電圧の応答信号を測定するか、または、比較的に低電圧のアナログ応答信号を測定するかを切り替える。この場合、第１入出力切替部２０−１は、論理比較回路ＤＣに、ＡＤコンバータ回路ＡＤＣ、および、高電圧回路ＨＶのコンパレータのいずれを電気的に接続するかを切り替える。

図６は、試験装置１００の他の構成例を示す。本例の試験装置１００は、被試験デバイス２００の複数のピンのそれぞれに対して、いずれかの入出力回路３２を接続する。当該複数のピンは、異なる被試験デバイス２００のピンであってもよい。本例の試験装置１００は、被試験デバイス２００の複数のピンに対して共通に、図１から図５に関連して説明した構成を有する。

この場合、入出力部３０は、被試験デバイス２００のピンよりも多数の入出力回路３２を有する。また、テストリソース部１０も、被試験デバイス２００のピンよりも多数の試験回路１２を有してよい。第２入出力切替部２０−２は、被試験デバイス２００のそれぞれのピンについて、電気的に接続する入出力回路３２を選択する。第２入出力切替部２０−２は、被試験デバイス２００の複数のピンについて、同一の入出力回路３２を接続してよい。

第１入出力切替部２０−１は、被試験デバイス２００に接続された入出力回路３２のそれぞれに対して、いずれかの試験回路１２を接続する。第１入出力切替部２０−１は、複数の入出力回路３２について、同一の試験回路１２を接続してよい。このような構成により、試験回路１２および入出力回路３２を効率よく活用することができる。

図７は、試験装置１００の他の構成例を示す。本例の試験装置１００は、被試験デバイス２００の複数のピンのそれぞれに対して、図１から図５に関連して説明した構成を有する。

つまり、入出力回路３２は、被試験デバイス２００のピン毎に少なくとも１つ設けられる。また、被試験デバイス２００のそれぞれのピンに対して、同一構成の入出力回路３２および試験回路１２が設けられてもよい。例えば、予め定められた複数種類の入出力回路３２および試験回路１２が、被試験デバイス２００のピン毎に対応して設けられる。入出力切替部２０は、被試験デバイス２００のそれぞれのピンについて、対応する試験回路１２および入出力回路３２から、電気的に接続する回路を選択する。このような構成により、被試験デバイス２００の各ピンについて、多様な試験機能を提供できる。

図８は、試験装置１００の他の構成例を示す。本例の試験装置１００は、図１から図７に関連して説明したいずれかの試験装置１００の構成に加え、デバイス認識部４０および制御部５０を更に備える。

デバイス認識部４０は、被試験デバイス２００のピン配列を示すピン配列情報を取得する。例えばピン配列情報は、被試験デバイス２００の各ピンに接続されるべき入出力回路３２の特性を示す情報を含んでよい。被試験デバイス２００は、当該ピン配列情報を格納しており、デバイス認識部４０は、被試験デバイス２００から当該ピン配列情報を取得してよい。また、デバイス認識部４０は、外部から当該ピン配列情報を与えられてもよい。

また、デバイス認識部４０は、被試験デバイス２００の種別を示す識別情報を、被試験デバイス２００から取得してもよいし、外部から与えられてもよい。デバイス認識部４０は、識別情報と、ピン配列情報とを対応付けたテーブルを予め格納しており、取得した識別情報に対応するピン配列情報を検出してよい。

制御部５０は、デバイス認識部４０が取得したピン配列情報に基づいて、入出力切替部２０を制御する。制御部５０は、被試験デバイス２００の各ピンに対して、ピン配列情報に示される特性がマッチする入出力回路３２を接続させてよい。

また、制御部５０は、被試験デバイス２００の各ピンに対して、実行すべき試験機能に応じた試験回路１２を、入出力回路３２を介して接続させる。制御部５０には、被試験デバイス２００の各ピンに対して、いずれの試験機能を実行すべきかを示す試験情報が使用者等から与えられてよい。制御部５０は、当該試験情報およびピン配列情報を参照して、それぞれの試験回路１２をいずれの回路に接続するかを制御する。このような構成により、被試験デバイス２００のピン配列に応じて、試験装置１００を自動的に再構成することができる。

図９は、試験装置１００の他の構成例を示す。本例の試験装置１００は、図１から図８に関連して説明したいずれかの試験装置１００の構成に加え、集約回路６０および複数の可変遅延素子６２を更に備える。集約回路６０は、入出力切替部２０ごとに１つ設けられてよい。

本例のテストリソース部１０は、複数の試験回路１２の少なくとも一部として、複数のパターン発生回路ＰＧを有する。また、本例の入出力部３０は、複数の入出力回路３２の一部として、少なくともパターン発生回路ＰＧと同数の高電圧回路ＨＶを有する。また、入出力部３０は、少なくとも１つの高速回路ＨＳを有する。上述したように、高速回路ＨＳは、高電圧回路ＨＶよりも高周波数の信号を出力可能な回路を指す。

入出力切替部２０は、複数の高電圧回路ＨＶと同数のパターン発生回路ＰＧを、複数の高電圧回路ＨＶと一対一に接続するか、または、高速回路ＨＳに並列に接続するかを切り替える。本例の第１入出力切替部２０は、それぞれのパターン発生回路ＰＧを、対応する高電圧回路ＨＶに接続するか、または、共通の高速回路ＨＳに接続するかを切り替えるスイッチ２８を、パターン発生回路ＰＧ毎に有する。

複数の高電圧回路ＨＶと同数のパターン発生回路ＰＧを、複数の高電圧回路ＨＶと一対一に接続する場合、スイッチ２８は、対応するパターン発生回路ＰＧを、対応する高電圧回路ＨＶに接続する。スイッチ２８は、可変遅延素子６２を介して、それぞれのパターン発生回路ＰＧを、対応する高電圧回路ＨＶに接続してよい。複数のパターン発生回路ＰＧを、共通の高速回路ＨＳに並列に接続する場合、スイッチ２８は、対応するパターン発生回路ＰＧを、集約回路６０に接続する。

それぞれのパターン発生回路ＰＧは、それぞれ所定のパターンを、所定のタイミングずつずらして出力してよい。集約回路６０は、それぞれのパターン発生回路ＰＧが出力するパターンの論理和を出力する。各パターン発生回路ＰＧが出力するパターンのタイミング差は、各パターンのビットレートを、パターン発生回路ＰＧの個数で除算した値により決定されてよい。これにより、集約回路６０は、Ｎ個のパターン発生回路ＰＧから受け取ったビットレートｆのパターンから、ビットレートＮ×ｆのパターンを生成して高速回路ＨＳに入力する。

また、それぞれのパターン発生回路ＰＧは、擬似ランダムパターン（ＰＲＢＳ）を出力してよい。それぞれのパターン発生回路ＰＧが出力するパターンは、同一のパターンであってよく、異なるパターンであってもよい。

また、集約回路６０は、高速回路ＨＳが被試験デバイス２００の応答信号をサンプリングしたサンプリング信号を、複数の分割信号に分割して、複数の論理比較回路ＤＣに入力してよい。集約回路６０は、ビットレートがＭ×ｆのサンプリング信号を、Ｍ個の分割信号に分割する。このとき、集約回路６０は、それぞれの分割信号のビットレートがｆとなるように、サンプリング信号を分割する。それぞれの分割信号は、サンプリング信号のデータを、１／Ｍに間引いた信号であってよい。

それぞれの可変遅延素子６２は、対応するパターン発生回路ＰＧが出力するパターンの各パルスの位相を調整する。例えば可変遅延素子６２は、それぞれのパターン発生回路ＰＧが出力するパターン間のスキューを補償するように、それぞれのパターンを遅延させてよい。これにより、略同一のパターンが、それぞれの高電圧回路ＨＶに供給される。可変遅延素子６２は、スイッチ２８と集約回路６０の間に配置され、それぞれのパターン発生回路ＰＧが出力するパターンのタイミングを調整してよい。また、可変遅延素子６２は、タイミング発生回路ＴＧの一部として構成され、パターン発生回路ＰＧのパターン出力タイミングまたは高電圧回路ＨＶの信号出力タイミング等を調整することにより、上記の機能を実現してもよい。

また、スイッチ２８は、高速回路ＨＳおよび複数の高電圧回路ＨＶの双方に、パターン発生回路ＰＧが出力するパターンを供給してもよい。この場合においても、それぞれのパターン発生回路ＰＧは、擬似ランダムパターン（ＰＲＢＳ）を出力してよい。高速回路ＨＳおよび複数の高電圧回路ＨＶは、並行して試験信号を出力する。

図１０は、試験システム３００の構成例を示す。試験システム３００は、試験装置１００、試験用基板１１０、および、ワークステーション１２０を備え、被試験デバイス２００を試験する。

試験装置１００は、図１から図９に関連して説明したいずれかの試験装置１００と同一であってよい。本例の試験装置１００は、テストリソース部１０、入出力部３０、および入出力切替部２０が、同一のチップに形成される。当該チップは、半導体集積回路等であってよい。

試験用基板１１０は、被試験デバイス２００および試験装置１００を載置する。試験装置１００は、試験用基板１１０上で、被試験デバイス２００と電気的に接続される。試験用基板１１０は、プリント基板、半導体基板等であってよい。

ワークステーション１２０は、試験用基板１１０を介して、試験装置１００と信号を受け渡す。ワークステーション１２０は、試験装置１００を制御する試験プログラムを供給してよく、試験装置１００における試験結果を受け取ってよい。このような構成により、被試験デバイス２００の近傍に、多様な試験機能を実現する試験装置１００を設置することができる。

図１１は、試験システム３００の他の構成例を示す。試験システム３００は、複数の試験装置１００が形成された試験用基板１３０、および、ワークステーション１２０を備え、複数の被試験デバイス２００を並行して試験する。複数の被試験デバイス２００は、共通のウエハ２１０に形成される。

ウエハ２１０は、例えば円盤状の半導体基板であってよい。より具体的には、ウエハ２１０はシリコン、化合物半導体、その他の半導体基板であってよい。また、被試験デバイス２００は、ウエハ２１０において露光等の半導体プロセスを用いて形成されてよい。

試験用基板１３０は、ウエハ２１０と対向して設けられ、ウエハ２１０と電気的に接続される。より具体的には、試験用基板１３０は、ウエハ２１０に形成された複数の被試験デバイス２００のそれぞれと一括して電気的に接続する。試験用基板１３０には、複数の試験装置１００が形成される。

試験用基板１３０は、ウエハ２１０と同一の半導体材料で形成されたウエハであってよい。例えば試験用基板１３０は、シリコン基板であってよい。また、試験用基板１３０は、ウエハ２１０の基板と略同一の熱膨張率を有する半導体材料で形成されてもよい。また、試験用基板１３０は、プリント基板であってもよい。

複数の試験装置１００は、複数の被試験デバイス２００と対応して設けられる。本例では、複数の試験装置１００は、複数の被試験デバイス２００と一対一に対応して設けられる。すなわち、図１から図９に関連して説明したテストリソース部１０、入出力切替部２０、および、入出力部３０が、被試験デバイス２００毎に設けられる。それぞれの試験装置１００は、対応する被試験デバイス２００と電気的に接続され、当該被試験デバイス２００を試験する。

また、本例の試験用基板１３０は、ウエハ２１０と略同一の直径を有する。それぞれの試験装置１００は、ウエハ２１０において複数の被試験デバイス２００が形成される領域に対応する、試験用基板１３０の領域に形成されてよい。例えば、試験用基板１３０およびウエハ２１０を重ね合わせた場合に、試験装置１００が形成される領域と、被試験デバイス２００が形成される領域とが重なるように、それぞれの試験装置１００が形成されてよい。

なお、被試験デバイス２００および試験装置１００は、ウエハ２１０および試験用基板１３０において対向する対向面に設けられてよい。また、試験装置１００は、試験用基板１３０における当該対向面の裏面に設けられてもよい。この場合、それぞれの試験装置１００は、試験用基板１３０に形成されるビアホールを介して、対応する被試験デバイス２００と電気的に接続されてよい。

また、電気的に接続するとは、２つの部材間で電気信号を伝送可能となる状態を指してよい。例えば、試験システム３００および被試験デバイス２００の入出力パッドは、直接に接触、または、他の導体を介して間接的に接触することで、電気的に接続されてよい。例えば試験システム３００は、ウエハ２１０および試験用基板１３０の間に、これらのウエハと略同一直径のメンブレンシート等のプローブ部材を備えてよい。メンブレンシートは、試験システム３００および被試験デバイス２００の、対応する入出力パッド間を電気的に接続するバンプを有する。また試験システム３００は、メンブレンシートおよび試験用基板１３０の間に異方性導電シートを備えてもよい。

また、試験装置１００および被試験デバイス２００の入出力パッドは、容量結合（電界結合とも称する）または誘導結合（磁気結合とも称する）等のように、非接触の状態で電気的に接続されてもよい。また、試験装置１００および被試験デバイス２００における入出力パッド間の伝送線路の一部が、光学的な伝送線路であってもよい。

本例の試験用基板１３０は、ウエハ２１０と同一の半導体材料で形成されるので、周囲温度が変動したような場合であっても、試験用基板１３０とウエハ２１０との間の電気的な接続を良好に維持することができる。このため、例えばウエハ２１０を加熱して試験するような場合であっても、ウエハ２１０を精度よく試験することができる。

また、試験用基板１３０が半導体材料で形成される場合、試験用基板１３０に高密度の試験装置１００を容易に形成することができる。例えば、露光等を用いた半導体プロセスにより、試験用基板１３０に高密度の試験装置１００を容易に形成することができる。このため、多数の被試験デバイス２００に対応する多数の試験装置１００を、試験用基板１３０に比較的に容易に形成することができる。

また、本例の試験装置１００は、被試験デバイス２００の近傍に試験装置１００を配置することができる。このため、試験装置１００および被試験デバイス２００の間における伝送損失を少なくできる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・テストリソース部、１２・・・試験回路、２０・・・入出力切替部、３０・・・入出力部、３２・・・入出力回路、４０・・・デバイス認識部、５０・・・制御部、６０・・・集約回路、６２・・・可変遅延素子、１００・・・試験装置、１２０・・・ワークステーション、１１０、１３０・・・試験用基板、２００・・・被試験デバイス、２１０・・・ウエハ、３００・・・試験システム、ＰＧ・・・パターン発生回路、ＡＬＰＧ・・・アルゴリズミックパターン発生回路、ＴＧ・・・タイミング発生回路、ＤＣ・・・論理比較回路、ＦＭ・・・フェイルメモリ、ＨＳ・・・高速回路、ＨＶ・・・高電圧回路、ＡＤＣ・・・ＡＤコンバータ回路、ＤＡＣ・・・ＤＡコンバータ回路、ＭＥＭ・・・メモリ用回路

Claims (16)

1. 被試験デバイスを試験する試験装置であって、
   それぞれ所定の試験機能を実行する複数の試験回路と、
   前記複数の試験回路および前記被試験デバイスの間に設けられ、少なくとも１つの回路における電気的特性が、他の回路における電気的特性と異なる複数の入出力回路と、
   前記複数の試験回路のうちの少なくとも１つの試験回路について、当該試験回路を、前記複数の入出力回路のうちのいずれの入出力回路を介して前記被試験デバイスに電気的に接続するかを切り替える入出力切替部と
   を備え、
   前記入出力切替部は、前記複数の試験回路のうちの少なくとも１つの前記試験回路について、当該試験回路が生成した信号を、他の前記試験回路のいずれかに入力する試験装置。
2. 被試験デバイスを試験する試験装置であって、
   それぞれ所定の試験機能を実行する複数の試験回路と、
   前記複数の試験回路および前記被試験デバイスの間に設けられ、少なくとも１つの回路における電気的特性が、他の回路における電気的特性と異なる複数の入出力回路と、
   前記複数の試験回路のうちの少なくとも１つの試験回路について、当該試験回路を、前記複数の入出力回路のうちのいずれの入出力回路を介して前記被試験デバイスに電気的に接続するかを切り替える入出力切替部と
   を備え、
   前記入出力切替部は、前記複数の試験回路のうちの少なくとも１つの前記試験回路について、他の前記試験回路および前記複数の入出力回路のいずれに入力するかを切り替える試験装置。
3. 被試験デバイスを試験する試験装置であって、
   それぞれ所定の試験機能を実行する複数の試験回路と、
   前記複数の試験回路および前記被試験デバイスの間に設けられ、少なくとも１つの回路における電気的特性が、他の回路における電気的特性と異なる複数の入出力回路と、
   前記複数の試験回路のうちの少なくとも１つの試験回路について、当該試験回路を、前記複数の入出力回路のうちのいずれの入出力回路を介して前記被試験デバイスに電気的に接続するかを切り替える入出力切替部と
   を備え、
   前記複数の入出力回路は、複数の高電圧回路と、前記複数の高電圧回路よりも高周波数の信号を出力可能な高速回路とを含み、
   前記入出力切替部は、前記複数の高電圧回路と同数の前記試験回路を、前記複数の高電圧回路と一対一に接続するか、または、前記高速回路に並列に接続するかを切り替える試験装置。
4. 前記試験回路は、デジタル信号に応じて動作する論理回路を有し、
   前記入出力回路は、アナログ信号に応じて動作するアナログ回路を有する
   請求項１から３のいずれか一項に記載の試験装置。
5. 前記入出力切替部は、前記被試験デバイスの少なくとも１つのピンについて、前記複数の入出力回路のいずれを電気的に接続するかを更に切り替える
   請求項１から４のいずれか１項に記載の試験装置。
6. 前記入出力回路は、前記被試験デバイスのピン毎に少なくとも１つ設けられる
   請求項５に記載の試験装置。
7. 予め定められた複数種類の前記入出力回路が、前記被試験デバイスのピン毎に対応して設けられ、
   前記入出力回路は、前記被試験デバイスのそれぞれのピンについて、電気的に接続する前記入出力回路を、対応する前記入出力回路から選択する
   請求項６に記載の試験装置。
8. 前記複数の入出力回路が、前記被試験デバイスの複数のピンに対して共通に設けられ、
   前記入出力回路は、前記被試験デバイスのそれぞれのピンについて、電気的に接続する前記入出力回路を、前記複数の入出力回路から選択する
   請求項６に記載の試験装置。
9. 前記被試験デバイスのピン配列を示すピン配列情報を取得するデバイス認識部と、
   前記デバイス認識部が取得した前記ピン配列情報に基づいて、前記入出力切替部を制御する制御部と
   を更に備える請求項６から８のいずれか１項に記載の試験装置。
10. 前記複数の試験回路、前記複数の入出力回路、および前記入出力切替部は、同一のチップに形成される
    請求項１から９のいずれか１項に記載の試験装置。
11. 複数の前記被試験デバイスが形成されるウエハと対向して設けられ、前記複数の被試験デバイスと電気的に接続される試験用基板を更に備え、
    前記複数の試験回路、前記複数の入出力回路、および、前記入出力切替部は、前記試験用基板に設けられる
    請求項１から９のいずれか一項に記載の試験装置。
12. 前記入出力切替部が、前記被試験デバイス毎に設けられる
    請求項１１に記載の試験装置。
13. 前記複数の試験回路および前記複数の入出力回路が、前記被試験デバイス毎に設けられる
    請求項１２に記載の試験装置。
14. 前記複数の入出力回路は、
    前記被試験デバイスから受け取るアナログ信号を所定のタイミングでサンプリングしたサンプリング信号を出力するＡＤコンバータ回路と、
    前記被試験デバイスから受け取るデジタル信号の論理値を、所定のタイミングでサンプリングしたサンプリング信号を出力するコンパレータと
    を含み、
    前記複数の試験回路は、入力される前記サンプリング信号の論理値を、与えられる期待値と比較する論理比較回路を含み、
    前記入出力切替部は、前記論理比較回路に、前記ＡＤコンバータ回路および前記コンパレータのいずれを電気的に接続するかを切り替える
    請求項１から１３のいずれか一項に記載の試験装置。
15. 前記複数の入出力回路は、入力されるデジタル信号に応じたアナログ信号を、前記被試験デバイスに入力するＤＡコンバータ回路を含み、
    前記複数の試験回路は、
    所定の論理パターンを有するデジタル信号を出力するパターン発生回路と、
    いずれかの前記入出力回路が、前記被試験デバイスから受け取った信号をサンプリングしたサンプリング信号の論理値と、入力されるデジタル信号の論理値とを比較する論理比較回路と
    を含み、
    前記入出力切替部は、前記パターン発生回路が出力する前記デジタル信号を、前記ＤＡコンバータ回路および前記論理比較回路のいずれに入力するかを切り替える
    請求項２に記載の試験装置。
16. 前記複数の高電圧回路が出力する信号の遅延量をそれぞれ制御する複数の可変遅延素子を更に備える
    請求項３に記載の試験装置。

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