JP4704514B2 - 試験装置 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims description 371
- 239000000758 substrate Substances 0.000 claims description 35
- 238000005070 sampling Methods 0.000 claims description 29
- 230000004044 response Effects 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 description 13
- 230000006870 function Effects 0.000 description 11
- 230000002776 aggregation Effects 0.000 description 9
- 238000004220 aggregation Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 102100025677 Alkaline phosphatase, germ cell type Human genes 0.000 description 4
- 101000574440 Homo sapiens Alkaline phosphatase, germ cell type Proteins 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000012528 membrane Substances 0.000 description 3
- 101150071746 Pbsn gene Proteins 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000004931 aggregating effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
本発明は、試験装置に関する。本出願は、下記の国際出願に関連し、下記の国際出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号 PCT/JP2008/068603 出願日 2008年10月14日
出願番号 PCT/JP2008/068603 出願日 2008年10月14日
半導体チップ等の被試験回路を試験する装置として、パターン発生器(PG)、波形整形器(FC)、論理比較器(DC)等のテストリソース、および、ドライバ(DR)、コンパレータ(CP)等のI/Oリソースを備える試験装置が知られている(例えば、特許文献1参照)。当該試験装置において、テストリソースおよびI/Oリソースのそれぞれのリソース間の接続は固定され、所定の機能を実現する。
上述した試験装置では、各リソース間の接続が固定であるので、試験装置を柔軟に運用することが困難であった。例えば、同一のリソースを用いて試験できるデバイスであっても、I/Oピンの配置のみが異なるデバイスに対しては、当該ピン配置に対応する試験用基板(負荷ボード、パフォーマンスボード等と称される)を準備しなければならない。
また、試験装置は、I/Oの規格が異なるデバイスを柔軟に試験するべく、I/Oリソースとして広範な特性を有する回路を準備しなければならない。例えば、高速のI/Oピンを有するデバイスと、高電圧のI/Oピンを有するデバイスとを、共通のI/Oリソースで試験するには、高速且つ高電圧の特性を有するI/Oリソースを準備しなければならない。このため、I/Oリソース部の回路設計が困難であった。
そこで本発明の1つの側面においては、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
本発明の第1の態様によると、被試験デバイスを試験する試験装置であって、それぞれ所定の試験機能を実行する複数の試験回路と、複数の試験回路および被試験デバイスの間に設けられ、少なくとも1つの回路における電気的特性が、他の回路における電気的特性と異なる複数の入出力回路と、複数の試験回路のうちの少なくとも1つの試験回路について、当該試験回路を、複数の入出力回路のうちのいずれの入出力回路を介して被試験デバイスに電気的に接続するかを切り替える入出力切替部とを備える試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明の(一)側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、1つの実施形態に係る試験装置100の構成例を示す。試験装置100は、半導体チップ等の被試験デバイス200を試験する。試験装置100は、複数の被試験デバイス200を並行して試験してよい。試験装置100は、テストリソース部10、第1入出力切替部20−1、第2入出力切替部20−2、および、入出力部30を備える。なお、第1入出力切替部20−1および第2入出力切替部20−2をあわせて、入出力切替部20と称する。
テストリソース部10は、被試験デバイス200との間で信号を受け渡し、被試験デバイス200を試験する。例えばテストリソース部10は、被試験デバイス200に所定の試験信号を入力して、被試験デバイス200の動作結果に基づいて、被試験デバイス200の良否を判定する。
入出力部30は、複数の試験回路12および被試験デバイス200の間に設けられる。入出力部30は、テストリソース部10から受け取る信号に応じた信号を被試験デバイス200に供給する。また、入出力部30は、被試験デバイス200から受け取る信号に応じた信号をテストリソース部10に供給する。
テストリソース部10は、複数の試験回路12を有する。また、入出力部30は、複数の入出力回路32を有する。複数の試験回路12は、少なくとも1つの試験回路12が、他の試験回路12とは異なる試験機能を実行する。例えば複数の試験回路12は、論理パターンを発生する回路、タイミング信号を発生する回路、論理値を比較する回路等を含んでよい。
また、複数の入出力回路32は、少なくとも1つの入出力回路32における電気的特性が、他の入出力回路32における電気的特性と異なる。例えば、少なくとも1つの入出力回路32は、他の入出力回路32よりも、高周波数の信号を処理できてよい。
入出力切替部20は、複数の試験回路12のうちの少なくとも1つの試験回路12について、当該試験回路12を、複数の入出力回路32のうちのいずれの入出力回路32を介して被試験デバイス200に電気的に接続するかを切り替える。第1入出力切替部20−1は、複数の試験回路12のうちの少なくとも1つの試験回路12について、当該試験回路12を、複数の入出力回路32のうちのいずれの入出力回路32に接続するかを切り替える。これにより、試験回路12および入出力回路32の組み合わせを再構成することができる。このため、多様な試験機能を実現することができる。
第2入出力切替部20−2は、被試験デバイス200の少なくとも1つのピンについて、複数の入出力回路32のいずれを電気的に接続するかを切り替える。これにより、被試験デバイス200のピンの仕様、および、ピンの配置に応じて、被試験デバイス200に接続する入出力回路32を切り替えることができる。従って、共通のテストリソース部10および共通の入出力部30を用いて、多様な被試験デバイス200を試験することができる。
なお、テストリソース部10が1つの試験回路12を有する場合、入出力切替部20は、当該試験回路12が生成した信号を、複数の入出力回路32のうちのいずれの入出力回路32を介して被試験デバイス200に伝送するかを切り替えてよい。また、入出力部30が1つの入出力回路32を有する場合、入出力切替部20は、複数の試験回路12のうちのいずれの試験回路12が生成する信号を、当該入出力回路32を介して被試験デバイス200に伝送するかを切り替える。
本例のテストリソース部10は、試験回路12として、パターン発生回路PG、アルゴリズミックパターン発生回路ALPG、タイミング発生回路TG、論理比較回路DC、フェイルメモリFM等を有する。
パターン発生回路PGおよびアルゴリズミックパターン発生回路ALPGは、被試験デバイス200に入力する試験信号が有するべき論理パターンを規定するデジタル信号を生成する。パターン発生回路PGは、予めメモリに格納した論理パターンを、所定の順番で出力してよい。アルゴリズミックパターン発生回路ALPGは、予め定められたアルゴリズムにより定まる論理パターンを出力する。
タイミング発生回路TGは、試験装置100の各回路の動作タイミングを規定するタイミング信号を生成する。例えばタイミング発生回路TGは、所定の周期のクロックを生成してよく、また、当該クロックの各パルスを、それぞれ所定の遅延量で遅延させてもよい。また、当該クロックの各パルスを遅延させるべき遅延量を示すデータを、当該パルスとあわせて出力してもよい。
論理比較回路DCは、入力される2つのデジタル信号の論理値を比較する。例えば論理比較回路DCは、被試験デバイス200が出力する応答信号をサンプリングしたデジタル信号と、所定の期待値パターンを有するデジタル信号とを比較することで、被試験デバイス200の良否を判定してよい。
フェイルメモリFMは、入力される論理値を、所定のアドレスに順次格納する。例えばフェイルメモリFMは、論理比較回路DCにおける比較結果を順次格納する。これらの試験回路12は、デジタル信号に応じて動作する論理回路を有する。当該論理回路は、所定の論理演算を行う回路を含んでよい。
本例の入出力部30は、複数の入出力回路32として、高速回路HS、高電圧回路HV、ADコンバータ回路ADC、DAコンバータ回路DAC、メモリ用回路MEM等を有する。高速回路HSおよび高電圧回路HVは、入力されるデジタル信号に応じたアナログ信号を出力するドライバと、入力されるアナログ信号に応じたデジタル信号を出力するコンパレータとを有する。
ドライバは、入力されるデジタル信号の論理値に応じた電圧を、所定のタイミング信号に応じて出力する。コンパレータは、入力されるアナログ信号の論理値を、所定のタイミング信号に応じてサンプリングしたサンプリング信号を出力する。
また、高速回路HSは、高電圧回路HVより高周波数の信号を処理できる特性を有する。つまり、高速回路HSのドライバおよびコンパレータは、高電圧回路HVのドライバおよびコンパレータよりもカットオフ周波数の高い周波数特性を有する。
また、高電圧回路HVは、高速回路HSより高電圧の信号を処理できる特性を有する。つまり、高電圧回路HVのドライバおよびコンパレータは、高速回路HSのドライバおよびコンパレータよりも高耐圧のトランジスタ素子等で構成される。
ADコンバータ回路ADCは、入力されるアナログ信号を所定のタイミングでサンプリングしたサンプリング信号を出力する。例えばADコンバータ回路ADCは、被試験デバイス200から受け取った応答信号の論理値を、タイミング発生回路TGから受け取ったタイミング信号に応じてサンプリングする。
DAコンバータ回路DACは、入力されるデジタル信号に応じたアナログ信号を、被試験デバイス200に入力する。例えばDAコンバータ回路DACは、パターン発生回路PGから受け取ったデジタル信号の論理値に応じた電圧を、タイミング発生回路TGから受け取ったタイミング信号に応じて出力する。
メモリ用回路MEMは、入力されるデジタル信号に応じて、被試験デバイス200が有するメモリを制御する制御信号を出力する。例えばメモリ用回路MEMは、当該メモリの仕様に応じたデータ信号およびアドレス信号を出力する。これらの入出力回路32は、アナログ信号に応じて動作するアナログ回路を有する。また、入出力回路32は、論理演算を行う論理回路を有さなくてよい。
なお、試験回路12および入出力回路32は、上述した例に限定されない。テストリソース部10は、より多様な試験回路12を有してよい。また、複数の試験回路12には、同一の機能を実行する試験回路12が複数個含まれてもよい。同様に、入出力部30は、より多様な入出力回路32を有してよい。また、複数の入出力回路32には、同一の特性を有する入出力回路32が複数個含まれてもよい。これにより、より多様な試験を実現し、また、多様な被試験デバイス200を試験することができる。
また、第1入出力切替部20−1は、複数の試験回路12および複数の入出力回路32の、それぞれの回路間の接続を切り替えてよい。例えば第1入出力切替部20−1は、それぞれの試験回路12について、他の試験回路12および複数の入出力回路32のいずれに接続するかを選択する選択回路を有してよい。つまり、第1入出力切替部20−1は、複数の試験回路12のうちの少なくとも1つの試験回路12について、当該試験回路12が生成した信号を、他の試験回路12のいずれかに入力してよい。
同様に、第2入出力切替部20−2は、複数の入出力回路32および被試験デバイス200の複数のピンの、それぞれの間の接続を切り替えてよい。例えば第2入出力切替部20−2は、それぞれの入出力回路32について、被試験デバイス200の複数のピン、および、他の入出力回路32のいずれに接続するかを選択する選択回路を有してよい。このような構成により、より多様な試験を実現することができる。
図2は、入出力切替部20における接続例を示す。本例の試験装置100は、被試験デバイス200に所定の試験信号を入力する。第1入出力切替部20−1は、パターン発生回路PGおよびタイミング発生回路TGを、DAコンバータ回路DACに接続する。また、第2入出力切替部20−2は、DAコンバータ回路DACを被試験デバイス200の所定のピンに接続する。
パターン発生回路PGは、被試験デバイス200に入力する試験信号が有するべき論理パターンを示すデジタル信号を、DAコンバータ回路DACに入力する。また、タイミング発生回路TGは、所定のタイミングでパルスを有するタイミング信号を、DAコンバータ回路DACに入力する。
DAコンバータ回路DACは、パターン発生回路PGから受け取ったデジタル信号の各論理値に応じた電圧を、タイミング信号の各パルスタイミングに応じて出力する。これにより、所定の試験信号を、被試験デバイス200に入力する。
図3は、入出力切替部20における他の接続例を示す。本例の試験装置100は、被試験デバイス200から受け取った信号に基づいて、被試験デバイス200の良否を判定する。第1入出力切替部20−1は、パターン発生回路PGが生成したデジタル信号を、論理比較回路DCに入力する。
また、第1入出力切替部20−1は、タイミング発生回路TGが生成したタイミング信号を、ADコンバータ回路ADCおよび論理比較回路DCに入力する。また、第1入出力切替部20−1は、ADコンバータ回路ADCが出力するデジタル信号を、論理比較回路DCに入力する。また、第1入出力切替部20−1は、論理比較回路DCが出力する信号を、フェイルメモリFMに入力する。
ADコンバータ回路ADCは、被試験デバイス200から受け取るアナログの応答信号のレベルを、タイミング発生回路TGから受け取るタイミング信号に応じたタイミングでサンプリングしたサンプリング信号を出力する。パターン発生回路PGは、サンプリング信号が有するべき論理値パターンを示すデジタル信号を生成する。
論理比較回路DCは、パターン発生回路PGから受け取るデジタル信号の論理値と、ADコンバータ回路ADCから受け取るサンプリング信号の論理値とを、タイミング発生回路TGから受け取るタイミング信号に応じたタイミングで比較する。論理比較回路DCは、当該論理値が一致した場合にパス(論理値0)を示し、当該論理値が一致しない場合にフェイル(論理値1)を示すフェイルデータを、フェイルメモリFMに出力する。
フェイルメモリFMは、論理比較回路DCから受け取るフェイルデータを、所定のアドレスに格納する。これにより、被試験デバイス200の良否判定結果を、フェイルメモリFMに格納できる。
図4は、入出力切替部20における他の接続例を示す。本例の試験装置100は、被試験デバイス200が出力する高電圧の応答信号に基づいて、被試験デバイス200の良否を判定する。この場合、入出力切替部20は、図3に示した接続例に対し、ADコンバータ回路ADCに代えて高電圧回路HVを選択する。つまり、高電圧回路HVには、タイミング発生回路TGからタイミング信号が入力され、被試験デバイス200から応答信号が入力される。
高電圧回路HVのコンパレータは、被試験デバイス200から受け取るアナログの応答信号のレベルを、タイミング発生回路TGから受け取るタイミング信号に応じたタイミングでサンプリングしたサンプリング信号を出力する。論理比較回路DCは、パターン発生回路PGから受け取るデジタル信号の論理値と、高電圧回路HVから受け取るサンプリング信号の論理値とを、タイミング発生回路TGから受け取るタイミング信号に応じたタイミングで比較する。
他の回路の接続および動作は、図3に示した例と同一であってよい。これにより、高電圧の信号を出力する被試験デバイス200の良否判定結果を、フェイルメモリFMに格納できる。
図5は、入出力切替部20における他の接続例を示す。本例の試験装置100は、被試験デバイス200が出力する応答信号のレベルを格納する。第1入出力切替部20−1は、タイミング発生回路TGが出力するタイミング信号を、ADコンバータ回路ADCに入力する。また、第1入出力切替部20−1は、ADコンバータ回路ADCが出力するサンプリング信号を、フェイルメモリFMに入力する。また、第2入出力切替部20−2は、被試験デバイス200の応答信号を、ADコンバータ回路ADCに入力する。
ADコンバータ回路ADCは、被試験デバイス200の応答信号のレベルを、タイミング発生回路TGから受け取るタイミング信号に応じたタイミングでサンプリングしたサンプリング信号を出力する。フェイルメモリFMは、ADコンバータ回路ADCが出力するサンプリング信号の論理値を、所定のアドレスに格納する。これにより、被試験デバイス200が出力する応答信号のレベルを格納できる。このとき、フェイルメモリFMは、図3で説明したフェイルデータを格納する場合とは異なるフォーマットで、サンプリング信号の論理値を格納してよい。フォーマットとは、フェイルメモリFMが格納するデータのビットの配列等を指してよい。
図2から図5に示すように、第1入出力切替部20−1は、複数の試験回路12および複数の入出力回路32の、それぞれの回路間の接続を切り替えることで、多様な試験機能を実現する。例えば、図2および図3に示すように、第1入出力切替部20−1は、パターン発生回路PGが出力するデジタル信号を、DAコンバータ回路DACおよび論理比較回路DCのいずれに入力するかを切り替えることで、被試験デバイス200に信号を入力するか、または、被試験デバイス200からの信号を測定するかを切り替える。
また、図3および図4に示すように、入出力切替部20は、試験に用いる入出力回路32として、高電圧回路HVおよびADコンバータ回路ADCのいずれを選択するかを切り替えることで、高電圧の応答信号を測定するか、または、比較的に低電圧のアナログ応答信号を測定するかを切り替える。この場合、第1入出力切替部20−1は、論理比較回路DCに、ADコンバータ回路ADC、および、高電圧回路HVのコンパレータのいずれを電気的に接続するかを切り替える。
図6は、試験装置100の他の構成例を示す。本例の試験装置100は、被試験デバイス200の複数のピンのそれぞれに対して、いずれかの入出力回路32を接続する。当該複数のピンは、異なる被試験デバイス200のピンであってもよい。本例の試験装置100は、被試験デバイス200の複数のピンに対して共通に、図1から図5に関連して説明した構成を有する。
この場合、入出力部30は、被試験デバイス200のピンよりも多数の入出力回路32を有する。また、テストリソース部10も、被試験デバイス200のピンよりも多数の試験回路12を有してよい。第2入出力切替部20−2は、被試験デバイス200のそれぞれのピンについて、電気的に接続する入出力回路32を選択する。第2入出力切替部20−2は、被試験デバイス200の複数のピンについて、同一の入出力回路32を接続してよい。
第1入出力切替部20−1は、被試験デバイス200に接続された入出力回路32のそれぞれに対して、いずれかの試験回路12を接続する。第1入出力切替部20−1は、複数の入出力回路32について、同一の試験回路12を接続してよい。このような構成により、試験回路12および入出力回路32を効率よく活用することができる。
図7は、試験装置100の他の構成例を示す。本例の試験装置100は、被試験デバイス200の複数のピンのそれぞれに対して、図1から図5に関連して説明した構成を有する。
つまり、入出力回路32は、被試験デバイス200のピン毎に少なくとも1つ設けられる。また、被試験デバイス200のそれぞれのピンに対して、同一構成の入出力回路32および試験回路12が設けられてもよい。例えば、予め定められた複数種類の入出力回路32および試験回路12が、被試験デバイス200のピン毎に対応して設けられる。入出力切替部20は、被試験デバイス200のそれぞれのピンについて、対応する試験回路12および入出力回路32から、電気的に接続する回路を選択する。このような構成により、被試験デバイス200の各ピンについて、多様な試験機能を提供できる。
図8は、試験装置100の他の構成例を示す。本例の試験装置100は、図1から図7に関連して説明したいずれかの試験装置100の構成に加え、デバイス認識部40および制御部50を更に備える。
デバイス認識部40は、被試験デバイス200のピン配列を示すピン配列情報を取得する。例えばピン配列情報は、被試験デバイス200の各ピンに接続されるべき入出力回路32の特性を示す情報を含んでよい。被試験デバイス200は、当該ピン配列情報を格納しており、デバイス認識部40は、被試験デバイス200から当該ピン配列情報を取得してよい。また、デバイス認識部40は、外部から当該ピン配列情報を与えられてもよい。
また、デバイス認識部40は、被試験デバイス200の種別を示す識別情報を、被試験デバイス200から取得してもよいし、外部から与えられてもよい。デバイス認識部40は、識別情報と、ピン配列情報とを対応付けたテーブルを予め格納しており、取得した識別情報に対応するピン配列情報を検出してよい。
制御部50は、デバイス認識部40が取得したピン配列情報に基づいて、入出力切替部20を制御する。制御部50は、被試験デバイス200の各ピンに対して、ピン配列情報に示される特性がマッチする入出力回路32を接続させてよい。
また、制御部50は、被試験デバイス200の各ピンに対して、実行すべき試験機能に応じた試験回路12を、入出力回路32を介して接続させる。制御部50には、被試験デバイス200の各ピンに対して、いずれの試験機能を実行すべきかを示す試験情報が使用者等から与えられてよい。制御部50は、当該試験情報およびピン配列情報を参照して、それぞれの試験回路12をいずれの回路に接続するかを制御する。このような構成により、被試験デバイス200のピン配列に応じて、試験装置100を自動的に再構成することができる。
図9は、試験装置100の他の構成例を示す。本例の試験装置100は、図1から図8に関連して説明したいずれかの試験装置100の構成に加え、集約回路60および複数の可変遅延素子62を更に備える。集約回路60は、入出力切替部20ごとに1つ設けられてよい。
本例のテストリソース部10は、複数の試験回路12の少なくとも一部として、複数のパターン発生回路PGを有する。また、本例の入出力部30は、複数の入出力回路32の一部として、少なくともパターン発生回路PGと同数の高電圧回路HVを有する。また、入出力部30は、少なくとも1つの高速回路HSを有する。上述したように、高速回路HSは、高電圧回路HVよりも高周波数の信号を出力可能な回路を指す。
入出力切替部20は、複数の高電圧回路HVと同数のパターン発生回路PGを、複数の高電圧回路HVと一対一に接続するか、または、高速回路HSに並列に接続するかを切り替える。本例の第1入出力切替部20は、それぞれのパターン発生回路PGを、対応する高電圧回路HVに接続するか、または、共通の高速回路HSに接続するかを切り替えるスイッチ28を、パターン発生回路PG毎に有する。
複数の高電圧回路HVと同数のパターン発生回路PGを、複数の高電圧回路HVと一対一に接続する場合、スイッチ28は、対応するパターン発生回路PGを、対応する高電圧回路HVに接続する。スイッチ28は、可変遅延素子62を介して、それぞれのパターン発生回路PGを、対応する高電圧回路HVに接続してよい。複数のパターン発生回路PGを、共通の高速回路HSに並列に接続する場合、スイッチ28は、対応するパターン発生回路PGを、集約回路60に接続する。
それぞれのパターン発生回路PGは、それぞれ所定のパターンを、所定のタイミングずつずらして出力してよい。集約回路60は、それぞれのパターン発生回路PGが出力するパターンの論理和を出力する。各パターン発生回路PGが出力するパターンのタイミング差は、各パターンのビットレートを、パターン発生回路PGの個数で除算した値により決定されてよい。これにより、集約回路60は、N個のパターン発生回路PGから受け取ったビットレートfのパターンから、ビットレートN×fのパターンを生成して高速回路HSに入力する。
また、それぞれのパターン発生回路PGは、擬似ランダムパターン(PRBS)を出力してよい。それぞれのパターン発生回路PGが出力するパターンは、同一のパターンであってよく、異なるパターンであってもよい。
また、集約回路60は、高速回路HSが被試験デバイス200の応答信号をサンプリングしたサンプリング信号を、複数の分割信号に分割して、複数の論理比較回路DCに入力してよい。集約回路60は、ビットレートがM×fのサンプリング信号を、M個の分割信号に分割する。このとき、集約回路60は、それぞれの分割信号のビットレートがfとなるように、サンプリング信号を分割する。それぞれの分割信号は、サンプリング信号のデータを、1/Mに間引いた信号であってよい。
それぞれの可変遅延素子62は、対応するパターン発生回路PGが出力するパターンの各パルスの位相を調整する。例えば可変遅延素子62は、それぞれのパターン発生回路PGが出力するパターン間のスキューを補償するように、それぞれのパターンを遅延させてよい。これにより、略同一のパターンが、それぞれの高電圧回路HVに供給される。可変遅延素子62は、スイッチ28と集約回路60の間に配置され、それぞれのパターン発生回路PGが出力するパターンのタイミングを調整してよい。また、可変遅延素子62は、タイミング発生回路TGの一部として構成され、パターン発生回路PGのパターン出力タイミングまたは高電圧回路HVの信号出力タイミング等を調整することにより、上記の機能を実現してもよい。
また、スイッチ28は、高速回路HSおよび複数の高電圧回路HVの双方に、パターン発生回路PGが出力するパターンを供給してもよい。この場合においても、それぞれのパターン発生回路PGは、擬似ランダムパターン(PRBS)を出力してよい。高速回路HSおよび複数の高電圧回路HVは、並行して試験信号を出力する。
図10は、試験システム300の構成例を示す。試験システム300は、試験装置100、試験用基板110、および、ワークステーション120を備え、被試験デバイス200を試験する。
試験装置100は、図1から図9に関連して説明したいずれかの試験装置100と同一であってよい。本例の試験装置100は、テストリソース部10、入出力部30、および入出力切替部20が、同一のチップに形成される。当該チップは、半導体集積回路等であってよい。
試験用基板110は、被試験デバイス200および試験装置100を載置する。試験装置100は、試験用基板110上で、被試験デバイス200と電気的に接続される。試験用基板110は、プリント基板、半導体基板等であってよい。
ワークステーション120は、試験用基板110を介して、試験装置100と信号を受け渡す。ワークステーション120は、試験装置100を制御する試験プログラムを供給してよく、試験装置100における試験結果を受け取ってよい。このような構成により、被試験デバイス200の近傍に、多様な試験機能を実現する試験装置100を設置することができる。
図11は、試験システム300の他の構成例を示す。試験システム300は、複数の試験装置100が形成された試験用基板130、および、ワークステーション120を備え、複数の被試験デバイス200を並行して試験する。複数の被試験デバイス200は、共通のウエハ210に形成される。
ウエハ210は、例えば円盤状の半導体基板であってよい。より具体的には、ウエハ210はシリコン、化合物半導体、その他の半導体基板であってよい。また、被試験デバイス200は、ウエハ210において露光等の半導体プロセスを用いて形成されてよい。
試験用基板130は、ウエハ210と対向して設けられ、ウエハ210と電気的に接続される。より具体的には、試験用基板130は、ウエハ210に形成された複数の被試験デバイス200のそれぞれと一括して電気的に接続する。試験用基板130には、複数の試験装置100が形成される。
試験用基板130は、ウエハ210と同一の半導体材料で形成されたウエハであってよい。例えば試験用基板130は、シリコン基板であってよい。また、試験用基板130は、ウエハ210の基板と略同一の熱膨張率を有する半導体材料で形成されてもよい。また、試験用基板130は、プリント基板であってもよい。
複数の試験装置100は、複数の被試験デバイス200と対応して設けられる。本例では、複数の試験装置100は、複数の被試験デバイス200と一対一に対応して設けられる。すなわち、図1から図9に関連して説明したテストリソース部10、入出力切替部20、および、入出力部30が、被試験デバイス200毎に設けられる。それぞれの試験装置100は、対応する被試験デバイス200と電気的に接続され、当該被試験デバイス200を試験する。
また、本例の試験用基板130は、ウエハ210と略同一の直径を有する。それぞれの試験装置100は、ウエハ210において複数の被試験デバイス200が形成される領域に対応する、試験用基板130の領域に形成されてよい。例えば、試験用基板130およびウエハ210を重ね合わせた場合に、試験装置100が形成される領域と、被試験デバイス200が形成される領域とが重なるように、それぞれの試験装置100が形成されてよい。
なお、被試験デバイス200および試験装置100は、ウエハ210および試験用基板130において対向する対向面に設けられてよい。また、試験装置100は、試験用基板130における当該対向面の裏面に設けられてもよい。この場合、それぞれの試験装置100は、試験用基板130に形成されるビアホールを介して、対応する被試験デバイス200と電気的に接続されてよい。
また、電気的に接続するとは、2つの部材間で電気信号を伝送可能となる状態を指してよい。例えば、試験システム300および被試験デバイス200の入出力パッドは、直接に接触、または、他の導体を介して間接的に接触することで、電気的に接続されてよい。例えば試験システム300は、ウエハ210および試験用基板130の間に、これらのウエハと略同一直径のメンブレンシート等のプローブ部材を備えてよい。メンブレンシートは、試験システム300および被試験デバイス200の、対応する入出力パッド間を電気的に接続するバンプを有する。また試験システム300は、メンブレンシートおよび試験用基板130の間に異方性導電シートを備えてもよい。
また、試験装置100および被試験デバイス200の入出力パッドは、容量結合(電界結合とも称する)または誘導結合(磁気結合とも称する)等のように、非接触の状態で電気的に接続されてもよい。また、試験装置100および被試験デバイス200における入出力パッド間の伝送線路の一部が、光学的な伝送線路であってもよい。
本例の試験用基板130は、ウエハ210と同一の半導体材料で形成されるので、周囲温度が変動したような場合であっても、試験用基板130とウエハ210との間の電気的な接続を良好に維持することができる。このため、例えばウエハ210を加熱して試験するような場合であっても、ウエハ210を精度よく試験することができる。
また、試験用基板130が半導体材料で形成される場合、試験用基板130に高密度の試験装置100を容易に形成することができる。例えば、露光等を用いた半導体プロセスにより、試験用基板130に高密度の試験装置100を容易に形成することができる。このため、多数の被試験デバイス200に対応する多数の試験装置100を、試験用基板130に比較的に容易に形成することができる。
また、本例の試験装置100は、被試験デバイス200の近傍に試験装置100を配置することができる。このため、試験装置100および被試験デバイス200の間における伝送損失を少なくできる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10・・・テストリソース部、12・・・試験回路、20・・・入出力切替部、30・・・入出力部、32・・・入出力回路、40・・・デバイス認識部、50・・・制御部、60・・・集約回路、62・・・可変遅延素子、100・・・試験装置、120・・・ワークステーション、110、130・・・試験用基板、200・・・被試験デバイス、210・・・ウエハ、300・・・試験システム、PG・・・パターン発生回路、ALPG・・・アルゴリズミックパターン発生回路、TG・・・タイミング発生回路、DC・・・論理比較回路、FM・・・フェイルメモリ、HS・・・高速回路、HV・・・高電圧回路、ADC・・・ADコンバータ回路、DAC・・・DAコンバータ回路、MEM・・・メモリ用回路
Claims (16)
- 被試験デバイスを試験する試験装置であって、
それぞれ所定の試験機能を実行する複数の試験回路と、
前記複数の試験回路および前記被試験デバイスの間に設けられ、少なくとも1つの回路における電気的特性が、他の回路における電気的特性と異なる複数の入出力回路と、
前記複数の試験回路のうちの少なくとも1つの試験回路について、当該試験回路を、前記複数の入出力回路のうちのいずれの入出力回路を介して前記被試験デバイスに電気的に接続するかを切り替える入出力切替部と
を備え、
前記入出力切替部は、前記複数の試験回路のうちの少なくとも1つの前記試験回路について、当該試験回路が生成した信号を、他の前記試験回路のいずれかに入力する試験装置。 - 被試験デバイスを試験する試験装置であって、
それぞれ所定の試験機能を実行する複数の試験回路と、
前記複数の試験回路および前記被試験デバイスの間に設けられ、少なくとも1つの回路における電気的特性が、他の回路における電気的特性と異なる複数の入出力回路と、
前記複数の試験回路のうちの少なくとも1つの試験回路について、当該試験回路を、前記複数の入出力回路のうちのいずれの入出力回路を介して前記被試験デバイスに電気的に接続するかを切り替える入出力切替部と
を備え、
前記入出力切替部は、前記複数の試験回路のうちの少なくとも1つの前記試験回路について、他の前記試験回路および前記複数の入出力回路のいずれに入力するかを切り替える試験装置。 - 被試験デバイスを試験する試験装置であって、
それぞれ所定の試験機能を実行する複数の試験回路と、
前記複数の試験回路および前記被試験デバイスの間に設けられ、少なくとも1つの回路における電気的特性が、他の回路における電気的特性と異なる複数の入出力回路と、
前記複数の試験回路のうちの少なくとも1つの試験回路について、当該試験回路を、前記複数の入出力回路のうちのいずれの入出力回路を介して前記被試験デバイスに電気的に接続するかを切り替える入出力切替部と
を備え、
前記複数の入出力回路は、複数の高電圧回路と、前記複数の高電圧回路よりも高周波数の信号を出力可能な高速回路とを含み、
前記入出力切替部は、前記複数の高電圧回路と同数の前記試験回路を、前記複数の高電圧回路と一対一に接続するか、または、前記高速回路に並列に接続するかを切り替える試験装置。 - 前記試験回路は、デジタル信号に応じて動作する論理回路を有し、
前記入出力回路は、アナログ信号に応じて動作するアナログ回路を有する
請求項1から3のいずれか一項に記載の試験装置。 - 前記入出力切替部は、前記被試験デバイスの少なくとも1つのピンについて、前記複数の入出力回路のいずれを電気的に接続するかを更に切り替える
請求項1から4のいずれか1項に記載の試験装置。 - 前記入出力回路は、前記被試験デバイスのピン毎に少なくとも1つ設けられる
請求項5に記載の試験装置。 - 予め定められた複数種類の前記入出力回路が、前記被試験デバイスのピン毎に対応して設けられ、
前記入出力回路は、前記被試験デバイスのそれぞれのピンについて、電気的に接続する前記入出力回路を、対応する前記入出力回路から選択する
請求項6に記載の試験装置。 - 前記複数の入出力回路が、前記被試験デバイスの複数のピンに対して共通に設けられ、
前記入出力回路は、前記被試験デバイスのそれぞれのピンについて、電気的に接続する前記入出力回路を、前記複数の入出力回路から選択する
請求項6に記載の試験装置。 - 前記被試験デバイスのピン配列を示すピン配列情報を取得するデバイス認識部と、
前記デバイス認識部が取得した前記ピン配列情報に基づいて、前記入出力切替部を制御する制御部と
を更に備える請求項6から8のいずれか1項に記載の試験装置。 - 前記複数の試験回路、前記複数の入出力回路、および前記入出力切替部は、同一のチップに形成される
請求項1から9のいずれか1項に記載の試験装置。 - 複数の前記被試験デバイスが形成されるウエハと対向して設けられ、前記複数の被試験デバイスと電気的に接続される試験用基板を更に備え、
前記複数の試験回路、前記複数の入出力回路、および、前記入出力切替部は、前記試験用基板に設けられる
請求項1から9のいずれか一項に記載の試験装置。 - 前記入出力切替部が、前記被試験デバイス毎に設けられる
請求項11に記載の試験装置。 - 前記複数の試験回路および前記複数の入出力回路が、前記被試験デバイス毎に設けられる
請求項12に記載の試験装置。 - 前記複数の入出力回路は、
前記被試験デバイスから受け取るアナログ信号を所定のタイミングでサンプリングしたサンプリング信号を出力するADコンバータ回路と、
前記被試験デバイスから受け取るデジタル信号の論理値を、所定のタイミングでサンプリングしたサンプリング信号を出力するコンパレータと
を含み、
前記複数の試験回路は、入力される前記サンプリング信号の論理値を、与えられる期待値と比較する論理比較回路を含み、
前記入出力切替部は、前記論理比較回路に、前記ADコンバータ回路および前記コンパレータのいずれを電気的に接続するかを切り替える
請求項1から13のいずれか一項に記載の試験装置。 - 前記複数の入出力回路は、入力されるデジタル信号に応じたアナログ信号を、前記被試験デバイスに入力するDAコンバータ回路を含み、
前記複数の試験回路は、
所定の論理パターンを有するデジタル信号を出力するパターン発生回路と、
いずれかの前記入出力回路が、前記被試験デバイスから受け取った信号をサンプリングしたサンプリング信号の論理値と、入力されるデジタル信号の論理値とを比較する論理比較回路と
を含み、
前記入出力切替部は、前記パターン発生回路が出力する前記デジタル信号を、前記DAコンバータ回路および前記論理比較回路のいずれに入力するかを切り替える
請求項2に記載の試験装置。 - 前記複数の高電圧回路が出力する信号の遅延量をそれぞれ制御する複数の可変遅延素子を更に備える
請求項3に記載の試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010533825A JP4704514B2 (ja) | 2008-10-14 | 2009-10-13 | 試験装置 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPPCT/JP2008/068603 | 2008-10-14 | ||
PCT/JP2008/068603 WO2010044143A1 (ja) | 2008-10-14 | 2008-10-14 | 試験装置および製造方法 |
JP2010533825A JP4704514B2 (ja) | 2008-10-14 | 2009-10-13 | 試験装置 |
PCT/JP2009/005328 WO2010044251A1 (ja) | 2008-10-14 | 2009-10-13 | 試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP4704514B2 true JP4704514B2 (ja) | 2011-06-15 |
JPWO2010044251A1 JPWO2010044251A1 (ja) | 2012-03-15 |
Family
ID=44237219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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