JP4682964B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、下層配線と接続されるパッド部に厚いＣｕを形成する半導体装置およびその製造方法に関するものである。   The present invention relates to a semiconductor device in which thick Cu is formed in a pad portion connected to a lower layer wiring and a method for manufacturing the same.

デバイス上に配置するボンディング用パッドにおいては、配線材料などに使用されるＡｌでは柔らかく、ボンディング時に塑性変形してしまうため、その影響が下層に伝搬され、クラック発生要因となる可能性がある。そのため、ボンディング時のＡｌの塑性変形が下層に伝搬されないように、Ａｌ膜の下に硬い厚膜の金属層（例えば、５μｍ程度の厚さのＣｕ層）を配置している（例えば、特許文献１参照）。   The bonding pad disposed on the device is soft with Al used as a wiring material, and is plastically deformed during bonding. Therefore, the influence is propagated to the lower layer, which may cause a crack. Therefore, a hard and thick metal layer (for example, a Cu layer having a thickness of about 5 μm) is disposed under the Al film so that plastic deformation of Al during bonding is not propagated to the lower layer (for example, Patent Documents). 1).

このように配置されるＣｕの加工は、ドライエッチングでは難しい為、一般に、絶縁膜に溝を形成してＣｕを埋め込み、Ｃｕのうち溝外に形成された不要部分を削り取るというダマシンプロセスがＣｕの加工手法として採用されている。このとき、Ｃｕを厚膜にするために、絶縁膜を厚めに形成しておき、この絶縁膜に形成した溝が深くなるようにすることで、溝に埋め込まれたＣｕが厚膜となるようにしている。
特許第３３９８６０９号公報 Since the processing of Cu arranged in this way is difficult by dry etching, a damascene process in which a groove is formed in an insulating film, Cu is embedded, and unnecessary portions formed outside the groove in the Cu are cut off. It is adopted as a processing technique. At this time, in order to make Cu thick, the insulating film is formed thick, and the groove formed in this insulating film is deepened so that the Cu embedded in the groove becomes a thick film. I have to.
Japanese Patent No. 3398609

しかしながら、パッド部に形成されるＣｕ層と上部配線として使用されるＣｕ配線をダマシンプロセスにより同時に形成する場合、上部配線が深くまで形成され過ぎ、リークが発生したり、下層配線とショートしてしまう可能性があることが確認された。この問題について、図１０を参照して説明する。   However, when the Cu layer formed in the pad portion and the Cu wiring used as the upper wiring are formed simultaneously by the damascene process, the upper wiring is formed too deep, causing a leak or shorting with the lower wiring. It was confirmed that there was a possibility. This problem will be described with reference to FIG.

図１０は、パッド部に形成されるＣｕ層と上部配線として使用されるＣｕ配線をダマシンプロセスにより同時に形成する場合の製造工程を示した断面図である。   FIG. 10 is a cross-sectional view showing a manufacturing process in the case where a Cu layer formed in a pad portion and a Cu wiring used as an upper wiring are simultaneously formed by a damascene process.

まず、図１０（ａ）に示すように、能動素子が形成されたシリコン基板１０１の表面にＢＰＳＧなどで構成された絶縁膜１０２を形成したのち、この絶縁膜１０２上に下層配線１０３をパターニングした構造に対して、下層配線１０３を覆うようにＴＥＯＳ等の絶縁膜１０４を形成する。   First, as shown in FIG. 10A, an insulating film 102 made of BPSG or the like is formed on the surface of a silicon substrate 101 on which active elements are formed, and then a lower layer wiring 103 is patterned on the insulating film 102. For the structure, an insulating film 104 such as TEOS is formed so as to cover the lower layer wiring 103.

次に、図１０（ｂ）に示すように、絶縁膜１０４の表面にレジスト１０５を積み、レジスト１０５のうち下層配線１０３とコンタクトを取る位置を開口させたのち、レジスト１０５をマスクとして絶縁膜１０４を所定深さまでエッチングして溝１０６ａを形成するというフォトリソグラフィ・エッチング工程を行う。   Next, as illustrated in FIG. 10B, a resist 105 is stacked on the surface of the insulating film 104, and a position where the resist 105 is brought into contact with the lower layer wiring 103 is opened, and then the insulating film 104 is masked using the resist 105 as a mask. Is etched to a predetermined depth to form a groove 106a.

続いて、図１０（ｃ）に示すように、レジスト１０７を積み直したのち、レジスト１０７のう、Ｃｕ層１１０の配線部を形成する位置を開口させると共に、後述する上部配線１０８を形成する位置を開口させたのち、再度、レジスト１０７をマスクとして絶縁膜１０４をエッチングして溝１０６ｂを形成し、溝１０６ａおよび溝１０６ｂによる溝１０６を下層配線１０３に到達させると共に、所定深さの溝１０９を形成するというフォトリソグラフィ・エッチング工程を行う。   Subsequently, as shown in FIG. 10C, after the resist 107 is reloaded, a position where the wiring portion of the Cu layer 110 is formed in the resist 107 is opened, and an upper wiring 108 described later is formed. After that, the insulating film 104 is etched again using the resist 107 as a mask to form the groove 106b. The groove 106a and the groove 106b are made to reach the lower layer wiring 103, and the groove 109 having a predetermined depth is formed. A photolithography / etching process of forming is performed.

その後、図１０（ｄ）に示すように、Ｃｕを積んだ後、ＣＭＰ（Chemical Mechanical Polishing）などにより絶縁膜１０４が露出するまでＣｕを平坦化することで、Ｃｕ層１１０と共に上部配線１０８を形成する。   Thereafter, as shown in FIG. 10D, after the Cu is stacked, the upper wiring 108 is formed together with the Cu layer 110 by planarizing the Cu until the insulating film 104 is exposed by CMP (Chemical Mechanical Polishing) or the like. To do.

このような製造プロセスにおいて、パッド部のＣｕ層１１０を配置するための溝１０６とＣｕ配線用に形成する溝１０９との幅が異なるために、それらの溝１０６、１０９を形成する際のエッチングレートが変わり、図中（１）の線よりもＣｕ配線用の溝１０９が深く掘られ過ぎることがある。このため、図中（２）に示したように、上部配線１０８と下層配線１０３との距離が近くなり過ぎ、絶縁分離が不十分となってリークが発生したり、これらの配線１０８、１０３がショートしてしまう可能性が生じる。このような問題は、製品の歩留まりの低下を招くことになり、好ましくない。   In such a manufacturing process, since the width of the groove 106 for arranging the Cu layer 110 in the pad portion is different from the width of the groove 109 formed for the Cu wiring, the etching rate for forming these grooves 106 and 109 is different. And the Cu wiring groove 109 may be dug deeper than the line (1) in the figure. For this reason, as shown in (2) in the figure, the distance between the upper wiring 108 and the lower wiring 103 becomes too short, insulation is insufficient, and leakage occurs. There is a possibility of short-circuiting. Such a problem leads to a decrease in product yield, which is not preferable.

本発明は上記点に鑑みて、下層配線と上部配線とのリークを防ぎつつ、かつ、ボンディングによるクラック発生も防止できる半導体装置およびその製造方法を提供することを目的とする。   In view of the above-described points, an object of the present invention is to provide a semiconductor device capable of preventing leakage between a lower layer wiring and an upper wiring and also preventing occurrence of cracks due to bonding, and a method for manufacturing the same.

上記目的を達成するため、本発明では、能動素子が形成された半導体基板（１）と、半導体基板（１）上に配置され、コンタクトホール（２ａ）が形成された第１絶縁膜（２）と、第１絶縁膜（２）上に形成され、コンタクトホール（２ａ）を通じて能動素子と電気的に接続された下層配線（３）と、下層配線（３）を含め、第１絶縁膜（２）の上に備えられ、下層配線（３）まで達する第１溝（５）と下層配線（３）から離間する深さを有する第２溝（６）とが形成された第２絶縁膜（４）と、下層配線（３）と電気的に接続され、第１溝（５）に埋設されると共に、第２絶縁膜（４）の表面よりも突出するように形成された第１金属層（８）を含む複数の金属層（７、８、１１、１２）で構成されたパッド部と、第２絶縁膜（４）にて下層配線（３）から絶縁分離され、第２溝（６）に埋設され、第１金属層（８）と同一階層となる第２金属層（１０）を含む複数の金属層（９、１０、１３、１４）で構成された配線部と、を備え、パッド部に備えられた第１金属層（８）が第１溝（５）の深さより厚膜とされ、配線部に備えられた第２金属層（１０）よりも高くされていることを特徴としている。   In order to achieve the above object, in the present invention, a semiconductor substrate (1) on which an active element is formed, and a first insulating film (2) disposed on the semiconductor substrate (1) and having a contact hole (2a) formed thereon. A lower wiring (3) formed on the first insulating film (2) and electrically connected to the active element through the contact hole (2a), and a lower wiring (3). ) And a second insulating film (4) in which a first groove (5) reaching the lower layer wiring (3) and a second groove (6) having a depth away from the lower layer wiring (3) are formed. ) And a first metal layer (3) that is electrically connected to the lower wiring (3), embedded in the first groove (5), and protruded from the surface of the second insulating film (4). 8) and a pad portion composed of a plurality of metal layers (7, 8, 11, 12) and a second insulating film (4) A plurality of metal layers (9, 10, 13) including a second metal layer (10) that is insulated and separated from the wiring (3), embedded in the second groove (6), and in the same level as the first metal layer (8). 14), and the first metal layer (8) provided in the pad portion is thicker than the depth of the first groove (5), and the second portion provided in the wiring portion. It is characterized by being higher than the metal layer (10).

このように、第１金属層（８）を第１溝（５）の深さよりも厚膜とし、配線部に備えられた第２金属層（１０）よりも高くできる構造とすれば、従来と比べて第２絶縁膜（４）を薄くできると共に第２溝（６）の深さを浅くできるため、第１溝（５）と第２溝（６）を形成する際のエッチングレートが違ってもエッチング時間が短いため第２溝（６）が深くなり過ぎることを防止できる。したがって、下層配線と上部配線とのリークを防ぐことができる。また、第１金属層（８）を厚膜にできるため、ボンディングによるクラック発生も防止できる半導体装置とすることができる。   Thus, if the first metal layer (8) is made thicker than the depth of the first groove (5) and can be made higher than the second metal layer (10) provided in the wiring portion, In comparison, since the second insulating film (4) can be made thin and the depth of the second groove (6) can be reduced, the etching rate when forming the first groove (5) and the second groove (6) is different. However, since the etching time is short, the second groove (6) can be prevented from becoming too deep. Therefore, leakage between the lower layer wiring and the upper layer wiring can be prevented. Moreover, since the first metal layer (8) can be made thick, a semiconductor device that can prevent the occurrence of cracks due to bonding can be obtained.

例えば、第１金属層（８）および第２金属層（１０）はＣｕを含む金属により構成される。   For example, the first metal layer (8) and the second metal layer (10) are made of a metal containing Cu.

なお、本発明の特徴は、パッド部が能動素子の上に配置されるような半導体装置に適用されると好適である。パッド部が能動素子の上に配置されるような形態とされる場合、ボンディング時の影響が能動素子に伝導され易いため、特に有効である。   The feature of the present invention is preferably applied to a semiconductor device in which the pad portion is disposed on the active element. When the pad portion is arranged on the active element, the influence at the time of bonding is easily conducted to the active element, which is particularly effective.

具体的には、このような構成の半導体装置は、能動素子が形成された半導体基板（１）を用意する工程と、半導体基板（１）上に第１絶縁膜（２）を配置すると共に、該第１絶縁膜（２）に対して能動素子に繋がるコンタクトホール（２ａ）を形成する工程と、第１絶縁膜（２）上に、コンタクトホール（２ａ）を通じて能動素子と電気的に接続される下層配線（３）を形成する工程と、下層配線（３）を含み、第１絶縁膜（２）の上に第２絶縁膜（４）を形成すると共に、該第２絶縁膜（４）に対して、パッド部が配置される位置において下層配線（３）まで達する第１溝（５）を形成すると共に、配線部が配置される位置において下層配線（３）から離間する深さを有する第２溝（６）を形成する工程と、第１、第２溝（５、６）内を含み、第２絶縁膜（４）上に金属膜（２４）を配置したのち、該金属膜（２４）を平坦化する工程と、金属膜（２４）のうち第１溝（５）内に形成された部分を第１金属層（８）として、該第１金属層（８）と対応する位置が開口するマスク材（２５、３０）を配置したのち、該マスク材（２５、３０）の開口部から第１金属層（８）を積み増すことで、該第１金属層（８）が金属膜（２４）のうちの第２溝（６）内に形成された部分となる第２金属層（１０）よりも高くなるようにする工程と、を含む製造方法により製造される。   Specifically, the semiconductor device having such a configuration includes a step of preparing a semiconductor substrate (1) on which an active element is formed, a first insulating film (2) on the semiconductor substrate (1), Forming a contact hole (2a) connected to the active element in the first insulating film (2), and being electrically connected to the active element through the contact hole (2a) on the first insulating film (2); And forming a second insulating film (4) on the first insulating film (2), and forming a second insulating film (4) on the first insulating film (2). On the other hand, the first groove (5) reaching the lower layer wiring (3) is formed at the position where the pad portion is disposed, and has a depth separated from the lower layer wiring (3) at the position where the wiring portion is disposed. Including the step of forming the second groove (6) and the inside of the first and second grooves (5, 6). After the metal film (24) is disposed on the second insulating film (4), the metal film (24) is planarized, and the metal film (24) is formed in the first groove (5). The first metal layer (8) is used as the first metal layer (8), and the mask material (25, 30) having an opening corresponding to the first metal layer (8) is disposed, and then the opening of the mask material (25, 30). From the second metal layer (8), the first metal layer (8) becomes a portion formed in the second groove (6) of the metal film (24). And a step of making the height higher than 10).

このような製造方法によれば、第１金属層（８）を第２絶縁膜（４）の表面から突出した構造とすることで厚膜にしており、第２絶縁膜（４）の膜厚を従来よりも薄くすることが可能となる。このため、第１溝（５）と第２溝（６）の幅が異なっているために、これらを形成する際のエッチングレートが異なったものとなっても、第１溝（５）を下層配線（３）に到達させるまでにエッチングしなければならない深さは従来と比べて浅く、エッチングレートが違ってもエッチング時間が短いため第２溝（６）が深くなったとしても、あまり深くなるものではない。   According to such a manufacturing method, the first metal layer (8) has a structure protruding from the surface of the second insulating film (4), thereby forming a thick film. The film thickness of the second insulating film (4) Can be made thinner than before. For this reason, since the widths of the first groove (5) and the second groove (6) are different, the first groove (5) is placed in the lower layer even if the etching rate at the time of forming these is different. The depth that must be etched before reaching the wiring (3) is shallower than before, and even if the etching rate is different, the etching time is short, so even if the second groove (6) becomes deep, it becomes too deep. It is not a thing.

したがって、第２溝（６）と下層配線（３）の間の距離を十分に保つことができ、これらの間の絶縁分離を行え、リークの発生を防止できる。勿論、第２溝（６）と下層配線（３）とがショートしてしまうこともない。   Therefore, a sufficient distance can be maintained between the second groove (6) and the lower layer wiring (3), insulation between them can be isolated, and leakage can be prevented. Of course, the second groove (6) and the lower layer wiring (3) are not short-circuited.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態に係る半導体装置の概略断面図である。以下、この図を参照して、本実施形態の半導体装置について説明する。 (First embodiment)
A first embodiment of the present invention will be described. FIG. 1 is a schematic cross-sectional view of the semiconductor device according to the present embodiment. Hereinafter, the semiconductor device of this embodiment will be described with reference to this drawing.

図１に示すシリコン基板１には図示しない能動素子が予め形成されており、この能動素子が形成されたシリコン基板１の表面にはＢＰＳＧ等で構成された第１絶縁膜に相当する絶縁膜２が形成されている。この絶縁膜２の上には、Ａｌ等により構成された下層配線３がパターニングされており、絶縁膜２に形成されたコンタクトホール２ａを通じて能動素子の所望位置と電気的に接続されている。   An active element (not shown) is formed in advance on the silicon substrate 1 shown in FIG. 1, and an insulating film 2 corresponding to a first insulating film made of BPSG or the like is formed on the surface of the silicon substrate 1 on which the active element is formed. Is formed. On the insulating film 2, a lower layer wiring 3 made of Al or the like is patterned, and is electrically connected to a desired position of the active element through a contact hole 2a formed in the insulating film 2.

また、下層配線３を含め、絶縁膜２を覆うようにさらにＴＥＯＳ等で構成された第２絶縁膜に相当する絶縁膜４が形成されている。この絶縁膜４のうち、パッド部に位置する場所には、下層配線３まで達する第１溝としての溝５が形成されており、配線部に位置する場所には、下層配線３まで達しない深さの第２溝としての溝６が形成されている。なお、パッド部は、図示しない能動素子の上に配置されている。このような構造の場合、パッド部にボンディングを行ったときに、その影響が下層に伝達され易いため、後述する構造、製造方法が特に有効となる。   An insulating film 4 corresponding to a second insulating film made of TEOS or the like is further formed so as to cover the insulating film 2 including the lower layer wiring 3. In this insulating film 4, a groove 5 as a first groove reaching the lower layer wiring 3 is formed at a position located in the pad portion, and a depth not reaching the lower layer wiring 3 is formed at a location located in the wiring portion. A groove 6 as a second groove is formed. The pad portion is disposed on an active element (not shown). In the case of such a structure, when bonding is performed on the pad portion, the influence is easily transmitted to the lower layer, so that the structure and manufacturing method described later are particularly effective.

パッド部に位置する場所に形成された溝５内には、バリアメタル７を介して第１金属層としてのＣｕ層８が形成されており、配線部に位置する場所に形成された溝６内にも、バリアメタル９を介してＣｕ層８と同一階層として構成された第２金属層としてのＣｕ配線部１０が形成されている。   A Cu layer 8 as a first metal layer is formed in the groove 5 formed at a position located in the pad portion via a barrier metal 7, and the groove 6 formed in a position located in the wiring portion In addition, a Cu wiring portion 10 is formed as a second metal layer configured as the same layer as the Cu layer 8 via the barrier metal 9.

バリアメタル７は、Ｃｕ層８から下層配線３内へのＣｕの拡散を防止するために設けられている。バリアメタル９は、後述する製造方法の説明において記載するが、バリアメタル７の形成時に同時に形成されるものである。   The barrier metal 7 is provided to prevent Cu from diffusing from the Cu layer 8 into the lower layer wiring 3. The barrier metal 9 is described in the description of the manufacturing method described later, but is formed simultaneously with the formation of the barrier metal 7.

Ｃｕ層８は、パッド部の一部を構成するものであり、Ａｌよりも硬く、ボンディング時のＡｌの塑性変形による影響が下層に伝搬されないようにする機能を果たすものである。このＣｕ層８は、溝６の深さ分の厚さでは上記機能を十分に発揮できない可能性があるため、絶縁膜４の表面よりもさらに突出した形状とされることで、同一階層に形成されたＣｕ配線部１０よりも高くされている。つまり、その突出した部分も含めＣｕ膜８が厚膜とされ、上記機能が十分に発揮できるようになっている。   The Cu layer 8 constitutes a part of the pad portion, is harder than Al, and serves to prevent the influence of plastic deformation of Al during bonding from being propagated to the lower layer. The Cu layer 8 may not be able to sufficiently exhibit the above function with a thickness corresponding to the depth of the groove 6, and thus is formed in the same layer by having a shape further protruding from the surface of the insulating film 4. It is made higher than the Cu wiring part 10 made. That is, the Cu film 8 including the protruding portion is made thick, so that the above functions can be sufficiently exhibited.

さらに、Ｃｕ層８の上には、Ｃｕ層８を全体的に覆うようにバリアメタル１１が形成され、このバリアメタル１１を介してＡｌ層１２が形成されている。このＡｌ層１２がボンディングワイヤが直接接するパッドとして機能するものであり、Ａｌ層１２、バリアメタル１１、Ｃｕ層８およびバリアメタル７により、パッド部が構成されている。   Further, a barrier metal 11 is formed on the Cu layer 8 so as to entirely cover the Cu layer 8, and an Al layer 12 is formed via the barrier metal 11. The Al layer 12 functions as a pad with which the bonding wire directly contacts, and the Al layer 12, the barrier metal 11, the Cu layer 8, and the barrier metal 7 constitute a pad portion.

また、Ｃｕ配線部１０の上にも、Ｃｕ配線部１０を全体的に覆うようにバリアメタル１３が形成され、このバリアメタル１３を介してＡｌ配線部１４が形成されている。そして、これらＡｌ配線部１４およびバリアメタル１３とＣｕ配線部１０およびバリアメタル９にて配線部が構成されている。
A barrier metal 13 is also formed on the Cu wiring portion 10 so as to cover the Cu wiring portion 10 as a whole, and an Al wiring portion 14 is formed through the barrier metal 13. The Al wiring part 14, the barrier metal 13, the Cu wiring part 10, and the barrier metal 9 constitute a wiring part.

以上のように構成された半導体装置では、溝６の深さが所定深さとされている。このため、Ｃｕ配線部１０と下層配線３との間が所望間隔空けられた状態となっており、上部配線を構成する配線部と下層配線３との間の絶縁分離が十分に為され、これらの間のリークが防止されている。また、パッド部では、Ｃｕ層８が絶縁膜４の表面よりも突き出すようにした構成とされることで厚膜にされ、ボンディング時のＡｌ層１２の塑性変形による影響が下層に伝搬されないようにする機能を果たすことが可能となる。このため、下層でのクラックの発生を防止できる。   In the semiconductor device configured as described above, the depth of the groove 6 is set to a predetermined depth. For this reason, the Cu wiring part 10 and the lower layer wiring 3 are in a state where a desired interval is provided, and the insulation separation between the wiring part constituting the upper wiring and the lower layer wiring 3 is sufficiently performed. Leakage between is prevented. Further, in the pad portion, the Cu layer 8 is formed so as to protrude from the surface of the insulating film 4 so as to be thick, so that the influence of plastic deformation of the Al layer 12 during bonding is not propagated to the lower layer. It is possible to fulfill the function of For this reason, generation | occurrence | production of the crack in a lower layer can be prevented.

続いて、本実施形態の半導体装置の製造方法について説明する。図２および図３は、本実施形態の半導体装置の製造工程を示した断面図である。以下、これらの図を参照して説明する。   Next, a method for manufacturing the semiconductor device of this embodiment will be described. 2 and 3 are cross-sectional views showing the manufacturing process of the semiconductor device of this embodiment. Hereinafter, description will be given with reference to these drawings.

図２（ａ）に示す工程では、能動素子が形成されたシリコン基板１の表面にＢＰＳＧなどで構成される絶縁膜２を形成する。そして、フォトリソグラフィ・エッチング工程により、絶縁膜２に対してコンタクトホール２ａを形成したのち、絶縁膜２の上にＡｌ等で構成される金属膜を成膜し、この金属膜をパターニングすることで下層配線３を形成する。次に、図２（ｂ）に示す工程では、下層配線３を覆うようにＴＥＯＳ等で構成される絶縁膜４を成膜したのち、ＣＭＰなどにより絶縁膜４を平坦化し、下層配線３の上の絶縁膜４の膜厚が例えば２μｍ程度となるようにする。   In the step shown in FIG. 2A, an insulating film 2 made of BPSG or the like is formed on the surface of the silicon substrate 1 on which active elements are formed. Then, after a contact hole 2a is formed in the insulating film 2 by a photolithography / etching process, a metal film made of Al or the like is formed on the insulating film 2, and this metal film is patterned. Lower layer wiring 3 is formed. Next, in the step shown in FIG. 2B, the insulating film 4 made of TEOS or the like is formed so as to cover the lower layer wiring 3, and then the insulating film 4 is flattened by CMP or the like. The thickness of the insulating film 4 is made to be about 2 μm, for example.

図２（ｃ）に示す工程では、フォトリソグラフィ・エッチング工程を行うことで、絶縁膜４に溝５ａを形成する。具体的には、絶縁膜４の表面にレジスト２０を積み、レジスト２０のうちコンタクト部の形成領域（下層配線３とコンタクトを取る位置）を開口させたのち、レジスト２０をマスクとして絶縁膜４を所定深さまでエッチングして溝５ａを形成する。なお、このときにはまだ溝５ａを所定深さまでしかエッチングしていないため、溝５ａは下層配線３には達しない状態となっている。このときの溝５ａの深さとしては、例えば、後工程で形成される上述した溝６の深さ分だけ絶縁膜４の膜厚が残る程度とすることができる。   In the step shown in FIG. 2C, a groove 5a is formed in the insulating film 4 by performing a photolithography / etching step. Specifically, the resist 20 is stacked on the surface of the insulating film 4, a contact portion formation region (a position where contact is made with the lower layer wiring 3) of the resist 20 is opened, and then the insulating film 4 is formed using the resist 20 as a mask. The groove 5a is formed by etching to a predetermined depth. At this time, since the groove 5a is only etched to a predetermined depth, the groove 5a does not reach the lower layer wiring 3. The depth of the groove 5a at this time can be, for example, such that the film thickness of the insulating film 4 remains by the depth of the above-described groove 6 formed in a later step.

図２（ｄ）に示す工程では、フォトリソグラフィ・エッチング工程を行うことで、溝５ａを深くすると共に溝６を形成する。具体的には、レジスト２０を除去してからレジスト２１を積み直し、レジスト２１のうち、配線部の形成領域を開口させたのち、再度、レジスト２１をマスクとして絶縁膜４をエッチングする。これにより、溝５ｂを形成することで、溝５ａおよび溝５ｂよりなる溝５を下層配線３に到達させると共に、所定深さの溝６を形成する。   In the step shown in FIG. 2D, the groove 5a is deepened and the groove 6 is formed by performing a photolithography etching process. Specifically, after removing the resist 20, the resist 21 is stacked again, and after forming the wiring portion formation region in the resist 21, the insulating film 4 is etched again using the resist 21 as a mask. Thus, by forming the groove 5b, the groove 5 composed of the groove 5a and the groove 5b reaches the lower layer wiring 3, and the groove 6 having a predetermined depth is formed.

このとき、溝５と溝６の幅が異なっているため、これらのエッチングレートが異なったものとなるが、上述したように、Ｃｕ層８を絶縁膜４の表面から突出した構造とすることで厚膜にしており、絶縁膜４の膜厚を従来よりも薄くすることが可能となる。このため、溝５を下層配線３に到達させるまでにエッチングしなければならない深さは従来と比べて小さく、エッチングレートの相違により溝６が若干深くなったとしても、あまり深くなるものではない。   At this time, since the widths of the groove 5 and the groove 6 are different, these etching rates are different. However, as described above, the Cu layer 8 has a structure protruding from the surface of the insulating film 4. The film thickness is increased, and the thickness of the insulating film 4 can be made thinner than before. For this reason, the depth that must be etched before the groove 5 reaches the lower layer wiring 3 is smaller than in the prior art, and even if the groove 6 becomes slightly deep due to the difference in etching rate, it does not become so deep.

図２（ｅ）に示す工程では、レジスト２１を除去したのち、絶縁膜４の表面および下層配線３の表面に例えばＴｉＮ、ＴｉＷ等により構成されるバリアメタル２２を形成したのち、さらにバリアメタル２２の表面にＣｕシード層２３を例えば２０００Å程度の膜厚で形成する。そして、図２（ｆ）に示す工程では、Ｃｕシード層２３を電極とした電解メッキによりＣｕメッキを施し、Ｃｕ膜２４を例えば３μｍ程度成膜する。   In the step shown in FIG. 2E, after removing the resist 21, a barrier metal 22 made of, for example, TiN, TiW or the like is formed on the surface of the insulating film 4 and the surface of the lower wiring 3, and then the barrier metal 22 is further formed. A Cu seed layer 23 is formed on the surface of the film with a film thickness of about 2000 mm, for example. In the step shown in FIG. 2F, Cu plating is performed by electrolytic plating using the Cu seed layer 23 as an electrode, and a Cu film 24 is formed to a thickness of about 3 μm, for example.

図３（ａ）に示す工程では、Ｃｕ膜２４をＣＭＰ等により平坦化する。このとき、絶縁膜４をストッパ膜として平坦化を行い、溝５、６にのみＣｕ膜２４を残す。これにより、Ｃｕ膜２４にてＣｕ層８およびＣｕ配線部１０が形成されると共に、バリアメタル２２が溝５、６の内壁にのみ残り、バリアメタル７、９が形成される。   In the step shown in FIG. 3A, the Cu film 24 is planarized by CMP or the like. At this time, planarization is performed using the insulating film 4 as a stopper film, and the Cu film 24 is left only in the grooves 5 and 6. Thereby, the Cu layer 8 and the Cu wiring portion 10 are formed in the Cu film 24, and the barrier metal 22 remains only on the inner walls of the grooves 5 and 6, and the barrier metals 7 and 9 are formed.

図３（ｂ）に示す工程では、絶縁膜４およびＣｕ層８、Ｃｕ配線部１０等の上にレジスト２５を成膜したのち、Ｃｕ層８上においてレジスト２５を開口させる。そして、図３（ｃ）に示す工程において、無電解メッキにより、レジスト２５の開口部においてＣｕ層８を積み増し、厚膜のＣｕ層８を形成する。これにより、Ｃｕ層８が絶縁膜４の表面よりも突出した状態となる。この後、レジスト２５を除去する。   In the step shown in FIG. 3B, a resist 25 is formed on the insulating film 4, the Cu layer 8, the Cu wiring portion 10, and the like, and then the resist 25 is opened on the Cu layer 8. In the step shown in FIG. 3C, the Cu layer 8 is stacked in the opening of the resist 25 by electroless plating to form a thick Cu layer 8. As a result, the Cu layer 8 protrudes from the surface of the insulating film 4. Thereafter, the resist 25 is removed.

図３（ｄ）に示す工程では、絶縁膜４の表面を含め、Ｃｕ層８およびＣｕ配線部１０の表面にＴｉＮ、ＴｉＷ等で構成されるバリアメタル２６を例えば２００Å程度の膜厚となるように形成した後、さらにその上にＡｌ膜２７を例えば２μｍ程度成膜する。そして、図３（ｅ）に示す工程において、フォトリソグラフィ・エッチング工程により、これらＡｌ膜２７およびバリアメタル２６をパターニングすることで、パッド部のＡｌ層１２およびバリアメタル１１が形成されると共に、配線部のＡｌ配線部１４およびバリアメタル１３が形成される。これにより、図１に示した半導体装置が完成する。   In the step shown in FIG. 3D, the barrier metal 26 made of TiN, TiW or the like is formed on the surface of the Cu layer 8 and the Cu wiring portion 10 including the surface of the insulating film 4 so as to have a film thickness of about 200 mm, for example. Then, an Al film 27 is further formed thereon, for example, about 2 μm. In the step shown in FIG. 3E, the Al layer 12 and the barrier metal 11 in the pad portion are formed by patterning the Al film 27 and the barrier metal 26 by a photolithography / etching step. Al wiring part 14 and barrier metal 13 are formed. Thereby, the semiconductor device shown in FIG. 1 is completed.

以上説明したように、本実施形態の半導体装置では、上述したように、Ｃｕ層８を絶縁膜４の表面から突出した構造とすることで厚膜にしており、絶縁膜４の膜厚を従来よりも薄くすることが可能となる。このため、溝５と溝６の幅が異なっているために、これらを形成する際のエッチングレートが異なったものとなっても、溝５を下層配線３に到達させるまでにエッチングしなければならない深さは従来と比べて浅く、エッチングレートの相違により溝６が深くなったとしても、あまり深くなるものではない。   As described above, in the semiconductor device according to the present embodiment, as described above, the Cu layer 8 has a structure protruding from the surface of the insulating film 4, thereby increasing the thickness of the insulating film 4. It is possible to make it thinner. For this reason, since the widths of the groove 5 and the groove 6 are different, even if the etching rates for forming these grooves are different, the groove 5 must be etched before reaching the lower layer wiring 3. The depth is shallower than in the prior art, and even if the groove 6 becomes deep due to the difference in etching rate, it does not become so deep.

したがって、溝６と下層配線３の間の距離を十分に保つことができ、これらの間の絶縁分離を行え、リークの発生を防止できる。勿論、溝６と下層配線３とがショートしてしまうこともない。   Therefore, a sufficient distance between the trench 6 and the lower layer wiring 3 can be maintained, insulation between them can be isolated, and leakage can be prevented. Of course, the groove 6 and the lower wiring 3 are not short-circuited.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、第１実施形態に対して半導体装置の製造方法を変更したものであり、半導体装置の構造自体は第１実施形態と同様であるため、半導体装置の製造方法のうち第１実施形態と異なっている部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the semiconductor device manufacturing method is changed with respect to the first embodiment, and the structure of the semiconductor device itself is the same as that of the first embodiment. Only the parts different from the form will be described.

図４は、本実施形態に係る半導体装置の製造工程の一部を示した断面図であり、第１実施形態と異なっている部分のみ抽出したものである。   FIG. 4 is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the present embodiment, and only the portions different from the first embodiment are extracted.

まず、第１実施形態に示した図２（ａ）〜（ｆ）に示す工程を行う。続いて、図４（ａ）に示す工程において、Ｃｕ膜２４をＣＭＰ等により平坦化する。このとき、絶縁膜４が露出しない程度、例えば絶縁膜４の表面上にＣｕ膜２４が２０００Å程度残るように平坦化を行う。そして、図４（ｂ）に示す工程において、第１実施形態で示した図３（ｂ）、（ｃ）と同様に、レジスト２５を形成し、電解メッキによってＣｕ膜２４のうちＣｕ層８となる部分を積み増す。その後、図４（ｃ）に示す工程において、レジスト２５を除去したのち、絶縁膜４の表面が露出するまでＣｕ膜２４およびバリアメタル２２をエッチバックする。これにより、Ｃｕ膜２４にてＣｕ層８およびＣｕ配線部１０が形成されると共に、バリアメタル２２が溝５、６の内壁にのみ残り、バリアメタル７、９が形成される。これ以降は、第１実施形態に示した図３（ｄ）、（ｅ）に示す工程を行うことで、図１と同様の構造の半導体装置が完成する。   First, the steps shown in FIGS. 2A to 2F shown in the first embodiment are performed. Subsequently, in the step shown in FIG. 4A, the Cu film 24 is planarized by CMP or the like. At this time, the planarization is performed to such an extent that the insulating film 4 is not exposed, for example, about 2000 mm of the Cu film 24 remains on the surface of the insulating film 4. In the step shown in FIG. 4B, a resist 25 is formed as in FIGS. 3B and 3C shown in the first embodiment, and the Cu layer 8 in the Cu film 24 is formed by electrolytic plating. The part which becomes is piled up. Thereafter, in the step shown in FIG. 4C, after removing the resist 25, the Cu film 24 and the barrier metal 22 are etched back until the surface of the insulating film 4 is exposed. Thereby, the Cu layer 8 and the Cu wiring portion 10 are formed in the Cu film 24, and the barrier metal 22 remains only on the inner walls of the grooves 5 and 6, and the barrier metals 7 and 9 are formed. Thereafter, the semiconductor device having the same structure as that of FIG. 1 is completed by performing the steps shown in FIGS. 3D and 3E shown in the first embodiment.

以上説明したように、本実施形態で示した製造方法によっても、第１実施形態と同様の構造の半導体装置を製造することが可能であり、第１実施形態と同様の効果を得ることができる。   As described above, the semiconductor device having the same structure as that of the first embodiment can be manufactured by the manufacturing method shown in this embodiment, and the same effect as that of the first embodiment can be obtained. .

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、第１実施形態に対して半導体装置の製造方法を変更したものであり、半導体装置の基本的な構造は第１実施形態と同様であるため、半導体装置の製造方法のうち第１実施形態と異なっている部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. In this embodiment, the semiconductor device manufacturing method is changed with respect to the first embodiment, and the basic structure of the semiconductor device is the same as that of the first embodiment. Only the parts different from the embodiment will be described.

図５は、本実施形態に係る半導体装置の製造工程の一部を示した断面図であり、第１実施形態と異なっている部分のみ抽出したものである。   FIG. 5 is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the present embodiment, in which only the portions different from the first embodiment are extracted.

まず、第１実施形態に示した図２（ａ）〜（ｆ）および図３（ａ）に示す工程を行い、Ｃｕ膜２４にてＣｕ層８およびＣｕ配線部１０を形成すると共に、バリアメタル２２を溝５、６の内壁にのみ残し、バリアメタル７、９を形成する。続いて、図５（ａ）に示す工程において、第１実施形態で形成したレジスト２５の代わりに窒化膜３０を成膜し、窒化膜３０のうちＣｕ層８と対応する位置が開口するようにパターニングする。そして、窒化膜３０をマスクとした状態で無電解メッキを行い、Ｃｕ層８を積み増す。その後、図５（ｂ）に示す工程において、窒化膜３０およびＣｕ層８の表面にバリアメタル２６およびＡｌ膜２７を成膜した後、これらをパターニングし、Ｃｕ層８の上部に残すことで、Ａｌ層１２およびバリアメタル１１を形成する。これにより、本実施形態の半導体装置が完成する。なお、このような構造において、窒化膜３０が残るが、そのまま絶縁膜の一部として使用することができる。また、配線部がバリアメタル９およびＣｕ配線部１０のみで構成されることになるが、配線としての役割を十分に果たすため問題ない。   First, the steps shown in FIGS. 2A to 2F and FIG. 3A shown in the first embodiment are performed to form the Cu layer 8 and the Cu wiring portion 10 with the Cu film 24, and the barrier metal. 22 is left only on the inner walls of the grooves 5 and 6, and the barrier metals 7 and 9 are formed. 5A, a nitride film 30 is formed instead of the resist 25 formed in the first embodiment, and a position corresponding to the Cu layer 8 in the nitride film 30 is opened. Pattern. Then, electroless plating is performed using the nitride film 30 as a mask to accumulate the Cu layer 8. Thereafter, in the step shown in FIG. 5B, after the barrier metal 26 and the Al film 27 are formed on the surfaces of the nitride film 30 and the Cu layer 8, they are patterned and left on the Cu layer 8. An Al layer 12 and a barrier metal 11 are formed. Thereby, the semiconductor device of this embodiment is completed. In such a structure, the nitride film 30 remains, but can be used as it is as a part of the insulating film. Further, although the wiring portion is composed only of the barrier metal 9 and the Cu wiring portion 10, there is no problem because it sufficiently serves as a wiring.

以上説明したように、本実施形態で示した製造方法によっても、第１実施形態と実質的に同様の構造の半導体装置を製造することが可能であり、第１実施形態と同様の効果を得ることができる。   As described above, it is possible to manufacture a semiconductor device having a structure substantially similar to that of the first embodiment also by the manufacturing method shown in this embodiment, and the same effects as those of the first embodiment can be obtained. be able to.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態では、第１実施形態に対して半導体装置の製造方法を変更したものであり、半導体装置の構造自体は第１実施形態と同様であるため、半導体装置の製造方法のうち第１実施形態と異なっている部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. In the present embodiment, the semiconductor device manufacturing method is changed with respect to the first embodiment, and the structure of the semiconductor device itself is the same as that of the first embodiment. Only the parts different from the form will be described.

図６は、本実施形態に係る半導体装置の製造工程の一部を示した断面図であり、第１実施形態と異なっている部分のみ抽出したものである。   FIG. 6 is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the present embodiment, in which only the portions different from the first embodiment are extracted.

まず、第１実施形態に示した図２（ａ）〜（ｆ）および図３（ａ）、（ｂ）に示す工程を行う。続いて、図６（ａ）に示す工程において、レジスト２５の開口部においてＣｕ層８を積み増す。そして、図６（ｂ）に示す工程において、レジスト２５の開口部の側壁に付着し難い条件でバリアメタル２６およびＡｌ膜２７を成膜する。例えば、スパッタ法のように、基板垂直方向に成膜材料を供給するような手法を用いることで、レジスト２５の開口部の側壁にあまりバリアメタル２６およびＡｌ膜２７が付着しないようにできる。この後、図６（ｃ）に示す工程において、レジスト２５を除去すると、それと同時にレジスト２５の表面に形成されたバリアメタル２６およびＡｌ膜２７がリフトオフされ、Ｃｕ層８上にのみ残ってバリアメタル１１およびＡｌ層１２が形成される。これにより、図１と実質的に同様の構造の半導体装置が完成する。   First, the steps shown in FIGS. 2A to 2F and FIGS. 3A and 3B shown in the first embodiment are performed. Subsequently, in the step shown in FIG. 6A, the Cu layer 8 is stacked in the opening of the resist 25. In the step shown in FIG. 6B, the barrier metal 26 and the Al film 27 are formed under conditions that are difficult to adhere to the side wall of the opening of the resist 25. For example, by using a method of supplying a film forming material in the direction perpendicular to the substrate, such as sputtering, the barrier metal 26 and the Al film 27 can be hardly attached to the side wall of the opening of the resist 25. Thereafter, in the step shown in FIG. 6C, when the resist 25 is removed, at the same time, the barrier metal 26 and the Al film 27 formed on the surface of the resist 25 are lifted off and remain only on the Cu layer 8 to remain there. 11 and an Al layer 12 are formed. As a result, a semiconductor device having a structure substantially similar to that of FIG. 1 is completed.

以上説明したように、本実施形態で示した製造方法によっても、第１実施形態と同様の構造の半導体装置を製造することが可能であり、第１実施形態と同様の効果を得ることができる。   As described above, the semiconductor device having the same structure as that of the first embodiment can be manufactured by the manufacturing method shown in this embodiment, and the same effect as that of the first embodiment can be obtained. .

なお、このようなリフトオフによってＡｌ層１２を形成する場合には、Ｃｕ層８からＡｌ層１２にＣｕが移動するマイグレーションが生じても、Ａｌ層１２およびＣｕ層８がボンディングを行うためのパッド部として機能するものであり、あまりマイグレーションによる影響を受ける場所ではないため、図７に示すように、上述したＡｌ層１２の下層のバリアメタル１１を無くした構造としても良い。   In the case where the Al layer 12 is formed by such lift-off, even if migration in which Cu moves from the Cu layer 8 to the Al layer 12 occurs, the pad portion for bonding the Al layer 12 and the Cu layer 8 is performed. Therefore, the barrier metal 11 under the Al layer 12 described above may be eliminated as shown in FIG.

（他の実施形態）
上記第１、第２実施形態では、図１もしくは図３（ｅ）に示したように、Ａｌ層１２がＣｕ層８を覆うように形成した場合について説明したが、図８に示す半導体装置の断面図のように、Ｃｕ層８の上部において、ワイヤボンディングが行われる領域、つまりパッドとして機能させたい領域にのみＡｌ層１２が形成される構造であっても構わない。さらに、上記第１、第２実施形態において、図７で説明した半導体装置と同様、バリアメタル１１を無くした構造としても構わない。 (Other embodiments)
In the first and second embodiments, the case where the Al layer 12 is formed so as to cover the Cu layer 8 as shown in FIG. 1 or FIG. 3E has been described. However, the semiconductor device shown in FIG. As shown in the cross-sectional view, a structure in which the Al layer 12 is formed only in a region where wire bonding is performed, that is, a region where it is desired to function as a pad, on the upper part of the Cu layer 8 may be employed. Furthermore, in the first and second embodiments, the barrier metal 11 may be eliminated as in the semiconductor device described with reference to FIG.

同様に、上記第３実施形態では、図５（ｂ）に示したように、窒化膜３０の開口部を全部覆うようにバリアメタル１１およびＡｌ層１２を形成したが、この場合にも、図９に示す半導体装置の断面図のように、Ｃｕ層８の上部において、ワイヤボンディングが行われる領域、つまりパッドとして機能させたい領域にのみＡｌ層１２が形成される構造であっても構わない。さらに、上記第３実施形態において、図７で説明した半導体装置と同様、バリアメタル１１を無くした構造としても構わない。   Similarly, in the third embodiment, as shown in FIG. 5B, the barrier metal 11 and the Al layer 12 are formed so as to cover all the openings of the nitride film 30. As shown in the sectional view of the semiconductor device shown in FIG. 9, the Al layer 12 may be formed only in a region where wire bonding is performed, that is, a region where it is desired to function as a pad, above the Cu layer 8. Further, in the third embodiment, the barrier metal 11 may be eliminated as in the semiconductor device described with reference to FIG.

また、上記実施形態では、クラック防止用の金属層としてＣｕ層８を例に挙げたが、他の金属であっても良い。例えば、純粋なＣｕのみで構成されたものでなくても、Ｃｕを含む金属などで構成されていても良い。   Moreover, in the said embodiment, although Cu layer 8 was mentioned as an example as a metal layer for crack prevention, another metal may be sufficient. For example, it may not be comprised only with pure Cu, but may be comprised with the metal etc. which contain Cu.

本発明の第１実施形態に係る半導体装置の断面構成を示す図である。It is a figure showing the section composition of the semiconductor device concerning a 1st embodiment of the present invention. 図１に示す半導体装置の製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. 1. 図２に続く半導体装置の製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 2; 本発明の第２実施形態に係る半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the semiconductor device which concerns on 4th Embodiment of this invention. 上記第４実施形態の変形例を示した断面図である。It is sectional drawing which showed the modification of the said 4th Embodiment. 他の実施形態で説明する半導体装置の断面図である。It is sectional drawing of the semiconductor device demonstrated by other embodiment. 他の実施形態で説明する半導体装置の断面図である。It is sectional drawing of the semiconductor device demonstrated by other embodiment. 本発明者らが検討した半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the semiconductor device which the present inventors examined.

符号の説明Explanation of symbols

１…シリコン基板、２…絶縁膜、２ａ…コンタクトホール、３…下層配線、４…絶縁膜、５、６…溝、７、９、１１、１３、１４、２２、２６…バリアメタル、８…Ｃｕ層、１０…Ｃｕ配線部、１２…Ａｌ層、１４…Ａｌ配線部、２０、２１、２５…レジスト、２３…Ｃｕシード層、２４…Ｃｕ膜、２７…Ａｌ膜、３０…窒化膜。   DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Insulating film, 2a ... Contact hole, 3 ... Lower layer wiring, 4 ... Insulating film, 5, 6 ... Groove, 7, 9, 11, 13, 14, 22, 26 ... Barrier metal, 8 ... Cu layer, 10 ... Cu wiring part, 12 ... Al layer, 14 ... Al wiring part, 20, 21, 25 ... resist, 23 ... Cu seed layer, 24 ... Cu film, 27 ... Al film, 30 ... Nitride film.

Claims (6)

能動素子が形成された半導体基板（１）と、
前記半導体基板（１）上に配置され、コンタクトホール（２ａ）が形成された第１絶縁膜（２）と、
前記第１絶縁膜（２）上に形成され、前記コンタクトホール（２ａ）を通じて前記能動素子と電気的に接続された下層配線（３）と、
前記下層配線（３）を含め、前記第１絶縁膜（２）の上に備えられ、前記下層配線（３）まで達する第１溝（５）と前記下層配線（３）から離間する深さを有する第２溝（６）とが形成された第２絶縁膜（４）と、
前記下層配線（３）と電気的に接続され、前記第１溝（５）に埋設されると共に、前記第２絶縁膜（４）の表面よりも突出するように形成された第１金属層（８）を含む複数の金属層（７、８、１１、１２）で構成されたパッド部と、
前記第２絶縁膜（４）にて前記下層配線（３）から絶縁分離され、前記第２溝（６）に埋設され、前記第１金属層（８）と同一階層となる第２金属層（１０）を含む複数の金属層（９、１０、１３、１４）で構成された配線部と、を備え、
前記パッド部に備えられた前記第１金属層（８）が前記第１溝（５）の深さより厚膜とされ、前記配線部に備えられた前記第２金属層（１０）よりも高くされていることを特徴とする半導体装置。 A semiconductor substrate (1) on which active elements are formed;
A first insulating film (2) disposed on the semiconductor substrate (1) and having a contact hole (2a) formed thereon;
A lower wiring (3) formed on the first insulating film (2) and electrically connected to the active element through the contact hole (2a);
The first groove (5) provided on the first insulating film (2) including the lower layer wiring (3) and reaching the lower layer wiring (3) is separated from the lower layer wiring (3). A second insulating film (4) formed with a second groove (6) having,
A first metal layer (electrically connected to the lower wiring (3), embedded in the first groove (5), and formed so as to protrude from the surface of the second insulating film (4). 8) a pad portion composed of a plurality of metal layers (7, 8, 11, 12),
A second metal layer (4) that is insulated and separated from the lower layer wiring (3), embedded in the second groove (6), and in the same level as the first metal layer (8). 10) including a plurality of metal layers (9, 10, 13, 14) including wiring parts,
The first metal layer (8) provided in the pad portion is thicker than the depth of the first groove (5) and is higher than the second metal layer (10) provided in the wiring portion. A semiconductor device characterized by that. 前記第１金属層（８）および前記第２金属層（１０）はＣｕを含む金属により構成されていることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the first metal layer (8) and the second metal layer (10) are made of a metal containing Cu. 前記パッド部は、前記能動素子の上に配置されていることを特徴とする請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1, wherein the pad portion is disposed on the active element. 能動素子が形成された半導体基板（１）を用意する工程と、
前記半導体基板（１）上に第１絶縁膜（２）を配置すると共に、該第１絶縁膜（２）に対して前記能動素子に繋がるコンタクトホール（２ａ）を形成する工程と、
前記第１絶縁膜（２）上に、前記コンタクトホール（２ａ）を通じて前記能動素子と電気的に接続される下層配線（３）を形成する工程と、
前記下層配線（３）を含み、前記第１絶縁膜（２）の上に第２絶縁膜（４）を形成すると共に、該第２絶縁膜（４）に対して、パッド部が配置される位置において前記下層配線（３）まで達する第１溝（５）を形成すると共に、配線部が配置される位置において前記下層配線（３）から離間する深さを有する第２溝（６）を形成する工程と、
前記第１、第２溝（５、６）内を含み、前記第２絶縁膜（４）上に金属膜（２４）を配置したのち、該金属膜（２４）を平坦化する工程と、
前記金属膜（２４）のうち前記第１溝（５）内に形成された部分を第１金属層（８）として、該第１金属層（８）と対応する位置が開口するマスク材（２５、３０）を配置したのち、該マスク材（２５、３０）の開口部から前記第１金属層（８）を積み増すことで、該第１金属層（８）が前記金属膜（２４）のうちの前記第２溝（６）内に形成された部分となる第２金属層（１０）よりも高くなるようにする工程と、を含み、
前記第１金属層（８）を含む複数の金属層（７、８、１１、１２）によって前記パッド部を構成すると共に、前記第２金属層（１０）を含む複数の金属層（９、１０、１３、１４）によって前記配線部を構成する半導体装置を製造することを特徴とする半導体装置の製造方法。 Preparing a semiconductor substrate (1) on which active elements are formed;
Disposing a first insulating film (2) on the semiconductor substrate (1) and forming a contact hole (2a) connected to the active element in the first insulating film (2);
Forming a lower wiring (3) electrically connected to the active element through the contact hole (2a) on the first insulating film (2);
A second insulating film (4) is formed on the first insulating film (2), including the lower layer wiring (3), and a pad portion is disposed on the second insulating film (4). A first groove (5) reaching the lower layer wiring (3) at a position is formed, and a second groove (6) having a depth away from the lower layer wiring (3) is formed at a position where the wiring portion is disposed. And a process of
Including a step of planarizing the metal film (24) after disposing the metal film (24) on the second insulating film (4) including the inside of the first and second grooves (5, 6);
A portion of the metal film (24) formed in the first groove (5) is defined as a first metal layer (8), and a mask material (25) corresponding to the first metal layer (8) is opened. , 30), and the first metal layer (8) is stacked from the opening of the mask material (25, 30), so that the first metal layer (8) is formed on the metal film (24). a step to be higher than the second groove second metal layer serving as a portion formed in (6) (10) of out, only including,
The pad portion is constituted by a plurality of metal layers (7, 8, 11, 12) including the first metal layer (8), and a plurality of metal layers (9, 10) including the second metal layer (10). , 13, 14) to manufacture a semiconductor device constituting the wiring part . 前記金属膜（２４）を配置および平坦化する工程では、Ｃｕを含む金属により前記金属膜（２４）を形成することを特徴とする請求項４に記載の半導体装置の製造方法。 5. The method of manufacturing a semiconductor device according to claim 4, wherein in the step of arranging and planarizing the metal film (24), the metal film (24) is formed of a metal containing Cu. 前記第１、第２溝（６）を形成する工程では、前記能動素子の上を前記パッド部が配置される位置として、この場所に前記第１溝（５）を形成することを特徴とする請求項４または５に記載の半導体装置の製造方法。 In the step of forming the first and second grooves (6), the first groove (5) is formed at a position where the pad portion is disposed on the active element. A method for manufacturing a semiconductor device according to claim 4 or 5.
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