KR101037420B1 - Method for forming semiconductor device - Google Patents

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Abstract

본 발명은 반도체 기판 상에 금속 배선을 형성하고, 상기 금속 배선 상부에 제 1 층간절연막을 형성하고, 상기 제 1 층간절연막 상부에 식각정지막을 형성하고, 상기 식각정지막 상부에 제 2 층간절연막을 형성하고, 상기 제 2 층간절연막 측벽에 제 1 콘택홀이 구비된 배리어 절연막을 형성하고, 상기 배리어 절연막을 식각마스크로 상기 금속 배선이 노출되도록 상기 제 1 층간절연막을 식각하여 제 2 콘택홀을 형성한 후, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 매립하는 금속 콘택을 형성함으로써, 금속 배선을 전기적으로 연결시키는 금속 콘택을 형성하는데 금속 콘택의 하부가 오픈되지 않는 문제를 해결하여 콘택 저항이 증가되지 않도록 하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.According to the present invention, a metal wiring is formed on a semiconductor substrate, a first interlayer insulating film is formed on the metal wiring, an etch stop film is formed on the first interlayer insulating film, and a second interlayer insulating film is formed on the etch stop film. A barrier insulating film having a first contact hole formed on a sidewall of the second interlayer insulating film, and etching the first interlayer insulating film to expose the metal wiring with an etch mask as the barrier insulating film to form a second contact hole. Then, by forming a metal contact to fill the first contact hole and the second contact hole, to solve the problem that the lower portion of the metal contact does not open to form a metal contact that electrically connects the metal wiring contact resistance is It does not increase, thereby providing an effect of improving the characteristics of the semiconductor device.

금속 배선, 금속 콘택 Metal wiring, metal contacts

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}Method for forming semiconductor device

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 금속배선을 전기적으로 연결하는 금속 콘택을 포함하는 반도체 소자의 형성 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a semiconductor device including a metal contact for electrically connecting metal wiring.

최근에는 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력과 정보 처리 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 급발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices have also been developed rapidly. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity and information processing capability. In response to these demands, manufacturing techniques have been rapidly developed in the direction of improving integration, reliability, response speed, and the like.

한편, 반도체소자는 트랜지스터, 저항 및 커패시터 등으로 구성되며, 이러한 반도체소자를 반도체기판 상에 구현하는 데 있어서 금속배선은 필수적으로 요구된다. 금속배선은 전기적인 신호를 전송시키는 역할을 하므로, 전기적인 저항이 낮아야 함은 물론 경제적이고 신뢰성이 높아야 한다.On the other hand, the semiconductor device is composed of a transistor, a resistor, a capacitor, and the like, and the metal wiring is essential to implement such a semiconductor device on a semiconductor substrate. Since metal wiring plays a role in transmitting electrical signals, the electrical resistance must be low as well as economical and reliable.

반도체 소자의 집적도가 향상됨에 따라 디자인 룰이 작아면서 반도체 소자 내의 금속 배선들이 작아지고 있다. 이와 더불어 반도체 소자 구동을 위한 캐패시 터의 용량은 늘어나는 반면, 반도체 소자 내부에 캐패시터를 형성해야 하는 공간이 줄어들기 때문에 캐패시터의 높이가 점차 증가하게 되었다. 이와 더불어, 소정의 하부 금속 배선과 상부 금속 배선을 전기적으로 연결하는 금속 콘택 역시 더욱 미세하게 형성할 필요가 있게 되었으며, 더 나아가, 반도체 소자의 전기적 특성 및 동작 속도에 관한 요구 역시 더욱 높아짐에 따라, 금속 콘택은 더욱 미세하면서도 저항은 낮고 높은 신뢰성을 가지도록 형성되어야할 필요성이 커지게 되었다.As the degree of integration of semiconductor devices improves, the metallization lines in the semiconductor devices become smaller as design rules become smaller. In addition, while the capacity of the capacitor for driving the semiconductor device increases, the height of the capacitor gradually increases because the space for forming the capacitor inside the semiconductor device decreases. In addition, the metal contact for electrically connecting the predetermined lower metal wiring and the upper metal wiring needs to be formed more finely, and furthermore, as the demands on the electrical characteristics and the operating speed of the semiconductor device are further increased, The need for metal contacts to be formed to be finer, with low resistance and high reliability has increased.

특히, 하부 전극과 상부 전극의 높은 단차에 의해 토폴로지 균일도(topology uniformity) 불량 및 식각 타겟을 만족하지 못하는 불량을 유발하여 하부 전극과 상부전극을 전기적으로 연결시키는 금속 콘택홀이 정확하게 오픈되지 않는 문제가 발생한다. 그리고, 수직 방향의 식각을 컨트롤 하기 어려워 콘택홀이 수직방향으로 형서되지 않아 콘택홀의 하부가 오픈되지 않는 문제가 발생한다. In particular, the high level difference between the lower electrode and the upper electrode causes a problem of poor topology uniformity and a failure to satisfy the etch target, so that the metal contact hole electrically connecting the lower electrode and the upper electrode is not opened correctly. Occurs. In addition, since it is difficult to control the etching in the vertical direction, the contact hole is not formed in the vertical direction, which causes a problem that the lower part of the contact hole does not open.

도 1은 종래 기술에 따른 반도체 소자의 단면도이다. 1 is a cross-sectional view of a semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 종래 기술에 따른 반도체 소자는 반도체 기판(10) 상부에 형성된 금속 배선(12), 배리어 금속(14), 절연막들(16,18,20)의 적층구조, 절연막(16,18,20)을 관통하는 금속 콘택(22) 및 금속 콘택(22)과 접속되는 금속 배선(24)를 포함한다.As shown in FIG. 1, the semiconductor device according to the related art includes a metal wire 12, a barrier metal 14, a stacked structure of insulating films 16, 18, and 20 formed on the semiconductor substrate 10, and an insulating film. Metal contacts 22 penetrating 16, 18, and 20 and metal wires 24 connected to the metal contacts 22.

그러나, 종래 기술은 절연막들(16,18,20)의 적층구조를 형성하는데 표면단차(topology)가 발생하여 절연막들(16,18,20)을 관통하는 콘택홀 형성시 에칭 균일도(etching uniformity) 문제로 인해 'A'와 같이 콘택홀이 오픈되지 않는 문제가 발생할 가능성도 증가하게 된다. 그 결과, 콘택 저항이 증가되어 반도체 소자의 특 성을 열화시키고, 만약 콘택홀의 하부를 오픈 시키기 위해 과도 식각을 수행하는 경우, 금속 배선(12)이 노출되어 펀치(punch)가 발생하여 반도체 소자의 불량을 초래하는 문제가 발생한다. However, the prior art forms a layered structure of the insulating films 16, 18, and 20, and a surface uniformity occurs to form an etching uniformity when forming contact holes penetrating the insulating films 16, 18, and 20. The problem also increases the likelihood of problems such as 'A' not opening the contact hole. As a result, the contact resistance is increased to deteriorate the characteristics of the semiconductor device, and if the etching is performed excessively to open the lower portion of the contact hole, the metal wiring 12 is exposed and a punch is generated. Problems that lead to defects arise.

본 발명은 금속 배선을 연결하는 금속 콘택을 형성하는데, 상하 금속 배선 간의 토폴로지 단차에 의해 콘택홀 형성 시 수직 방향의 식각 컨트롤이 불량하여 콘택홀의 하부가 오픈되지 않는 문제를 해결하고자 한다.The present invention is to form a metal contact connecting the metal wiring, it is to solve the problem that the lower part of the contact hole is not open because the etch control in the vertical direction is poor when the contact hole is formed by the topology step between the upper and lower metal wiring.

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 금속 배선을 형성하는 단계와 상기 금속 배선 상부에 제 1 층간절연막을 형성하는 단계와 상기 제 1 층간절연막 상부에 식각정지막을 형성하는 단계와 상기 식각정지막 상부에 제 2 층간절연막을 형성하는 단계와 상기 제 2 층간절연막 측벽에 제 1 콘택홀이 구비된 배리어 절연막을 형성하는 단계와 상기 배리어 층간절연막을 식각마스크로 상기 금속 배선이 노출되도록 상기 제 1 층간절연막을 식각하여 제 2 콘택홀을 형성하는 단계 및 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 매립하는 금속 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.In the method of forming a semiconductor device of the present invention, forming a metal wiring on a semiconductor substrate, forming a first interlayer insulating film on the metal wiring, forming an etch stop film on the first interlayer insulating film and the etching Forming a second interlayer insulating layer on the stop layer, forming a barrier insulating layer having a first contact hole on the sidewall of the second interlayer insulating layer, and exposing the metal wiring to the barrier interlayer insulating layer as an etch mask. And etching the first interlayer insulating layer to form a second contact hole and forming a metal contact to fill the first contact hole and the second contact hole.

이때, 상기 금속 배선을 형성하는 단계 이후 상기 금속 배선 상부에 금속 장벽층을 형성하는 단계를 포함하는 것을 특징으로 한다.In this case, after the forming of the metal wiring, characterized in that it comprises the step of forming a metal barrier layer on the metal wiring.

여기서, 상기 제 1 층간절연막을 형성하는 단계는 상기 금속 배선 상에 PE-TEOS층을 형성하는 단계 및 상기 PE-TEOS층 상에 제 1 HSQ층을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the first interlayer insulating film may include forming a PE-TEOS layer on the metal interconnection and forming a first HSQ layer on the PE-TEOS layer.

그리고, 상기 식각정지막은 질화막으로 형성되는 것을 특징으로 한다.The etch stop layer is formed of a nitride film.

또한, 상기 제 2 층간절연막을 형성하는 단계는 상기 식각정지막 상부에 제 2 HSQ층을 형성하는 단계 및 상기 제 2 HSQ층 상부에 SROx층을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the second interlayer insulating layer may include forming a second HSQ layer on the etch stop layer and forming an SROx layer on the second HSQ layer.

그리고, 상기 배리어 층간절연막은 상기 제 2 층간절연막 상부에도 형성되는 것을 특징으로 한다.The barrier interlayer dielectric film is also formed on the second interlayer dielectric film.

그리고, 상기 제 1 콘택홀이 구비된 상기 배리어 절연막을 형성하는 단계는 상기 식각정지막이 노출되도록 상기 제 2 층간절연막을 식각하여 상기 금속 콘택의 폭만큼 이격되는 콘택홀들을 형성하는 단계와 상기 콘택홀들이 매립되도록 상기 제 2 층간절연막 상에 상기 배리어 절연막을 형성하는 단계 및 상기 콘택홀들에 매립된 상기 배리어 절연막 사이에 구비된 상기 제 2 층간절연막 및 상기 식각정지막을 식각하여 상기 제 1 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the barrier insulating layer including the first contact hole may include forming contact holes spaced apart by the width of the metal contact by etching the second interlayer insulating layer to expose the etch stop layer. Forming the barrier insulating film on the second interlayer insulating film to fill the gap, and etching the second interlayer insulating film and the etch stop layer between the barrier insulating film buried in the contact holes to form the first contact hole. It characterized by comprising the step of forming.

그리고, 상기 배리어 절연막은 질화막인 것을 특징으로 한다.The barrier insulating film is a nitride film.

본 발명은 금속 배선을 전기적으로 연결시키는 금속 콘택을 형성하는데, 금속 콘택의 하부가 오픈되지 않는 문제를 해결하여 콘택 저항이 증가되지 않도록 하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.The present invention forms a metal contact that electrically connects metal wires, and solves the problem that the lower portion of the metal contact is not opened, thereby providing an effect of improving the characteristics of the semiconductor device by preventing contact resistance from increasing.

이하에서는 본 발명의 실시예에 따라 첨부한 도면을 참조하여 설명하기로 한다. Hereinafter, with reference to the accompanying drawings in accordance with an embodiment of the present invention will be described.

도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 3a 내지 도 3e 는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다. 2 is a cross-sectional view illustrating a semiconductor device according to the present invention, and FIGS. 3A to 3E are cross-sectional views illustrating a method of forming a semiconductor device according to the present invention.

도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판(100) 상부에 형성된 금속 배선(102), 배리어 금속(104), 층간절연막들(106,108,110,112,114)의 적층구조, 층간절연막(114)의 상부와 층간절연막(114,112)의 측벽과, 층간절연막(110) 상부에 구비되는 배리어 절연막(116), 배리어 금속(104)과 접속되며 배리어 절연막(116), 층간절연막(110,108,106)을 관통하는 금속 콘택(124)을 포함한다. As shown in FIG. 2, the semiconductor device according to the present invention includes a metallization layer 102, a barrier metal 104, a stacked structure of the interlayer insulating layers 106, 108, 110, 112, and 114 formed on the semiconductor substrate 100, and an interlayer insulating layer 114. Metals connected to the barrier layer 116 and the barrier metal 104 provided on the upper side and the sidewalls of the interlayer insulating layers 114 and 112, the barrier insulating layer 116 provided on the interlayer insulating layer 110, and penetrating the barrier insulating layer 116 and the interlayer insulating layers 110, 108 and 106. Contact 124.

여기서, 금속 배선(102)은 알루미늄인 것이 바람직하고, 금속 장벽층(104)은 Ti,TiN 및 이들의 조합으로 이루어진 적층구조를 갖는 것으로 900Å의 두께를 갖는 것이 바람직하다. 또한, 층간절연막(106)은 900Å의 두께를 갖는 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)인 것이 바람직하고, 층간절연막(108)은 4000Å의 두께를 갖는 HSQ(Hydrogen SilsesQuioxane)인 것이 바람직하다. 그리고, 절연막(110)은 500Å의 두께를 갖는 질화막인 것이 바람직하다. 또한, 층간절연막(112)은 2000Å의 두께를 갖는 HSQ(Hydrogen SilsesQuioxane)인 것이 바람직하고, 층간절연막(114)는 4000Å의 두께를 갖는 SROx(Silicon Rich Oxide)인 것이 바람직하다. 그리고, 배리어 절연막(116)은 질화막인 것이 바람직하다. 하지만, 금속배선(102), 금속 장벽층(104), 층간절연막(106,108,110,112,114), 배리어 절연막(116)은 상술한 물질에 한정되지 않고 변경가능하다. Here, it is preferable that the metal wiring 102 is aluminum, and the metal barrier layer 104 has a laminated structure made of Ti, TiN, and a combination thereof, and preferably has a thickness of 900 kPa. In addition, the interlayer insulating film 106 is preferably Plasma Enhanced Tetra Ethyl Ortho Silicate (PE-TEOS) having a thickness of 900 kPa, and the interlayer insulating film 108 is preferably HSQ (Hydrogen SilsesQuioxane) having a thickness of 4000 kPa. The insulating film 110 is preferably a nitride film having a thickness of 500 kPa. In addition, the interlayer insulating film 112 is preferably HSQ (Hydrogen SilsesQuioxane) having a thickness of 2000 GPa, and the interlayer insulating film 114 is preferably SROx (Silicon Rich Oxide) having a thickness of 4000 GPa. The barrier insulating film 116 is preferably a nitride film. However, the metal wiring 102, the metal barrier layer 104, the interlayer insulating films 106, 108, 110, 112, and 114, and the barrier insulating film 116 are not limited to the above materials and may be changed.

여기서, 층간절연막(110)은 금속 콘택(124)이 형성될 콘택홀을 형성하는데 있어 식각정지막 역할을 하여 층간절연막(110) 상부에서 콘택홀이 1차로 형성되도 록 한다. 그리고, 배리어 절연막(116)은 금속 콘택(124)의 측벽 상부에 구비되어 층간절연막(116)을 식각마스크로 하여 층간절연막(110) 상부에 형성된 콘택홀과 수직 방향으로 정렬을 이루며 콘택홀이 형성되도록 한다. Here, the interlayer insulating layer 110 serves as an etch stop layer in forming the contact hole in which the metal contact 124 is to be formed so that the contact hole is formed first on the interlayer insulating layer 110. The barrier insulating layer 116 is provided on the sidewall of the metal contact 124 to form a contact hole vertically aligned with the contact hole formed on the interlayer insulating layer 110 using the interlayer insulating layer 116 as an etch mask. Be sure to

도 3a에 도시된 바와 같이, 반도체 소자(100) 상에 금속 배선(102)을 형성한 후, 금속 장벽층(104), 층간절연막(106,108,110)을 형성한다. As shown in FIG. 3A, after the metal wiring 102 is formed on the semiconductor device 100, the metal barrier layer 104 and the interlayer insulating films 106, 108, and 110 are formed.

도 3b에 도시된 바와 같이, 층간절연막(110) 상부에 층간절연막(112,114)을 형성하고, 층간절연막(110)이 노출되도록 층간절연막(114,112)을 식각하여 콘택홀(미도시)을 형성한 다음, 전체 상부에 배리어 절연막(116)을 형성하여 콘택홀(미도시)이 매립되도록 한 후, 소정 두께를 갖도록 평탄화 식각 공정을 수행한다. 여기서, 콘택홀(미도시)은 이웃하는 콘택홀(미도시)과 소정 간격 이격되도록 형성되는 것이 바람직하다. 상술한 소정 간격은 상하로 이격된 금속 배선을 전기적으로 연결시키는 금속 콘택의 폭이 된다. 즉, 후속 공정에서 형성되는 금속 콘택을 정의하기 위하여 금속 콘택홀을 형성할 때, 배리어 절연막(116)은 금속 콘택 폭을 정의하는 배리어 역할을 한다. As shown in FIG. 3B, the interlayer insulating layers 112 and 114 are formed on the interlayer insulating layer 110, and the interlayer insulating layers 114 and 112 are etched to expose the interlayer insulating layer 110 to form contact holes (not shown). After the barrier insulating layer 116 is formed over the entire surface to fill the contact hole (not shown), the planarization etching process may be performed to have a predetermined thickness. Here, the contact hole (not shown) is preferably formed to be spaced apart from the adjacent contact hole (not shown) by a predetermined interval. The predetermined interval described above is the width of the metal contact for electrically connecting the metal wires spaced up and down. That is, when forming the metal contact hole to define the metal contact formed in the subsequent process, the barrier insulating film 116 serves as a barrier defining the metal contact width.

도 3c에 도시된 바와 같이, 배리어 절연막(116) 상부에 감광막 패턴(118)을 형성하고, 감광막 패턴(118)을 식각마스크로 층간절연막(108)이 노출되도록 층간절연막(114,112,110)을 식각하여 제 1 콘택홀(120)을 형성한다. 이때, 절연막(110)은 제 1 콘택홀(120)을 형성하는데 식각정지막 역할을 한다. 제 1 콘택홀(120)은 이전 단계에서 형성된 배리어 절연막(116)의 측벽이 노출되도록 형성되는 것이 바람직하다. 즉, 제 1 콘택홀(120)은 측벽이 노출된 배리어 절연막(116)을 배리어로 하고, 상술한 바와 같이 층간절연막(110)을 식각정지막으로 하여 형성된다. 결국, 제 1 콘택홀(120)을 먼저 형성함으로써 종래 기술 보다 종횡비가 감소된 콘택홀의 상부를 미리 형성하여 콘택홀의 하부가 용이하게 형성되도록 한다.As shown in FIG. 3C, the photoresist layer pattern 118 is formed on the barrier insulation layer 116, and the interlayer insulation layers 114, 112, and 110 are etched to expose the interlayer insulation layer 108 using the photoresist pattern 118 as an etch mask. 1 form a contact hole 120. In this case, the insulating layer 110 serves as an etch stop layer to form the first contact hole 120. The first contact hole 120 may be formed to expose sidewalls of the barrier insulating layer 116 formed in the previous step. That is, the first contact hole 120 is formed by using the barrier insulating film 116 with the sidewall exposed as a barrier, and using the interlayer insulating film 110 as an etch stop film as described above. As a result, by forming the first contact hole 120 first, the upper portion of the contact hole having an aspect ratio reduced in advance than the prior art is formed in advance so that the lower portion of the contact hole is easily formed.

도 3d에 도시된 바와 같이, 측벽이 노출된 배리어 절연막(116)을 식각마스크로 금속 장벽층(104)이 노출되도록 층간절연막(108,106)을 식각하여 제 2 콘택홀(122)을 형성한다. 상술한 바와 같이 제 2 콘택홀(122)은 측벽이 노출된 배리어 절연막(116)을 식각마스크로 형성함으로써 제 1 콘택홀(120)과의 미스얼라인을 방지하고, 수직 식각 컨트롤이 용이하게 이루어지도록 하여 금속 장벽층(104)이 정확하게 노출되도록 형성할 수 있게 한다. 또한, 최종 형성해야 할 금속 콘택홀의 높이에서 제 1 콘택홀(120)의 높이 만큼이 이미 형성되어 있기 때문에 그 나머지 부분에 해당하는 제 2 콘택홀(122)만을 형성하면 되므로 하부 오픈을 용이하게 할 수 있다. As illustrated in FIG. 3D, the interlayer insulating layers 108 and 106 are etched to expose the metal barrier layer 104 using the barrier insulating layer 116 having the sidewalls exposed as an etch mask to form the second contact hole 122. As described above, the second contact hole 122 prevents misalignment with the first contact hole 120 by easily forming a barrier insulating layer 116 having sidewalls exposed as an etch mask, and easily performs vertical etching control. To allow the metal barrier layer 104 to be accurately exposed. In addition, since the height of the first contact hole 120 is already formed in the height of the metal contact hole to be finally formed, only the second contact hole 122 corresponding to the remaining portion needs to be formed, thereby facilitating lower opening. Can be.

도 3e에 도시된 바와 같이, 제 1,2 콘택홀(120,122)이 매립되도록 전체 상부에 도전물질을 형성한 후, 배리어 절연막(116)이 노출되도록 평탄화 공정을 수행하여 금속 콘택(124)을 형성하는 것이 바람직하다. 이후 도시하지는 않았지만 금속 콘택(124)의 상부와 접속되도록 금속 장벽층을 형성한 후, 그 상부에 금속 배선을 형성하는 것이 바람직하다. As shown in FIG. 3E, the conductive material is formed on the entire upper portion to fill the first and second contact holes 120 and 122, and then the planarization process is performed to expose the barrier insulating layer 116 to form the metal contact 124. It is desirable to. Although not shown, it is preferable to form a metal barrier layer so as to be connected to an upper portion of the metal contact 124, and then to form a metal wiring thereon.

상술한 바와 같이 본 발명에 따른 반도체 소자 및 그의 형성 방법은 금속 콘택홀을 형성하는데 있어, 식각정지막을 중심으로 상부에 제 1 콘택홀을 먼저 형성하고 하부에 제 2 콘택홀을 형성함으로써 종래와 같이 높은 두께의 콘택홀을 한번 에 형성하여 하부가 오픈되지 않거나 콘택홀이 수직방향으로 정확하게 형성되지 않는 문제를 해결할 수 있다. 또한, 제 2 콘택홀을 제 1 콘택홀 측벽에 노출된 절연막을 식각마스크로 하여 형성함으로써 제 1 콘택홀과 정렬을 정확히 맞춰 형성되도록 할 수 있다. As described above, the semiconductor device and the method for forming the same according to the present invention, in forming a metal contact hole, by first forming a first contact hole in the upper portion around the etch stop layer and a second contact hole in the lower portion as in the prior art By forming a high thickness contact hole at once, it is possible to solve the problem that the lower part is not opened or the contact hole is not accurately formed in the vertical direction. In addition, the second contact hole may be formed using an insulating film exposed on the sidewalls of the first contact hole as an etching mask, so that the second contact hole is formed to be exactly aligned with the first contact hole.

도 1은 종래 기술에 따른 반도체 소자의 단면도. 1 is a cross-sectional view of a semiconductor device according to the prior art.

도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.2 is a cross-sectional view showing a semiconductor device according to the present invention.

도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도. 3A to 3E are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

Claims (8)

반도체 기판 상에 금속 배선을 형성하는 단계;Forming a metal wiring on the semiconductor substrate; 상기 금속 배선 상부에 제 1 층간절연막을 형성하는 단계;Forming a first interlayer insulating film on the metal wiring; 상기 제 1 층간절연막 상부에 식각정지막을 형성하는 단계;Forming an etch stop film on the first interlayer insulating film; 상기 식각정지막 상부에 제 2 층간절연막을 형성하는 단계;Forming a second interlayer insulating layer on the etch stop layer; 상기 제 2 층간절연막 측벽에 제 1 콘택홀이 구비된 배리어 절연막을 형성하는 단계;Forming a barrier insulating film having a first contact hole on a sidewall of the second interlayer insulating film; 상기 배리어 절연막을 식각마스크로 상기 금속 배선이 노출되도록 상기 제 1 층간절연막을 식각하여 제 2 콘택홀을 형성하는 단계; 및Forming a second contact hole by etching the first interlayer insulating layer to expose the metal wires using the barrier insulating layer as an etch mask; And 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 매립하는 금속 콘택을 형성하는 단계를 포함하되,Forming a metal contact filling the first contact hole and the second contact hole; 상기 제 1 콘택홀이 구비된 상기 배리어 절연막을 형성하는 단계는The forming of the barrier insulating layer having the first contact hole may include 상기 식각정지막이 노출되도록 상기 제 2 층간절연막을 식각하여 상기 금속 콘택의 폭만큼 이격되는 콘택홀들을 형성하는 단계;Etching the second interlayer insulating layer to expose the etch stop layer to form contact holes spaced apart by the width of the metal contact; 상기 콘택홀들이 매립되도록 상기 제 2 층간절연막 상에 상기 배리어 절연막을 형성하는 단계; 및Forming the barrier insulating film on the second interlayer insulating film to fill the contact holes; And 상기 콘택홀들에 매립된 상기 배리어 절연막 사이에 구비된 상기 제 2 층간절연막 및 상기 식각정지막을 식각하여 상기 제 1 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. And forming the first contact hole by etching the second interlayer insulating layer and the etch stop layer provided between the barrier insulating layers embedded in the contact holes. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 청구항 1에 있어서,The method according to claim 1, 상기 금속 배선을 형성하는 단계 이후After forming the metal wiring 상기 금속 배선 상부에 금속 장벽층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a metal barrier layer over the metal wiring; 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 청구항 1에 있어서,The method according to claim 1, 상기 제 1 층간절연막을 형성하는 단계는 Forming the first interlayer insulating film 상기 PE-TEOS층 상에 제 1 HSQ층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a first HSQ layer on the PE-TEOS layer. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 청구항 1에 있어서,The method according to claim 1, 상기 식각정지막은 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.The etching stop layer is a semiconductor device forming method, characterized in that formed by a nitride film. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 1에 있어서, The method according to claim 1, 상기 제 2 층간절연막을 형성하는 단계는Forming the second interlayer insulating film 상기 식각정지막 상부에 제 2 HSQ층을 형성하는 단계; 및 Forming a second HSQ layer on the etch stop layer; And 상기 제 2 HSQ층 상부에 SROx층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a SROx layer over the second HSQ layer. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 청구항 1에 있어서,The method according to claim 1, 상기 배리어 절연막은The barrier insulating film 상기 제 2 층간절연막 상부에도 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.And forming the upper portion of the second interlayer insulating film. 삭제delete 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 청구항 1에 있어서,The method according to claim 1, 상기 배리어 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 형성 방법. And the barrier insulating film is a nitride film.
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KR20020047894A (en) * 2000-12-14 2002-06-22 박종섭 Method for forming metal line of Semiconductor device
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