JP2000091369A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

Info

Publication number
JP2000091369A
JP2000091369A JP10258770A JP25877098A JP2000091369A JP 2000091369 A JP2000091369 A JP 2000091369A JP 10258770 A JP10258770 A JP 10258770A JP 25877098 A JP25877098 A JP 25877098A JP 2000091369 A JP2000091369 A JP 2000091369A
Authority
JP
Japan
Prior art keywords
layer
bump
electrode pad
semiconductor device
barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10258770A
Other languages
Japanese (ja)
Inventor
Hideyuki Takahashi
秀幸 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP10258770A priority Critical patent/JP2000091369A/en
Publication of JP2000091369A publication Critical patent/JP2000091369A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device, which can realize cost reduction by forming a bump on an electrode pad by the simple process and manufacturing method thereof. SOLUTION: A Cu wiring layer and the Cu electrode pad 12 formed on an Si wafer 10 are covered with a passivation film 14. On the Cu electric pad 12, a Cu layer 16 having a thickness of about 1 μm, which is formed by the electroless strike plating method through the opening hole part of the passivation film 14, and an Ni barrier layer 18 having a thickness of about 0.5-5 μm formed by the electroless plating method are laminated. On the Ni barrier layer 18, a mushroom-shaped Au bump 20 with a height of about 5-30 μm is formed by the electroless plating method. That is to say, the mushroom-type Au bump 20 is formed on the Cu electrode pad 12 via the Cu layer 16 and the Ni barrer layer 18.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に半導体チップ上に突起状の接続
電極であるバンプ(Bump)が形成されている半導体装置
及びその製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a bump as a protruding connection electrode formed on a semiconductor chip and a method of manufacturing the same. is there.

【0002】[0002]

【従来の技術】例えばテレビ、オーディオ、電話、パソ
コン等の電気用機器に使用されるキーパーツである半導
体装置においては、ゲート数の増大と共に入出力数も年
々増大する傾向にあるため、ワイヤボンディング(Wire
Bonding)配線を必要とせず、高密度のパッケージに適
しているバンプ配線を用いて組み立てる方法が採用され
るようになってきた。
2. Description of the Related Art In a semiconductor device, which is a key part used for electrical equipment such as a television, an audio, a telephone, and a personal computer, the number of inputs and outputs tends to increase year by year as the number of gates increases. (Wire
Bonding) A method of assembling using bump wiring which does not require wiring and is suitable for high-density packages has been adopted.

【0003】ところで、こうした半導体装置における配
線は、従来からその材料としてAl(アルミニウム)が
用いられてきた。これは、Alが導電特性に優れ、その
成膜や加工が容易であるという理由によるものである。
従って、従来の半導体装置においては、Al電極パッド
上にバンプが形成されていた。以下、このAl電極パッ
ド上にバンプを形成する従来の代表的な方法について、
図16〜図22を用いて説明する。
Incidentally, Al (aluminum) has conventionally been used as a material for wiring in such a semiconductor device. This is because Al has excellent conductive properties and its film formation and processing are easy.
Therefore, in a conventional semiconductor device, a bump is formed on an Al electrode pad. Hereinafter, a conventional typical method of forming a bump on this Al electrode pad will be described.
This will be described with reference to FIGS.

【0004】例えばSi(シリコン)ウェーハ60に所
定の素子を形成した後、これらの素子を電気的に接続す
るAl配線層及びその端部のAl電極パッド62を形成
し、更に基体全面をパッシベーション膜64によって被
覆する。続いて、Al電極パッド62上のパッシベーシ
ョン膜64を選択的にエッチング除去して、Al電極パ
ッド62表面を露出させる(図16参照)。
For example, after forming predetermined elements on a Si (silicon) wafer 60, an Al wiring layer for electrically connecting these elements and an Al electrode pad 62 at an end thereof are formed, and further, a passivation film is formed on the entire surface of the substrate. 64. Subsequently, the passivation film 64 on the Al electrode pad 62 is selectively etched away to expose the surface of the Al electrode pad 62 (see FIG. 16).

【0005】次いで、蒸着法を用いて、Alとの密着性
が高い材料からなる第1層目バリア膜、例えばTi(チ
タン)膜を基体全面に蒸着し、続いて、バンプ材料との
密着性が高い材料からなる第2層目バリア膜、例えばA
uバンプの場合にはNi(ニッケル)膜を蒸着し、続い
て、バンプと同一の材料からなる第3層目バリア膜、例
えばAu(金)バンプの場合にはAu膜を蒸着する。な
お、ここで、Ti膜の代わりにCr(クロム)膜などが
用いられる場合もあれば、Ni膜の代わりにW(タング
ステン)膜などが用いられる場合もある。こうして、第
1層目のTi膜、第2層のNi膜、及び第3層目のAu
膜が積層された3層構造のTi/Ni/Auバリア膜6
6を形成する(図17参照)。
Next, a first-layer barrier film made of a material having high adhesion to Al, for example, a Ti (titanium) film is deposited on the entire surface of the substrate by using an evaporation method. Second-layer barrier film made of a material having a high
In the case of a u bump, a Ni (nickel) film is deposited, and subsequently, a third barrier film made of the same material as the bump, for example, in the case of an Au (gold) bump, an Au film is deposited. Here, a Cr (chromium) film or the like may be used instead of the Ti film, or a W (tungsten) film or the like may be used instead of the Ni film. Thus, the first layer Ti film, the second layer Ni film, and the third layer Au
Ti / Ni / Au barrier film 6 having a three-layer structure in which films are stacked
6 is formed (see FIG. 17).

【0006】次いで、このTi/Ni/Auバリア膜6
6上にレジスト68を塗布した後、このレジスト68を
フォトリソグラフィ技術を用いて所定の形状にパターニ
ングして、Al電極パッド62上方に開口部を形成し、
この開口部内のTi/Ni/Auバリア膜66表面を露
出させる(図18参照)。
Next, the Ti / Ni / Au barrier film 6
After applying a resist 68 on the upper surface 6, the resist 68 is patterned into a predetermined shape using a photolithography technique to form an opening above the Al electrode pad 62,
The surface of the Ti / Ni / Au barrier film 66 in this opening is exposed (see FIG. 18).

【0007】次いで、メッキ法を用いて、Ti/Ni/
Auバリア膜66上に選択的にAuメッキを施し、Au
バンプ70を形成する(図19参照)。なお、その後、
レジスト68を除去する(図20参照)。
Next, using a plating method, Ti / Ni /
Au plating is selectively performed on the Au barrier film 66, and Au plating is performed.
The bump 70 is formed (see FIG. 19). After that,
The resist 68 is removed (see FIG. 20).

【0008】次いで、基体全面にレジスト72を塗布し
た後、このレジスト72をフォトリソグラフィ技術を用
いてAuバンプ70及びその周囲のTi/Ni/Auバ
リア膜66を覆う所定の形状にパターニングする(図2
1参照)。
Next, after a resist 72 is applied to the entire surface of the substrate, the resist 72 is patterned into a predetermined shape to cover the Au bump 70 and the surrounding Ti / Ni / Au barrier film 66 by using a photolithography technique (FIG. 2
1).

【0009】続いて、所定の形状にパターニングしたレ
ジスト72をマスクとして、Ti/Ni/Auバリア膜
66を選択的にエッチングし、パッシベーション膜64
上に露出している全てのTi/Ni/Auバリア膜66
を除去する。更にその後、レジスト72を除去する。こ
のようにして、Al電極パッド62上に、Ti/Ni/
Auバリア膜66を介して、Auバンプ70を形成する
(図22参照)。
Subsequently, the Ti / Ni / Au barrier film 66 is selectively etched by using the resist 72 patterned in a predetermined shape as a mask, thereby forming a passivation film 64.
All exposed Ti / Ni / Au barrier films 66
Is removed. Thereafter, the resist 72 is removed. Thus, the Ti / Ni /
An Au bump 70 is formed via the Au barrier film 66 (see FIG. 22).

【0010】また、このようなAl電極パッド62上に
Auバンプ70を形成する方法の他に、ボンディング装
置を使用して、キャタピラ先端にAu線のボールを形成
し、このAuボールを熱と超音波を用いてAl電極パッ
ド上にボンディングし、更にこのAl電極パッド上のA
uボールを押し潰してAuバンプを形成するスタットバ
ンプ法という技術もある。
In addition to the method of forming the Au bump 70 on the Al electrode pad 62, an Au wire ball is formed at the tip of the caterpillar using a bonding apparatus, and the Au ball is heated and super-heated. Bonding on the Al electrode pad using sound waves, and A on the Al electrode pad
There is also a technique called a stat bump method of crushing a u-ball to form an Au bump.

【0011】[0011]

【発明が解決しようとする課題】上記従来のAl電極パ
ッド62上にAuバンプ70を形成する方法において
は、Al電極パッド62上にTi/Ni/Auバリア膜
66を形成する際に、蒸着法を用いている。ここには、
Alが酸化され易い性質をもっており、Al電極パッド
62表面には自然に3〜20nmの薄いAl酸化膜が形
成されていることもあって、Al電極パッド62上にメ
ッキ膜を形成することが困難であるという事情がある。
従って、Ti/Ni/Auバリア膜66を形成するため
に蒸着プロセスを必要とし、またこのことに伴って、蒸
着したTi/Ni/Auバリア膜66の不要な部分を除
去するためにフォトリソグラフィ技術を用いたレジスト
72のパターニング処理及びレジスト72をマスクとす
るエッチング処理を行わなければならない等、工程の複
雑化、煩雑化を招き、その分だけコストが高くなるとい
う問題があった。
In the above-described conventional method of forming the Au bump 70 on the Al electrode pad 62, when forming the Ti / Ni / Au barrier film 66 on the Al electrode pad 62, the vapor deposition method is used. Is used. here,
It is difficult to form a plating film on the Al electrode pad 62 because Al has a property of being easily oxidized and a thin Al oxide film of 3 to 20 nm is naturally formed on the surface of the Al electrode pad 62. There is a situation that is.
Therefore, a deposition process is required to form the Ti / Ni / Au barrier film 66, and accordingly, a photolithography technique is used to remove unnecessary portions of the deposited Ti / Ni / Au barrier film 66. For example, it is necessary to perform a patterning process of the resist 72 using the mask and an etching process using the resist 72 as a mask, thereby complicating the process and complicating the process, thereby increasing the cost.

【0012】また、スタットバンプ法によってAuバン
プを形成する場合においても、Al電極パッド上にAu
ボールを形成する工程に加えて、このAuボールを押し
潰してAuバンプを形成する工程も必要とするため、そ
の製造プロセスに長時間を要し、コストが高くなるとい
う問題があった。
Also, when forming an Au bump by the stat bump method, the Au bump is formed on the Al electrode pad.
In addition to the step of forming the ball, a step of crushing the Au ball to form an Au bump is also required, so that there is a problem that the manufacturing process requires a long time and the cost increases.

【0013】更に、近年における半導体装置の高速化に
伴い、Alよりも更に導電性のよいCu(銅)を配線材
料として用いる傾向がある。従って、この配線材料とし
てCuを用いる近年の傾向に対応すると共に、従来のA
l電極パッド上にAuバンプを形成する際の工程の複雑
化、煩雑化等の問題を解決する技術を開発することが課
題とされていた。
Furthermore, with the recent increase in the speed of semiconductor devices, there is a tendency to use Cu (copper) having higher conductivity than Al as a wiring material. Accordingly, it is possible to cope with the recent tendency to use Cu as the wiring material,
It has been an issue to develop a technology that solves problems such as complicated and complicated steps in forming an Au bump on an l-electrode pad.

【0014】そこで本発明は、上記事情を鑑みてなされ
たものであり、簡略な工程によって電極パッド上にバン
プを形成して、コストの低減を実現することが可能な半
導体装置及びその製造方法を提供することを目的とす
る。
The present invention has been made in view of the above circumstances, and provides a semiconductor device and a method of manufacturing the same, which can realize a reduction in cost by forming bumps on electrode pads by a simple process. The purpose is to provide.

【0015】[0015]

【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置及びその製造方法によって達成され
る。即ち、請求項1に係る半導体装置は、半導体基板上
に形成されたCu又はCu合金からなる電極パッドと、
この電極パッド上にバリアメタル層を介して形成された
バンプとを有することを特徴とする。このように請求項
1に係る半導体装置においては、従来の配線材料である
Alよりも更に導電性のよいCu又はCu合金からなる
電極パッド上にバリアメタル層を介してバンプが形成さ
れていることにより、高速動作が可能な半導体装置のパ
ッケージの高密度化が実現される。
The above objects can be attained by the following semiconductor device and a method of manufacturing the same according to the present invention. That is, the semiconductor device according to claim 1 includes an electrode pad made of Cu or a Cu alloy formed on a semiconductor substrate;
And a bump formed on the electrode pad via a barrier metal layer. As described above, in the semiconductor device according to the first aspect, the bump is formed on the electrode pad made of Cu or Cu alloy having higher conductivity than Al which is a conventional wiring material via the barrier metal layer. Accordingly, a high-density semiconductor device package capable of high-speed operation is realized.

【0016】なお、上記請求項1に係る半導体装置にお
いて、Cu又はCu合金からなる電極パッド上に形成さ
れるバリアメタル層としては、Niバリア層、Wバリア
層、又はPd(パラジウム)バリア層を用いることが好
適である。これらのバリアメタル層は、従来のAl電極
パッド上に形成する場合と異なり、Cu又はCu合金か
らなる電極パッド上にメッキ法を用いて容易に形成さ
れ、このCu又はCu合金からなる電極パッドとの間に
良好な密着性が得られる。
In the semiconductor device according to the first aspect, the barrier metal layer formed on the electrode pad made of Cu or Cu alloy may be a Ni barrier layer, a W barrier layer, or a Pd (palladium) barrier layer. It is preferred to use. Unlike the case where these barrier metal layers are formed on a conventional Al electrode pad, these barrier metal layers are easily formed by using a plating method on an electrode pad made of Cu or Cu alloy. Good adhesion is obtained between the two.

【0017】また、上記請求項1に係る半導体装置にお
いて、Cu又はCu合金からなる電極パッド上にバリア
メタル層を介して形成されるバンプとしては、貴金属バ
ンプ又は半田バンプを用いることが好適である。これら
のバンプは、半導体装置の組み立ての際のボンディング
特性に優れているため、組み立て後の安定した信頼性が
得られる。また、半田バンプの場合には、表面にSn
(スズ)メッキ、Auメッキ、Ag(銀)メッキ、又は
半田メッキされたCuリードに容易に接合することが可
能である。また、貴金属バンプとしては、例えばAuバ
ンプ、Agバンプ、Pt(白金)バンプ等がある。
In the semiconductor device according to the first aspect of the present invention, it is preferable to use a noble metal bump or a solder bump as a bump formed on the electrode pad made of Cu or a Cu alloy via a barrier metal layer. . Since these bumps are excellent in bonding characteristics at the time of assembling the semiconductor device, stable reliability after assembling can be obtained. In the case of solder bumps, Sn
It can be easily joined to a Cu lead plated with (tin), Au, Ag (silver), or solder. Examples of the noble metal bump include an Au bump, an Ag bump, a Pt (platinum) bump, and the like.

【0018】また、請求項4に係る半導体装置の製造方
法は、半導体基板上にCu又はCu合金からなる電極パ
ッドを形成する第1の工程と、この電極パッド上にメッ
キ法を用いてバリアメタル層を形成する第2の工程と、
このバリアメタル層上にメッキ法を用いてバンプを形成
する第3の工程とを有することを特徴とする。このよう
に請求項4に係る半導体装置の製造方法においては、C
u又はCu合金からなる電極パッド上にバリアメタル層
を形成する際にメッキ法を用いていることにより、従来
のAl電極パッドの場合のように蒸着プロセスを必要と
しないため、廉価な設備を用いて容易に形成されるた
め、製造コストが低減される。また、蒸着したバリアメ
タル膜の不要な部分を除去するためのフォトリソグラフ
ィ工程及びエッチング工程がなくなり、工程が簡略化さ
れ、工程数も削減されるため、納期が短縮され、コスト
も低減される。
According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: a first step of forming an electrode pad made of Cu or a Cu alloy on a semiconductor substrate; and forming a barrier metal on the electrode pad by plating. A second step of forming a layer;
A third step of forming a bump on the barrier metal layer by using a plating method. Thus, in the method for manufacturing a semiconductor device according to claim 4,
Since a plating method is used when forming a barrier metal layer on an electrode pad made of u or Cu alloy, a vapor deposition process is not required unlike the case of a conventional Al electrode pad, so that inexpensive equipment is used. Since it is easily formed, the manufacturing cost is reduced. Further, a photolithography step and an etching step for removing an unnecessary portion of the deposited barrier metal film are eliminated, and the steps are simplified and the number of steps is reduced, so that the delivery time is shortened and the cost is reduced.

【0019】また、請求項5に係る半導体装置の製造方
法は、上記請求項4に係る半導体装置の製造方法におい
て、第1の工程と第2の工程との間に、Cu又はCu合
金からなる電極パッド上にCuストライクメッキを施す
工程を有する構成とすることにより、成膜直後のCuス
トライクメッキ層上にバリヤメタル層を形成することが
可能になるため、Cuストライクメッキ層とバリヤメタ
ル層との良好な密着性、ひいてはこのCuストライクメ
ッキ層を介するCu又はCu合金からなる電極パッドと
バリヤメタル層との良好な密着性が得られる。
According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fourth aspect of the present invention, the semiconductor device is made of Cu or a Cu alloy between the first step and the second step. With the configuration having the step of performing Cu strike plating on the electrode pad, it becomes possible to form a barrier metal layer on the Cu strike plating layer immediately after film formation, so that the Cu strike plating layer and the barrier metal layer Good adhesion, and good adhesion between the electrode pad made of Cu or Cu alloy and the barrier metal layer via the Cu strike plating layer can be obtained.

【0020】また、請求項6に係る半導体装置の製造方
法は、上記請求項4に係る半導体装置の製造方法におい
て、第2及び第3の工程に用いられるメッキ法が無電解
メッキ法である構成とすることにより、極めて簡略な設
備を使用してCu又はCu合金からなる電極パッド上に
バリアメタル層を容易に形成することができ、またバリ
アメタル層上にバンプを容易に形成することができる。
この場合には、従来のAl電極パッドの場合と異なり、
バリアメタル層の材料を適切に選択すればCu又はCu
合金からなる電極パッドとその上に無電解メッキ法によ
って形成したバリアメタル層との間は良好な密着性が得
られる。バリアメタル層の適切な材料としては、例えば
Ni、W、Pd等がある。なお、このことは、前記第2
及び第3の工程に用いられるメッキ法が無電解メッキ法
でなければならないという意味ではない。即ち、電解メ
ッキ法を用いても、Cu又はCu合金からなる電極パッ
ド上にバリアメタル層を形成し、またバリアメタル層上
にバンプを形成することが可能である。但し、この場
合、電解メッキを行うための共通通電路を設ける必要が
あり、また電解メッキ後には、不要になった共通通電路
を除去する必要がある。
According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fourth aspect, the plating method used in the second and third steps is an electroless plating method. With this, the barrier metal layer can be easily formed on the electrode pad made of Cu or Cu alloy using extremely simple equipment, and the bump can be easily formed on the barrier metal layer. .
In this case, unlike the case of the conventional Al electrode pad,
If the material of the barrier metal layer is appropriately selected, Cu or Cu
Good adhesion is obtained between the electrode pad made of the alloy and the barrier metal layer formed thereon by the electroless plating method. Suitable materials for the barrier metal layer include, for example, Ni, W, and Pd. In addition, this means that the second
This does not mean that the plating method used in the third step must be an electroless plating method. That is, even if the electrolytic plating method is used, it is possible to form a barrier metal layer on an electrode pad made of Cu or a Cu alloy, and to form a bump on the barrier metal layer. However, in this case, it is necessary to provide a common conducting path for performing the electrolytic plating, and it is necessary to remove the unnecessary common conducting path after the electrolytic plating.

【0021】[0021]

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 (第1の実施形態)図1は本発明の第1の実施形態に係
る半導体装置を示す断面図であり、図2〜図10はそれ
ぞれ図1の半導体装置の製造方法を説明するための工程
断面図である。図1に示されるように、本実施形態に係
る半導体装置においては、Siウェーハ10の表面層に
所定の素子(図示せず)が形成され、これらの素子を電
気的に接続するCu配線層(図示せず)及びその端部に
位置するCu電極パッド12がSiウェーハ10上に形
成されている。また、これらのCu配線層及びCu電極
パッド12を含む基体全面は、保護膜としてのパッシベ
ーション膜14によって被覆されている。
BRIEF DESCRIPTION OF THE DRAWINGS FIG.
An embodiment of the present invention will be described. (First Embodiment) FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention, and FIGS. 2 to 10 are steps for explaining a method of manufacturing the semiconductor device of FIG. It is sectional drawing. As shown in FIG. 1, in the semiconductor device according to the present embodiment, predetermined elements (not shown) are formed on a surface layer of a Si wafer 10, and a Cu wiring layer ( (Not shown) and a Cu electrode pad 12 located at the end thereof are formed on the Si wafer 10. Further, the entire surface of the substrate including the Cu wiring layer and the Cu electrode pad 12 is covered with a passivation film 14 as a protective film.

【0022】また、Cu電極パッド12上には、パッシ
ベーション膜14に形成された開口部を介して、無電解
ストライクメッキ法によって形成された例えば厚さ1μ
m程度のCu層16と無電解メッキ法によって形成され
た例えば厚さ0.5〜5μm程度のNiバリヤ層18と
が順に積層されている。また、このNiバリヤ層18上
には、無電解メッキ法によって形成された例えば高さ5
〜30μm程度のマッシュルーム型のAuバンプ20が
設けられている。即ち、Cu電極パッド12上に、Cu
層16及びNiバリヤ層18を介して、マッシュルーム
型のAuバンプ20が形成されている。
On the Cu electrode pad 12, through an opening formed in the passivation film 14, for example, a 1 μm thick film formed by electroless strike plating.
A Cu layer 16 having a thickness of about m and a Ni barrier layer 18 having a thickness of, for example, about 0.5 to 5 μm formed by an electroless plating method are sequentially laminated. The Ni barrier layer 18 has a height of, for example, 5 mm, formed by electroless plating.
A mushroom type Au bump 20 of about 30 μm is provided. That is, on the Cu electrode pad 12, Cu
A mushroom type Au bump 20 is formed via the layer 16 and the Ni barrier layer 18.

【0023】なお、ここで、Cu電極パッド12及びC
u層16とAuバンプ20との間にNiバリヤ層18が
介在しているのは、Cu層16とAuバンプ20とそれ
ぞれの密着性を確保すると共に、加熱処理の際にAuバ
ンプ20からCu層16及びCu電極パッド12内にA
uが拡散していくことを防止するためである。
Here, the Cu electrode pads 12 and C
The reason why the Ni barrier layer 18 is interposed between the u layer 16 and the Au bump 20 is that the Cu layer 16 and the Au bump 20 are kept in close contact with each other, and that the Cu bump 16 A in the layer 16 and the Cu electrode pad 12
This is to prevent u from diffusing.

【0024】次に、図1に示す半導体装置の製造方法
を、図2〜図10の工程断面図を用いて説明する。Si
ウェーハ10の表面層に所定の素子(図示せず)を形成
した後、これらの素子を電気的に接続するCu配線層
(図示せず)及びその端部に位置するCu電極パッド1
2を形成する。続いて、基体全面に保護膜としてのパッ
シベーション膜14を堆積し、このパッシベーション膜
14によってCu配線層及びCu電極パッド12を被覆
する。その後、Cu電極パッド12上のパッシベーショ
ン膜14を選択的にエッチング除去して、Cu電極パッ
ド12表面を露出させる(図2参照)。
Next, a method of manufacturing the semiconductor device shown in FIG. 1 will be described with reference to the process sectional views of FIGS. Si
After forming predetermined elements (not shown) on the surface layer of the wafer 10, a Cu wiring layer (not shown) for electrically connecting these elements and a Cu electrode pad 1 located at an end thereof are provided.
Form 2 Subsequently, a passivation film 14 as a protective film is deposited on the entire surface of the substrate, and the passivation film 14 covers the Cu wiring layer and the Cu electrode pads 12. Thereafter, the passivation film 14 on the Cu electrode pad 12 is selectively removed by etching to expose the surface of the Cu electrode pad 12 (see FIG. 2).

【0025】次いで、メッキ処理を行うための前段とし
て、Siウェーハ10のアルカリ脱脂処理、水洗、及び
酸洗を順に行う。続いて、図3に示すように、Siウェ
ーハ10をアーム22によって吊り下げて、所定の容器
24内のCuメッキ液26に浸漬する。こうして、無電
解ストライクメッキ法により、Cu電極パッド12上に
厚さ1μm程度のCu層16を形成する(図4参照)。
Next, as a pre-stage for performing a plating process, an alkali degreasing process, a water washing, and an acid washing of the Si wafer 10 are sequentially performed. Subsequently, as shown in FIG. 3, the Si wafer 10 is suspended by the arm 22 and immersed in a Cu plating solution 26 in a predetermined container 24. Thus, a Cu layer 16 having a thickness of about 1 μm is formed on the Cu electrode pad 12 by the electroless strike plating method (see FIG. 4).

【0026】なお、ここで、Cu電極パッド12上に同
一材料からなるCu層16を形成するのは、その成膜か
らかなりの時間が経過しているCu電極パッド12上に
Niバリヤ層を形成するよりも、成膜直後のCu層16
上にNiバリヤ層を形成する方が、Niバリヤ層との良
好な密着性を得ることができるからである。
Here, the Cu layer 16 made of the same material is formed on the Cu electrode pad 12 because the Ni barrier layer is formed on the Cu electrode pad 12 after a considerable time has passed since its formation. The Cu layer 16 immediately after film formation
This is because forming a Ni barrier layer on the top can obtain better adhesion with the Ni barrier layer.

【0027】次いで、再びSiウェーハ10の水洗を行
った後、図5に示すように、Siウェーハ10をアーム
22によって吊り下げて、所定の容器28内のNiメッ
キ液30に浸漬する。こうして、無電解メッキ法によ
り、Cu電極パッド12上に厚さ0.5〜5μm程度の
Niバリヤ層18を形成する(図6参照)。
Next, after the Si wafer 10 is washed again with water, the Si wafer 10 is suspended by the arm 22 and immersed in the Ni plating solution 30 in a predetermined container 28 as shown in FIG. Thus, the Ni barrier layer 18 having a thickness of about 0.5 to 5 μm is formed on the Cu electrode pad 12 by the electroless plating method (see FIG. 6).

【0028】次いで、再びSiウェーハ10の水洗及び
アルカリ処理を順に行った後、図7に示すように、Si
ウェーハ10をアーム22にって吊り下げて、所定の容
器32内のAuメッキ液34に浸漬する。こうして、無
電解メッキ法により、Niバリヤ層18上に厚さ1〜2
μm程度のAu層36を形成する(図8参照)。
Next, after water washing and alkali treatment of the Si wafer 10 are again performed in order, as shown in FIG.
The wafer 10 is suspended by the arm 22 and immersed in an Au plating solution 34 in a predetermined container 32. Thus, by the electroless plating method, a thickness of 1 to 2 is formed on the Ni barrier layer 18.
An Au layer 36 of about μm is formed (see FIG. 8).

【0029】続いて、図9に示すように、スプレー式の
メッキ装置38を用いて、Au層36上に更にAu層を
形成する。即ち、スプレー式のメッキ装置38の所定の
容器40内のAuメッキ液42をポンプ44によって吸
引した後、弁46を介して噴射ノズル48に供給し、更
にこの噴射ノズル48からその上方にフェースダウンに
設置されたSiウェーハ10表面に向かって均一にAu
メッキ液42を吹き付ける。こうして、無電解メッキ法
により、既に形成したAu層36も含めて例えば高さ5
〜30μm程度のマッシュルーム型のAuバンプ20を
形成する。更に、Siウェーハ10の水洗を行い、更に
水切り及び熱風による乾燥を行って、上記図1に示す半
導体装置を作製する(図10参照)。
Subsequently, as shown in FIG. 9, an Au layer is further formed on the Au layer 36 by using a spray-type plating device 38. That is, after the Au plating solution 42 in a predetermined container 40 of the spray type plating device 38 is sucked by the pump 44, the Au plating solution 42 is supplied to the injection nozzle 48 through the valve 46, and further, the face down from the injection nozzle 48 is performed. Au toward the surface of the Si wafer 10 placed on the
The plating solution 42 is sprayed. Thus, for example, a height of 5 including the Au layer 36 already formed by the electroless plating method.
A mushroom type Au bump 20 of about 30 μm is formed. Further, the Si wafer 10 is washed with water, and then drained and dried with hot air to manufacture the semiconductor device shown in FIG. 1 (see FIG. 10).

【0030】なお、ここで、スプレー式のメッキ装置3
8を用いるのは、Auバンプ20の高さに最も影響する
最終段階の厚メッキにおいて、均一なメッキ厚さを達成
するためである。即ち、このスプレー式のメッキ装置3
8を用いることにより、Auバンプ20の高さが一定に
保持される。
Here, the spray type plating apparatus 3
The reason for using 8 is to achieve a uniform plating thickness in the final thick plating that most affects the height of the Au bump 20. That is, this spray type plating apparatus 3
By using 8, the height of the Au bump 20 is kept constant.

【0031】その後、図示はしないが、Siウェーハ1
0のダイシングを行い、Cu電極パッド12上にCu層
16及びNiバリヤ層18を介してマッシュルーム型の
Auバンプ20が形成されている半導体チップを切り出
す。そして、この半導体チップの組み立てを行う。
Thereafter, although not shown, the Si wafer 1
Then, a semiconductor chip having a mushroom type Au bump 20 formed on the Cu electrode pad 12 via the Cu layer 16 and the Ni barrier layer 18 is cut out. Then, the semiconductor chip is assembled.

【0032】以上のように本実施形態に係る半導体装置
によれば、Cu電極パッド12上にCu層16及びNi
バリヤ層18を介してマッシュルーム型のAuバンプ2
0が形成されていることにより、従来のAl配線より更
に導電性に優れたCu配線を用いた高速動作が可能な半
導体装置のパッケージの高密度化を実現することが可能
になる。
As described above, according to the semiconductor device of this embodiment, the Cu layer 16 and the Ni layer
Mushroom type Au bump 2 via barrier layer 18
By forming 0, it is possible to realize a high-density package of a semiconductor device capable of high-speed operation using a Cu wiring having higher conductivity than the conventional Al wiring.

【0033】また、本実施形態に係る半導体装置の製造
方法によれば、Cu電極パッド12上にCu層16を介
してNiバリヤ層18を形成する際に無電解メッキ法を
用いていることにより、従来のAl電極パッドの場合の
ように蒸着プロセスを必要としないため、廉価な設備を
用いて容易に作製することが可能になり、製造コストを
低減することができる。また、蒸着したバリアメタル膜
の不要な部分を除去するためのフォトリソグラフィ工程
やエッチング工程がなくなり、工程が簡略化され、工程
数も削減されることから、納期を短縮して、コストを低
減することができる。
Further, according to the method of manufacturing the semiconductor device according to the present embodiment, when the Ni barrier layer 18 is formed on the Cu electrode pad 12 via the Cu layer 16 by using the electroless plating method. Since no vapor deposition process is required as in the case of the conventional Al electrode pad, it can be easily manufactured using inexpensive equipment, and the manufacturing cost can be reduced. In addition, since a photolithography step and an etching step for removing an unnecessary portion of the deposited barrier metal film are eliminated, the steps are simplified and the number of steps is reduced, so that the delivery time is shortened and the cost is reduced. be able to.

【0034】また、Niバリヤ層18を形成する工程の
前に、無電解ストライクメッキ法によりCu電極パッド
12上にCu層16を形成することにより、成膜直後の
Cu層16上にNiバリヤ層18が形成されることにな
るため、Cu層16とNiバリヤ層18との良好な密着
性、引いてはこのCu層16を介するCu電極パッド1
2とNiバリヤ層18との良好な密着性を得ることがで
き、半導体装置の信頼性を向上させることができる。
Further, before the step of forming the Ni barrier layer 18, the Cu layer 16 is formed on the Cu electrode pad 12 by the electroless strike plating method, so that the Ni barrier layer 18 is formed, so that the Cu layer 16 and the Ni barrier layer 18 have good adhesion, and hence the Cu electrode pad 1 via the Cu layer 16.
2 and the Ni barrier layer 18 can be obtained with good adhesion, and the reliability of the semiconductor device can be improved.

【0035】なお、上記第1の実施形態においては、高
さ5〜30μm程度のマッシュルーム型のAuバンプ2
0を形成しているが、その高さが例えば50μm程度に
十分に高くなる場合には、無電解メッキ法によりマッシ
ュルーム型のAuバンプ20を形成する際に、Auバン
プ20は横方向にも膨らむため、その高さと同程度の横
幅になってしまう。そのため、Auバンプの高さを十分
に高くする必要がある場合には、無電解メッキ法により
Auバンプを形成する際に、その横方向への膨らみを抑
制して、十分に高い所望の高さを容易に実現することが
要請される。この要請に応えるものとして、次に述べる
第2の実施形態がある。
In the first embodiment, the mushroom type Au bump 2 having a height of about 5 to 30 μm is used.
Although 0 is formed, when the height is sufficiently high, for example, about 50 μm, the Au bump 20 expands in the lateral direction when the mushroom type Au bump 20 is formed by the electroless plating method. As a result, the width is almost the same as the height. Therefore, when it is necessary to make the height of the Au bump sufficiently high, when forming the Au bump by the electroless plating method, the swelling in the lateral direction is suppressed, and the sufficiently high desired height is obtained. Is required to be easily realized. In response to this request, there is a second embodiment described below.

【0036】(第2の実施形態)図11は本発明の第2
の実施形態に係る半導体装置を示す断面図であり、図1
2〜図15はそれぞれ図2の半導体装置の製造方法を説
明するための工程断面図である。なお、上記第1の実施
形態の図1〜図10に示した半導体装置の構成要素と同
一の要素には同一の符号を付して説明を省略する。図1
1に示されるように、本実施形態に係る半導体装置にお
いては、Siウェーハ10の表面層に所定の素子(図示
せず)が形成され、これらの素子を電気的に接続するC
u配線層(図示せず)及びその端部に位置するCu電極
パッド12がSiウェーハ10上に形成されている。ま
た、これらのCu配線層及びCu電極パッド12を含む
基体全面は、保護膜としてのパッシベーション膜14に
よって被覆されている。
(Second Embodiment) FIG. 11 shows a second embodiment of the present invention.
1 is a cross-sectional view illustrating a semiconductor device according to an embodiment, and FIG.
2 to 15 are process cross-sectional views for describing a method of manufacturing the semiconductor device of FIG. The same components as those of the semiconductor device of the first embodiment shown in FIGS. 1 to 10 are denoted by the same reference numerals, and description thereof is omitted. FIG.
As shown in FIG. 1, in the semiconductor device according to the present embodiment, predetermined elements (not shown) are formed on the surface layer of the Si wafer 10, and C that electrically connects these elements is formed.
A u wiring layer (not shown) and a Cu electrode pad 12 located at an end thereof are formed on the Si wafer 10. Further, the entire surface of the substrate including the Cu wiring layer and the Cu electrode pad 12 is covered with a passivation film 14 as a protective film.

【0037】また、Cu電極パッド12上には、パッシ
ベーション膜14に形成された開口部を介して、無電解
ストライクメッキ法によって形成された例えば厚さ1μ
m程度のCu層16と無電解メッキ法によって形成され
た例えば厚さ0.5〜5μm程度のNiバリヤ層18と
が順に積層されている。また、このNiバリヤ層18上
には、無電解メッキ法によって形成された例えば高さ3
0〜50μm程度のストレートウォール型のAuバンプ
50が設けられている。即ち、Cu電極パッド12上
に、Cu層16及びNiバリヤ層18を介して、ストレ
ートウォール型のAuバンプ50が形成されている。
On the Cu electrode pad 12, through an opening formed in the passivation film 14, for example, a 1 μm thick film formed by electroless strike plating.
A Cu layer 16 having a thickness of about m and a Ni barrier layer 18 having a thickness of, for example, about 0.5 to 5 μm formed by an electroless plating method are sequentially laminated. The Ni barrier layer 18 has a height of, for example, 3 mm, formed by electroless plating.
A straight wall type Au bump 50 of about 0 to 50 μm is provided. That is, a straight wall Au bump 50 is formed on the Cu electrode pad 12 via the Cu layer 16 and the Ni barrier layer 18.

【0038】次に、図11に示す半導体装置の製造方法
を、図12〜図15の工程断面図を用いて説明する。上
記第1の実施形態の図1〜図6に示した工程と同様の工
程により、Siウェーハ10の表面層に所定の素子(図
示せず)を形成し、これらの素子を電気的に接続するC
u配線層(図示せず)及びその端部に位置するCu電極
パッド12を形成し、基体全面に保護膜としてのパッシ
ベーション膜14を堆積してCu配線層及びCu電極パ
ッド12を被覆した後、Cu電極パッド12上のパッシ
ベーション膜14を選択的にエッチング除去して、Cu
電極パッド12表面を露出させる。
Next, a method of manufacturing the semiconductor device shown in FIG. 11 will be described with reference to the process sectional views of FIGS. By a process similar to the process shown in FIGS. 1 to 6 of the first embodiment, predetermined elements (not shown) are formed on the surface layer of the Si wafer 10 and these elements are electrically connected. C
After forming a u wiring layer (not shown) and a Cu electrode pad 12 located at the end thereof, a passivation film 14 as a protective film is deposited on the entire surface of the substrate to cover the Cu wiring layer and the Cu electrode pad 12, The passivation film 14 on the Cu electrode pad 12 is selectively removed by etching,
The surface of the electrode pad 12 is exposed.

【0039】その後、Siウェーハ10のアルカリ脱脂
処理、水洗、及び酸洗を順に行った後、無電解ストライ
クメッキ法により、Cu電極パッド12上に厚さ1μm
程度のCu層16を形成する。続いて、再びSiウェー
ハ10の水洗を行った後、無電解メッキ法により、Cu
電極パッド12上に厚さ0.5〜5μm程度のNiバリ
ヤ層18を形成する(図12参照)。
Thereafter, the Si wafer 10 was subjected to alkali degreasing treatment, water washing, and pickling in this order, and was then electrolessly strike-plated on the Cu electrode pad 12 to a thickness of 1 μm.
Approximately a Cu layer 16 is formed. Subsequently, after the Si wafer 10 is again washed with water, Cu is removed by electroless plating.
A Ni barrier layer 18 having a thickness of about 0.5 to 5 μm is formed on the electrode pad 12 (see FIG. 12).

【0040】次いで、基体全面にレジスト52を塗布し
た後、このレジスト52をフォトリソグラフィ技術を用
いて所定の形状にパターニングして、後に形成するAu
バンプの大きさの開口部を形成し、この開口部内にNi
バリヤ層18表面を露出させる(図13参照)。
Next, after a resist 52 is applied to the entire surface of the substrate, the resist 52 is patterned into a predetermined shape by using a photolithography technique, and Au to be formed later is formed.
An opening having the size of a bump is formed, and Ni
The surface of the barrier layer 18 is exposed (see FIG. 13).

【0041】次いで、上記第1の実施形態の図7〜図9
に示した工程と同様の工程により、Siウェーハ10の
水洗及びアルカリ処理を順に行った後、無電解メッキ法
により、Niバリヤ層18上に厚さ1〜2μm程度のA
u層を形成し、更にスプレー式のメッキ装置を用いてA
u層を形成する。こうして、無電解メッキ法により、例
えば高さ30〜50μm程度のストレートウォール型の
Auバンプ50を形成する。更に、Siウェーハ10の
水洗を行い、更に水切り及び熱風による乾燥を行って、
上記図11に示す半導体装置を作製する(図15参
照)。
Next, FIGS. 7 to 9 of the first embodiment.
After the washing and the alkali treatment of the Si wafer 10 are sequentially performed by the same process as the process shown in FIG. 1, the A-layer having a thickness of about 1 to 2 μm
u layer is formed, and A is sprayed using a spray-type plating apparatus.
A u layer is formed. Thus, the straight wall Au bump 50 having a height of, for example, about 30 to 50 μm is formed by the electroless plating method. Further, the Si wafer 10 is washed with water, and then drained and dried with hot air.
The semiconductor device shown in FIG. 11 is manufactured (see FIG. 15).

【0042】その後、図示はしないが、Siウェーハ1
0のダイシングを行い、Cu電極パッド12上にCu層
16及びNiバリヤ層18を介してストレートウォール
型のAuバンプ50が形成されている半導体チップを切
り出す。そして、この半導体チップの組み立てを行う。
Thereafter, although not shown, the Si wafer 1
Then, the semiconductor chip having the straight wall Au bump 50 formed on the Cu electrode pad 12 via the Cu layer 16 and the Ni barrier layer 18 is cut out. Then, the semiconductor chip is assembled.

【0043】以上のように本実施形態に係る半導体装置
によれば、Cu電極パッド12上にCu層16及びNi
バリヤ層18を介してストレートウォール型のAuバン
プ50が形成されていることにより、従来のAl配線よ
り更に導電性に優れたCu配線を用いた高速動作が可能
な半導体装置のパッケージの高密度化を実現することが
可能になる。
As described above, according to the semiconductor device of this embodiment, the Cu layer 16 and the Ni layer
Since the straight wall type Au bumps 50 are formed via the barrier layer 18, the density of the package of a semiconductor device capable of high-speed operation using Cu wiring having higher conductivity than conventional Al wiring is increased. Can be realized.

【0044】また、本実施形態に係る半導体装置の製造
方法によれば、Cu電極パッド12上にCu層16を介
してNiバリヤ層18を形成する際に無電解メッキ法を
用いていることや、Niバリヤ層18を形成する工程の
前に無電解ストライクメッキ法によりCu電極パッド1
2上にCu層16を形成することは、上記第1の実施形
態の場合と同様であるため、上記第1の実施形態の場合
と同様の効果を奏することができる。
Further, according to the method of manufacturing the semiconductor device according to the present embodiment, when the Ni barrier layer 18 is formed on the Cu electrode pad 12 via the Cu layer 16 by using the electroless plating method, Before the step of forming the Ni barrier layer 18, the Cu electrode pad 1 is formed by an electroless strike plating method.
Since the formation of the Cu layer 16 on the second substrate 2 is the same as that of the first embodiment, the same effect as that of the first embodiment can be obtained.

【0045】また、Niバリヤ層18上にストレートウ
ォール型のAuバンプ50を形成する際に、基体全面に
塗布したレジスト52をパターニングしてAuバンプの
大きさの開口部を形成し、この開口部内に露出したNi
バリヤ層18上にAuバンプ50を形成することによ
り、このパターニングされたレジスト52がAuバンプ
50の横方向への膨らみを抑制するガイドとして機能す
るため、Auバンプ50の高さを例えば50μm程度に
十分に高くしたい場合であっても、その所望の高さを容
易に実現することができる。
When forming the straight wall type Au bump 50 on the Ni barrier layer 18, the resist 52 applied on the entire surface of the substrate is patterned to form an opening of the size of the Au bump. Ni exposed to
By forming the Au bumps 50 on the barrier layer 18, the patterned resist 52 functions as a guide for suppressing the swelling of the Au bumps 50 in the lateral direction, so that the height of the Au bumps 50 is reduced to, for example, about 50 μm. Even if it is desired to make the height sufficiently high, the desired height can be easily realized.

【0046】なお、上記第1及び第2の実施形態におい
ては、Cu配線層の端部に位置するCu電極パッド12
上にCu層16及びNiバリヤ層18を介してマッシュ
ルーム型のAuバンプ20及びストレートウォール型の
Auバンプ50が形成されているが、このCu配線層及
びCu電極パッド12の代わりに、Cu合金からなる配
線層及び電極パッドを用いても同様の効果を奏すること
ができる。
In the first and second embodiments, the Cu electrode pad 12 located at the end of the Cu wiring layer is used.
A mushroom type Au bump 20 and a straight wall type Au bump 50 are formed on a Cu layer 16 and a Ni barrier layer 18 via a Cu layer 16 and a Ni barrier layer 18. Instead of the Cu wiring layer and the Cu electrode pad 12, a Cu alloy is used. The same effect can be obtained by using the wiring layer and the electrode pad.

【0047】また、Cu電極パッド12とNiバリヤ層
18との間に設けたCu層16は、Niバリヤ層との良
好な密着性を確保する機能を有しているが、場合によっ
ては省略してもよい。
The Cu layer 16 provided between the Cu electrode pad 12 and the Ni barrier layer 18 has a function of ensuring good adhesion to the Ni barrier layer, but may be omitted in some cases. You may.

【0048】また、Niバリヤ層18の代わりに、例え
ばWバリヤ層やPdバリヤ層等を用いてもよい。この場
合も、Cu電極パッド12又はCu層16との密着性に
優れ、Cu電極パッド12又はCu層16とAuバンプ
20、50との間に介在してAuの拡散を防止するバリ
ヤメタル層としての機能を発揮することができる。
Further, instead of the Ni barrier layer 18, for example, a W barrier layer or a Pd barrier layer may be used. Also in this case, the barrier metal layer having excellent adhesion to the Cu electrode pad 12 or the Cu layer 16 and intervening between the Cu electrode pad 12 or the Cu layer 16 and the Au bumps 20 and 50 to prevent the diffusion of Au is used. Functions can be demonstrated.

【0049】また、Auバンプ20、50の代わりに、
例えばAgバンプやPtバンプ等を用いてもよい。ま
た、Niバリヤ層18との密着性がよい半田バンプを用
いてもよい。いずれの場合も、半導体装置の組み立ての
際に優れたボンディング特性を発揮することができる。
Also, instead of the Au bumps 20 and 50,
For example, an Ag bump or a Pt bump may be used. Alternatively, a solder bump having good adhesion to the Ni barrier layer 18 may be used. In any case, excellent bonding characteristics can be exhibited when assembling the semiconductor device.

【0050】更に、上記第1及び第2の実施形態におい
ては、マッシュルーム型のAuバンプ20及びストレー
トウォール型のAuバンプ50を形成する際に、上記図
7に示すように所定の容器32内のAuメッキ液34に
浸漬して厚さ1〜2μm程度のAu層36を形成した
後、上記図9に示すようにスプレー式のメッキ装置38
を用いてAuバンプ20及びAuバンプ50を形成して
いるが、前段のAuメッキ液34に浸漬してAu層36
を形成する工程は省略して、直ちに後段のスプレー式の
メッキ装置38を用いたAuバンプ20及びAuバンプ
50の形成を行ってもよい。
Further, in the first and second embodiments, when forming the mushroom type Au bump 20 and the straight wall type Au bump 50, as shown in FIG. After immersing in an Au plating solution 34 to form an Au layer 36 having a thickness of about 1 to 2 μm, as shown in FIG.
Are used to form the Au bumps 20 and 50. However, the Au bumps 20 and 50 are immersed in the Au plating solution 34 of the previous stage to form the Au layer 36.
May be omitted, and the Au bump 20 and the Au bump 50 may be immediately formed using the subsequent spray plating apparatus 38.

【0051】また、Cu層16、Niバリヤ層18、A
u層36、及びAuバンプ20、50を形成する際、い
ずれの場合も無電解メッキ法を用いているが、これに限
定されるものではなく、電解メッキ法を用いて形成して
もよい。但し、この場合、電解メッキを行うための共通
通電路を設ける必要があり、また電解メッキ後には、不
要になった共通通電路を除去する必要がある。
The Cu layer 16, the Ni barrier layer 18, A
When forming the u layer 36 and the Au bumps 20 and 50, the electroless plating method is used in each case, but the invention is not limited to this, and the electro bumping method may be used. However, in this case, it is necessary to provide a common conducting path for performing the electrolytic plating, and it is necessary to remove the unnecessary common conducting path after the electrolytic plating.

【0052】[0052]

【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置及びその製造方法によれば、次のような効
果を奏することができる。即ち、請求項1に係る半導体
装置によれば、従来の配線材料であるAlよりも更に導
電性のよいCu又はCu合金からなる電極パッド上に、
例えばNiバリア層、Wバリア層、又はPdバリア層な
どのバリアメタル層を介して、例えばAuバンプ、Ag
バンプ、Ptバンプ等の貴金属バンプ又は半田バンプな
どのバンプが形成されていることにより、高速動作が可
能な半導体装置のパッケージの高密度化を実現すること
ができる。
As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, the following effects can be obtained. That is, according to the semiconductor device of the first aspect, on the electrode pad made of Cu or Cu alloy, which has higher conductivity than Al which is a conventional wiring material,
For example, via a barrier metal layer such as a Ni barrier layer, a W barrier layer, or a Pd barrier layer, for example, an Au bump, an Ag
Since a noble metal bump such as a bump or a Pt bump or a bump such as a solder bump is formed, a high-density semiconductor device package capable of high-speed operation can be realized.

【0053】また、請求項3に係る半導体装置の製造方
法によれば、Cu又はCu合金からなる電極パッド上に
バリアメタル層を形成する際にメッキ法を用いているこ
とにより、従来のAl電極パッドの場合のように蒸着プ
ロセスを必要としないため、廉価な設備を用いて容易に
作製することが可能になり、製造コストを低減すること
ができる。また、蒸着したバリアメタル膜の不要な部分
を除去するためにフォトリソグラフィ工程やエッチング
工程がなくなり、工程が簡略化され、工程数も削減され
るため、納期を短縮して、コストを低減することができ
る。
According to the method of manufacturing a semiconductor device of the third aspect, the plating method is used when forming the barrier metal layer on the electrode pad made of Cu or Cu alloy, so that the conventional Al electrode Since a vapor deposition process is not required unlike the case of the pad, it can be easily manufactured using inexpensive equipment, and the manufacturing cost can be reduced. In addition, photolithography and etching steps are eliminated to remove unnecessary portions of the deposited barrier metal film, which simplifies the steps and reduces the number of steps, thereby shortening the delivery time and reducing costs. Can be.

【0054】また、請求項4に係る半導体装置の製造方
法によれば、バリアメタル層の形成工程の直前に、Cu
又はCu合金からなる電極パッド上にCuストライクメ
ッキを施すことにより、成膜直後のCuストライクメッ
キ層上にバリヤメタル層が形成されることになるため、
Cuストライクメッキ層とバリヤメタル層との良好な密
着性、引いてはこのCuストライクメッキ層を介するC
u又はCu合金からなる電極パッドとバリヤメタル層と
の良好な密着性を得ることができ、半導体装置の信頼性
を向上させることができる。
Further, according to the method of manufacturing a semiconductor device of the fourth aspect, immediately before the step of forming the barrier metal layer, the Cu
Or, by applying Cu strike plating on the electrode pad made of Cu alloy, a barrier metal layer will be formed on the Cu strike plating layer immediately after film formation,
Good adhesion between the Cu strike plating layer and the barrier metal layer, and thus C through the Cu strike plating layer
Good adhesion between the electrode pad made of u or Cu alloy and the barrier metal layer can be obtained, and the reliability of the semiconductor device can be improved.

【0055】また、請求項5に係る半導体装置の製造方
法によれば、バリアメタル層及びバンプを形成する際の
メッキ法が無電解メッキ法であることにより、極めて簡
略な設備を用いてCu又はCu合金からなる電極パッド
上にバリアメタル層を容易に且つ密着性よく形成するこ
とができ、またバリアメタル層上にバンプを容易に且つ
密着性よく形成することができる。
According to the method of manufacturing a semiconductor device of the fifth aspect, since the plating method for forming the barrier metal layer and the bump is an electroless plating method, Cu or Cu can be formed using extremely simple equipment. The barrier metal layer can be easily formed on the electrode pad made of Cu alloy with good adhesion, and the bump can be easily formed on the barrier metal layer with good adhesion.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施形態に係る半導体装置を示
す断面図である。
FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.

【図2】図1に示す半導体装置の製造方法を説明するた
めの工程断面図(その1)である。
FIG. 2 is a process sectional view (part 1) for describing the method for manufacturing the semiconductor device shown in FIG. 1;

【図3】図1に示す半導体装置の製造方法を説明するた
めの工程断面図(その2)である。
FIG. 3 is a process sectional view (part 2) for describing the method for manufacturing the semiconductor device shown in FIG. 1;

【図4】図1に示す半導体装置の製造方法を説明するた
めの工程断面図(その3)である。
FIG. 4 is a process sectional view (part 3) for describing the method for manufacturing the semiconductor device shown in FIG.

【図5】図1に示す半導体装置の製造方法を説明するた
めの工程断面図(その4)である。
FIG. 5 is a process sectional view (part 4) for describing the method for manufacturing the semiconductor device shown in FIG.

【図6】図1に示す半導体装置の製造方法を説明するた
めの工程断面図(その5)である。
FIG. 6 is a process sectional view (part 5) for describing the method for manufacturing the semiconductor device shown in FIG.

【図7】図1に示す半導体装置の製造方法を説明するた
めの工程断面図(その6)である。
FIG. 7 is a process sectional view (part 6) for describing the method for manufacturing the semiconductor device shown in FIG.

【図8】図1に示す半導体装置の製造方法を説明するた
めの工程断面図(その7)である。
FIG. 8 is a process sectional view (part 7) for describing the method for manufacturing the semiconductor device shown in FIG.

【図9】図1に示す半導体装置の製造方法を説明するた
めの工程断面図(その8)である。
FIG. 9 is a process sectional view (part 8) for explaining the method for manufacturing the semiconductor device shown in FIG. 1;

【図10】図1に示す半導体装置の製造方法を説明する
ための工程断面図(その9)である。
FIG. 10 is a process sectional view (part 9) for describing the method for manufacturing the semiconductor device shown in FIG. 1;

【図11】本発明の第2の実施形態に係る半導体装置を
示す断面図である。
FIG. 11 is a sectional view showing a semiconductor device according to a second embodiment of the present invention.

【図12】図11に示す半導体装置の製造方法を説明す
るための工程断面図(その1)である。
FIG. 12 is a process sectional view (part 1) for describing the method for manufacturing the semiconductor device shown in FIG. 11;

【図13】図11に示す半導体装置の製造方法を説明す
るための工程断面図(その2)である。
13 is a process sectional view (part 2) for describing the method for manufacturing the semiconductor device shown in FIG.

【図14】図11に示す半導体装置の製造方法を説明す
るための工程断面図(その3)である。
FIG. 14 is a process sectional view (part 3) for describing the method for manufacturing the semiconductor device shown in FIG. 11;

【図15】図11に示す半導体装置の製造方法を説明す
るための工程断面図(その4)である。
FIG. 15 is a process sectional view (part 4) for describing the method for manufacturing the semiconductor device shown in FIG.

【図16】従来のAl電極パッド上にバンプを形成する
方法を説明するための工程断面図(その1)である。
FIG. 16 is a process sectional view (part 1) for describing a conventional method of forming a bump on an Al electrode pad.

【図17】従来のAl電極パッド上にバンプを形成する
方法を説明するための工程断面図(その2)である。
FIG. 17 is a process sectional view (part 2) for describing a conventional method of forming a bump on an Al electrode pad.

【図18】従来のAl電極パッド上にバンプを形成する
方法を説明するための工程断面図(その3)である。
FIG. 18 is a process sectional view (part 3) for describing a conventional method of forming a bump on an Al electrode pad.

【図19】従来のAl電極パッド上にバンプを形成する
方法を説明するための工程断面図(その4)である。
FIG. 19 is a process sectional view (part 4) for describing a conventional method of forming a bump on an Al electrode pad.

【図20】従来のAl電極パッド上にバンプを形成する
方法を説明するための工程断面図(その5)である。
FIG. 20 is a process sectional view (part 5) for describing a conventional method of forming a bump on an Al electrode pad.

【図21】従来のAl電極パッド上にバンプを形成する
方法を説明するための工程断面図(その6)である。
FIG. 21 is a process sectional view (part 6) for describing a conventional method of forming a bump on an Al electrode pad.

【図22】従来のAl電極パッド上にバンプを形成する
方法を説明するための工程断面図(その7)である。
FIG. 22 is a process sectional view (part 7) for describing a conventional method of forming a bump on an Al electrode pad.

【符号の説明】[Explanation of symbols]

10…Siウェーハ、12…Cu電極パッド、14…パ
ッシベーション膜、16…無電解ストライクメッキ法に
よって形成されたCu層、18…無電解メッキ法によっ
て形成されたNiバリヤ層、20…無電解メッキ法によ
って形成されたマッシュルーム型のAuバンプ、22…
アーム、24…容器、26…Cuメッキ液、28…容
器、30…Niメッキ液、32…容器、34…Auメッ
キ液、36…Au層、38…スプレー式のメッキ装置、
40…容器、42…Auメッキ液、44…ポンプ、46
…弁、48…噴射ノズル、50…無電解メッキ法によっ
て形成されたストレートウォール型のAuバンプ、52
…レジスト、60…Siウェーハ、62…Al電極パッ
ド、64…パッシベーション膜、66…Ti/Ni/A
uバリア膜、68…レジスト、70…Auバンプ、72
…レジスト。
DESCRIPTION OF SYMBOLS 10 ... Si wafer, 12 ... Cu electrode pad, 14 ... Passivation film, 16 ... Cu layer formed by electroless strike plating, 18 ... Ni barrier layer formed by electroless plating, 20 ... Electroless plating Mushroom-shaped Au bumps formed by
Arm, 24: container, 26: Cu plating solution, 28: container, 30: Ni plating solution, 32: container, 34: Au plating solution, 36: Au layer, 38: spray-type plating device,
40 ... container, 42 ... Au plating solution, 44 ... pump, 46
... Valve, 48 ... Injection nozzle, 50 ... Straight wall type Au bump formed by electroless plating, 52
... resist, 60 ... Si wafer, 62 ... Al electrode pad, 64 ... passivation film, 66 ... Ti / Ni / A
u barrier film, 68 resist, 70 Au bump, 72
... resist.

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上に形成された銅又は銅合金
からなる電極パッドと、 前記電極パッド上にバリアメタル層を介して形成された
バンプと、 を有することを特徴とする半導体装置。
1. A semiconductor device comprising: an electrode pad made of copper or a copper alloy formed on a semiconductor substrate; and a bump formed on the electrode pad via a barrier metal layer.
【請求項2】 請求項1記載の半導体装置において、 前記バリアメタル層が、ニッケルバリア層、タングステ
ンバリア層、又はパラジウムバリア層であることを特徴
とする半導体装置。
2. The semiconductor device according to claim 1, wherein said barrier metal layer is a nickel barrier layer, a tungsten barrier layer, or a palladium barrier layer.
【請求項3】 請求項1記載の半導体装置において、 前記バンプが、貴金属バンプ又は半田バンプであること
を特徴とする半導体装置。
3. The semiconductor device according to claim 1, wherein the bump is a noble metal bump or a solder bump.
【請求項4】 半導体基板上に、銅又は銅合金からなる
電極パッドを形成する第1の工程と、 前記電極パッド上に、メッキ法を用いてバリアメタル層
を形成する第2の工程と、 前記バリアメタル層上に、メッキ法を用いてバンプを形
成する第3の工程と、 を有することを特徴とする半導体装置の製造方法。
A first step of forming an electrode pad made of copper or a copper alloy on the semiconductor substrate; a second step of forming a barrier metal layer on the electrode pad by using a plating method; A third step of forming a bump on the barrier metal layer by using a plating method.
【請求項5】 請求項4記載の半導体装置の製造方法に
おいて、 前記第1の工程と前記第2の工程との間に、前記電極パ
ッド上に銅ストライクメッキを施す工程を有することを
特徴とする半導体装置の製造方法。
5. The method of manufacturing a semiconductor device according to claim 4, further comprising a step of performing copper strike plating on said electrode pad between said first step and said second step. Semiconductor device manufacturing method.
【請求項6】 請求項4記載の半導体装置の製造方法に
おいて、 前記第2及び第3の工程に用いられるメッキ法が、無電
解メッキ法であることを特徴とする半導体装置の製造方
法。
6. The method of manufacturing a semiconductor device according to claim 4, wherein the plating method used in the second and third steps is an electroless plating method.
JP10258770A 1998-09-11 1998-09-11 Semiconductor device and manufacture thereof Pending JP2000091369A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10258770A JP2000091369A (en) 1998-09-11 1998-09-11 Semiconductor device and manufacture thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10258770A JP2000091369A (en) 1998-09-11 1998-09-11 Semiconductor device and manufacture thereof

Publications (1)

Publication Number Publication Date
JP2000091369A true JP2000091369A (en) 2000-03-31

Family

ID=17324850

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10258770A Pending JP2000091369A (en) 1998-09-11 1998-09-11 Semiconductor device and manufacture thereof

Country Status (1)

Country Link
JP (1) JP2000091369A (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001080303A2 (en) * 2000-04-18 2001-10-25 Motorola, Inc. Method and apparatus for manufacturing an interconnect structure
JP2002280407A (en) * 2001-03-21 2002-09-27 Seiko Epson Corp Semiconductor chip, semiconductor device, circuit board, and electronic equipment
US6521996B1 (en) 2000-06-30 2003-02-18 Intel Corporation Ball limiting metallurgy for input/outputs and methods of fabrication
US7259403B2 (en) * 2001-08-09 2007-08-21 Matsushita Electric Industrial Co., Ltd. Card-type LED illumination source
JP2008112825A (en) * 2006-10-30 2008-05-15 Denso Corp Semiconductor device, and its manufacturing method
JP2009232138A (en) * 2008-03-24 2009-10-08 Fujitsu Media Device Kk Surface acoustic wave device, and manufacturing method thereof
JP2012253110A (en) * 2011-06-01 2012-12-20 Sumitomo Bakelite Co Ltd Semiconductor device and method for manufacturing the same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001080303A3 (en) * 2000-04-18 2002-02-21 Motorola Inc Method and apparatus for manufacturing an interconnect structure
US6429531B1 (en) 2000-04-18 2002-08-06 Motorola, Inc. Method and apparatus for manufacturing an interconnect structure
WO2001080303A2 (en) * 2000-04-18 2001-10-25 Motorola, Inc. Method and apparatus for manufacturing an interconnect structure
US6610595B2 (en) 2000-06-30 2003-08-26 Intel Corporation Ball limiting metallurgy for input/outputs and methods of fabrication
US6521996B1 (en) 2000-06-30 2003-02-18 Intel Corporation Ball limiting metallurgy for input/outputs and methods of fabrication
WO2002003461A3 (en) * 2000-06-30 2003-05-30 Intel Corp Ball limiting metallurgy for input/outputs and methods of fabrication
JP2002280407A (en) * 2001-03-21 2002-09-27 Seiko Epson Corp Semiconductor chip, semiconductor device, circuit board, and electronic equipment
US7259403B2 (en) * 2001-08-09 2007-08-21 Matsushita Electric Industrial Co., Ltd. Card-type LED illumination source
JP2008112825A (en) * 2006-10-30 2008-05-15 Denso Corp Semiconductor device, and its manufacturing method
JP4682964B2 (en) * 2006-10-30 2011-05-11 株式会社デンソー Semiconductor device and manufacturing method thereof
JP2009232138A (en) * 2008-03-24 2009-10-08 Fujitsu Media Device Kk Surface acoustic wave device, and manufacturing method thereof
JP4521451B2 (en) * 2008-03-24 2010-08-11 富士通メディアデバイス株式会社 Surface acoustic wave device and manufacturing method thereof
JP2012253110A (en) * 2011-06-01 2012-12-20 Sumitomo Bakelite Co Ltd Semiconductor device and method for manufacturing the same

Similar Documents

Publication Publication Date Title
US7262126B2 (en) Sealing and protecting integrated circuit bonding pads
US7098126B2 (en) Formation of electroplate solder on an organic circuit board for flip chip joints and board to board solder joints
US7091616B2 (en) Semiconductor device having a leading wiring layer
US20040157450A1 (en) Waferlevel method for direct bumping on copper pads in integrated circuits
JPH0145976B2 (en)
JP2001093928A (en) Semiconductor device and its manufacturing method
US5668410A (en) Projecting electrode structure having a double-layer conductive layer
JP2000091369A (en) Semiconductor device and manufacture thereof
JP3808365B2 (en) Semiconductor device and manufacturing method thereof
JP2005123247A (en) Semiconductor device and its manufacturing method
JP3957928B2 (en) Semiconductor device and manufacturing method thereof
JP2730492B2 (en) Semiconductor device
JP2004014854A (en) Semiconductor device
JPH09148331A (en) Semiconductor integrated circuit device and method for manufacturing the same
JP3589794B2 (en) Method for manufacturing external connection electrode, external connection electrode, and semiconductor device
JP2717835B2 (en) Method for manufacturing semiconductor device
KR100850455B1 (en) Construction of interconnecting between semiconductor chip and substrate and the interconnecting method thereof
JPH09330932A (en) Bump formation body and formation of bump
JPH03101233A (en) Electrode structure and its manufacture
JP3297717B2 (en) Method for forming electrode of semiconductor device
JP2001077229A (en) Semiconductor device and manufacture thereof
JP4018848B2 (en) Semiconductor device
JP2000049181A (en) Semiconductor device and production thereof
KR100385165B1 (en) Semiconductor package and the fabrication method of the same
US20110269307A1 (en) Method for Making Integrated Circuit Device Using Copper Metallization on 1-3 PZT Composite