JP5412071B2 - Semiconductor device - Google Patents
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Description
この発明は、多層配線構造を有する半導体装置に関する。 The present invention relates to a semiconductor device having a multilayer wiring structure.
従来から、ＬＳＩなどの半導体装置には、いわゆる多層配線構造が採用されている。多層配線構造では、半導体基板上に複数の配線層が積層され、各配線層間に層間絶縁膜が介在されている。 Conventionally, a so-called multilayer wiring structure has been adopted in a semiconductor device such as an LSI. In the multilayer wiring structure, a plurality of wiring layers are stacked on a semiconductor substrate, and an interlayer insulating film is interposed between the wiring layers.
各配線層に形成される配線のパターンが複雑なものでは、下層配線と上層配線との平面視における交差を回避することができない。上層配線が下層配線の所定部分と平面視で交差していると、その所定部分上において、下層配線と上層配線との間の距離が最短になる。したがって、上層配線が形成されている配線層と下層配線が形成されている配線層との間の層間絶縁膜は、下層配線の所定部分上において、下層配線と上層配線との間での絶縁状態を維持可能な膜厚（絶縁破壊が生じない膜厚）に形成しなければならない。 If the wiring pattern formed in each wiring layer is complicated, it is impossible to avoid the intersection of the lower layer wiring and the upper layer wiring in plan view. When the upper layer wiring intersects with a predetermined portion of the lower layer wiring in a plan view, the distance between the lower layer wiring and the upper layer wiring becomes the shortest on the predetermined portion. Therefore, the interlayer insulating film between the wiring layer in which the upper layer wiring is formed and the wiring layer in which the lower layer wiring is formed is in an insulating state between the lower layer wiring and the upper layer wiring on a predetermined portion of the lower layer wiring. Must be formed to a thickness that can maintain the thickness (thickness at which dielectric breakdown does not occur).
下層配線と上層配線との間での絶縁状態を維持可能な層間絶縁膜の膜厚は、層間絶縁膜の材料や下層配線と上層配線との間に生じる電位差によって決まる。そのため、高耐圧素子が備えられる半導体装置では、層間絶縁膜の膜厚が大きくなる。たとえば、層間絶縁膜の材料としてＳｉＯ２（酸化シリコン）が用いられ、下層配線と上層配線との間に６００Ｖの電位差が形成される場合、ＳｉＯ２の絶縁耐圧が６〜７ＭＶ／ｃｍ程度であるから、層間絶縁膜の膜厚としては、下層配線の所定部分上で１μｍ以上を確保しなければならない。層間絶縁膜の膜厚が大きいと、層間絶縁膜に微細なビアホールを形成することができず、ひいては素子の微細化が困難である。 The film thickness of the interlayer insulating film capable of maintaining the insulation state between the lower layer wiring and the upper layer wiring is determined by the material of the interlayer insulating film and the potential difference generated between the lower layer wiring and the upper layer wiring. Therefore, in a semiconductor device provided with a high breakdown voltage element, the thickness of the interlayer insulating film is increased. For example, when SiO 2 (silicon oxide) is used as the material of the interlayer insulating film and a potential difference of 600 V is formed between the lower layer wiring and the upper layer wiring, the dielectric breakdown voltage of SiO 2 is about 6 to 7 MV / cm. Therefore, the film thickness of the interlayer insulating film must be 1 μm or more on a predetermined portion of the lower layer wiring. If the thickness of the interlayer insulating film is large, fine via holes cannot be formed in the interlayer insulating film, and it is difficult to miniaturize the element.
図９は、多層配線構造が採用された半導体装置の一例を模式的に示す断面図である。 FIG. 9 is a cross-sectional view schematically showing an example of a semiconductor device adopting a multilayer wiring structure.
半導体装置５００では、半導体基板（図示せず）上に、第１層間絶縁膜５２が積層されている。第１層間絶縁膜５２上には、下層配線５３が形成されている。また、第１層間絶縁膜５２上には、下層配線５３の両側に、ダミー配線５４が下層配線５３に対して間隔を空けて形成されている。第１層間絶縁膜５２、下層配線５３およびダミー配線５４上には、第２層間絶縁膜５５が形成されている。第２層間絶縁膜５５上には、上層配線５６が形成されている。
In the
図１０は、下層配線、ダミー配線および上層配線の配置を図解的に示す平面図である。 FIG. 10 is a plan view schematically showing the arrangement of the lower layer wiring, the dummy wiring, and the upper layer wiring.
下層配線５３および上層配線５６は、それぞれ平面視で互いに交差する部分を有している。すなわち、上層配線５６は、下層配線５３における所定部分５３１（図１０でハッチングを付して示す部分）の上方において、所定方向Ａに延び、平面視でその所定部分５３１と交差している。
The lower layer wiring 53 and the
ダミー配線５４は、所定部分５３１に対して所定方向Ａの両側に、所定部分５３１と間隔を空けて配置されている。各ダミー配線５４は、下層配線５３に沿う方向に、上層配線５６の配線幅よりも長く延びている。
The
図９に示すように、第２層間絶縁膜５５の表面には、平面視で各ダミー配線５４に対して下層配線５３側とは反対側に、ダミー配線５４の上面と第１層間絶縁膜５２の上面とがなす段差によって、下層配線５３上から第１層間絶縁膜５２上に近づくように傾斜する傾斜部５８が生じている。
As shown in FIG. 9, on the surface of the second
また、第２層間絶縁膜５５の表面には、下層配線５３およびダミー配線５４の上面と第１層間絶縁膜５２の上面とがなす段差によって、下層配線５３およびダミー配線５４の間の第１層間絶縁膜５２に向かって凹む凹部５７が生じている。下層配線５３とダミー配線５４とが大きく離れていると、凹部５７の凹みは大きくなる。凹みが大きくなると、凹部５７と下層配線５３との間の最短距離が小さくなり、下層配線５３と上層配線５６との間での絶縁を確保できなくなってしまう。そのため、下層配線５３とダミー配線５４との間隔は、下層配線５３と上層配線５６との間の絶縁に影響を及ぼすような凹部５７が形成されない間隔に設定される。
The surface of the second
半導体基板に作り込まれる素子の微細化に伴い、下層配線５３や上層配線５６、第２層間絶縁膜５５に形成されるビアホールも微細化してきている。微細なビアホールを形成するためには、第２層間絶縁膜５５の膜厚を小さくしなければならない。そのため、第２層間絶縁膜５５の膜厚は、下層配線５３と上層配線５６との絶縁耐圧を保つことができる最小の膜厚で形成されている。
Along with miniaturization of elements formed in the semiconductor substrate, via holes formed in the
ところが、第２層間絶縁膜５５の傾斜部５８では、その表面とダミー配線５４の角部との最短距離Ｄが第２層間絶縁膜５５の膜厚よりも小さいので、上層配線５６の傾斜部５８上に形成される部分とダミー配線５４との間で絶縁破壊を生じるおそれがある。凹部５７の凹みを小さくするために、下層配線５３とダミー配線５４との間隔が小さく設定されているので、ダミー配線５４と上層配線５６との間で絶縁破壊による短絡が生じると、ダミー配線５４と下層配線５３との間で絶縁破壊が生じ、その結果、下層配線５３と上層配線５６との間で短絡が生じてしまう。
本発明の目的は、下層配線と上層配線との間に介在される層間絶縁膜を全体的に肥大化（厚膜化）させることなく、下層配線と上層配線との間の絶縁耐圧の向上を図ることができる、半導体装置を提供することである。 The object of the present invention is to improve the dielectric strength between the lower layer wiring and the upper layer wiring without enlarging (thickening) the interlayer insulating film interposed between the lower layer wiring and the upper layer wiring as a whole. It is to provide a semiconductor device that can be realized.
本発明の一の局面に係る半導体装置は、請求項１に記載のように、第１層間絶縁膜と、前記第１層間絶縁膜上に形成された下層配線と、前記下層配線上に形成された第２層間絶縁膜と、前記第２層間絶縁膜上に形成され、平面視で前記下層配線の所定部分と交差する上層配線と、前記下層配線の前記所定部分に対して前記所定部分上で前記上層配線が延びる方向の両側において、前記上層配線と対向する位置に形成されたダミー配線とを含む。前記第１層間絶縁膜には、平面視で前記所定部分を含む領域に、その上面から掘り下がった溝が形成されている。前記所定部分は、前記溝に入り込んでいる。そして、前記両側の前記ダミー配線の間の領域において、前記第２層間絶縁膜の上面は、平坦であり、前記ダミー配線は、平面視矩形状の複数の分割部分の集合により構成されるとともに、前記下層配線の延びる方向において前記複数の分割部分が前記上層配線と対向する位置に形成されている。
A semiconductor device according to an aspect of the present invention is formed on a first interlayer insulating film, a lower layer wiring formed on the first interlayer insulating film, and the lower layer wiring as described in
そのため、下層配線の所定部分上における第２層間絶縁膜の膜厚は、下層配線の所定部分以外の部分上における第２層間絶縁膜の膜厚よりも溝の深さ分だけ大きい。すなわち、第２層間絶縁膜は、その全体が厚く形成されるのではなく、下層配線の所定部分上において部分的に厚く形成されている。よって、第２層間絶縁膜を全体的に肥大化（厚膜化）させることなく、下層配線と上層配線との間の絶縁耐圧を向上させることができる。 Therefore, the thickness of the second interlayer insulating film on the predetermined portion of the lower layer wiring is larger by the depth of the groove than the thickness of the second interlayer insulating film on the portion other than the predetermined portion of the lower layer wiring. That is, the entire second interlayer insulating film is not formed thick, but is formed partially thick on a predetermined portion of the lower layer wiring. Therefore, the withstand voltage between the lower layer wiring and the upper layer wiring can be improved without enlarging (thickening) the entire second interlayer insulating film.
別の観点から言えば、下層配線と上層配線との間の絶縁耐圧は、下層配線の所定部分上における第２層間絶縁膜の膜厚に依存するので、その膜厚を下層配線と上層配線との間での絶縁状態を維持可能な厚さにすることにより、下層配線と上層配線との絶縁状態を確保しつつ、下層配線の所定部分以外の部分上における第２層間絶縁膜の膜厚を小さくすることができる。
一方、前記第２層間絶縁膜における前記下層配線上に形成された部分の上面と前記第１層間絶縁膜上に形成された部分の上面とがそれぞれ平坦であり、かつ、請求項１に記載のようなダミー配線が形成されていない場合には、それらの上面が段差を形成していてもよい、とも考えられる。
しかし、このような段差が形成される場合、下層配線の角部（上面と側面との交差部）上において、第２層間絶縁膜の上面が傾斜する。そして、下層配線と第２層間絶縁膜の上面との直線距離が下層配線の角部と第２層間絶縁膜の上面の傾斜部分との間で最短となり、その直線距離が下層配線の所定部分上における第２層間絶縁膜の膜厚よりも小さくなる場合がある。
そのため、請求項１に記載のように、ダミー配線が形成されることにより、第２層間絶縁膜の上面が下層配線の角部上で傾斜することを防止でき、下層配線と第２層間絶縁膜の上面との直線距離が下層配線の所定部分上における第２層間絶縁膜の膜厚よりも小さくなることを防止できる。その結果、下層配線と上層配線との間の絶縁耐圧を向上させることができる。
From another viewpoint, the withstand voltage between the lower layer wiring and the upper layer wiring depends on the film thickness of the second interlayer insulating film on a predetermined portion of the lower layer wiring. The thickness of the second interlayer insulating film on the portion other than the predetermined portion of the lower layer wiring is ensured while ensuring the insulation state between the lower layer wiring and the upper layer wiring by making the thickness that can maintain the insulation state between Can be small.
On the other hand, the upper surface of the part formed on the lower layer wiring in the second interlayer insulating film and the upper surface of the part formed on the first interlayer insulating film are flat, respectively. When such dummy wiring is not formed, it is considered that the upper surface thereof may form a step.
However, when such a step is formed, the upper surface of the second interlayer insulating film is inclined on the corner portion (intersection of the upper surface and the side surface) of the lower layer wiring. The linear distance between the lower layer wiring and the upper surface of the second interlayer insulating film is the shortest between the corner of the lower layer wiring and the inclined portion of the upper surface of the second interlayer insulating film, and the linear distance is above the predetermined portion of the lower layer wiring. May be smaller than the thickness of the second interlayer insulating film.
Therefore, as described in
請求項２に記載のように、前記半導体装置は、前記第１層間絶縁膜により表面が被覆された半導体基板を含み、前記第１層間絶縁膜には、前記下層配線と前記半導体基板とを電気的に接続するためのコンタクトホールが貫通して形成されていてもよい。この場合、前記半導体基板の表面には、前記溝に臨み、上面が前記溝の底面を提供する絶縁部が形成されていることが好ましい。 According to another aspect of the present invention, the semiconductor device includes a semiconductor substrate whose surface is covered with the first interlayer insulating film, and the lower interlayer wiring and the semiconductor substrate are electrically connected to the first interlayer insulating film. A contact hole for connection can be formed therethrough. In this case, it is preferable that an insulating portion that faces the groove and whose upper surface provides the bottom surface of the groove is formed on the surface of the semiconductor substrate.
半導体基板の表面に絶縁部が形成されているので、コンタクトホールが確実に形成されるようにエッチング時間が過剰に設定（オーバーエッチを考慮して設定）されても、溝が半導体基板に達するおそれがない。その結果、下層配線の溝に入り込んだ所定部分と半導体基板とが導通することを防止することができる。 Since the insulating part is formed on the surface of the semiconductor substrate, the trench may reach the semiconductor substrate even if the etching time is excessively set (setting considering overetching) so that the contact hole is surely formed. There is no. As a result, it is possible to prevent electrical conduction between the predetermined portion entering the groove of the lower layer wiring and the semiconductor substrate.
また、第１層間絶縁膜上にコンタクトホールおよび溝に対応する開口を有するマスクを形成し、このマスクを介して第１層間絶縁膜をエッチングすることにより、コンタクトホールと溝とを同時に形成することができる。そのため、第１層間絶縁膜にコンタクトホールが形成される構成では、プロセス工程数の増加を招くことなく、第１層間絶縁膜に溝を形成することができる。 Further, a contact hole and a groove are formed simultaneously by forming a mask having an opening corresponding to the contact hole and the groove on the first interlayer insulating film and etching the first interlayer insulating film through the mask. Can do. Therefore, in the configuration in which the contact hole is formed in the first interlayer insulating film, the groove can be formed in the first interlayer insulating film without increasing the number of process steps.
請求項３に記載のように、前記第２層間絶縁膜は、第１層間絶縁膜、前記ダミー配線、および前記下層配線に接し、一様な膜厚を有する基層膜と、前記基層膜の上面に前記溝および前記ダミー配線に対応して生じる凹部に埋設され、その上面が前記基層膜の前記凹部外の上面と面一をなす埋設体とを備えていてもよい。 According to a third aspect of the present invention, the second interlayer insulating film is in contact with the first interlayer insulating film , the dummy wiring, and the lower layer wiring, has a uniform thickness, and an upper surface of the base layer film. And a buried body that is buried in a concave portion corresponding to the groove and the dummy wiring and whose upper surface is flush with the upper surface of the base film outside the concave portion.
請求項４に記載のように、前記基層膜には、前記両側の前記ダミー配線の間の領域からその外側の領域に渡って傾斜面が形成されており、前記傾斜面に前記埋設体と同じ材料からなる被着体が形成されていてもよい。
また、前記第２層間絶縁膜の上面の全域が平坦であってもよい。
According to a fourth aspect of the present invention, an inclined surface is formed in the base layer film from a region between the dummy wirings on both sides to a region outside thereof, and the inclined surface is the same as the embedded body. An adherend made of a material may be formed.
Also, the entire area of the upper surface of the second interlayer insulating film may be flat.
前記ダミー配線は、請求項５に記載のように、前記所定部分に対する両側にそれぞれ複数ずつ設けられていることが好ましい。この場合、下層配線の所定部分から最も離れた位置のダミー配線（最外のダミー配線）の角部上において、第２層間絶縁膜の上面が傾斜し、上層配線における傾斜面上に配置される部分と最外のダミー配線との間で絶縁破壊による短絡が生じても、その最外のダミー配線と下層配線との間に別のダミー配線が介在されているので、すぐには、最外のダミー配線と下層配線との間の短絡を生じない。よって、下層配線と上層配線との間の絶縁破壊に対する信頼性を向上させることができる。
As described in
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
図１は、第１の参考例に係る半導体装置の構造を示す模式的な断面図である。 FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor device according to a first reference example .
半導体装置１００は、半導体基板１を備えている。半導体基板１は、たとえば、Ｓｉ（シリコン）からなる。半導体基板１の表層部には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの機能素子が作り込まれている。そして、半導体基板１の表面には、素子分離のためのＬＯＣＯＳ２が形成されている。
The
半導体基板１上には、第１層間絶縁膜３が形成されている。第１層間絶縁膜３は、たとえば、ＳｉＯ２からなる。また、第１層間絶縁膜３は、ほぼ一様な膜厚に形成されている。
A first
第１層間絶縁膜３上には、下層配線７が形成されている。下層配線７は、たとえば、Ａｌ（アルミニウム）からなる。下層配線７は、平面視でＬＯＣＯＳ２を横切り、ＬＯＣＯＳ２により絶縁分離される領域間に跨っている。
On the first
第１層間絶縁膜３および下層配線７上には、第２層間絶縁膜８が形成されている。第１層間絶縁膜３および下層配線７は、第２層間絶縁膜８により被覆されている。
A second
第２層間絶縁膜８上には、上層配線１３が形成されている。上層配線１３は、たとえば、Ａｌからなる。上層配線１３は、平面視において、下層配線７の所定部分７１とＬＯＣＯＳ２上で交差するように、そのパターンが設計されている。
An
なお、下層配線７および上層配線１３の材料として、Ａｌ以外の導電性材料を用いることもできる。Ａｌ以外の導電性材料としては、たとえば、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）などを例示することができる。
In addition, as a material of the
そして、第１層間絶縁膜３には、平面視で所定部分７１を含む領域に、溝４が形成されている。溝４は、第１層間絶縁膜３の上面からＬＯＣＯＳ２の上面まで掘り下がり、第１層間絶縁膜３を膜厚方向（半導体基板１の表面に直交する方向）に貫通している。そのため、ＬＯＣＯＳ２の上面は、溝４に臨む部分が溝４の底面を提供している。下層配線７の所定部分７１は、溝４に入り込み、溝４の底面をなすＬＯＣＯＳ２の上面に接触している。
In the first
また、第１層間絶縁膜３には、コンタクトホール５が形成されている。コンタクトホール５は、第１層間絶縁膜３の上面からＬＯＣＯＳ２により絶縁分離される領域の表面まで掘り下がり、第１層間絶縁膜３を膜厚方向に貫通している。下層配線７は、コンタクトホール５に入り込み、半導体基板１（ＬＯＣＯＳ２により絶縁分離される領域）と電気的に接続されている。
A
下層配線７が溝４およびコンタクトホール５に入り込んでいることにより、下層配線７の上面には、溝４およびコンタクトホール５と対向する部分に、それぞれ凹部１４，１５が生じている。
Since the
第２層間絶縁膜８は、第１層間絶縁膜３および下層配線７に接する基層膜９を備えている。基層膜９は、たとえば、ＳｉＯ２からなる。また、基層膜９は、ほぼ一様な膜厚に形成されている。そのため、基層膜９の上面には、凹部１４，１５および第１層間絶縁膜３の上面と下層配線７の上面とにより形成される段差に応じて、複数の凹部１０が生じている。
The second
各凹部１０は、埋設体１１により埋め尽くされている。埋設体１１は、たとえば、ＳｉＯ２からなる。埋設体１１の上面は、平坦面であり、基層膜９の表面と面一をなしている。これにより、基層膜９および埋設体１１からなる構造体は、その上面の全域が平坦になっている。
Each
さらに、第２層間絶縁膜８は、基層膜９および埋設体１１上に積層される表層膜１２を備えている。表層膜１２は、たとえば、ＳｉＯ２からなる。また、表層膜１２は、ほぼ一様な膜厚に形成されている。そして、基層膜９および埋設体１１の各上面が平坦かつ面一であるので、表層膜１２の上面（第２層間絶縁膜８の上面）は、その全域において平坦である。
Further, the second
そのため、下層配線７の所定部分７１上における第２層間絶縁膜８の膜厚は、下層配線７の所定部分７１以外の部分上における第２層間絶縁膜８の膜厚よりも溝４の深さ分だけ大きい。すなわち、第２層間絶縁膜８は、その全体が厚く形成されるのではなく、下層配線７の所定部分７１上において部分的に厚く形成されている。よって、第２層間絶縁膜８を全体的に肥大化（厚膜化）させることなく、下層配線７と上層配線１３との間の絶縁耐圧を向上させることができる。
Therefore, the thickness of the second
別の観点から言えば、下層配線７と上層配線１３との間の絶縁耐圧は、下層配線７の所定部分７１上における第２層間絶縁膜８の膜厚に依存するので、その膜厚を下層配線７と上層配線１３との間での絶縁状態を維持可能な厚さにすることにより、下層配線７と上層配線１３との絶縁状態を確保しつつ、下層配線７の所定部分７１以外の部分上における第２層間絶縁膜８の膜厚を小さくすることができる。
From another point of view, the withstand voltage between the
なお、第１層間絶縁膜３、基層膜９および表層膜１２の材料として、ＳｉＯ２以外の絶縁材料を用いることもできる。ＳｉＯ２以外の絶縁材料としては、たとえば、ＳｉＣ（炭化シリコン）、ＳｉＣＮ（炭窒化シリコン）、ＳｉＮ（窒化シリコン）などを例示することができる。
In addition, as a material for the first
図２Ａ〜２Ｆは、図１に示す半導体装置の各製造工程における模式的な断面図である。 2A to 2F are schematic cross-sectional views in each manufacturing process of the semiconductor device shown in FIG.
半導体装置１００の製造工程では、まず、図２Ａに示すように、熱酸化により、半導体基板１の表面に、ＬＯＣＯＳ２が選択的に形成される。その後、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、半導体基板１およびＬＯＣＯＳ２上に、第１層間絶縁膜３が形成される。
In the manufacturing process of the
次いで、第１層間絶縁膜３上に、コンタクトホール５および溝４に対応する開口を有するマスク（図示せず）が形成される。そして、そのマスクを介して第１層間絶縁膜３がエッチングされることにより、図２Ｂに示すように、第１層間絶縁膜３に、溝４およびコンタクトホール５が同時に形成される。そのため、コンタクトホール５を形成する工程と別に工程を追加することなく、溝４を形成することができる。
Next, a mask (not shown) having openings corresponding to the contact holes 5 and the
また、半導体基板１の表面にＬＯＣＯＳ２が形成されているので、コンタクトホール５が確実に形成されるようにエッチング時間が過剰に設定（オーバーエッチを考慮して設定）されても、溝４が半導体基板１に達するおそれがない。その結果、下層配線７の溝４に入り込んだ所定部分７１と半導体基板１とが導通することを防止することができる。
Further, since the
その後、スパッタ法により、溝４およびコンタクトホール５内を含む第１層間絶縁膜３上に、Ａｌからなる金属膜（図示せず）が形成される。その後、フォトリソグラフィおよびエッチングにより、金属膜が選択的に除去（パターニング）される。これにより、図２Ｃに示すように、下層配線７が形成される。
Thereafter, a metal film (not shown) made of Al is formed on the first
次いで、図２Ｄに示すように、ＣＶＤ法により、第１層間絶縁膜３および下層配線７上に、基層膜９が形成される。
Next, as shown in FIG. 2D, a
この後、図２Ｅに示すように、ＳＯＧ（Spin On Glass：スピンオングラス）法およびエッチバックにより、基層膜９の上面に生じている凹部１０に、埋設体１１が埋設される。具体的には、Ｓｉ（ＯＨ）４（シラノール）を溶剤に溶かした液体が基層膜９上に回転塗布（スピンコート）される。その後、熱処理を行うことにより、基層膜９上にガラス膜（図示せず）が形成される。そして、そのガラス膜が基層膜９の表面が露出するまでエッチバックされることにより、基層膜９の上面と面一をなす上面を有する埋設体１１が得られる。エッチバックに代えて、ＣＭＰ（化学的機械的研磨）法により、凹部１０外のガラス膜が除去されてもよい。
Thereafter, as shown in FIG. 2E, the embedded
次いで、図２Ｆに示すように、ＣＶＤ法により、基層膜９および埋設体１１上に、表層膜１２が形成される。
Next, as shown in FIG. 2F, a
次に、スパッタ法により、表層膜１２上に、金属膜（図示せず）が形成される。その後、フォトリソグラフィおよびエッチングにより、金属膜が選択的に除去（パターニング）される。これにより、上層配線１３が形成され、図１に示す半導体装置を得ることができる。
Next, a metal film (not shown) is formed on the
図３は、本発明の第１の実施形態に係る半導体装置の構造を示す模式的な断面図である。図４は、図３に示す半導体装置を図３に示す断面と直交する断面で切断したときの断面図である。なお、図３および４において、図１に示す各部に相当する部分には、図１の場合と同一の参照符号を付している。また、以下では、図３および４に示す構造に関して、図１に示す構造との相違点を中心に説明し、図１に示す各部に相当する部分についての説明を省略する。 FIG. 3 is a schematic cross-sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention. 4 is a cross-sectional view of the semiconductor device shown in FIG. 3 taken along a cross section orthogonal to the cross section shown in FIG. 3 and 4, parts corresponding to those shown in FIG. 1 are denoted by the same reference numerals as in FIG. In the following, the structure shown in FIGS. 3 and 4 will be described with a focus on the differences from the structure shown in FIG. 1, and description of parts corresponding to the parts shown in FIG. 1 will be omitted.
図３および４に示す半導体装置２００では、第１層間絶縁膜３上に、下層配線７と、下層配線７とほぼ同じ厚さを有するダミー配線２１とが形成されている。ダミー配線２１は、下層配線７の所定部分７１に対して、上層配線１３の延伸方向（図４の紙面における左右方向）の両側にそれぞれ２本ずつ設けられている。所定部分７１に対する各側において、２本のダミー配線２１は、それらの間に適当な間隔を空け、また、下層配線７との間に適当な間隔を空けて配置されている。
In the
なお、ダミー配線２１は、図２Ｃに示す工程において、下層配線７と同時に形成される。
The
第２層間絶縁膜８の基層膜９の上面には、複数の凹部１０が生じている。凹部１４，１５に応じて生じている凹部１０は、埋設体１１により埋め尽くされている。一方、第１層間絶縁膜３の上面と外側（下層配線７から遠い方）のダミー配線２１の上面との段差に応じて生じている凹部１０は、基層膜９における凹部１０外の上面と凹部１０の底面とを連続させる傾斜面２２を有している。
A plurality of
傾斜面２２上には、埋設体１１と同じ材料からなる被着体２３が被着している。被着体２３は、傾斜面２２上にのみ形成され、基層膜９における凹部１０外の上面と凹部１０の底面との段差を解消しない。
On the
埋設体１１および被着体２３は、たとえば、基層膜９上に、ほぼ一様な膜厚を有する絶縁膜を形成し、この絶縁膜を第１層間絶縁膜３の上面が露出するまでエッチバックすることにより形成することができる。凹部１４，１５に応じて生じている凹部１０は、サイズが比較的小さいので、絶縁膜を厚く形成することにより、絶縁膜の上面にその凹部１０に起因する凹部が形成されることを防止できる。
For example, the buried
そのため、第２層間絶縁膜８の表層膜１２の上面は、下層配線７およびダミー配線２１上において平坦であり、下層配線７の角部（上面と側面との交差部）上において傾斜していない。よって、下層配線７と第２層間絶縁膜８の上面との直線距離は、下層配線７の所定部分７１上における第２層間絶縁膜の膜厚よりも小さくならない。
Therefore, the upper surface of the
このように、ダミー配線２１が設けられていることにより、第２層間絶縁膜８の上面が下層配線７の角部上で傾斜することを防止でき、下層配線７と上層配線１３との間の絶縁耐圧をさらに向上させることができる。
Thus, by providing the
また、下層配線７の所定部分７１に対する各側において、２本のダミー配線２１が形成されているので、外側のダミー配線２１の角部上において、第２層間絶縁膜の上面が傾斜し、上層配線１３における傾斜面２２上に配置される部分と外側のダミー配線２１との間で絶縁破壊による短絡が生じても、その外側のダミー配線２１と下層配線７との間に別のダミー配線２１が介在されているので、すぐには、外側のダミー配線２１と下層配線７との間の短絡を生じない。よって、下層配線７と上層配線１３との間の絶縁破壊に対する信頼性を一層向上させることができる。
Further, since the two
図５は、本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。なお、図５において、図４に示す各部に相当する部分には、図４の場合と同一の参照符号を付している。また、以下では、図５に示す構造に関して、図４に示す構造との相違点を中心に説明し、図４に示す各部に相当する部分についての説明を省略する。 FIG. 5 is a schematic cross-sectional view showing the structure of a semiconductor device according to the second embodiment of the present invention. In FIG. 5, parts corresponding to those shown in FIG. 4 are given the same reference numerals as in FIG. In the following, the structure shown in FIG. 5 will be described with a focus on the differences from the structure shown in FIG. 4, and the description corresponding to the parts shown in FIG. 4 will be omitted.
図５に示す半導体装置３００では、ＬＯＣＯＳ２が下層配線７の所定部分７１およびダミー配線２１と対向するサイズに形成されている。また、溝４は、平面視で所定部分７１およびダミー配線２１を含む領域に形成されている。そして、下層配線７の所定部分７１およびダミー配線２１は、溝４に入り込み、溝４の底面をなすＬＯＣＯＳ２の上面に接触している。
In the
この構成では、ダミー配線２１が溝４に入り込むことにより、ダミー配線２１の上面と第１層間絶縁膜３の上面との段差が小さい。そのため、外側のダミー配線２１の角部上において、第２層間絶縁膜８（表層膜１２）の上面が平坦である。よって、外側のダミー配線２１の角部と第２層間絶縁膜８の上面との間の距離を大きく確保することができ、上層配線１３と外側のダミー配線２１との間で絶縁破壊による短絡が生じることを防止できる。
In this configuration, when the
図６は、第２の参考例に係る半導体装置の構造を示す模式的な断面図である。 FIG. 6 is a schematic cross-sectional view showing the structure of a semiconductor device according to a second reference example .
半導体装置４００は、半導体基板（図示せず）を備えている。この半導体基板は、たとえば、Ｓｉ基板からなる。半導体基板の表層部には、ＭＯＳＦＥＴなどの機能素子が作り込まれている。
The
半導体基板上には、第１層間絶縁膜４１が形成されている。第１層間絶縁膜４１は、たとえば、ＳｉＯ２からなり、ＣＶＤ法によって形成される。
A first
第１層間絶縁膜４１上には、下層配線４２が形成されている。また、第１層間絶縁膜４１上には、下層配線４２の両側に、２本のダミー配線４３が形成されている。下層配線４２およびダミー配線４３は、たとえば、Ａｌからなり、スパッタ法により第１層間絶縁膜４１上に形成される金属膜を選択的に除去（パターニング）することにより同時に形成される。金属膜の選択的な除去は、フォトリソグラフィおよびエッチングにより達成される。
On the first
第１層間絶縁膜４１、下層配線４２およびダミー配線４３上には、第２層間絶縁膜４４が積層されている。
On the first
第２層間絶縁膜４４上には、上層配線４５が形成されている。上層配線４５は、たとえば、Ａｌからなり、スパッタ法により第２層間絶縁膜４４上に形成される金属膜を選択的に除去（パターニング）することにより同時に形成される。金属膜の選択的な除去は、フォトリソグラフィおよびエッチングにより達成される。
An
図７は、図６に示す下層配線、ダミー配線および上層配線の図解的な平面図である。 FIG. 7 is a schematic plan view of the lower layer wiring, dummy wiring, and upper layer wiring shown in FIG.
下層配線４２および上層配線４５は、それぞれ平面視で互いに交差する部分を有している。すなわち、上層配線４５は、下層配線４２における所定部分４２１（図中にハッチングを付して示す部分）の上方において、所定方向（下層配線４２の延伸方向Ｃと交差する方向）Ａに延び、平面視でその所定部分４２１と交差している。
The
ダミー配線４３は、下層配線４２の延伸方向Ｃを長手方向とし、上層配線４５の配線幅よりも長く延びる矩形状に形成されている。この実施形態では、ダミー配線４３は、所定部分４２１に対する所定方向Ａの両側にそれぞれ２本ずつ設けられている。各側において、２本のダミー配線４３は、それらの間に適当な間隔を空け、また、下層配線４２側（内側）のダミー配線４３と下層配線４２との間に適当な間隔を空けて配置されている。
The
図６を参照して、第２層間絶縁膜４４は、第１層間絶縁膜４１、下層配線４２およびダミー配線４３に接する基層膜４６を備えている。基層膜４６は、たとえば、ＳｉＯ２からなり、ＣＶＤ法により形成される。そして、基層膜４６は、ほぼ一様な膜厚に形成されている。そのため、基層膜４６の上面には、第１層間絶縁膜４１の上面と下層配線４２およびダミー配線４３の上面とにより形成される段差に応じて、複数の凹部４７が生じている。
Referring to FIG. 6, second
下層配線４２とダミー配線４３との間および隣り合うダミー配線４３の間に向けて凹む凹部４７は、埋設体４８により埋め尽くされている。埋設体４８は、たとえば、ＳｉＯ２からなる。埋設体４８の上面は、平坦面であり、基層膜４６の表面と面一をなしている。
The recessed
また、第１層間絶縁膜４１の上面と外側のダミー配線４３の上面との段差に応じて生じている凹部４７は、基層膜４６における凹部４７外の上面と凹部４７の底面とを連続させる傾斜面４７１を有している。傾斜面４７１は、外側のダミー配線４３上から第１層間絶縁膜４１上に近づくように傾斜している。傾斜面４７１上には、埋設体４８と同じ材料からなる被着体４９が被着している。被着体４９は、傾斜面４７１上にのみ形成され、基層膜４６における凹部４７外の上面と凹部４７の底面との段差を解消しない。被着体４９が設けられていることにより、外側のダミー配線４３上における基層膜４６の表面と第１層間絶縁膜４１上における基層膜４６の表面とが滑らかに（小さい傾斜で）連続している。
Further, the
埋設体４８および被着体４９は、たとえば、基層膜４６上に、ほぼ一様な膜厚を有する絶縁膜を形成し、この絶縁膜を第１層間絶縁膜４１の上面が露出するまでエッチバックすることにより形成することができる。絶縁膜は、たとえば、Ｓｉ（ＯＨ）４を用いたＳＯＧ法により形成される。
The buried
さらに、第２層間絶縁膜４４は、基層膜４６、埋設体４８および被着体４９を被覆する表層膜５０を備えている。表層膜５０は、たとえば、ＳｉＯ２からなり、ＣＶＤ法によって形成される。表層膜５０の上面には、基層膜４６の傾斜面４７１（被着体４９の上面）に対応した傾斜面が形成されている。
Further, the second
このように、第１層間絶縁膜４１上に下層配線４２およびダミー配線４３が形成され、この下層配線４２およびダミー配線４３は、第２層間絶縁膜４４によって被覆されている。第２層間絶縁膜４４上には、所定方向Ａに延び、平面視で下層配線４２の所定部分４２１と交差する上層配線４５が形成されている。ダミー配線４３は、所定部分４２１に対して所定方向Ａの両側にそれぞれ２本ずつ設けられており、各側において、互いに間隔を隔てて配置されている。
Thus, the
第２層間絶縁膜４４の表面には、外側の各ダミー配線４３の上面と第１層間絶縁膜４１の上面とがなす段差に起因する傾斜面（基層膜４６の傾斜面４７１）に対応した傾斜面が生じている。そのため、外側のダミー配線４３と上層配線４５との最短距離Ｄは、第２層間絶縁膜４４の膜厚よりも小さく、上層配線４５に高電圧（たとえば、１００Ｖ以上）が印加されると、外側のダミー配線４３と上層配線４５との間で短絡が生じるおそれがある。しかしながら、外側のダミー配線４３と下層配線４２との間には、別のダミー配線４３が介在されているので、たとえ外側のダミー配線４３と上層配線４５との間で短絡が生じても、すぐには、外側のダミー配線４３と下層配線４２との間の短絡を生じない。したがって、下層配線４２と上層配線４５との間の絶縁状態を維持することができる。よって、第２層間絶縁膜４４を肥大化（厚膜化）させることなく、下層配線４２と上層配線４５との間の絶縁耐圧の向上を図ることができる。
On the surface of the second
また、傾斜面４７１上には、被着体４９が被着されている。これにより、外側のダミー配線４３と上層配線４５との最短距離Ｄが大きくなるので、それらの間での絶縁耐圧を一層向上させることができる。
An
さらに、第２層間絶縁膜４４の表面には、下層配線４２およびダミー配線４３の形状によって凹部４７が形成されている。凹部４７が埋設体４８に埋め尽くされることによって、下層配線４２上における第２層間絶縁膜４４（表層膜５０）の表面が平坦になっている。したがって、平面視で下層配線４２と上層配線４５とが交差する部分において、上層配線４５を平坦に形成することができる。その結果、下層配線４２と上層配線４５との最短距離が大きくなるので、それらの間での絶縁耐圧を向上させることができる。
Further, a
なお、ダミー配線４３は、下層配線４２の所定部分４２１に対して所定方向Ａの両側に、それぞれ３本以上設けられていてもよい。
Note that three or more dummy wirings 43 may be provided on both sides in the predetermined direction A with respect to the
また、ダミー配線４３は、図８に示すように、複数の平面視矩形状の分割部分４３１に分割されてもよい。分割部分４３１は、延伸方向Ｃにほぼ等間隔で配置される。すなわち、図８に示す構成では、所定部分４２１の両側において、複数の平面視矩形状の分割部分４３１が、所定方向Ａおよび延伸方向Ｃにそれぞれ適当な間隔を隔てた行列状に配置されている。延伸方向Ｃに並んで配置される各列の分割部分４３１が、平面視矩形状のダミー配線４３に相当し、この図８に示す構成によっても、図７に示す構成と同様の効果を得ることができる。
Further, as shown in FIG. 8, the
第１層間絶縁膜４１、基層膜４６および表層膜５０の材料として、ＳｉＯ２以外の絶縁材料を用いることもできる。ＳｉＯ２以外の絶縁材料としては、たとえば、ＳｉＣ、ＳｉＣＮ、ＳｉＮなどを例示することができる。
As materials for the first
下層配線４２、ダミー配線４３および上層配線４５の材料として、Ａｌ以外の導電性材料を用いることもできる。Ａｌ以外の導電性材料としては、たとえば、Ｔｉ、ＴｉＮなどを例示することができる。
As a material for the
以上、本発明のいくつかの実施形態を説明したが、本発明は、他の形態で実施することもできる。
この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
項１．第１層間絶縁膜と、前記第１層間絶縁膜上に形成された下層配線と、前記第１層間絶縁膜および前記下層配線上に形成された第２層間絶縁膜と、前記第２層間絶縁膜上に形成され、平面視で前記下層配線の所定部分と交差する上層配線とを含み、前記第１層間絶縁膜には、平面視で前記所定部分を含む領域に、その上面から掘り下がった溝が形成されており、前記所定部分は、前記溝に入り込み、前記第２層間絶縁膜における少なくとも前記下層配線上に形成された部分の上面が平坦である、半導体装置。
項２．前記第１層間絶縁膜により表面が被覆された半導体基板を含み、前記第１層間絶縁膜には、前記下層配線と前記半導体基板とを電気的に接続するためのコンタクトホールが貫通して形成されており、前記半導体基板の表面には、前記溝に臨み、上面が前記溝の底面を提供する絶縁部が形成されている、項１に記載の半導体装置。
項３．前記第２層間絶縁膜は、第１層間絶縁膜および前記下層配線に接し、一様な膜厚を有する基層膜と、前記基層膜の上面に前記溝に対応して生じる凹部に埋設され、その上面が前記基層膜の前記凹部外の上面と面一をなす埋設体とを備えている、項１または２に記載の半導体装置。
項４．前記第２層間絶縁膜の上面の全域が平坦である、項１〜３のいずれかに記載の半導体装置。
項５．前記所定部分に対して前記所定部分上で前記上層配線が延びる方向の両側において、前記上層配線と対向する位置に形成されたダミー配線を含む、項１または２に記載の半導体装置。
項６．前記ダミー配線は、前記所定部分に対する両側にそれぞれ複数設けられている、項５に記載の半導体装置。
項７．第１層間絶縁膜と、前記第１層間絶縁膜上に形成される下層配線と、前記第１層間絶縁膜上に形成されるダミー配線と、前記下層配線および前記ダミー配線を被覆する第２層間絶縁膜と、前記第２層間絶縁膜上に形成され、所定方向に延び、平面視で前記下層配線の所定部分と交差する上層配線とを含み、前記ダミー配線は、前記所定部分に対する前記所定方向の両側に、それぞれ複数設けられ、各側において、前記所定方向に間隔を空けて並べて配置されている、半導体装置。
本発明の一の局面に係る半導体装置は、項１に記載のように、第１層間絶縁膜と、前記第１層間絶縁膜上に形成された下層配線と、前記下層配線上に形成された第２層間絶縁膜と、前記第２層間絶縁膜上に形成され、平面視で前記下層配線の所定部分と交差する上層配線とを含む。前記第１層間絶縁膜には、平面視で前記所定部分を含む領域に、その上面から掘り下がった溝が形成されている。前記所定部分は、前記溝に入り込んでいる。そして、前記第２層間絶縁膜における少なくとも前記下層配線上に形成された部分の上面は、平坦である。
そのため、下層配線の所定部分上における第２層間絶縁膜の膜厚は、下層配線の所定部分以外の部分上における第２層間絶縁膜の膜厚よりも溝の深さ分だけ大きい。すなわち、第２層間絶縁膜は、その全体が厚く形成されるのではなく、下層配線の所定部分上において部分的に厚く形成されている。よって、第２層間絶縁膜を全体的に肥大化（厚膜化）させることなく、下層配線と上層配線との間の絶縁耐圧を向上させることができる。
別の観点から言えば、下層配線と上層配線との間の絶縁耐圧は、下層配線の所定部分上における第２層間絶縁膜の膜厚に依存するので、その膜厚を下層配線と上層配線との間での絶縁状態を維持可能な厚さにすることにより、下層配線と上層配線との絶縁状態を確保しつつ、下層配線の所定部分以外の部分上における第２層間絶縁膜の膜厚を小さくすることができる。
項２に記載のように、前記半導体装置は、前記第１層間絶縁膜により表面が被覆された半導体基板を含み、前記第１層間絶縁膜には、前記下層配線と前記半導体基板とを電気的に接続するためのコンタクトホールが貫通して形成されていてもよい。この場合、前記半導体基板の表面には、前記溝に臨み、上面が前記溝の底面を提供する絶縁部が形成されていることが好ましい。
半導体基板の表面に絶縁部が形成されているので、コンタクトホールが確実に形成されるようにエッチング時間が過剰に設定（オーバーエッチを考慮して設定）されても、溝が半導体基板に達するおそれがない。その結果、下層配線の溝に入り込んだ所定部分と半導体基板とが導通することを防止することができる。
また、第１層間絶縁膜上にコンタクトホールおよび溝に対応する開口を有するマスクを形成し、このマスクを介して第１層間絶縁膜をエッチングすることにより、コンタクトホールと溝とを同時に形成することができる。そのため、第１層間絶縁膜にコンタクトホールが形成される構成では、プロセス工程数の増加を招くことなく、第１層間絶縁膜に溝を形成することができる。
項３に記載のように、前記第２層間絶縁膜は、第１層間絶縁膜および前記下層配線に接し、一様な膜厚を有する基層膜と、前記基層膜の上面に前記溝に対応して生じる凹部に埋設され、その上面が前記基層膜の前記凹部外の上面と面一をなす埋設体とを備えていてもよい。
項４に記載のように、前記第２層間絶縁膜の上面の全域が平坦であってもよい。また、前記第２層間絶縁膜における前記下層配線上に形成された部分の上面と前記第１層間絶縁膜上に形成された部分の上面とがそれぞれ平坦であり、それらの上面が段差を形成していてもよい。
このような段差が形成される場合、下層配線の角部（上面と側面との交差部）上において、第２層間絶縁膜の上面が傾斜する。そして、下層配線と第２層間絶縁膜の上面との直線距離が下層配線の角部と第２層間絶縁膜の上面の傾斜部分との間で最短となり、その直線距離が下層配線の所定部分上における第２層間絶縁膜の膜厚よりも小さくなる場合がある。
そのため、項５に記載のように、前記半導体装置は、前記所定部分に対して前記所定部分上で前記上層配線が延びる方向の両側において、前記上層配線と対向する位置に形成されたダミー配線を含むことが好ましい。このダミー配線が形成されることにより、第２層間絶縁膜の上面が下層配線の角部上で傾斜することを防止でき、下層配線と第２層間絶縁膜の上面との直線距離が下層配線の所定部分上における第２層間絶縁膜の膜厚よりも小さくなることを防止できる。その結果、下層配線と上層配線との間の絶縁耐圧を向上させることができる。
前記ダミー配線は、項６に記載のように、前記所定部分に対する両側にそれぞれ複数ずつ設けられていることが好ましい。この場合、下層配線の所定部分から最も離れた位置のダミー配線（最外のダミー配線）の角部上において、第２層間絶縁膜の上面が傾斜し、上層配線における傾斜面上に配置される部分と最外のダミー配線との間で絶縁破壊による短絡が生じても、その最外のダミー配線と下層配線との間に別のダミー配線が介在されているので、すぐには、最外のダミー配線と下層配線との間の短絡を生じない。よって、下層配線と上層配線との間の絶縁破壊に対する信頼性を向上させることができる。
本発明の他の局面に係る半導体装置は、第１層間絶縁膜と、前記第１層間絶縁膜上に形成される下層配線と、前記第１層間絶縁膜上に形成されるダミー配線と、前記下層配線および前記ダミー配線を被覆する第２層間絶縁膜と、前記第２層間絶縁膜上に形成され、所定方向に延び、平面視で前記下層配線の所定部分と交差する上層配線とを含む。そして、前記ダミー配線は、前記所定部分に対する前記所定方向の両側に、それぞれ複数設けられ、各側において、前記所定方向に間隔を空けて並べて配置されている。
この構成では、第２層間絶縁膜の表面に、最外のダミー配線（所定部分から最も離れているダミー配線）の上面と第１層間絶縁膜の上面とがなす段差に起因する傾斜部が生じる。この傾斜部の表面と最外のダミー配線との最短距離は第２層間絶縁膜の膜厚よりも小さいため、上層配線に高電圧が印加されると、最外のダミー配線と上層配線との間で短絡が生じるおそれがある。
しかしながら、最外のダミー配線と下層配線との間に、別のダミー配線が介在されているので、たとえ最外のダミー配線と上層配線との間で短絡が生じても、すぐには、最外のダミー配線と下層配線との間の短絡を生じない。したがって、下層配線と上層配線との間の絶縁状態を維持することができる。よって、第２層間絶縁膜を肥大化（厚膜化）させることなく、下層配線と上層配線との間の絶縁耐圧の向上を図ることができる。
As mentioned above, although several embodiment of this invention was described, this invention can also be implemented with another form.
In addition to the invention described in the claims, the following features can be extracted from the description of the specification and the drawings.
Item 6. Item 6. The semiconductor device according to
A semiconductor device according to an aspect of the present invention is formed on a first interlayer insulating film, a lower layer wiring formed on the first interlayer insulating film, and the lower layer wiring as described in
Therefore, the thickness of the second interlayer insulating film on the predetermined portion of the lower layer wiring is larger by the depth of the groove than the thickness of the second interlayer insulating film on the portion other than the predetermined portion of the lower layer wiring. That is, the entire second interlayer insulating film is not formed thick, but is formed partially thick on a predetermined portion of the lower layer wiring. Therefore, the withstand voltage between the lower layer wiring and the upper layer wiring can be improved without enlarging (thickening) the entire second interlayer insulating film.
From another viewpoint, the withstand voltage between the lower layer wiring and the upper layer wiring depends on the film thickness of the second interlayer insulating film on a predetermined portion of the lower layer wiring. The thickness of the second interlayer insulating film on the portion other than the predetermined portion of the lower layer wiring is ensured while ensuring the insulation state between the lower layer wiring and the upper layer wiring by making the thickness that can maintain the insulation state between Can be small.
As described in
Since the insulating part is formed on the surface of the semiconductor substrate, the trench may reach the semiconductor substrate even if the etching time is excessively set (setting considering overetching) so that the contact hole is surely formed. There is no. As a result, it is possible to prevent electrical conduction between the predetermined portion entering the groove of the lower layer wiring and the semiconductor substrate.
Further, a contact hole and a groove are formed simultaneously by forming a mask having an opening corresponding to the contact hole and the groove on the first interlayer insulating film and etching the first interlayer insulating film through the mask. Can do. Therefore, in the configuration in which the contact hole is formed in the first interlayer insulating film, the groove can be formed in the first interlayer insulating film without increasing the number of process steps.
As described in
As described in
When such a step is formed, the upper surface of the second interlayer insulating film is inclined on the corner portion (intersection of the upper surface and the side surface) of the lower layer wiring. The linear distance between the lower layer wiring and the upper surface of the second interlayer insulating film is the shortest between the corner of the lower layer wiring and the inclined portion of the upper surface of the second interlayer insulating film, and the linear distance is above the predetermined portion of the lower layer wiring. May be smaller than the thickness of the second interlayer insulating film.
Therefore, as described in
As described in Item 6, it is preferable that a plurality of dummy wirings are provided on both sides of the predetermined portion. In this case, the upper surface of the second interlayer insulating film is inclined on the corner of the dummy wiring (outermost dummy wiring) farthest from the predetermined portion of the lower layer wiring, and is disposed on the inclined surface of the upper layer wiring. Even if a short circuit occurs due to dielectric breakdown between the outermost part and the outermost dummy wiring, another dummy wiring is interposed between the outermost dummy wiring and the lower layer wiring. No short circuit occurs between the dummy wiring and the lower layer wiring. Therefore, the reliability with respect to the dielectric breakdown between the lower layer wiring and the upper layer wiring can be improved.
A semiconductor device according to another aspect of the present invention includes a first interlayer insulating film, a lower layer wiring formed on the first interlayer insulating film, a dummy wiring formed on the first interlayer insulating film, A second interlayer insulating film covering the lower layer wiring and the dummy wiring; and an upper layer wiring formed on the second interlayer insulating film, extending in a predetermined direction and intersecting a predetermined portion of the lower layer wiring in plan view. A plurality of the dummy wirings are provided on both sides in the predetermined direction with respect to the predetermined portion, and are arranged side by side with an interval in the predetermined direction on each side.
In this configuration, an inclined portion is generated on the surface of the second interlayer insulating film due to a step formed by the upper surface of the outermost dummy wiring (dummy wiring furthest away from the predetermined portion) and the upper surface of the first interlayer insulating film. . Since the shortest distance between the surface of the inclined portion and the outermost dummy wiring is smaller than the film thickness of the second interlayer insulating film, when a high voltage is applied to the upper layer wiring, the outermost dummy wiring and the upper layer wiring There is a risk of short circuiting between the two.
However, since another dummy wiring is interposed between the outermost dummy wiring and the lower layer wiring, even if a short circuit occurs between the outermost dummy wiring and the upper layer wiring, No short circuit occurs between the outer dummy wiring and the lower layer wiring. Therefore, the insulation state between the lower layer wiring and the upper layer wiring can be maintained. Therefore, the withstand voltage between the lower layer wiring and the upper layer wiring can be improved without enlarging (thickening) the second interlayer insulating film.
１ 半導体基板
２ ＬＯＣＯＳ（絶縁部）
３ 第１層間絶縁膜
４ 溝
５ コンタクトホール
７ 下層配線
８ 第２層間絶縁膜
１０ 凹部
１１ 埋設体
１２ 表層膜
１３ 上層配線
４１ 第１層間絶縁膜
４２ 下層配線
４３ ダミー配線
４４ 第２層間絶縁膜
４５ 上層配線
７１ 所定部分
１００ 半導体装置
２００ 半導体装置
３００ 半導体装置
４００ 半導体装置
４２１ 所定部分
3 First interlayer insulating
Claims (5)
前記第１層間絶縁膜上に形成された下層配線と、
前記第１層間絶縁膜および前記下層配線上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成され、平面視で前記下層配線の所定部分と交差する上層配線と、
前記下層配線の前記所定部分に対して前記所定部分上で前記上層配線が延びる方向の両側において、前記上層配線と対向する位置に形成されたダミー配線とを含み、
前記第１層間絶縁膜には、平面視で前記所定部分を含む領域に、その上面から掘り下がった溝が形成されており、
前記所定部分は、前記溝に入り込み、
前記両側の前記ダミー配線の間の領域において、前記第２層間絶縁膜の上面が平坦であり、
前記ダミー配線は、平面視矩形状の複数の分割部分の集合により構成されるとともに、前記下層配線の延びる方向において前記複数の分割部分が前記上層配線と対向する位置に形成されている、半導体装置。 A first interlayer insulating film;
A lower layer wiring formed on the first interlayer insulating film;
A second interlayer insulating film formed on the first interlayer insulating film and the lower layer wiring;
An upper layer wiring formed on the second interlayer insulating film and intersecting a predetermined portion of the lower layer wiring in plan view;
A dummy wiring formed at a position facing the upper layer wiring on both sides in the direction in which the upper layer wiring extends on the predetermined portion with respect to the predetermined portion of the lower layer wiring;
In the first interlayer insulating film, a groove dug from its upper surface is formed in a region including the predetermined portion in plan view,
The predetermined portion enters the groove,
In a region between the sides of the dummy wiring, Ri top flat der of the second interlayer insulating film,
The dummy wiring together are constituted by a set of a plurality of divided portions of the rectangular shape as viewed in plane, the plurality of divided portions in an extending direction of the lower layer wiring is that is formed in a position facing the upper wiring, a semiconductor device .
前記第１層間絶縁膜には、前記下層配線と前記半導体基板とを電気的に接続するためのコンタクトホールが貫通して形成されており、
前記半導体基板の表面には、前記溝に臨み、上面が前記溝の底面を提供する絶縁部が形成されている、請求項１に記載の半導体装置。 Including a semiconductor substrate having a surface coated with the first interlayer insulating film;
In the first interlayer insulating film, a contact hole for electrically connecting the lower wiring and the semiconductor substrate is formed,
The semiconductor device according to claim 1, wherein an insulating portion is formed on a surface of the semiconductor substrate so as to face the groove and an upper surface provides a bottom surface of the groove.
前記傾斜面に前記埋設体と同じ材料からなる被着体が形成されている、請求項３に記載の半導体装置。 In the base layer film, an inclined surface is formed from a region between the dummy wirings on both sides to a region outside thereof,
The semiconductor device according to claim 3, wherein an adherend made of the same material as that of the embedded body is formed on the inclined surface.
１〜４のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein a plurality of the dummy wirings are provided on both sides of the predetermined part.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008202147A JP5412071B2 (en) | 2007-08-07 | 2008-08-05 | Semiconductor device |
| US12/222,309 US8164197B2 (en) | 2007-08-07 | 2008-08-06 | Semiconductor device having multilayer interconnection structure |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007205628 | 2007-08-07 | ||
| JP2007205628 | 2007-08-07 | ||
| JP2007213694 | 2007-08-20 | ||
| JP2007213694 | 2007-08-20 | ||
| JP2008202147A JP5412071B2 (en) | 2007-08-07 | 2008-08-05 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009071283A JP2009071283A (en) | 2009-04-02 |
| JP5412071B2 true JP5412071B2 (en) | 2014-02-12 |
Family
ID=40607168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008202147A Expired - Fee Related JP5412071B2 (en) | 2007-08-07 | 2008-08-05 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5412071B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5705610B2 (en) * | 2010-08-05 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| JP6937724B2 (en) * | 2018-06-21 | 2021-09-22 | 三菱電機株式会社 | Semiconductor devices and their manufacturing methods |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2705111B2 (en) * | 1988-06-10 | 1998-01-26 | 日本電気株式会社 | Method for manufacturing multilayer wiring structure of semiconductor integrated circuit |
| JP3022565B2 (en) * | 1988-09-13 | 2000-03-21 | 株式会社日立製作所 | Semiconductor device |
| JPH02165631A (en) * | 1988-12-20 | 1990-06-26 | Nec Corp | Semiconductor integrated circuit |
| JPH02184035A (en) * | 1989-01-10 | 1990-07-18 | Nec Corp | Semiconductor device |
| JPH03229421A (en) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | Manufacture of semiconductor device |
| JP2988075B2 (en) * | 1991-10-19 | 1999-12-06 | 日本電気株式会社 | Semiconductor device |
| JPH0927491A (en) * | 1995-07-10 | 1997-01-28 | Matsushita Electron Corp | Semiconductor device |
| JP2006128709A (en) * | 1997-03-31 | 2006-05-18 | Renesas Technology Corp | Semiconductor integrated circuit device and manufacturing method therefor |
| JPH11312735A (en) * | 1998-04-28 | 1999-11-09 | Denso Corp | Semiconductor device |
| JP4150689B2 (en) * | 2004-03-29 | 2008-09-17 | 富士通株式会社 | Multilayer wiring structure formed in a semiconductor integrated circuit device |
| JP2006080253A (en) * | 2004-09-09 | 2006-03-23 | Renesas Technology Corp | Semiconductor storage device |
-
2008
- 2008-08-05 JP JP2008202147A patent/JP5412071B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009071283A (en) | 2009-04-02 |
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Legal Events
| Date | Code | Title | Description |
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